JPH1093095A - Semiconductor device - Google Patents
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- JPH1093095A JPH1093095A JP24671396A JP24671396A JPH1093095A JP H1093095 A JPH1093095 A JP H1093095A JP 24671396 A JP24671396 A JP 24671396A JP 24671396 A JP24671396 A JP 24671396A JP H1093095 A JPH1093095 A JP H1093095A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、高耐圧の半導体装
置に係わり、特に、SOI(silicon On Insulator)基
板を用いた半導体装置に関する。The present invention relates to a semiconductor device having a high withstand voltage, and more particularly to a semiconductor device using an SOI (silicon on insulator) substrate.
【0002】[0002]
【従来の技術】最近、電力制御用の素子としてIGBT
(Insulated Gate Bipolar Transistor )が注目されて
いる。このIGBTは、絶縁ゲートを用いるバイポーラ
トランジスタであり、高出力を有し、且つ電圧駆動によ
る利便性を兼ね備えている。2. Description of the Related Art Recently, IGBTs have been used as power control elements.
(Insulated Gate Bipolar Transistor) is attracting attention. This IGBT is a bipolar transistor using an insulated gate, has a high output, and has the convenience of voltage driving.
【0003】図8はこの種のIGBTの構成を模式的に
示す断面図である。このIGBTは、シリコン基板1上
に、埋込み酸化膜2及びn型ベース層3が順次形成され
ている。n型ベース層3の表面にはn型バッファ層4が
埋込み酸化膜2に達しないように選択的に形成され、n
型バッファ層4表面にはp型エミッタ層としてのp型ド
レイン層5が選択的に形成されている。p型ドレイン層
5上にはドレイン電極6が形成されている。FIG. 8 is a sectional view schematically showing the structure of this type of IGBT. In this IGBT, a buried oxide film 2 and an n-type base layer 3 are sequentially formed on a silicon substrate 1. An n-type buffer layer 4 is selectively formed on the surface of the n-type base layer 3 so as not to reach the buried oxide film 2.
On the surface of the type buffer layer 4, a p-type drain layer 5 as a p-type emitter layer is selectively formed. A drain electrode 6 is formed on the p-type drain layer 5.
【0004】同様に、n型ベース層3では、その表面か
ら埋込み酸化膜2に達しないようにp型ベース層7が選
択的に形成されている。p型ベース層7の表面にはn型
ソース層8が選択的に形成されている。Similarly, in n-type base layer 3, p-type base layer 7 is selectively formed so as not to reach buried oxide film 2 from its surface. An n-type source layer 8 is selectively formed on the surface of the p-type base layer 7.
【0005】また、p型ベース層3の一部及びn型ソー
ス層8の一部の上には、共通のソース電極9が選択的に
形成されている。ソース電極9とドレイン電極6との間
の各層上には、絶縁膜10が形成されている。絶縁膜1
0のうちのp型ベース層7に接する領域上には、ゲート
電極11が形成されている。さらに、ソース電極9の中
央下部には良好なコンタクトを得るための低抵抗のp+
型コンタクト層12が形成されている。On a part of the p-type base layer 3 and a part of the n-type source layer 8, a common source electrode 9 is selectively formed. An insulating film 10 is formed on each layer between the source electrode 9 and the drain electrode 6. Insulating film 1
The gate electrode 11 is formed on a region of 0 that is in contact with the p-type base layer 7. Furthermore, a low resistance p + for obtaining a good contact
A mold contact layer 12 is formed.
【0006】いま、ゲート電極11に正電圧が印加され
ると、この正電圧に比例してゲート直下のp型ベース層
7表面に電子が現れ、p型ベース層7表面が電子の領域
に反転する。この反転領域がチャネルとなり、n型ソー
ス層8とn型ベース層3とを短絡する。When a positive voltage is applied to the gate electrode 11, electrons appear on the surface of the p-type base layer 7 immediately below the gate in proportion to the positive voltage, and the surface of the p-type base layer 7 is inverted to an electron region. I do. This inversion region becomes a channel, and short-circuits the n-type source layer 8 and the n-type base layer 3.
【0007】ここで、ドレイン電極6に正電圧が印加さ
れ、ソース電極9に負電圧が引加されると、電子がソー
ス電極9から供給されてn型ソース層8からチャネルを
通ってn型ベース層3に注入される。これにより、p型
ドレイン層5からはn型バッファ層4を介してn型ベー
ス層3に正孔が注入される。この正孔の注入によりn型
ベース層3では、電子と正孔が高密度で、且つ互いの電
荷を打消すようにほぼ同一密度で共存する導電変調が起
こりオン抵抗が低下して導通状態となる。よって、n型
ベース層3の電子はp型ドレイン層5を介してドレイン
電極6に流れ、n型ベース層3の正孔はp型ベース層7
を介してソース電極9に流れる。Here, when a positive voltage is applied to the drain electrode 6 and a negative voltage is applied to the source electrode 9, electrons are supplied from the source electrode 9, and from the n-type source layer 8 through the channel to the n-type. It is injected into the base layer 3. As a result, holes are injected from the p-type drain layer 5 into the n-type base layer 3 via the n-type buffer layer 4. Due to the injection of holes, in the n-type base layer 3, conduction modulation in which electrons and holes coexist at a high density and at substantially the same density so as to cancel each other's charges occurs, the on-resistance is reduced, and the conduction state is established. Become. Therefore, electrons of the n-type base layer 3 flow to the drain electrode 6 via the p-type drain layer 5, and holes of the n-type base layer 3
Flows to the source electrode 9 via.
【0008】[0008]
【発明が解決しようとする課題】しかしながら以上のよ
うなIGBTは、n型ベース層3に少数キャリアである
正孔が注入されることにより導電変調を起こさせてオン
抵抗を下げるため、ゲートをオフして電子の注入を止め
ても、蓄積された正孔が排出される間、素子に電流が流
れるため、MOSFETと比較してスイッチング速度が
遅いという問題がある。However, in the IGBT as described above, the injection of holes serving as minority carriers into the n-type base layer 3 causes conduction modulation to lower the on-resistance, so that the gate is turned off. Even if the injection of electrons is stopped, a current flows through the element while the accumulated holes are discharged, so that there is a problem that the switching speed is lower than that of the MOSFET.
【0009】このようなスイッチング特性を改善する観
点から、p型ドレイン層5の不純物濃度を下げて、注入
効率を下げる必要があると共に、不純物濃度の深さ方向
分布の急峻なp型ドレイン層5を作成することが必要で
ある。From the viewpoint of improving the switching characteristics, it is necessary to lower the impurity concentration of the p-type drain layer 5 to lower the injection efficiency, and to reduce the impurity concentration of the p-type drain layer 5 with a sharp distribution in the depth direction. It is necessary to create
【0010】例えば、図8のA−A′断面不純物濃度分
布を示した図9に示すように、p型ドレイン層5の不純
物分布が緩やかであると、所定の不純物濃度のn型バッ
ファ層4を得るにはその厚さを厚くする必要があるが、
n型バッファ層4を厚くすると、n型ベース層3の厚さ
が相対的に薄くなって素子の耐圧や電流密度を低下させ
てしまう問題が生じるからである。For example, as shown in FIG. 9 showing the impurity concentration distribution in the AA 'cross section of FIG. 8, when the impurity distribution of the p-type drain layer 5 is gentle, the n-type buffer layer 4 having a predetermined impurity concentration is formed. Need to be thicker to get
This is because if the n-type buffer layer 4 is made thicker, the thickness of the n-type base layer 3 becomes relatively thinner, which causes a problem that the breakdown voltage and current density of the element are reduced.
【0011】しかしながら、p型ドレイン層5を作成す
る場合、不純物をイオン注入して拡散する方法では、ど
うしてもp型ドレイン層5の表面濃度をn型バッファ層
4の不純物濃度よりもかなり上げる必要があり、薄いp
型ドレイン層5の作成が困難となっている。本発明は上
記実情を考慮してなされたもので、耐圧等を低下させず
に、優れたスイッチング特性を実現し得る半導体装置を
提供することにある。However, when the p-type drain layer 5 is formed, the surface concentration of the p-type drain layer 5 must be considerably higher than the impurity concentration of the n-type buffer layer 4 by the method of implanting and diffusing impurities by ion implantation. Yes, thin p
It is difficult to form the mold drain layer 5. The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device that can realize excellent switching characteristics without lowering a withstand voltage or the like.
【0012】[0012]
【課題を解決するための手段】請求項1に対応する発明
は、半導体基板と、この半導体基板上に形成された絶縁
層と、この絶縁層上に形成された第1導電型ベース層
と、この第1導電型ベース層上に選択的に形成された多
結晶からなる第2導電型ドレイン層と、この第2導電型
ドレイン層上に設けられたドレイン電極と、前記第1導
電型ベース層に選択的に形成された第2導電型ベース層
と、前記第1導電型ベース層に接しないように前記第2
導電型ベース層に選択的に形成された第1導電型ソース
層と、この第1導電型ソース層と前記第2導電型ベース
層とに設けられたソース電極と、前記第1導電型ソース
層と前記第1導電型ベース層とに挟まれた前記第2導電
型ベース層上にゲート絶縁膜を介して形成されたゲート
電極とを備えた半導体装置である。According to a first aspect of the present invention, there is provided a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a first conductivity type base layer formed on the insulating layer, A second conductivity type drain layer made of polycrystal selectively formed on the first conductivity type base layer; a drain electrode provided on the second conductivity type drain layer; And the second conductive type base layer selectively formed on the second conductive type base layer and the second conductive type base layer so as not to contact the first conductive type base layer.
A first conductivity type source layer selectively formed on the conductivity type base layer; a source electrode provided on the first conductivity type source layer and the second conductivity type base layer; and the first conductivity type source layer And a gate electrode formed on the second conductive type base layer sandwiched between the first conductive type base layer and a gate insulating film via a gate insulating film.
【0013】また、請求項2に対応する発明は、半導体
基板と、この半導体基板上に形成された絶縁層と、この
絶縁層上に形成された第1導電型ベース層と、この第1
導電型ベース層上に、エピタキシャル成長により選択的
に形成された第2導電型ドレイン層と、この第2導電型
ドレイン層上に設けられたドレイン電極と、前記第1導
電型ベース層に選択的に形成された第2導電型ベース層
と、前記第1導電型ベース層に接しないように前記第2
導電型ベース層に選択的に形成された第1導電型ソース
層と、この第1導電型ソース層と前記第2導電型ベース
層とに設けられたソース電極と、前記第1導電型ソース
層と前記第1導電型ベース層とに挟まれた前記第2導電
型ベース層上にゲート絶縁膜を介して形成されたゲート
電極とを備えた半導体装置である。 (作用)従って、請求項1に対応する発明は以上のよう
な手段を講じたことにより、第2導電型ドレイン層を第
1導電型ベース層の上に形成するので、第2導電型ドレ
イン層の急峻な界面を形成し、第1導電型ベース層の厚
さを相対的に厚くできるため、耐圧等を低下させず、ま
た、第2導電型ドレイン層の不純物濃度を低下させて正
孔の注入効率をコントロールすることにより、優れたス
イッチング特性を実現させることができる。According to a second aspect of the present invention, there is provided a semiconductor substrate, an insulating layer formed on the semiconductor substrate, a first conductivity type base layer formed on the insulating layer,
A second conductivity type drain layer selectively formed by epitaxial growth on the conductivity type base layer, a drain electrode provided on the second conductivity type drain layer, and a first conductivity type base layer; The formed second conductive type base layer and the second conductive type base layer are arranged so as not to be in contact with the first conductive type base layer.
A first conductivity type source layer selectively formed on the conductivity type base layer; a source electrode provided on the first conductivity type source layer and the second conductivity type base layer; and the first conductivity type source layer And a gate electrode formed on the second conductive type base layer sandwiched between the first conductive type base layer and a gate insulating film via a gate insulating film. (Operation) Therefore, in the invention corresponding to claim 1, by taking the above means, the second conductivity type drain layer is formed on the first conductivity type base layer, so that the second conductivity type drain layer is formed. Is formed, and the thickness of the first conductivity type base layer can be relatively thickened, so that the withstand voltage and the like are not reduced, and the impurity concentration of the second conductivity type drain layer is reduced to reduce holes. By controlling the injection efficiency, excellent switching characteristics can be realized.
【0014】また、請求項2に対応する発明は、第2導
電型ドレイン層がエピタキシャル成長により形成される
ので、請求項1に対応する作用に加え、高精度に不純物
濃度を制御できるので、より優れたスイッチング特性の
実現を期待することができる。According to a second aspect of the present invention, the second conductivity type drain layer is formed by epitaxial growth. In addition to the action corresponding to the first aspect, the impurity concentration can be controlled with high precision. It can be expected that the switching characteristics will be realized.
【0015】[0015]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 (第1の実施の形態)図1は本発明の第1の実施の形態
に係るIGBTの構成を模式的に示す断面図である。こ
のIGBTは、SOI基板を用いたものであり、シリコ
ン基板21上に埋込み酸化膜22及びシリコンのn型ベ
ース層23が順次形成されている。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 is a sectional view schematically showing a configuration of an IGBT according to a first embodiment of the present invention. This IGBT uses an SOI substrate, and a buried oxide film 22 and a silicon n-type base layer 23 are sequentially formed on a silicon substrate 21.
【0016】また、n型ベース層23の表面にはn型バ
ッファ層24が形成され、このn型バッファ層24上に
p型エミッタ層としてのp型ドレイン層25が形成され
ている。p型ドレイン層25上にはドレイン電極26が
形成されている。An n-type buffer layer 24 is formed on the surface of the n-type base layer 23, and a p-type drain layer 25 as a p-type emitter layer is formed on the n-type buffer layer 24. On the p-type drain layer 25, a drain electrode 26 is formed.
【0017】また、n型ベース層23の表面にはp型ベ
ース層27が選択的に形成され、p型ベース層27の表
面にはn型ソース層28が選択的に形成されている。ま
た、p型ベース層27の一部上及びn型ソース層28上
には、共通のソース電極29が選択的に形成されてい
る。On the surface of the n-type base layer 23, a p-type base layer 27 is selectively formed, and on the surface of the p-type base layer 27, an n-type source layer 28 is selectively formed. Further, a common source electrode 29 is selectively formed on a part of the p-type base layer 27 and on the n-type source layer 28.
【0018】ソース電極29とドレイン電極26との間
の各層上には、絶縁膜30が形成されている。絶縁膜3
0のうちのp型ベース層27に接する領域上には、ゲー
ト電極31が形成されている。さらに、ソース電極29
の中央下部には良好なコンタクトを得るための低抵抗の
p+ 型コンタクト層32が形成されている。An insulating film 30 is formed on each layer between the source electrode 29 and the drain electrode 26. Insulating film 3
A gate electrode 31 is formed on a region of 0 that is in contact with the p-type base layer 27. Further, the source electrode 29
A low-resistance p @ + -type contact layer 32 for obtaining a good contact is formed in the lower central portion.
【0019】ここで、p型ドレイン層25は、ドレイン
電極26の位置に対応するLOCOS開口部にリンのイ
オン注入及び拡散によりnバッファ層24が形成された
後、ゲート酸化によりゲート絶縁膜が形成され、その一
部が除去されてn型バッファ層24が露出されたとき、
このn型バッファ層24上にCVD法等により多結晶シ
リコンが堆積され、この多結晶シリコンに対してボロン
がイオン注入及びアニールされることにより形成され
る。なお、この多結晶シリコンの堆積に伴い、ゲート電
極31も形成可能となっている。あるいは別々に堆積し
ても可能である。Here, in the p-type drain layer 25, after the n-buffer layer 24 is formed by ion implantation and diffusion of phosphorus in the LOCOS opening corresponding to the position of the drain electrode 26, a gate insulating film is formed by gate oxidation. When the n-type buffer layer 24 is exposed by removing a part thereof,
Polycrystalline silicon is deposited on the n-type buffer layer 24 by a CVD method or the like, and boron is ion-implanted and annealed to the polycrystalline silicon. The gate electrode 31 can also be formed with the deposition of the polycrystalline silicon. Alternatively, they can be deposited separately.
【0020】次に、以上のように構成されたIGBTの
作用について説明する。本実施の形態に係るIGBTに
おいては、p型ドレイン層25が多結晶シリコンの堆積
により形成されるので、図1のA−A′断面不純物濃度
分布を示した図2に示すように、p型ドレイン層25の
界面を急峻にすることができる。これにより、n型バッ
ファ層24を浅く形成することができ、すなわち、相対
的にn型ベース層23を厚く形成できるので、素子の耐
圧を向上させ、電流密度を向上させることができる。Next, the operation of the IGBT configured as described above will be described. In the IGBT according to the present embodiment, since p-type drain layer 25 is formed by depositing polycrystalline silicon, p-type drain layer 25 is formed as shown in FIG. The interface of the drain layer 25 can be made steep. Thereby, the n-type buffer layer 24 can be formed shallowly, that is, the n-type base layer 23 can be formed relatively thick, so that the withstand voltage of the element can be improved and the current density can be improved.
【0021】また、p型ドレイン層25としては、多結
晶シリコンの堆積後のボロンのイオン注入量などを制御
することにより、不純物濃度を下げて、動作時のキャリ
ア(正孔)の注入効率を下げることができる。すなわ
ち、動作時の正孔の注入量を下げてn型ベース層23で
の正孔の蓄積量を低減し、スイッチオフ時の正孔の排出
時間を短縮させることにより、スイッチング速度を向上
させることができる。Further, as the p-type drain layer 25, by controlling the amount of boron ions implanted after polycrystalline silicon is deposited, the impurity concentration is reduced, and the efficiency of carrier (hole) injection during operation is improved. Can be lowered. That is, the switching speed is improved by reducing the amount of holes injected during operation to reduce the amount of holes accumulated in the n-type base layer 23 and shortening the time for discharging holes when the switch is turned off. Can be.
【0022】例えば、n型バッファ層24のドーズ量1
×1014cm-2、p型ドレイン層25のドーズ量1×1
014cm-2にしたときの本実施の形態に係るIGBTの
電流−電圧特性を図3に示し、ターンオフ特性を図4に
示す。図示するように、約300nsのターンオフ時間
toff という良好な結果を得られた。なお、この場合、
全電流に対する正孔電流の割合は約30%に抑制されて
いる。For example, the dose amount of the n-type buffer layer 24 is 1
× 10 14 cm -2 , dose of p-type drain layer 25 1 × 1
FIG. 3 shows a current-voltage characteristic of the IGBT according to the present embodiment when it is set to 0 14 cm −2 , and FIG. 4 shows a turn-off characteristic. As shown, good results were obtained with a turn-off time t off of about 300 ns. In this case,
The ratio of the hole current to the total current is suppressed to about 30%.
【0023】上述したように第1の実施の形態によれ
ば、p型ドレイン層25をn型バッファ層24の上に形
成するので、p型ドレイン層25の急峻な界面と不純物
濃度の低下とを同時に実現できるので、耐圧等を低下さ
せずに、優れたスイッチング特性を実現させることがで
きる。 (第2の実施の形態)次に、本発明の第2の実施の形態
に係るIGBTについて説明する。As described above, according to the first embodiment, the p-type drain layer 25 is formed on the n-type buffer layer 24. Can be realized at the same time, so that excellent switching characteristics can be realized without lowering the withstand voltage and the like. (Second Embodiment) Next, an IGBT according to a second embodiment of the present invention will be described.
【0024】図5はこのIGBTの構成を模式的に示す
断面図であり、図1及び図2と同一部分には同一符号を
付してその詳しい説明は省略し、ここでは異なる部分に
ついてのみ述べる。FIG. 5 is a cross-sectional view schematically showing the structure of the IGBT. The same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Only different parts will be described here. .
【0025】すなわち、本実施の形態に係るIGBT
は、第1の実施形態の変形構成であり、具体的には図3
に示すように、多結晶シリコンの堆積により形成された
p型ドレイン層25に代えて、選択的なエピタキシャル
成長により形成された単結晶のp型ドレイン層25aを
備えている。That is, the IGBT according to the present embodiment
Is a modification of the first embodiment. Specifically, FIG.
As shown in FIG. 7, a single crystal p-type drain layer 25a formed by selective epitaxial growth is provided instead of the p-type drain layer 25 formed by depositing polycrystalline silicon.
【0026】ここで、p型ドレイン層25aは、図2と
ほぼ同一の不純物濃度の深さ方向分布を有し、例えばM
OCVD(有機金属気相成長)法、あるいはMBE(分
子線エピタキシー)法により形成可能となっている。な
お、これにより、本実施の形態に係るIGBTも図2と
はほぼ同一の不純物濃度の深さ方向分布を有している。Here, the p-type drain layer 25a has substantially the same impurity concentration distribution in the depth direction as that of FIG.
It can be formed by an OCVD (metal organic chemical vapor deposition) method or an MBE (molecular beam epitaxy) method. Thereby, the IGBT according to the present embodiment also has the same impurity concentration distribution in the depth direction as FIG.
【0027】以上のような構造としても、本実施の形態
に係るIGBTは、第1の実施の形態と同様の効果を得
ることができ、さらに、エピタキシャル成長によってp
型ドレイン層25aの不純物濃度を高精度に制御できる
ので、さらに、キャリアの注入効率を精密に制御するこ
とができる。 (第3の実施の形態)次に、本発明の第3の実施の形態
に係るIGBTについて説明する。With the structure described above, the IGBT according to the present embodiment can obtain the same effects as those of the first embodiment, and furthermore, the IGBT can be formed by epitaxial growth.
Since the impurity concentration of the mold drain layer 25a can be controlled with high precision, the carrier injection efficiency can be further precisely controlled. (Third Embodiment) Next, an IGBT according to a third embodiment of the present invention will be described.
【0028】図6はこのIGBTの構成を模式的に示す
断面図であり、図1及び図2と同一部分には同一符号を
付してその詳しい説明は省略し、ここでは異なる部分に
ついてのみ述べる。FIG. 6 is a cross-sectional view schematically showing the configuration of the IGBT. The same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Only different parts will be described here. .
【0029】すなわち、本実施の形態に係るIGBT
は、第1の実施形態の変形構成であり、具体的には図6
に示すように、n型ソース層28を省略すると共に、p
+ 型コンタクト層32の領域をn型ソース層28のあっ
た領域まで延長し、p型ベース層27の一部上及びp+
型コンタクト層32の一部上に、多結晶シリコンの堆積
により形成されたn+ 型エミッタ層33をソース電極2
9に接するように備えている。That is, the IGBT according to the present embodiment
Is a modified configuration of the first embodiment. Specifically, FIG.
As shown in FIG.
The region of the + -type contact layer 32 is extended to the region where the n-type source layer 28 was located, and a part of the p-type
An n + -type emitter layer 33 formed by depositing polycrystalline silicon on a part of the
9 is provided.
【0030】以上のような構造としても、本実施の形態
に係るIGBTは、第1の実施の形態と同様の効果を得
ることができ、さらに、ラッチアップ耐量を向上させる
ことができる。 (第4の実施の形態)次に、本発明の第4の実施の形態
に係るIGBTについて説明する。With the above structure, the IGBT according to the present embodiment can obtain the same effects as those of the first embodiment, and can further improve the latch-up resistance. (Fourth Embodiment) Next, an IGBT according to a fourth embodiment of the present invention will be described.
【0031】図7はこのIGBTの構成を模式的に示す
断面図であり、図1及び図2と同一部分には同一符号を
付してその詳しい説明は省略し、ここでは異なる部分に
ついてのみ述べる。FIG. 7 is a cross-sectional view schematically showing the structure of the IGBT. The same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and detailed description thereof will be omitted. Only different parts will be described here. .
【0032】すなわち、本実施の形態に係るIGBT
は、第1の実施形態の変形構成であり、具体的には図7
に示すように、n型バッファ層24を省略すると共に、
n型ベース層23上で当該n型ベース層23とp型ドレ
イン層25との間に、多結晶シリコンの堆積により形成
されたn型バッファ層34を備えている。That is, the IGBT according to the present embodiment
Is a modification of the first embodiment. Specifically, FIG.
As shown in the figure, while n-type buffer layer 24 is omitted,
On the n-type base layer 23, between the n-type base layer 23 and the p-type drain layer 25, there is provided an n-type buffer layer 34 formed by depositing polycrystalline silicon.
【0033】以上のような構造としても、本実施の形態
に係るIGBTは、第1の実施の形態と同様の効果を得
ることができ、さらに、n型ベース層23の厚みを薄く
しないで済むために耐圧を向上させることができる。With the above-described structure, the IGBT according to the present embodiment can obtain the same effect as that of the first embodiment, and further, does not need to reduce the thickness of the n-type base layer 23. Therefore, the breakdown voltage can be improved.
【0034】また、このIGBTは、n型バッファ層3
4が多結晶シリコンであるため、キャリアライフタイム
の減少により、さらにスイッチング速度を高速化させる
ことができる。 (他の実施の形態)上記各実施の形態では、第1導電型
をn型とし、第2導電型をp型とした場合を説明した
が、これに限らず、導電型を逆にした構造としても、本
発明を同様に実施して同様の効果を得ることができる。
その他、本発明はその要旨を逸脱しない範囲で種々変形
して実施できる。The IGBT has an n-type buffer layer 3
Since polycrystalline silicon 4 is used, the switching speed can be further increased due to a decrease in carrier lifetime. (Other Embodiments) In each of the above embodiments, the case where the first conductivity type is n-type and the second conductivity type is p-type has been described. However, the present invention is not limited to this. However, the present invention can be implemented in the same manner to obtain the same effect.
In addition, the present invention can be implemented with various modifications without departing from the scope of the invention.
【0035】[0035]
【発明の効果】以上説明したように請求項1の発明によ
れば、p型ドレイン層の急峻な界面を形成し、n型ベー
ス層の厚さを相対的に厚くできるため、耐圧等を低下さ
せず、また、p型ドレイン層の不純物濃度を低下させて
正孔の注入効率をコントロールすることにより、優れた
スイッチング特性を実現できる半導体装置を提供でき
る。As described above, according to the first aspect of the present invention, a steep interface of the p-type drain layer is formed, and the thickness of the n-type base layer can be relatively increased. By controlling the hole injection efficiency by lowering the impurity concentration of the p-type drain layer without performing the above, a semiconductor device that can realize excellent switching characteristics can be provided.
【0036】また、請求項2の発明によれば、第2導電
型ドレイン層がエピタキシャル成長により形成されるの
で、請求項1の効果に加え、高精度に不純物濃度を制御
できるので、より優れたスイッチング特性の実現を期待
できる半導体装置を提供できる。According to the second aspect of the present invention, since the drain layer of the second conductivity type is formed by epitaxial growth, in addition to the effect of the first aspect, the impurity concentration can be controlled with high precision, so that more excellent switching can be achieved. A semiconductor device that can be expected to achieve characteristics can be provided.
【図1】本発明の第1の実施の形態に係るIGBTの構
成を模式的に示す断面図FIG. 1 is a sectional view schematically showing a configuration of an IGBT according to a first embodiment of the present invention.
【図2】同実施の形態におけるIGBTのp型ドレイン
層直下の深さ方向に沿った不純物濃度分布を示す図FIG. 2 is a diagram showing an impurity concentration distribution along a depth direction immediately below a p-type drain layer of the IGBT according to the embodiment.
【図3】同実施の形態における電流−電圧特性を示す図FIG. 3 is a diagram showing current-voltage characteristics in the embodiment.
【図4】同実施の形態におけるターンオフ特性を示す図FIG. 4 is a diagram showing turn-off characteristics in the embodiment.
【図5】本発明の第2の実施の形態に係るIGBTの構
成を模式的に示す断面図FIG. 5 is a sectional view schematically showing a configuration of an IGBT according to a second embodiment of the present invention.
【図6】本発明の第3の実施の形態に係るIGBTの構
成を模式的に示す断面図FIG. 6 is a sectional view schematically showing a configuration of an IGBT according to a third embodiment of the present invention.
【図7】本発明の第4の実施の形態に係るIGBTの構
成を模式的に示す断面図FIG. 7 is a sectional view schematically showing a configuration of an IGBT according to a fourth embodiment of the present invention.
【図8】従来のIGBTの構成を模式的に示す断面図FIG. 8 is a cross-sectional view schematically showing a configuration of a conventional IGBT.
【図9】従来のIGBTのp型ドレイン層直下の深さ方
向に沿った不純物濃度分布を示す図FIG. 9 is a diagram showing an impurity concentration distribution along a depth direction immediately below a p-type drain layer of a conventional IGBT.
21…シリコン基板 22…埋込み酸化膜 23…n型ベース層 24…n型バッファ層 25,25a…p型ドレイン層 26…ドレイン電極 27…p型ベース層 28…n型ソース層 29…ソース電極 30…絶縁膜 31…ゲート電極 32…p+ 型コンタクト層 33…n+ 型エミッタ層 34…n型バッファ層 Reference Signs List 21 silicon substrate 22 buried oxide film 23 n-type base layer 24 n-type buffer layer 25, 25a p-type drain layer 26 drain electrode 27 p-type base layer 28 n-type source layer 29 source electrode 30 ... insulating film 31 ... gate electrode 32 ... p + -type contact layer 33 ... n + -type emitter layer 34 ... n-type buffer layer
Claims (2)
からなる第2導電型ドレイン層と、 この第2導電型ドレイン層上に設けられたドレイン電極
と、 前記第1導電型ベース層に選択的に形成された第2導電
型ベース層と、 前記第1導電型ベース層に接しないように前記第2導電
型ベース層に選択的に形成された第1導電型ソース層
と、 この第1導電型ソース層と前記第2導電型ベース層とに
設けられたソース電極と、 前記第1導電型ソース層と前記第1導電型ベース層とに
挟まれた前記第2導電型ベース層上にゲート絶縁膜を介
して形成されたゲート電極とを備えたことを特徴とする
半導体装置。A semiconductor substrate; an insulating layer formed on the semiconductor substrate; a first conductive type base layer formed on the insulating layer; and selectively formed on the first conductive type base layer. A second conductivity type drain layer made of polycrystal, a drain electrode provided on the second conductivity type drain layer, and a second conductivity type base layer selectively formed on the first conductivity type base layer A first conductivity type source layer selectively formed on the second conductivity type base layer so as not to contact the first conductivity type base layer; and the first conductivity type source layer and the second conductivity type base. And a gate electrode formed on the second conductivity type base layer sandwiched between the first conductivity type source layer and the first conductivity type base layer via a gate insulating film A semiconductor device comprising:
り選択的に形成された第2導電型ドレイン層と、 この第2導電型ドレイン層上に設けられたドレイン電極
と、 前記第1導電型ベース層に選択的に形成された第2導電
型ベース層と、 前記第1導電型ベース層に接しないように前記第2導電
型ベース層に選択的に形成された第1導電型ソース層
と、 この第1導電型ソース層と前記第2導電型ベース層とに
設けられたソース電極と、 前記第1導電型ソース層と前記第1導電型ベース層とに
挟まれた前記第2導電型ベース層上にゲート絶縁膜を介
して形成されたゲート電極とを備えたことを特徴とする
半導体装置。2. A semiconductor substrate, an insulating layer formed on the semiconductor substrate, a first conductive type base layer formed on the insulating layer, and a first conductive type base layer formed on the first conductive type base layer by epitaxial growth. A second conductivity type drain layer formed selectively, a drain electrode provided on the second conductivity type drain layer, and a second conductivity type base layer selectively formed on the first conductivity type base layer. A first conductivity type source layer selectively formed on the second conductivity type base layer so as not to contact the first conductivity type base layer; and the first conductivity type source layer and the second conductivity type base layer. A gate electrode formed on the second conductive type base layer interposed between the first conductive type source layer and the first conductive type base layer via a gate insulating film; A semiconductor device comprising:
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