JPH1093092A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPH1093092A
JPH1093092A JP24504496A JP24504496A JPH1093092A JP H1093092 A JPH1093092 A JP H1093092A JP 24504496 A JP24504496 A JP 24504496A JP 24504496 A JP24504496 A JP 24504496A JP H1093092 A JPH1093092 A JP H1093092A
Authority
JP
Japan
Prior art keywords
wiring
insulating substrate
low
resistance region
film transistor
Prior art date
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Withdrawn
Application number
JP24504496A
Other languages
Japanese (ja)
Inventor
Masaki Atsuta
昌己 熱田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH1093092A publication Critical patent/JPH1093092A/en
Withdrawn legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To sharply reduce the electrostatic capacity between address wiring and data wiring and further to enable causing a current to flow, even if a wiring wire breaks by forming a semiconductor element wherein a semiconductor layer formed on a low-resistance region of the other wiring formed surface of an insulating substrate makes an active layer. SOLUTION: An YAG laser is emitted on an insulating substrate 1 made of acrylic resin, by a pattern set beforehand, i.e., on positions being sites for data wiring to be formed and excluding its intersections with address wiring 10, and part of the laser beam irradiated sites of the insulating substrate 1 are carbonated to form low-resistance regions 2. Subsequently, a gate-insulating film 3 is formed on the top surface of the low-resistance region 2, and an amorphous silicon 4, an insulating film 5 and an n<+> -noncrystalline silicon layer 6 are laminated in the order in adding, and on it a source electrode 8 and a drain electrode 9 are formed in an oppositely facing state, and a thin-film transistor is formed. Further, address wiring 10 is formed on the opposite-side surface of the insulating substrate 1 and is brought into an ohmic contact with the low-resistance region 2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、液晶表示装置等に
用いられる半導体装置に係わり、特に、基板を直交する
配線の交点に生じる静電容量を低減させた半導体装置に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device used for a liquid crystal display device or the like, and more particularly to a semiconductor device in which a capacitance generated at an intersection of wirings orthogonal to a substrate is reduced.

【0002】[0002]

【従来の枝術】基板上に低温成膜された非晶質シリコン
膜を用いた薄膜トランジスタアレイは、アクティブマト
リックス液晶表示装置に応用されているが、この薄膜ト
ランジスタ液晶表示装置は、大面積、高精細、高画質か
つ安価なパネルディスプレイ、すなわちフラット型テレ
ビジョンを実現できる可能性があるため近時盛んに研究
開発が進められている。
2. Description of the Related Art A thin film transistor array using an amorphous silicon film formed on a substrate at a low temperature has been applied to an active matrix liquid crystal display device. This thin film transistor liquid crystal display device has a large area and a high definition. Since there is a possibility of realizing a high-quality and inexpensive panel display, that is, a flat-type television, research and development have been actively conducted recently.

【0003】そして、薄膜トランジスタ液晶表示装置に
より高精細の大型ディスプレイを構成した場合には、画
素数が多くなるため必然的にアドレス配線とデータ配線
の交点が増加するようになる。
When a large-sized high-definition display is constituted by a thin film transistor liquid crystal display device, the number of pixels increases, so that the number of intersections between address wirings and data wirings inevitably increases.

【0004】ところで、従来の薄膜トランジスタ液晶表
示装置においては、アドレス配線とデータ配線の交点は
互いの配線が厚さ1μm以下の絶縁膜を介して交差する
構造であるため、交点にはコンデンサが形成され静電容
量が発生する。
In the conventional thin film transistor liquid crystal display device, since the intersection of the address wiring and the data wiring has a structure in which the wirings cross each other via an insulating film having a thickness of 1 μm or less, a capacitor is formed at the intersection. Capacitance is generated.

【0005】したがって、大型の薄膜トランジスタ液晶
表示装置では、この静電容量が無視できない値となり液
晶表示装置の動作を遅延させる原因になっていた。
Therefore, in a large-sized thin film transistor liquid crystal display device, the capacitance becomes a nonnegligible value, which causes a delay in the operation of the liquid crystal display device.

【0006】また、静電容量が大きくなるとアドレス配
線の抵抗Rと静電容量Cの積で示される時定数CRの値
も増大し、これによりスイッチング素子に与えられるゲ
ート信号パルスに歪みが生じ、液晶表示装置の正常な制
御ができなくなるという問題もあった。
When the capacitance increases, the value of the time constant CR represented by the product of the resistance R of the address wiring and the capacitance C also increases, thereby distorting the gate signal pulse applied to the switching element. There is also a problem that normal control of the liquid crystal display device cannot be performed.

【0007】なお、データ配線とアドレス配線の交点の
静電容量を低くするため両配線の交差する部分の面積を
図6および図7に示すように極端に小さくすることも行
われている。
Incidentally, in order to reduce the capacitance at the intersection of the data wiring and the address wiring, the area of the intersection of the two wirings is also made extremely small as shown in FIGS.

【0008】すなわち、図6は従来の薄膜トランジスタ
アレイの断面図、図7は平面図である。尚、図7のC−
C′線が、図6の断面に対応している。
FIG. 6 is a sectional view of a conventional thin film transistor array, and FIG. 7 is a plan view. In addition, C- of FIG.
The line C 'corresponds to the cross section of FIG.

【0009】この薄膜トランジスタアレイは、ガラス基
板12の上にアドレス配線10を形成し、これらを覆っ
てゲート絶縁膜3を形成し、さらにその上に非晶質シリ
コン層4およびn非晶質シリコン層6と絶縁膜5を積
層し、n非晶質シリコン層6上に対向状態でソース電
極8およびドレイン電極9を形成して構成されている。
この薄膜トランジスタアレイでは、これらの図に示す
ようにアドレス配線10とデータ配線11の両配線の交
差する面積を小さくして静電容量を低くするために、交
差部の配線幅を極端に細くしている。
In this thin film transistor array, an address wiring 10 is formed on a glass substrate 12, a gate insulating film 3 is formed to cover the address wirings 10, and an amorphous silicon layer 4 and an n + amorphous silicon A layer 6 and an insulating film 5 are stacked, and a source electrode 8 and a drain electrode 9 are formed on the n + amorphous silicon layer 6 so as to face each other.
In this thin film transistor array, as shown in these figures, in order to reduce the intersecting area of both the address wiring 10 and the data wiring 11 and reduce the capacitance, the width of the wiring at the intersection is made extremely thin. I have.

【0010】このため、配線抵抗を一定値以上にするた
め、画素形成部分における両配線の線幅が逆に広くさ
れ、したがって各画素の開口率が低くならざるを得ない
という問題があった。
[0010] For this reason, in order to make the wiring resistance equal to or higher than a certain value, the line width of both wirings in the pixel forming portion is conversely widened, so that the aperture ratio of each pixel has to be reduced.

【0011】さらに、薄膜トランジスタを製造する際に
は、断線不良が生じることが往々にして生じていたが、
配線長が長くなると断線不良の発生する確率が高くなる
という問題もあった。なお、従来、断線不良の問題を解
決するために、絶縁膜を二層にしたり、導電層を二重構
造にしたりする方法などが提案されているが、これらの
方法には、画素の開口率を下げたり、工程数を増加させ
たりするという別の問題があり、必ずしも完全な解決手
段とはなっていなかった。
Further, when manufacturing a thin film transistor, a disconnection defect often occurs.
As the wiring length increases, there is also a problem that the probability of occurrence of disconnection failure increases. Conventionally, in order to solve the problem of disconnection failure, a method in which an insulating film has two layers or a conductive layer has a double structure has been proposed. However, there is another problem that the number of steps is reduced or the number of steps is increased, and this is not always a complete solution.

【0012】[0012]

【発明が解決しようとする課題】上述のとおり、従来の
薄膜トランジスタ液晶表示装置では、アドレス配線とデ
ータ配線の交点にはコンデンサが形成されて静電容量が
発生し、このため、大型の薄膜トランジスタ液晶表示装
置では、動作を遅延させる原因となり、また、時定数C
Rの値が増大するためスイッチング素子に与えられるゲ
ート信号パルスに歪みが生じて正常な制御ができなくな
り、さらに、配線長が長くなると断線不良の発生する確
率が高くなるという問題があった。
As described above, in the conventional thin film transistor liquid crystal display device, a capacitor is formed at the intersection of the address line and the data line to generate a capacitance. In the device, it causes the operation to be delayed, and the time constant C
Since the value of R increases, the gate signal pulse applied to the switching element is distorted, so that normal control cannot be performed. Further, when the wiring length is long, there is a problem that the probability of occurrence of disconnection failure increases.

【0013】本発明は、かかる従来の問題を解決するた
めになされたもので、アドレス配線とデータ配線の間の
静電容量を著しく低減させることができ、さらに配線に
断線不良が生じた場合でも通電し得る半導体装置を提供
することを目的としている。
The present invention has been made to solve such a conventional problem, and can significantly reduce the capacitance between an address wiring and a data wiring. It is an object of the present invention to provide a semiconductor device which can be energized.

【0014】[0014]

【課題を解決するための手段】本発明の目的は、絶縁基
板の両面に互いに直交させて多数の平行する配線を形成
し、前記絶縁基板の一方の配線が形成された部位の各配
線の交点から外れた位置に該基板の両面を貫通する低抵
抗領域を形成するとともに、前記絶縁基板の他方の配線
が形成された面の前記低抵抗領域上に形成された半導体
層が能動層となる半導体素子を形成したことを特徴とす
る半導体装置により実現される。
SUMMARY OF THE INVENTION It is an object of the present invention to form a large number of parallel wirings perpendicular to each other on both surfaces of an insulating substrate, and to intersect each wiring at a portion of the insulating substrate where one of the wirings is formed. A low-resistance region penetrating both surfaces of the substrate at a position deviated from the substrate, and a semiconductor layer formed on the low-resistance region on a surface of the insulating substrate on which the other wiring is formed becomes an active layer The present invention is realized by a semiconductor device in which an element is formed.

【0015】本発明の半導体装置に用いる絶縁基板とし
ては、ポリエチレン、ポリプロピレン、ポリカーボネー
ト、ポリイミドのような体積固有抵抗が1012Ω・cm
以上の透明な合成樹脂基板が適している。
The insulating substrate used in the semiconductor device of the present invention has a volume resistivity of 10 12 Ω · cm, such as polyethylene, polypropylene, polycarbonate and polyimide.
The above transparent synthetic resin substrate is suitable.

【0016】また、絶縁基板の厚さは、10〜0.1m
m程度、特に1〜0.3mm程度が適している。
The thickness of the insulating substrate is 10 to 0.1 m.
About m, especially about 1 to 0.3 mm is suitable.

【0017】絶縁基板の低抵抗領域は、これらの絶縁基
板に高エネルギービームを照射して照射部の分子構造を
変化させることにより形成される。絶縁基板の高エネル
ギービームの照射された部分は分子構造が変化して電気
抵抗が低下し、光透過率も低くなる。分子構造中に炭素
原子を含む素材からなる絶縁基板では、高エネルギービ
ームの照射により、炭化して黒色となり電気抵抗は低く
なる。なお、高エネルギービームの照射により溶解して
樹枝状に連なり表裏に貫通する導電路を形成する金属粉
末を合成樹脂中に予め配合しておくことにより、電気抵
抗の非常に低い領域を形成させることも可能である。ま
た、高エネルギービームを効果的に吸収する増感剤を、
絶縁基板に配合しておくこともできる。
The low resistance region of the insulating substrate is formed by irradiating the insulating substrate with a high energy beam to change the molecular structure of the irradiated portion. The portion of the insulating substrate irradiated with the high-energy beam changes its molecular structure, lowering its electrical resistance and lowering its light transmittance. An insulating substrate made of a material containing a carbon atom in its molecular structure is carbonized by irradiation with a high-energy beam, becomes black, and has a low electric resistance. In addition, it is possible to form a region having a very low electric resistance by blending in a synthetic resin in advance a metal powder that is melted by irradiation with a high-energy beam and that forms a conductive path that connects in a dendritic manner and penetrates the front and back sides. Is also possible. In addition, sensitizers that effectively absorb high energy beams,
It can also be incorporated in an insulating substrate.

【0018】本発明において絶縁基板に形成される低抵
抗領域の体積固有抵抗は、絶縁基板の表裏で測定して1
00mΩ・cm以下、好ましくは1mΩ・cm以下であ
る。この方法に使用する高エネルギービームとしては、
細いビームに収斂可能で、かつ、絶縁基板を構成する分
子構造を変換させ、特に炭化させて電気抵抗を低下させ
ることができるものであれば、いかなるものでも使用可
能であるが、特に、CO2 レーザ、YAGレーザなどの
レーザービームが適している。
In the present invention, the volume resistivity of the low resistance region formed on the insulating substrate is 1 measured on the front and back of the insulating substrate.
It is at most 00 mΩ · cm, preferably at most 1 mΩ · cm. The high energy beam used for this method is
Be converged to a narrow beam, and to convert the molecular structure of the insulating substrate, as long as it can particularly reduce the by carbonizing electrical resistance, but can also be used of any type, in particular, CO 2 Laser beams such as lasers and YAG lasers are suitable.

【0019】本発明の半導体装置において絶縁基板に低
抵抗領域を形成する方法としては、絶縁基板上に薄膜ト
ランジスタを形成する前に絶縁基板の所要位置に低抵抗
領域を形成する方法と、絶縁基板上に薄膜トランジスタ
を形成した後に絶縁基板の所要位置に低抵抗領域を形成
する方法がある。
In the semiconductor device of the present invention, a method of forming a low-resistance region on an insulating substrate includes a method of forming a low-resistance region at a required position on an insulating substrate before forming a thin film transistor on the insulating substrate; After forming a thin film transistor, a low resistance region is formed at a required position on an insulating substrate.

【0020】前者の方法では、まず、前述した合成樹脂
フィルムなどからなる絶縁基板の所要位置、すなわち、
例えば、アドレス配線が形成される部位のデータ配線と
の交点から外れた所定の位置に、例えば、高エネルギー
ビームを照射して、各交点の数だけの表裏を貫通する低
抵抗領域を形成する。
In the former method, first, a required position of the insulating substrate made of a synthetic resin film or the like, that is,
For example, a high-energy beam is applied to, for example, a predetermined position deviating from the intersection with the data wiring at the portion where the address wiring is formed, thereby forming low-resistance regions penetrating the front and back by the number of intersections.

【0021】次いで、周知のホトリソグラフィ技術を用
いて、一方の面にこれらの低抵抗領域とオーミックコン
タクトするデータ配線を形成し、他方の面には低抵抗領
域の上に、周知のホトリソグラフィ技術を用いて、例え
ば、絶縁膜、非晶質シリコン膜を順に積層させ、さらに
ソース・ドレイン電極を積層させて薄膜トランジスタを
形成し、アドレス配線を形成する。
Next, using a known photolithography technique, a data wiring is formed on one surface in ohmic contact with these low-resistance areas, and on the other face, a known photolithography technique is formed on the low-resistance area. For example, an insulating film and an amorphous silicon film are sequentially stacked, and further, source and drain electrodes are stacked to form a thin film transistor, thereby forming an address wiring.

【0022】後者の方法では、低抵抗領域を形成する前
に、絶縁基板の一方の面に、周知のホトリソグラフィ技
術を用いて、前者同様にして絶縁膜、非晶質シリコン膜
を順に積層させ、さらにソース・ドレイン電極を積層さ
せて薄膜トランジスタを形成し、アドレス配線を形成す
る。次いで、他方の面側から薄膜トランジスタのチャネ
ル領域に向けて高エネルギービームを照射して低抵抗領
域を形成し、しかる後、低抵抗領域とオーミックコンタ
クトするようにデータ配線を形成する。
In the latter method, before forming a low resistance region, an insulating film and an amorphous silicon film are sequentially laminated on one surface of an insulating substrate in the same manner as the former by using a known photolithography technique. Then, source / drain electrodes are stacked to form a thin film transistor, and an address wiring is formed. Next, a low-resistance region is formed by irradiating a high-energy beam toward the channel region of the thin film transistor from the other surface side, and thereafter, a data line is formed so as to make ohmic contact with the low-resistance region.

【0023】このようにして得られる半導体装置は、絶
縁基板を介してアドレス配線とデータ配線が形成されて
おり、各配線間の間隔が大きいから、配線の交点におけ
る静電容量は非常に小さいものとなる。また、低抵抗領
域を表裏の配線の交点を除いてデータに沿って形成する
ようにすれば、データ配線が断線しても低抵抗領域を介
して導通するので導通が遮断されるようなことはない。
In the semiconductor device thus obtained, the address wiring and the data wiring are formed via the insulating substrate, and the distance between the wirings is large, so that the capacitance at the intersection of the wirings is very small. Becomes In addition, if the low resistance region is formed along the data except for the intersection of the front and back wirings, the conduction is interrupted since the data wiring is conducted through the low resistance region even if the data wiring is disconnected. Absent.

【0024】したがって、本願発明による薄膜トランジ
スタアレイを用いたアクティブマトリックス液晶表示装
置は、大面積、高精細にした場合でも、動作が遅延した
り、時定数CRの値が増大してゲート信号パルスに歪み
が生じてスイッチング素子の正常な制御ができなくなっ
たりすることがなく、断線不良の発生確率も著しく低下
する。
Therefore, the active matrix liquid crystal display device using the thin film transistor array according to the present invention has a delay in operation or an increase in the value of the time constant CR, causing distortion of the gate signal pulse even in a large area and high definition. Does not occur and normal control of the switching element cannot be performed, and the probability of occurrence of disconnection failure is significantly reduced.

【0025】[0025]

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0026】図1は、本発明の一実施例を示す断面図で
あり、図2は、平面図である。尚、図2のA−A′線
が、図1の断面に対応している。
FIG. 1 is a sectional view showing an embodiment of the present invention, and FIG. 2 is a plan view. The line AA 'in FIG. 2 corresponds to the cross section in FIG.

【0027】厚さ1mmのアクリル樹脂からなる絶縁基
板1に、予め設定されたパターンで、すなわちデータ配
線11が形成されるべき部位であってアドレス配線10
との交点を除く位置に、直径10μmφのレーザビーム
(YAGレーザ)を照射して、絶縁基板1のレーザビー
ム照射部位を一部炭化させて低抵抗領域2を形成した。
なお、レーザビームの照射は、片面から照射して基板表
面を炭化させ照射表面近傍のレーザビームの吸収率を高
めた後、反対側の面から照射して効果的に低抵抗領域を
形成させた。
On an insulating substrate 1 made of an acrylic resin having a thickness of 1 mm, a predetermined pattern, that is, a portion where the data wiring 11 is to be formed and the address wiring 10
A low-resistance region 2 was formed by irradiating a laser beam (YAG laser) having a diameter of 10 μmφ to a position excluding the intersection with the laser beam and partially carbonizing the laser beam-irradiated portion of the insulating substrate 1.
The laser beam was irradiated from one side to carbonize the substrate surface to increase the absorptivity of the laser beam near the irradiated surface, and then irradiated from the opposite side to effectively form a low-resistance region. .

【0028】次いで、低抵抗領域2の上面にゲート絶緑
膜3を形成し、さらに、非晶質シリコン4、絶縁膜5、
非晶質シリコン層6を順に積層し、n非晶質シリ
コン層6上に対向状態でソース電極8およびドレイン電
極9を形成して薄膜トランジスタを構成した。符号7は
画素電極であり、薄膜トランジスタのソース電極8はこ
の画素電極7とコンタクトしている。
Next, a gate insulating film 3 is formed on the upper surface of the low resistance region 2, and further, an amorphous silicon 4, an insulating film 5,
An n + amorphous silicon layer 6 was sequentially stacked, and a source electrode 8 and a drain electrode 9 were formed on the n + amorphous silicon layer 6 in a facing state to form a thin film transistor. Reference numeral 7 denotes a pixel electrode, and a source electrode 8 of the thin film transistor is in contact with the pixel electrode 7.

【0029】また、絶縁基板1の反対側の面には、低抵
抗領域2とオーミックコンタクトするようにアドレス配
線10が形成されている。
An address wiring 10 is formed on the opposite surface of the insulating substrate 1 so as to make ohmic contact with the low resistance region 2.

【0030】この実施例では、データ配線とアドレス配
線との交点部分の配線幅を、交差面積を小さくする目的
で極端に細くする必要がなく、したがって、その分だけ
相対的に画素領域の配線幅を細くできるので画素領域を
広くすることができる。
In this embodiment, it is not necessary to make the wiring width at the intersection of the data wiring and the address wiring extremely small in order to reduce the cross-sectional area. Can be narrowed, so that the pixel area can be widened.

【0031】図3は、図1および図2に示した薄膜トラ
ンジスタを用いた薄膜トランジスタ液晶表示装置の回路
図である。この液晶表示装置では、複数の画素スイッチ
ング用薄膜トランジスタ301、ゲート線302、信号
線303からなる薄膜トランジスタアレイが形成され、
また、薄膜トランジスタアレイを駆動するための図示し
ない駆動回路も設置されている。304は液晶容量、3
05は補助容量を示している。
FIG. 3 is a circuit diagram of a thin film transistor liquid crystal display using the thin film transistors shown in FIGS. In this liquid crystal display device, a thin film transistor array including a plurality of pixel switching thin film transistors 301, gate lines 302, and signal lines 303 is formed.
A drive circuit (not shown) for driving the thin film transistor array is also provided. 304 is a liquid crystal capacity, 3
05 indicates an auxiliary capacity.

【0032】この実施例によれば、アドレス配線とデー
タ配線の交点における静電容量を低くするために交差部
分の配線幅を極端に狭くする必要がないから、従来のよ
うに画素領域の配線幅を広くする必要性がなくなり、そ
の分だけ相対的に画素電極の面積が広くなり、より精度
の高い薄膜トランジスタが得られる。
According to this embodiment, it is not necessary to extremely narrow the wiring width at the intersection in order to reduce the capacitance at the intersection of the address wiring and the data wiring. Need not be widened, the area of the pixel electrode becomes relatively large by that amount, and a thin film transistor with higher accuracy can be obtained.

【0033】図4は、本発明の他の実施例を示す断面図
であり、図5図は平面図である。尚、図5のB−B′線
が、図4の断面に対応している。
FIG. 4 is a sectional view showing another embodiment of the present invention, and FIG. 5 is a plan view. The line BB 'in FIG. 5 corresponds to the cross section in FIG.

【0034】この実施例は絶縁基板1の部分を除いて図
1および図2に示した実施例の構成と同一であるので、
同一部分に同一符号を付して重複する説明は省略する。
This embodiment is the same as the embodiment shown in FIGS. 1 and 2 except for the insulating substrate 1, so that
The same portions are denoted by the same reference numerals, and redundant description will be omitted.

【0035】この実施例の絶縁基板1は、厚さ1mmの
アクリル樹脂からなり、データ配線11とアドレス配線
10との交点部分だけを除いて、データ配線11の配線
経路に沿って低抵抗領域2が形成されている。
The insulating substrate 1 of this embodiment is made of an acrylic resin having a thickness of 1 mm and has a low resistance region 2 along the wiring path of the data wiring 11 except for the intersection of the data wiring 11 and the address wiring 10. Are formed.

【0036】また、この実施例によれば、データ配線1
3の下に低抵抗領域2を設けているため、データ配線1
3に断線不良が発生した場合でも、合成樹脂基板内の低
抵抗領域2を介して、電気信号を伝えることができる。
これにより、より信頼性の高い薄膜トランジスタ−LC
Dを実現することができる。
According to this embodiment, the data wiring 1
Since the low resistance region 2 is provided under the
Even when a disconnection failure occurs in the wire 3, an electric signal can be transmitted through the low resistance region 2 in the synthetic resin substrate.
Thereby, a more reliable thin film transistor-LC
D can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の一実施例の断面図である。FIG. 1 is a cross-sectional view of one embodiment of the present invention.

【図2】 図1に示した一実施例の平面図である。FIG. 2 is a plan view of the embodiment shown in FIG.

【図3】 図1および図2に示した実施例を液晶表示装
置に適用したときの回路図である。
FIG. 3 is a circuit diagram when the embodiment shown in FIGS. 1 and 2 is applied to a liquid crystal display device.

【図4】 本発明の他の実施例の断面図である。FIG. 4 is a cross-sectional view of another embodiment of the present invention.

【図5】 本発明の他の実施例の平面図である。FIG. 5 is a plan view of another embodiment of the present invention.

【図6】 従来の薄膜トランジスタアレイの断面図であ
る。
FIG. 6 is a cross-sectional view of a conventional thin film transistor array.

【図7】 図6に示した従来の薄膜トランジスタアレイ
の平面図である。
FIG. 7 is a plan view of the conventional thin film transistor array shown in FIG.

【符号の説明】[Explanation of symbols]

1…合成樹脂基板、2…低抵抗領域、3…ゲート絶縁
膜、4…非晶質シリコン層、5…絶縁膜、6…n非晶
質シリコン層、7…画素電極、8…ソース電極、9…ド
レイン電極、10…アドレス配線、11…Cs電極、1
2…ガラス基板、13…データ配線、301…薄膜トラ
ンジスタ、302…ゲート線、303…信号線、304
…液晶容量、305…補助容量。
DESCRIPTION OF SYMBOLS 1 ... Synthetic resin substrate, 2 ... Low resistance area, 3 ... Gate insulating film, 4 ... Amorphous silicon layer, 5 ... Insulating film, 6 ... n + amorphous silicon layer, 7 ... Pixel electrode, 8 ... Source electrode , 9 ... drain electrode, 10 ... address wiring, 11 ... Cs electrode, 1
2: glass substrate, 13: data wiring, 301: thin film transistor, 302: gate line, 303: signal line, 304
… Liquid crystal capacity, 305… auxiliary capacity.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 絶縁基板の両面に互いに直交させて多
数の平行する配線を形成し、前記絶縁基板の一方の配線
が形成された部位の各配線の交点から外れた位置に該基
板の両面を貫通する低抵抗領域を形成するとともに、前
記絶縁基板の他方の配線が形成された面の前記低抵抗領
域上に形成された半導体層が能動層となる半導体素子を
形成したことを特徴とする半導体装置。
1. A large number of parallel wirings are formed on both sides of an insulating substrate so as to be orthogonal to each other. A semiconductor, wherein a low-resistance region penetrating is formed, and a semiconductor element formed on the low-resistance region on a surface of the insulating substrate on which the other wiring is formed is formed as an active layer. apparatus.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806940B1 (en) 1999-01-29 2004-10-19 Sharp Kabushiki Kaisha Liquid crystal display device with particular cell gap
JP2019046931A (en) * 2017-08-31 2019-03-22 京セラ株式会社 Semiconductor device, light-emitting device and method for manufacturing the semiconductor device

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US6806940B1 (en) 1999-01-29 2004-10-19 Sharp Kabushiki Kaisha Liquid crystal display device with particular cell gap
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