JPH1092974A - 外囲器及びその外囲器を用いた半導体装置 - Google Patents
外囲器及びその外囲器を用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 外囲器に搭載後のＭＭＩＣの電気的特性の劣
化を抑止すること。 【解決手段】 誘電体基板12表面に形成された第一の金
属膜14上に、増幅器を構成する複数のFET10 を有するMM
ICを搭載し、この複数のFET10 のソース端子パッド11
と、互いに分離した基板12上の複数の第三の金属膜14と
を電気的に接続する。基板の裏面には、第二の金属層で
真性接地面16が形成され、第一の金属膜14と第二の金属
膜14は、内側に金属膜を有するスルーホール17により電
気的に接続され、ソースを接地できる。この構成より、
多段増幅器を動作させた場合、FET10のソースに帰還が
かからず発振を防止し、設計どおりの電気的特性を得る
ことができる。
化を抑止すること。 【解決手段】 誘電体基板12表面に形成された第一の金
属膜14上に、増幅器を構成する複数のFET10 を有するMM
ICを搭載し、この複数のFET10 のソース端子パッド11
と、互いに分離した基板12上の複数の第三の金属膜14と
を電気的に接続する。基板の裏面には、第二の金属層で
真性接地面16が形成され、第一の金属膜14と第二の金属
膜14は、内側に金属膜を有するスルーホール17により電
気的に接続され、ソースを接地できる。この構成より、
多段増幅器を動作させた場合、FET10のソースに帰還が
かからず発振を防止し、設計どおりの電気的特性を得る
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ集積回
路、特にMMIC(Monolithic Microwave Integrated Circu
it) を搭載する外囲器に関する。
路、特にMMIC(Monolithic Microwave Integrated Circu
it) を搭載する外囲器に関する。
【０００２】
【従来の技術】MMIC は、 従来のハイブリッドICに比
べ、高度な設計技術が必要だが、全機能を１チップに搭
載し、無調整で使用できる特徴を有する。このため、MM
ICを外囲器に搭載した後は、設計外の電気的動作を如何
に抑制するかが重要なポイントとなっている。
べ、高度な設計技術が必要だが、全機能を１チップに搭
載し、無調整で使用できる特徴を有する。このため、MM
ICを外囲器に搭載した後は、設計外の電気的動作を如何
に抑制するかが重要なポイントとなっている。
【０００３】通常は外囲器の構造により、設計外の電気
的動作を抑制しているが、その構造は、量産化に対応す
べく低コストで実現させなければならない。以下、MMIC
多段増幅器を例に、これを搭載する従来の量産に適した
外囲器について説明する。
的動作を抑制しているが、その構造は、量産化に対応す
べく低コストで実現させなければならない。以下、MMIC
多段増幅器を例に、これを搭載する従来の量産に適した
外囲器について説明する。
【０００４】図４(a) は、単層の誘電体基板にMMIC多段
増幅器を搭載した外囲器構造を示す上面図、図４(b) は
図４(a) をＡ−Ｂ線に沿って見た断面図、図５はMMIC多
段増幅器搭載前の外囲器の上面図である。
増幅器を搭載した外囲器構造を示す上面図、図４(b) は
図４(a) をＡ−Ｂ線に沿って見た断面図、図５はMMIC多
段増幅器搭載前の外囲器の上面図である。
【０００５】図５のように、例えばアルミナからなる誘
電体基板42の表面に、金属層で入力整合パターン44IN、
出力整合パターン44OUT 、電極導出パターン44D,44G 、
ＭＭＩＣ多段増幅器（ 本実施例では３段増幅器) のマ
ウント兼接地領域パターン44MSが設けられている。電極
導出パターン44D,44G は、外囲器の側面に形成されたピ
ン端子45につながっている。そして、図４(b) のよう
に、マウント兼接地領域パターン44MSはスルーホール47
より、裏面に金属層で形成された真性接地面46に接続さ
れている。
電体基板42の表面に、金属層で入力整合パターン44IN、
出力整合パターン44OUT 、電極導出パターン44D,44G 、
ＭＭＩＣ多段増幅器（ 本実施例では３段増幅器) のマ
ウント兼接地領域パターン44MSが設けられている。電極
導出パターン44D,44G は、外囲器の側面に形成されたピ
ン端子45につながっている。そして、図４(b) のよう
に、マウント兼接地領域パターン44MSはスルーホール47
より、裏面に金属層で形成された真性接地面46に接続さ
れている。
【０００６】MMIC多段増幅器はマウント兼接地領域パタ
ーン44MS上に電気的に接続され、増幅素子となるFET(Fi
eld Effect Transistor )40 のソース端子パッド41は、
ワイヤボンディングにより、マウント兼接地領域パター
ン44MSに短絡されている。また、誘電体基板42上にワイ
ヤボンディングを固定するための図示せぬ溶剤で固定さ
れた後、図示せぬキャップが設けられている。このよう
に形成されているため、ピン端子45から入力をとり、MM
IC増幅器を動作させ、ピン端子45へ出力することができ
る。
ーン44MS上に電気的に接続され、増幅素子となるFET(Fi
eld Effect Transistor )40 のソース端子パッド41は、
ワイヤボンディングにより、マウント兼接地領域パター
ン44MSに短絡されている。また、誘電体基板42上にワイ
ヤボンディングを固定するための図示せぬ溶剤で固定さ
れた後、図示せぬキャップが設けられている。このよう
に形成されているため、ピン端子45から入力をとり、MM
IC増幅器を動作させ、ピン端子45へ出力することができ
る。
【０００７】
【発明が解決しようとする課題】周知のとおり、安定し
た接地電位にチップを搭載し、加えてチップからの放熱
量を増加させ、電気的特性を安定化させる為には、チッ
プを搭載する領域にスルーホールが多い方が好ましい。
た接地電位にチップを搭載し、加えてチップからの放熱
量を増加させ、電気的特性を安定化させる為には、チッ
プを搭載する領域にスルーホールが多い方が好ましい。
【０００８】しかし、現在の技術ではスルーホール間の
幅に約0.5mm 必要なため、（チップ搭載領域は、チップ
サイズ1mm ×２mmの大きさとほぼ同じであることを参考
にすると）、チップ搭載領域には十数個のスルーホール
しか形成できない。つまり、スルーホールを多く設けら
れないため、電気的特性の更なる安定化を進められなか
った。
幅に約0.5mm 必要なため、（チップ搭載領域は、チップ
サイズ1mm ×２mmの大きさとほぼ同じであることを参考
にすると）、チップ搭載領域には十数個のスルーホール
しか形成できない。つまり、スルーホールを多く設けら
れないため、電気的特性の更なる安定化を進められなか
った。
【０００９】さらに、所望の強度を有する基板素材とし
てアルミナが使用されているが、比誘電率が約10と高
く、また基板は0.5mm 程度の厚さが必要であることか
ら、マウント兼接地領域パターンと、裏面の金属層との
間にインダクタンスＬa が発生する（図６の等価回路図
を参照）。
てアルミナが使用されているが、比誘電率が約10と高
く、また基板は0.5mm 程度の厚さが必要であることか
ら、マウント兼接地領域パターンと、裏面の金属層との
間にインダクタンスＬa が発生する（図６の等価回路図
を参照）。
【００１０】図４(a) のように全FET のソース端子パッ
ド41は同じソース接地パターン領域44MSに接続されてい
るため、各ソースはインダクタンスＬa に並列接続され
た形になる。このため、各ドレイン・ソース間の電位は
所定値からずれて、ON状態及びOFF 状態のFET が混在す
る可能性がある。
ド41は同じソース接地パターン領域44MSに接続されてい
るため、各ソースはインダクタンスＬa に並列接続され
た形になる。このため、各ドレイン・ソース間の電位は
所定値からずれて、ON状態及びOFF 状態のFET が混在す
る可能性がある。
【００１１】多段増幅器は全FET がON状態の場合に合わ
せて、整合条件をだしている。例えば、閉ループ利得の
安定化のために、コンデンサの値を調節し、位相の遅れ
を補償している。
せて、整合条件をだしている。例えば、閉ループ利得の
安定化のために、コンデンサの値を調節し、位相の遅れ
を補償している。
【００１２】このため、整合条件からのずれは負帰還を
減少させ、OFF 状態のFET を発振させる。つまり、Ｌa
はFET のソース間に正帰還をかけ、増幅器を発振させる
原因となっていた。
減少させ、OFF 状態のFET を発振させる。つまり、Ｌa
はFET のソース間に正帰還をかけ、増幅器を発振させる
原因となっていた。
【００１３】さらに、このＬa の大きさは、複数のスル
ーホールが複雑に寄与しているため見積もり難しい上
に、各FET への寄与度を見積もる事も難しく、 Ｌa に
留意して整合条件を設計する（MMICを設計する）ことは
困難であった。
ーホールが複雑に寄与しているため見積もり難しい上
に、各FET への寄与度を見積もる事も難しく、 Ｌa に
留意して整合条件を設計する（MMICを設計する）ことは
困難であった。
【００１４】そこで、本発明は、上記問題を解決し、MM
IC多段増幅器を搭載する外囲器において、各段のFET の
ソース間の帰還を抑制し、発振を防止することを目的と
する。
IC多段増幅器を搭載する外囲器において、各段のFET の
ソース間の帰還を抑制し、発振を防止することを目的と
する。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の外囲器は、スルーホールを有する誘電体基
板と、前記誘電体基板の第一主表面上に形成される第一
金属層と、前記誘電体基板の第二主表面上に形成される
第二金属層と、前記誘電体基板の第一主表面上に形成さ
れ、且つ前記第二の主表面上の前記第二金属層とスルー
ホール内を通じて電気的に接続される半導体素子載置用
の第三の金属層と、前記誘電体基板の第一主表面上に形
成され、且つ前記第二主表面上の前記第二金属層とスル
ーホール内を通じて電気的に接続されるパッドを構成す
る、互いに分離した複数の第四金属層とを具備したこと
を特徴とする。
に、本発明の外囲器は、スルーホールを有する誘電体基
板と、前記誘電体基板の第一主表面上に形成される第一
金属層と、前記誘電体基板の第二主表面上に形成される
第二金属層と、前記誘電体基板の第一主表面上に形成さ
れ、且つ前記第二の主表面上の前記第二金属層とスルー
ホール内を通じて電気的に接続される半導体素子載置用
の第三の金属層と、前記誘電体基板の第一主表面上に形
成され、且つ前記第二主表面上の前記第二金属層とスル
ーホール内を通じて電気的に接続されるパッドを構成す
る、互いに分離した複数の第四金属層とを具備したこと
を特徴とする。
【００１６】尚、上記第三金属層及び第四金属層は、非
接触であることを特徴とする。尚、上記第四金属層は、
入出力端子に電気的に接続されていることを特徴とす
る。
接触であることを特徴とする。尚、上記第四金属層は、
入出力端子に電気的に接続されていることを特徴とす
る。
【００１７】また、上記目的を達成するために、本発明
の半導体装置は、スルーホールを有する誘電体基板と、
前記誘電体基板の第一主表面上に形成される第一金属層
と、前記誘電体基板の第二主表面上に形成される第二金
属層と、前記誘電体基板の第一主表面上に形成され、且
つ前記第二の主表面上の前記第二金属層とスルーホール
内を通じて電気的に接続される半導体素子載置用の第三
金属層と、前記誘電体基板の第一主表面上に形成され、
且つ前記第二主表面上の前記第二金属層とスルーホール
内を通じて電気的に接続されるパッドを構成する、互い
に分離した複数の第四金属層とを具備し、前記第三金属
層上に、多段増幅器を構成する複数のＦＥＴを有する半
導体装置を搭載し、このＦＥＴのうち少なくとも一つの
端子を第四金属層に電気的に接続したことを特徴とす
る。
の半導体装置は、スルーホールを有する誘電体基板と、
前記誘電体基板の第一主表面上に形成される第一金属層
と、前記誘電体基板の第二主表面上に形成される第二金
属層と、前記誘電体基板の第一主表面上に形成され、且
つ前記第二の主表面上の前記第二金属層とスルーホール
内を通じて電気的に接続される半導体素子載置用の第三
金属層と、前記誘電体基板の第一主表面上に形成され、
且つ前記第二主表面上の前記第二金属層とスルーホール
内を通じて電気的に接続されるパッドを構成する、互い
に分離した複数の第四金属層とを具備し、前記第三金属
層上に、多段増幅器を構成する複数のＦＥＴを有する半
導体装置を搭載し、このＦＥＴのうち少なくとも一つの
端子を第四金属層に電気的に接続したことを特徴とす
る。
【００１８】尚、上記第四金属層は、入出力端子に電気
的に接続されていることを特徴とする。尚、上記多段増
幅器を構成するＦＥＴは、そのドレイン及びソースに接
続されるキャパシタを有することを特徴とする。
的に接続されていることを特徴とする。尚、上記多段増
幅器を構成するＦＥＴは、そのドレイン及びソースに接
続されるキャパシタを有することを特徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照して、 MMIC 多
段増幅器を例に、これを搭載する本発明の外囲器を説明
する。図１(a) はMMIC多段増幅器を搭載した外囲器構造
の上面図、図1(b)は図１(a)のＡ−Ｂ線に沿ってみた概
略断面図、図２はMMIC搭載前の外囲器の上面図、図３は
図１に示した半導体装置の主用部における等価回路図で
ある。
段増幅器を例に、これを搭載する本発明の外囲器を説明
する。図１(a) はMMIC多段増幅器を搭載した外囲器構造
の上面図、図1(b)は図１(a)のＡ−Ｂ線に沿ってみた概
略断面図、図２はMMIC搭載前の外囲器の上面図、図３は
図１に示した半導体装置の主用部における等価回路図で
ある。
【００２０】MMICは、終端がFET10 であるよう、計３つ
のFET10 と計３つの整合回路を交互に接続した３段増幅
器が形成されている。最終段のFET10aは、高い入力電力
を増幅する際、線形領域内で増幅させ、電力付加効率の
低下等を防止するため、ゲート幅を長くすることによ
り、ドレイン耐圧の向上を図り、更にはゲートの両側に
ソース端子パッド11を有す構造にしてある。つまり、本
実施例にかかるMMICにおいては、ソース端子パッド11は
計４つ設けられている。
のFET10 と計３つの整合回路を交互に接続した３段増幅
器が形成されている。最終段のFET10aは、高い入力電力
を増幅する際、線形領域内で増幅させ、電力付加効率の
低下等を防止するため、ゲート幅を長くすることによ
り、ドレイン耐圧の向上を図り、更にはゲートの両側に
ソース端子パッド11を有す構造にしてある。つまり、本
実施例にかかるMMICにおいては、ソース端子パッド11は
計４つ設けられている。
【００２１】このようなMMICを搭載するにあたり、本発
明にかかるICチップ搭載用外囲器となる誘電体基板12の
表面には、図２のように、複数の金属層が形成されてい
る。具体的には、基板12の中央に、MMICを搭載するため
のマウントパターン14M が形成され、その下側及び右上
に、互いに分離した四角形状のソース領域接地パターン
14S が全部で４つ形成されている。
明にかかるICチップ搭載用外囲器となる誘電体基板12の
表面には、図２のように、複数の金属層が形成されてい
る。具体的には、基板12の中央に、MMICを搭載するため
のマウントパターン14M が形成され、その下側及び右上
に、互いに分離した四角形状のソース領域接地パターン
14S が全部で４つ形成されている。
【００２２】そして、入力前にインピーダンスの整合を
とるため、 並列のショートスタッブ18と接触している入
力整合パターン14INが形成されている。また、出力直前
にインピーダンスの整合をとるため、整合回路13と接触
可能な出力整合パターン14OUT が形成されている。尚、
初段FET10 のゲートへ電圧を印加するための電極導出パ
ターン14G 、整合回路を経由してFET10 のドレインへ電
圧を印加するための電極導出パターン14D が形成されて
いる。
とるため、 並列のショートスタッブ18と接触している入
力整合パターン14INが形成されている。また、出力直前
にインピーダンスの整合をとるため、整合回路13と接触
可能な出力整合パターン14OUT が形成されている。尚、
初段FET10 のゲートへ電圧を印加するための電極導出パ
ターン14G 、整合回路を経由してFET10 のドレインへ電
圧を印加するための電極導出パターン14D が形成されて
いる。
【００２３】入力整合パターン14IN、出力整合パターン
14OUT 、そして電極導出パターン14G 、14D は、それぞ
れ基板12側面に形成されているピン端子15に接続されて
いる。尚、各パターンを形成する複数の金属層は、他の
金属層と直接接触はしていない。
14OUT 、そして電極導出パターン14G 、14D は、それぞ
れ基板12側面に形成されているピン端子15に接続されて
いる。尚、各パターンを形成する複数の金属層は、他の
金属層と直接接触はしていない。
【００２４】そして、基板12の裏面には、金属層からな
る真性接地面16が形成されている。また、図１(b) のよ
うに、ソース領域接地パターン14S はスルーホール17を
介して裏面の真性接地面16に接続され、ソース領域接地
パターン14S に接地電位が与えられる。また、図2 のよ
うに、マウントパターン14M も、スルーホール17を介し
て真性接地面16に接続され、電位的に固定された状態に
なり、且つMMICからの放熱が促される。整合回路13にお
いても、接地をとる必要があるため、スルーホール17が
設けられている。尚、これらスルーホール17の内側は、
金属層で覆われている。
る真性接地面16が形成されている。また、図１(b) のよ
うに、ソース領域接地パターン14S はスルーホール17を
介して裏面の真性接地面16に接続され、ソース領域接地
パターン14S に接地電位が与えられる。また、図2 のよ
うに、マウントパターン14M も、スルーホール17を介し
て真性接地面16に接続され、電位的に固定された状態に
なり、且つMMICからの放熱が促される。整合回路13にお
いても、接地をとる必要があるため、スルーホール17が
設けられている。尚、これらスルーホール17の内側は、
金属層で覆われている。
【００２５】このような外囲器にMMICを搭載すると、図
１(a) のようになる。マウントパターン14M 上にMMICは
マウントされ、各FET10 のソース端子パッド11はワイヤ
ボンディングにより、それぞれ別の接地領域パターン14
S に接続されている。また、FET10 のドレインと整合回
路13、その整合回路13と電極導出パターン14D とが、ワ
イヤボンディングにより接続されている。そして、最終
段FET10a、電極導出パターン14D 、整合回路13、出力整
合パターン14OUT がワイヤボンディングにより接続され
ている。そのため、ピン端子15から入力を与えMMICを動
作させ、増幅された出力を得ることができる。
１(a) のようになる。マウントパターン14M 上にMMICは
マウントされ、各FET10 のソース端子パッド11はワイヤ
ボンディングにより、それぞれ別の接地領域パターン14
S に接続されている。また、FET10 のドレインと整合回
路13、その整合回路13と電極導出パターン14D とが、ワ
イヤボンディングにより接続されている。そして、最終
段FET10a、電極導出パターン14D 、整合回路13、出力整
合パターン14OUT がワイヤボンディングにより接続され
ている。そのため、ピン端子15から入力を与えMMICを動
作させ、増幅された出力を得ることができる。
【００２６】また、誘電体基板12上にワイヤボンディン
グを固定するための図示せぬ溶剤で固定された後、図示
せぬキャップが設けられている。以下、このMMICを動作
させた場合を、図３の等価回路図を参照して説明する。
グを固定するための図示せぬ溶剤で固定された後、図示
せぬキャップが設けられている。以下、このMMICを動作
させた場合を、図３の等価回路図を参照して説明する。
【００２７】ここでは、所望の強度を有する基板素材と
してアルミナを使用しているが、比誘電率自体が約10と
高く、加えて基板の厚さは0.5mm 程度の厚さが必要であ
ることから、接地領域パターン14S と、裏面の金属層と
の間にはインダクタンス成分ＬBj(j=1,2,3) が発生す
る。
してアルミナを使用しているが、比誘電率自体が約10と
高く、加えて基板の厚さは0.5mm 程度の厚さが必要であ
ることから、接地領域パターン14S と、裏面の金属層と
の間にはインダクタンス成分ＬBj(j=1,2,3) が発生す
る。
【００２８】この場合、ソース領域接地パターン14S
は、MMIC多段増幅器の各段のFET10 のソース端子パッド
11ごとに対応するよう、互いに分離して形成され、ソー
ス領域接地パターン14S はスルーホールを介し、真性接
地面16に接続されている。
は、MMIC多段増幅器の各段のFET10 のソース端子パッド
11ごとに対応するよう、互いに分離して形成され、ソー
ス領域接地パターン14S はスルーホールを介し、真性接
地面16に接続されている。
【００２９】よって、各FET10 のソース電位は、他のFE
T10 のソース電位の影響を受けずにすむ。つまり、他の
FET10 の状態により、自身のFET10 のソース電位が変動
し、帰還のかかり方が変動することを防止できる。
T10 のソース電位の影響を受けずにすむ。つまり、他の
FET10 の状態により、自身のFET10 のソース電位が変動
し、帰還のかかり方が変動することを防止できる。
【００３０】従って、本発明は、各ソースに対応するソ
ース領域接地パターン14S を互いに非接触に設けること
により、FET10 のソース間での帰還を防止し、発振の発
生を防止することができる。
ース領域接地パターン14S を互いに非接触に設けること
により、FET10 のソース間での帰還を防止し、発振の発
生を防止することができる。
【００３１】また、FET10 のソース端子パッド11は、専
用のソース接地領域パターン14S に短絡されていること
より、ＬBj(j=1,2,3) は１つのスルーホール17によると
仮定し見積もることができる。すなわち、最終的に必要
な電気的特性を得られるようにMMICを容易に設計するこ
とができる。
用のソース接地領域パターン14S に短絡されていること
より、ＬBj(j=1,2,3) は１つのスルーホール17によると
仮定し見積もることができる。すなわち、最終的に必要
な電気的特性を得られるようにMMICを容易に設計するこ
とができる。
【００３２】従って、外囲器にMMICを搭載した後、設計
外の電気的動作を防止し、無調整で使用することができ
る。尚、本発明は、誘電帯基板12の材質・その層数は特
に限定されないが、アルミナのような比誘電率が高いも
の、総合的な厚みがあるもの程、効果がある。
外の電気的動作を防止し、無調整で使用することができ
る。尚、本発明は、誘電帯基板12の材質・その層数は特
に限定されないが、アルミナのような比誘電率が高いも
の、総合的な厚みがあるもの程、効果がある。
【００３３】また、本実施例は、ソース接地の多段増幅
器を例に説明したが、ゲート接地、エミッタ接地のもの
にも適用することができる。一般的には１チップ上に複
数の素子を有し、そのうちの２素子以上に、同電位を一
括して与える場合に適用できるが、特に複数段のデバイ
スから構成される増幅器に適用した場合において効果が
得られる。
器を例に説明したが、ゲート接地、エミッタ接地のもの
にも適用することができる。一般的には１チップ上に複
数の素子を有し、そのうちの２素子以上に、同電位を一
括して与える場合に適用できるが、特に複数段のデバイ
スから構成される増幅器に適用した場合において効果が
得られる。
【００３４】ソース接地領域パターン14S 同士が非接触
であれば、接地領域パターン14S 、マウント領域14M 、
等金属層で形成されたパターン14の形状及び大きさは上
記実施例に限定されない。
であれば、接地領域パターン14S 、マウント領域14M 、
等金属層で形成されたパターン14の形状及び大きさは上
記実施例に限定されない。
【００３５】尚、本実施例のように、マウント領域14M
周辺を囲む様に、ソース接地領域パターン14S 、その他
のパターン14を配置させると、外囲器の面積の縮小化が
図れる。また、パターン間、特にマウント領域14M とソ
ース接地領域パターン14S とを近接するように配置する
ことは、パターン14間を電気的に接続するワイヤボンデ
ィングの長さを短くできるため、接続の信頼性が向上
し、電気的特性の劣化を防ぐ効果が得られる。
周辺を囲む様に、ソース接地領域パターン14S 、その他
のパターン14を配置させると、外囲器の面積の縮小化が
図れる。また、パターン間、特にマウント領域14M とソ
ース接地領域パターン14S とを近接するように配置する
ことは、パターン14間を電気的に接続するワイヤボンデ
ィングの長さを短くできるため、接続の信頼性が向上
し、電気的特性の劣化を防ぐ効果が得られる。
【００３６】
【発明の効果】本発明は、上述のように構成されている
ので、外囲器にＩＣチップ、特に多段増幅器を搭載した
後の電気的特性の劣化を抑止し、設計どおりの電気的特
性を得ることができる。
ので、外囲器にＩＣチップ、特に多段増幅器を搭載した
後の電気的特性の劣化を抑止し、設計どおりの電気的特
性を得ることができる。
【図１】(a) は本発明の実施例にかかるMMICを搭載した
外囲器を示す概略上面図である。(b) は(a) のＡ−Ｂ線
に沿ってみた断面図である。
外囲器を示す概略上面図である。(b) は(a) のＡ−Ｂ線
に沿ってみた断面図である。
【図２】MMIC搭載前の図１の外囲器の概略上面図であ
る。
る。
【図３】図１の等価回路図である。
【図４】(a) は従来のMMICを搭載した外囲器を示す概略
上面図である。(b) は(a) のＡ−Ｂ線に沿ってみた断面
図である。
上面図である。(b) は(a) のＡ−Ｂ線に沿ってみた断面
図である。
【図５】 MMIC 搭載前の図４の外囲器の概略上面図であ
る。
る。
【図６】図４の等価回路図である。
10、40 FET 11、41 ソース端子パッド 12、42 基板 13 整合器 14IN、44IN 入力整合パターン 14OUT 、44OUT 出力整合パターン 14D 、14G 、44D 、44G 電極導出パターン 15、45 ピン端子 16、66 真性接地面 17、47 スルーホール 18 ショートスタブ
Claims (6)
- 【請求項１】スルーホールを有する誘電体基板と、 前記誘電体基板の第一主表面上に形成される第一金属層
と、 前記誘電体基板の第二主表面上に形成される第二金属層
と、 前記誘電体基板の第一主表面上に形成され、且つ前記第
二の主表面上の前記第二金属層とスルーホール内を通じ
て電気的に接続される半導体素子載置用の第三金属層
と、 前記誘電体基板の第一主表面上に形成され、且つ前記第
二主表面上の前記第二金属層とスルーホール内を通じて
電気的に接続されるパッドを構成する、互いに分離した
複数の第四金属層とを具備したことを特徴とする外囲
器。 - 【請求項２】 上記第三金属層及び第四金属層は、非接
触であることを特徴とする請求項１記載の外囲器。 - 【請求項３】 上記第四金属層は、入出力端子に電気的
に接続されていることを特徴とする請求項１または請求
項２記載の半導体装置。 - 【請求項４】スルーホールを有する誘電体基板と、 前記誘電体基板の第一主表面上に形成される第一金属層
と、 前記誘電体基板の第二主表面上に形成される第二金属層
と、 前記誘電体基板の第一主表面上に形成され、且つ前記第
二の主表面上の前記第二金属層とスルーホール内を通じ
て電気的に接続される半導体素子載置用の第三金属層
と、 前記誘電体基板の第一主表面上に形成され、且つ前記第
二主表面上の前記第二金属層とスルーホール内を通じて
電気的に接続されるパッドを構成する、互いに分離した
複数の第四金属層とを具備し、 前記第三金属層上に、多段増幅器を構成する複数のＦＥ
Ｔを有する半導体装置を搭載し、このＦＥＴのうち少な
くとも一つの端子を第四金属層に電気的に接続したこと
を特徴とする半導体装置。 - 【請求項５】 上記第四金属層は、入出力端子に電気的
に接続されていることを特徴とする請求項４記載の半導
体装置。 - 【請求項６】 上記多段増幅器を構成するＦＥＴは、そ
のドレイン及びソースに接続されるキャパシタを有する
ことを特徴とする請求項３乃至請求項５いずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8247419A JPH1092974A (ja) | 1996-09-19 | 1996-09-19 | 外囲器及びその外囲器を用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8247419A JPH1092974A (ja) | 1996-09-19 | 1996-09-19 | 外囲器及びその外囲器を用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092974A true JPH1092974A (ja) | 1998-04-10 |
Family
ID=17163166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8247419A Withdrawn JPH1092974A (ja) | 1996-09-19 | 1996-09-19 | 外囲器及びその外囲器を用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472738B2 (en) | 2000-09-08 | 2002-10-29 | Fujitsu Quantum Devices Limited | Compound semiconductor device |
-
1996
- 1996-09-19 JP JP8247419A patent/JPH1092974A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472738B2 (en) | 2000-09-08 | 2002-10-29 | Fujitsu Quantum Devices Limited | Compound semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |