JPH1074897A - シリコン基板構造 - Google Patents
シリコン基板構造Info
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- JPH1074897A JPH1074897A JP16985697A JP16985697A JPH1074897A JP H1074897 A JPH1074897 A JP H1074897A JP 16985697 A JP16985697 A JP 16985697A JP 16985697 A JP16985697 A JP 16985697A JP H1074897 A JPH1074897 A JP H1074897A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title abstract description 7
- 229910052710 silicon Inorganic materials 0.000 title abstract description 7
- 239000010703 silicon Substances 0.000 title abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 2
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- 239000002019 doping agent Substances 0.000 description 4
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- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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Abstract
(57)【要約】
ＩＣの基板とその上のデバイスとの間に真性層を介在さ
せる。これによって、デバイスと基板との間のキャパシ
ンタンスを減少させ、またその間の抵抗を増大させる。
更に、この真性層のキャパシンタンスは電圧の影響をほ
とんど受けないため、このキャパシンタンスの変動によ
るひずみも防止できる。
せる。これによって、デバイスと基板との間のキャパシ
ンタンスを減少させ、またその間の抵抗を増大させる。
更に、この真性層のキャパシンタンスは電圧の影響をほ
とんど受けないため、このキャパシンタンスの変動によ
るひずみも防止できる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路（ＩＣ）及びそ
の作製の分野に関するものである。とりわけ、本発明
は、無線周波数（ＲＦ）ＩＣ、及びその基板構造に関す
るものである。
の作製の分野に関するものである。とりわけ、本発明
は、無線周波数（ＲＦ）ＩＣ、及びその基板構造に関す
るものである。
【０００２】
【従来の技術】ＲＦ ＩＣは既知のところである。こう
したＩＣの場合、ｐ型に少量ドーピングされた基板上に
縦型ＮＰＮデバイスが製作される。こうした構造が図１
の（ａ）に示されている。基板１１は、１×1０15の一
般的なドーピング濃度で、ｐ型のドーパントが少量ドー
ピングされている。基板１１とベース層１５の間には、
幅ＷDLの空乏層１３が形成されている。埋め込み層１５
には、ｎ型のドーパントがドーピングされている。
したＩＣの場合、ｐ型に少量ドーピングされた基板上に
縦型ＮＰＮデバイスが製作される。こうした構造が図１
の（ａ）に示されている。基板１１は、１×1０15の一
般的なドーピング濃度で、ｐ型のドーパントが少量ドー
ピングされている。基板１１とベース層１５の間には、
幅ＷDLの空乏層１３が形成されている。埋め込み層１５
には、ｎ型のドーパントがドーピングされている。
【０００３】縦型ＮＰＮデバイスと基板の界面は、直列
接続されたコンデンサと抵抗器によってモデル化するこ
とが可能である。図１の（ｂ）に示すように、コンデン
サＣjs2１と抵抗器Ｒs2３が直列に結合され、縦型ＮＰ
Ｎデバイスのコレクタと基板との間の接合の物理的働き
をモデル化している。埋め込み層１５、空乏層１３、及
び基板１１のそれぞれのドーピング濃度のプロフィール
が図１の（ｃ）に示されている。
接続されたコンデンサと抵抗器によってモデル化するこ
とが可能である。図１の（ｂ）に示すように、コンデン
サＣjs2１と抵抗器Ｒs2３が直列に結合され、縦型ＮＰ
Ｎデバイスのコレクタと基板との間の接合の物理的働き
をモデル化している。埋め込み層１５、空乏層１３、及
び基板１１のそれぞれのドーピング濃度のプロフィール
が図１の（ｃ）に示されている。
【０００４】基板１１のドーピング濃度を変化させる
と、いくつかの相互に関連した影響が現れる。基板１１
のドーピング濃度を高めると、Ｃjs2１のキャパシタン
スが増し、Ｒs2３の抵抗が小さくなり、基板上に製作さ
れた個々のデバイスを分離するプロセスが簡単になる。
基板１１のドーピング濃度を低下させると、Ｃjs2１の
キャパシタンスが減り、Ｒs2３の抵抗が大きくなり、デ
バイス間の適切な分離がより困難になる。
と、いくつかの相互に関連した影響が現れる。基板１１
のドーピング濃度を高めると、Ｃjs2１のキャパシタン
スが増し、Ｒs2３の抵抗が小さくなり、基板上に製作さ
れた個々のデバイスを分離するプロセスが簡単になる。
基板１１のドーピング濃度を低下させると、Ｃjs2１の
キャパシタンスが減り、Ｒs2３の抵抗が大きくなり、デ
バイス間の適切な分離がより困難になる。
【０００５】これらのデバイスに関する一般法則とし
て、以下の式が成立する。 （ｑ／２ε）ＰLowWDL 2=Ｖjs+Ｖbi、及び、 Ｃjs=ＷDL/ε ここで、Ｖjsは、コレクタ−基板間電圧であり、Ｖ
biは、通常は約０．７Ｖの固有の電圧である。これらの
関係を所与のものとすれば、Ｃjsは、Ｖjs 1/2に比例
し、Ｃjsは、ＰLow 1/2に比例し、Ｒsは、１／ＰLowに比
例する。Ｑ＝１／（ωＣjsRs)とすれば、ＱはＰLow 1/2
に比例する。
て、以下の式が成立する。 （ｑ／２ε）ＰLowWDL 2=Ｖjs+Ｖbi、及び、 Ｃjs=ＷDL/ε ここで、Ｖjsは、コレクタ−基板間電圧であり、Ｖ
biは、通常は約０．７Ｖの固有の電圧である。これらの
関係を所与のものとすれば、Ｃjsは、Ｖjs 1/2に比例
し、Ｃjsは、ＰLow 1/2に比例し、Ｒsは、１／ＰLowに比
例する。Ｑ＝１／（ωＣjsRs)とすれば、ＱはＰLow 1/2
に比例する。
【０００６】ＰLowの値を決める既知の方法は、Ｃjs値
が低くなるように選択し、同時にデバイスの分離が困難
にならないようにすることであった。ＰLowの典型的な
値は１×1０15である。
が低くなるように選択し、同時にデバイスの分離が困難
にならないようにすることであった。ＰLowの典型的な
値は１×1０15である。
【０００７】デバイスの分離の複雑さと良好なＣjsとの
間において必要とされるトレード・オフによって、ＲＦ
ＩＣプロセス・テクノロジの設計に望ましくない制約
が加えられている。
間において必要とされるトレード・オフによって、ＲＦ
ＩＣプロセス・テクノロジの設計に望ましくない制約
が加えられている。
【０００９】
【概要】本発明の第１の実施例では、ごく少量ドーピン
グしたほぼ真性の層が、基板と埋め込み層の間に製作さ
れる。この層によって、デバイス設計者は、有害なＣjs
の増大を生じることなく、大幅にＱの値を大幅に増大さ
せることができる。この実施例ではＣjsはＶjsとは一次
的に独立しているので、非線形キャパシタンスによる歪
みは大幅に低減する。
グしたほぼ真性の層が、基板と埋め込み層の間に製作さ
れる。この層によって、デバイス設計者は、有害なＣjs
の増大を生じることなく、大幅にＱの値を大幅に増大さ
せることができる。この実施例ではＣjsはＶjsとは一次
的に独立しているので、非線形キャパシタンスによる歪
みは大幅に低減する。
【００１０】次に、図面を参照して本発明を詳細に説明
する。
する。
【００１１】
【実施例】ＲＦ ＩＣの断面図である図２の（ａ）に
は、本発明の第１の実施例が示されている。基板３１に
は、ドーピング濃度が約２×1０16でｐ型材料がドーピ
ングされている。真性層３３が基板３１に重なってお
り、ＮiL＜＜ＰHighと、ごく少量ドーピングされてい
る。そのドーピング濃度が基板３１のドーピング濃度よ
りはるかに低いものである限り、真性層３３はｐ型でも
ｎ型でもかまわない。基板３１と真性層のドーピング濃
度の差は、少なくとも１桁分なければならない。真性層
３３の厚さはＷiLによって表示される。ＮiLはＰHighよ
りはるかに低いので、ＷiLは、１０Ｖ未満の通常のＶjs
値に対しては、空乏層ＷDLの幅とほぼ同じになる。
は、本発明の第１の実施例が示されている。基板３１に
は、ドーピング濃度が約２×1０16でｐ型材料がドーピ
ングされている。真性層３３が基板３１に重なってお
り、ＮiL＜＜ＰHighと、ごく少量ドーピングされてい
る。そのドーピング濃度が基板３１のドーピング濃度よ
りはるかに低いものである限り、真性層３３はｐ型でも
ｎ型でもかまわない。基板３１と真性層のドーピング濃
度の差は、少なくとも１桁分なければならない。真性層
３３の厚さはＷiLによって表示される。ＮiLはＰHighよ
りはるかに低いので、ＷiLは、１０Ｖ未満の通常のＶjs
値に対しては、空乏層ＷDLの幅とほぼ同じになる。
【００１２】（ｑ／２ε）ＮiLWiL 2＜＜Ｖbiの場合、Ｃ
js≒ＷｉＬであり、これはＶjsとは一次的に独立してい
る。Ｒsはここでも１／ＰHighに比例しており、Ｑは、
この場合、ＰHighに比例する。
js≒ＷｉＬであり、これはＶjsとは一次的に独立してい
る。Ｒsはここでも１／ＰHighに比例しており、Ｑは、
この場合、ＰHighに比例する。
【００１３】基板とデバイスとの間の接合の挙動は、図
２の（ｂ）に示すように、やはり、直列に結合されたコ
ンデンサＣjs3５と抵抗器Ｒs3７によってモデル化する
ことが可能である。図２の（ｃ）には、図２の（ａ）に
示す実施例のドーピング濃度が示されている。
２の（ｂ）に示すように、やはり、直列に結合されたコ
ンデンサＣjs3５と抵抗器Ｒs3７によってモデル化する
ことが可能である。図２の（ｃ）には、図２の（ａ）に
示す実施例のドーピング濃度が示されている。
【００１４】図２の（ａ）に示す構造を用いることによ
って、Ｃjsの有害な増大を伴わずにＱを増すことが可能
になる。本発明では、ＣjsはＶjsとは一次的に独立して
いるため、非線形キャパシタンスによる歪みは大幅に低
減する。さらに、インダクタ及び変圧器の寄生相互接続
キャパシタンスような、寄生相互接続キャパシタンスの
Ｑも増大する。
って、Ｃjsの有害な増大を伴わずにＱを増すことが可能
になる。本発明では、ＣjsはＶjsとは一次的に独立して
いるため、非線形キャパシタンスによる歪みは大幅に低
減する。さらに、インダクタ及び変圧器の寄生相互接続
キャパシタンスような、寄生相互接続キャパシタンスの
Ｑも増大する。
【００１５】ＰHighは、インダクタにおける磁気損失の
増大によって制限される。これは、ＰHigh＞１×1０17
の場合に生じ始める。例示した実施例の場合、ＮiL＜２
×1０14であり、ＷiLは２μｍであり、ＰHighは２×1０
16である。
増大によって制限される。これは、ＰHigh＞１×1０17
の場合に生じ始める。例示した実施例の場合、ＮiL＜２
×1０14であり、ＷiLは２μｍであり、ＰHighは２×1０
16である。
【００１６】以下に本発明の実施態様の例を列挙する。
【００１７】〔実施態様１〕基板上に能動デバイスと受
動デバイスが作製された集積回路において、以下の
（ａ）及び（ｂ）を設けた基板： （ａ）第１の予め定められたドーピング濃度を有する第
１の基板層（３１）； （ｂ）前記第１の基板層（３１）に重なり、前記基板か
ら能動デバイスと受動デバイスを分離し、そのドーピン
グ濃度が第１の予め定められたドーピング濃度より少な
くとも１桁低い第２のほぼ真性にドーピングされた層
（３３）。
動デバイスが作製された集積回路において、以下の
（ａ）及び（ｂ）を設けた基板： （ａ）第１の予め定められたドーピング濃度を有する第
１の基板層（３１）； （ｂ）前記第１の基板層（３１）に重なり、前記基板か
ら能動デバイスと受動デバイスを分離し、そのドーピン
グ濃度が第１の予め定められたドーピング濃度より少な
くとも１桁低い第２のほぼ真性にドーピングされた層
（３３）。
【００１８】〔実施態様２〕以下のステップ（ａ）及び
（ｂ）を設け、シリコン基板上におけるデバイスの作製
中にデバイスの分離及びＱの増大を改善する方法： （ａ）第１の予め定められたドーピング濃度を有する第
１の基板層（３１）を形成する； （ｂ）前記第１の予め定められたドーピング濃度より１
桁低い、予め定められたほぼ真性のドーピング濃度を有
し、前記第１の基板層に重なる第２の基板層（３３）を
形成する。
（ｂ）を設け、シリコン基板上におけるデバイスの作製
中にデバイスの分離及びＱの増大を改善する方法： （ａ）第１の予め定められたドーピング濃度を有する第
１の基板層（３１）を形成する； （ｂ）前記第１の予め定められたドーピング濃度より１
桁低い、予め定められたほぼ真性のドーピング濃度を有
し、前記第１の基板層に重なる第２の基板層（３３）を
形成する。
【００１９】〔実施態様３〕以下の（ａ）及び（ｂ）を
設けた、半導体デバイスのための基板構造： （ａ）第１の予め定められたドーピング濃度で第１の型
のドーパントがドーピングされた第１のシリコン層（３
１）； （ｂ）第１の予め定められたドーピング濃度より少なく
とも１桁低い、ほぼ真性のドーピング濃度で、第２の型
のドーパントがドーピングされた第２のシリコン層（３
３）。
設けた、半導体デバイスのための基板構造： （ａ）第１の予め定められたドーピング濃度で第１の型
のドーパントがドーピングされた第１のシリコン層（３
１）； （ｂ）第１の予め定められたドーピング濃度より少なく
とも１桁低い、ほぼ真性のドーピング濃度で、第２の型
のドーパントがドーピングされた第２のシリコン層（３
３）。
【００２０】〔実施態様４〕前記第１の型がｐ型であ
り、前記第２のタイプがｎ型であることを特徴とする、
実施態様３に記載の基板構造。
り、前記第２のタイプがｎ型であることを特徴とする、
実施態様３に記載の基板構造。
【００２１】〔実施態様５〕前記半導体デバイスがＭＩ
Ｓ(Metal-Insulator-Semiconductor)キャパシタである
ことを特徴とする、実施態様４に記載の基板構造。
Ｓ(Metal-Insulator-Semiconductor)キャパシタである
ことを特徴とする、実施態様４に記載の基板構造。
【００２２】〔実施態様６〕前記半導体デバイスがバラ
クタ・ダイオードであることを特徴とする、実施態様４
に記載の基板構造。
クタ・ダイオードであることを特徴とする、実施態様４
に記載の基板構造。
【００２３】〔実施態様７〕前記半導体デバイスがトラ
ンジスタであることを特徴とする、実施態様４に記載の
基板構造。
ンジスタであることを特徴とする、実施態様４に記載の
基板構造。
【００２４】〔実施態様８〕前記半導体デバイスがショ
ットキ・ダイオードであることを特徴とする、実施態様
４に記載の基板構造。
ットキ・ダイオードであることを特徴とする、実施態様
４に記載の基板構造。
【００２５】〔実施態様９〕前記第１の型がｎ型であ
り、前記第２の型がｐ型であることを特徴とする、実施
態様３に記載の基板構造。
り、前記第２の型がｐ型であることを特徴とする、実施
態様３に記載の基板構造。
【００２６】〔実施態様１０〕前記半導体デバイスがＭ
ＩＳキャパシタであることを特徴とする、実施態様９に
記載の基板構造。
ＩＳキャパシタであることを特徴とする、実施態様９に
記載の基板構造。
【００２７】〔実施態様１１〕前記半導体デバイスがバ
ラクタ・ダイオードであることを特徴とする、実施態様
９に記載の基板構造。
ラクタ・ダイオードであることを特徴とする、実施態様
９に記載の基板構造。
【００２８】〔実施態様１２〕前記半導体デバイスがト
ランジスタであることを特徴とする、実施態様９に記載
の基板構造。
ランジスタであることを特徴とする、実施態様９に記載
の基板構造。
【００２９】〔実施態様１３〕前記半導体デバイスがシ
ョットキ・ダイオードであることを特徴とする、実施態
様９に記載の基板構造。
ョットキ・ダイオードであることを特徴とする、実施態
様９に記載の基板構造。
【図１】縦型ＮＰＮデバイスを備えた既知のシリコンＲ
Ｆ ＩＣを説明する図。
Ｆ ＩＣを説明する図。
【図２】本発明の第１の実施例を用いたＲＦ ＩＣを説
明する図。
明する図。
３１：基板 ３３：真性層 ３５：コンデンサＣjs ３７：抵抗器Ｒｓ
Claims (1)
- 【請求項１】基板上に能動デバイスと受動デバイスが作
製された集積回路において、以下の（ａ）及び（ｂ）を
設けた基板： （ａ）第１の予め定められたドーピング濃度を有する第
１の基板層（３１）； （ｂ）前記第１の基板層（３１）に重なり、前記基板か
ら能動デバイスと受動デバイスを分離し、そのドーピン
グ濃度が第１の予め定められたドーピング濃度より少な
くとも１桁低い第２のほぼ真性にドーピングされた層
（３３）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67287396A | 1996-06-28 | 1996-06-28 | |
| US672,873 | 1996-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074897A true JPH1074897A (ja) | 1998-03-17 |
Family
ID=24700372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16985697A Pending JPH1074897A (ja) | 1996-06-28 | 1997-06-26 | シリコン基板構造 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1074897A (ja) |
| DE (1) | DE19704326A1 (ja) |
| GB (1) | GB9711581D0 (ja) |
-
1997
- 1997-02-05 DE DE1997104326 patent/DE19704326A1/de not_active Withdrawn
- 1997-06-04 GB GBGB9711581.0A patent/GB9711581D0/en active Pending
- 1997-06-26 JP JP16985697A patent/JPH1074897A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB9711581D0 (en) | 1997-07-30 |
| DE19704326A1 (de) | 1998-01-02 |
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