JPH1070274A - 電界効果トランジスタおよび形成方法 - Google Patents
電界効果トランジスタおよび形成方法Info
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- JPH1070274A JPH1070274A JP9190957A JP19095797A JPH1070274A JP H1070274 A JPH1070274 A JP H1070274A JP 9190957 A JP9190957 A JP 9190957A JP 19095797 A JP19095797 A JP 19095797A JP H1070274 A JPH1070274 A JP H1070274A
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 素子が小形化するにつれて深刻化する、サブ
ミクロンＦＥＴ素子の自己アライメント型高抵抗ソース
／ドレイン・コンタクトと高抵抗ゲート電極の問題を克
服すること。 【解決手段】 半導体基板１２と、ソースとドレインと
を形成し、その間にチャネルを画定する２つの離隔した
ショットキー金属半導体化合物領域２０、２２と、ソー
スおよびドレイン上の誘電層１８と、チャネル上のゲー
ト誘電層２６と、ゲートを形成する前記ゲート誘電層上
の導電層３２とを含む。
ミクロンＦＥＴ素子の自己アライメント型高抵抗ソース
／ドレイン・コンタクトと高抵抗ゲート電極の問題を克
服すること。 【解決手段】 半導体基板１２と、ソースとドレインと
を形成し、その間にチャネルを画定する２つの離隔した
ショットキー金属半導体化合物領域２０、２２と、ソー
スおよびドレイン上の誘電層１８と、チャネル上のゲー
ト誘電層２６と、ゲートを形成する前記ゲート誘電層上
の導電層３２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体に関し、具
体的にはＴ字形ゲートを備えたサブミクロン・ゲート長
の自己アライメント型金属酸化物半導体（ＭＯＳ）電界
効果トランジスタ（ＦＥＴ）に係わる。
体的にはＴ字形ゲートを備えたサブミクロン・ゲート長
の自己アライメント型金属酸化物半導体（ＭＯＳ）電界
効果トランジスタ（ＦＥＴ）に係わる。
【０００２】
【従来の技術】最新の金属酸化物半導体電界効果トラン
ジスタは、ゲート長を０．２５μｍ未満に縮小する必要
がある。ゲートを形成する標準的なプロセスは、ポリシ
リコン層を付着させ、その層をエッチングして必要なゲ
ート長を画定し、ポリシリコンをマスクとして使用して
ソース／ドレインの浅い注入ステップを行うことによ
る。浅い注入ステップの後に、窒化物側壁スペーサを形
成し、ソース／ドレインに深いオーミック領域を注入
し、次に金属ケイ化物をゲートおよびソース／ドレイン
注入層に形成する。したがって、ゲートの金属ケイ化物
は下のポリシリコン・ゲートと同じゲート長であるた
め、ゲートの抵抗はゲート長が短くなるに従って増大す
る。ゲート抵抗は、ＲＣ遅延時間によって素子を低速に
する。あるいは、酸化膜層に窓を開け、金属をパターン
形成することによって、ポリシリコン・ゲートよりも長
い金属ゲートを形成することもできる。このプロセスに
よって、現在のところ最高速のシリコン素子が作られて
いるが、最初のポリシリコン・ゲートへのきわめて精細
な再アライメントを必要とし、これが成功しない場合
は、ゲートがソース／ドレイン・オーミック・コンタク
トとショートする可能性がある。したがって、上記のプ
ロセスは製造には適応しない。
ジスタは、ゲート長を０．２５μｍ未満に縮小する必要
がある。ゲートを形成する標準的なプロセスは、ポリシ
リコン層を付着させ、その層をエッチングして必要なゲ
ート長を画定し、ポリシリコンをマスクとして使用して
ソース／ドレインの浅い注入ステップを行うことによ
る。浅い注入ステップの後に、窒化物側壁スペーサを形
成し、ソース／ドレインに深いオーミック領域を注入
し、次に金属ケイ化物をゲートおよびソース／ドレイン
注入層に形成する。したがって、ゲートの金属ケイ化物
は下のポリシリコン・ゲートと同じゲート長であるた
め、ゲートの抵抗はゲート長が短くなるに従って増大す
る。ゲート抵抗は、ＲＣ遅延時間によって素子を低速に
する。あるいは、酸化膜層に窓を開け、金属をパターン
形成することによって、ポリシリコン・ゲートよりも長
い金属ゲートを形成することもできる。このプロセスに
よって、現在のところ最高速のシリコン素子が作られて
いるが、最初のポリシリコン・ゲートへのきわめて精細
な再アライメントを必要とし、これが成功しない場合
は、ゲートがソース／ドレイン・オーミック・コンタク
トとショートする可能性がある。したがって、上記のプ
ロセスは製造には適応しない。
【０００３】ＭＯＳ ＦＥＴのゲート長の縮小によるゲ
ート抵抗の増大に加え、イオン注入によって形成される
オーミック・ソース／ドレイン・コンタクトの深さは、
ゲート長対接合深さのアスペクト比を１より大きく維持
する必要性に応じてスケーリングすることができない。
ＭＯＳ ＦＥＴの幅を縮小すると、オーミック領域の抵
抗が増大し、それによってＦＥＴの速度性能が低下す
る。チャネル注入によってしきい値電圧を調整しなけれ
ばならず、このチャネル注入は、ショート・チャネル効
果を防止するために浅くならなければならない。注入が
浅くなると、それによって反転層内のキャリヤ移動度が
低下し、制御も一層困難になる。
ート抵抗の増大に加え、イオン注入によって形成される
オーミック・ソース／ドレイン・コンタクトの深さは、
ゲート長対接合深さのアスペクト比を１より大きく維持
する必要性に応じてスケーリングすることができない。
ＭＯＳ ＦＥＴの幅を縮小すると、オーミック領域の抵
抗が増大し、それによってＦＥＴの速度性能が低下す
る。チャネル注入によってしきい値電圧を調整しなけれ
ばならず、このチャネル注入は、ショート・チャネル効
果を防止するために浅くならなければならない。注入が
浅くなると、それによって反転層内のキャリヤ移動度が
低下し、制御も一層困難になる。
【０００４】
【発明が解決しようとする課題】本発明は、素子をより
小さな寸法に縮小するにつれて深刻になる、サブミクロ
ンＦＥＴ素子の自己アライメント型高抵抗ソース／ドレ
イン・コンタクトと高抵抗ゲート電極の問題を克服する
ものである。
小さな寸法に縮小するにつれて深刻になる、サブミクロ
ンＦＥＴ素子の自己アライメント型高抵抗ソース／ドレ
イン・コンタクトと高抵抗ゲート電極の問題を克服する
ものである。
【０００５】
【課題を解決するための手段】本発明により、長さと幅
の両方をサブミクロン寸法に容易に縮小することができ
る電界効果トランジスタの構造およびプロセス・シーケ
ンスについて述べる。このプロセスは、寄生ゲート抵抗
を減少させるために、ショットキー金属オーミック・ソ
ース／ドレイン・コンタクトまたは隆起したその場でド
ープしたエピタキシャル・オーミック・コンタクトと、
自己アライメント型のＴ字形金属または金属／ポリシリ
コン・ゲートに依存する。
の両方をサブミクロン寸法に容易に縮小することができ
る電界効果トランジスタの構造およびプロセス・シーケ
ンスについて述べる。このプロセスは、寄生ゲート抵抗
を減少させるために、ショットキー金属オーミック・ソ
ース／ドレイン・コンタクトまたは隆起したその場でド
ープしたエピタキシャル・オーミック・コンタクトと、
自己アライメント型のＴ字形金属または金属／ポリシリ
コン・ゲートに依存する。
【０００６】本発明は、精細アライメント・ステップを
使用しないＴ字形金属ゲートを可能にし、その結果、ゲ
ート抵抗を大幅が減少する、ゲート・スタックを形成す
る方法を提供する。
使用しないＴ字形金属ゲートを可能にし、その結果、ゲ
ート抵抗を大幅が減少する、ゲート・スタックを形成す
る方法を提供する。
【０００７】本発明はさらに、面積をスケーリングする
ことができるきわめて浅いソース／ドレイン・コンタク
トの形成を可能にする方法を提供する。
ことができるきわめて浅いソース／ドレイン・コンタク
トの形成を可能にする方法を提供する。
【０００８】本発明は、ゲート・スタック窒化ケイ素側
壁スペーサを不要にする。
壁スペーサを不要にする。
【０００９】本発明はさらに、たとえば０．０５〜０．
２μｍの範囲のゲート長に対して約０．２μｍのアライ
メント確度の精細アライメントの必要なしに既存の浅い
ソース／ドレイン・コンタクトに合わせて自己アライメ
ントされるＴ字ゲートの形成を可能にする新規な方法を
提供する。
２μｍの範囲のゲート長に対して約０．２μｍのアライ
メント確度の精細アライメントの必要なしに既存の浅い
ソース／ドレイン・コンタクトに合わせて自己アライメ
ントされるＴ字ゲートの形成を可能にする新規な方法を
提供する。
【００１０】本発明はさらに、ケイ化を必要とせずにゲ
ートを金属または金属／ポリシリコンの組合せによって
形成し、その結果きわめて低いゲート接触抵抗が得られ
る新規な代替方法を提供する。
ートを金属または金属／ポリシリコンの組合せによって
形成し、その結果きわめて低いゲート接触抵抗が得られ
る新規な代替方法を提供する。
【００１１】本発明はさらに、金属障壁または接合部
か、あるいはチャネルに対するその場でのドープ半導体
によって、ソース／ドレイン・コンタクトを製作するこ
とができ、それによってイオン注入とアニールを行わず
に済む新規な方法を提供する。本明細書に記載のコンタ
クトの高導電率によって、高パッキング密度回路用のコ
ンタクトの面積のスケーリングが可能になる。
か、あるいはチャネルに対するその場でのドープ半導体
によって、ソース／ドレイン・コンタクトを製作するこ
とができ、それによってイオン注入とアニールを行わず
に済む新規な方法を提供する。本明細書に記載のコンタ
クトの高導電率によって、高パッキング密度回路用のコ
ンタクトの面積のスケーリングが可能になる。
【００１２】本発明は、ソースとドレインを形成する隆
起半導体領域の間に形成された自己アライメント隆起エ
ピタキシャル・チャネルを提供する。
起半導体領域の間に形成された自己アライメント隆起エ
ピタキシャル・チャネルを提供する。
【００１３】本発明はさらに、たとえばチタンなどの同
一のソース／ドレイン・コンタクト金属を選択的かつ局
所的に酸化して誘電率の高いゲート誘電材料（二酸化チ
タン）を形成し、それによってゲート誘電層の厚さのス
ケーリング制限を緩和する新規なプロセスを提供する。
一のソース／ドレイン・コンタクト金属を選択的かつ局
所的に酸化して誘電率の高いゲート誘電材料（二酸化チ
タン）を形成し、それによってゲート誘電層の厚さのス
ケーリング制限を緩和する新規なプロセスを提供する。
【００１４】
【発明の実施の形態】図面を参照すると、図１は基板１
２と、犠牲層１４と、後でチャネルに対するショットキ
ー障壁または接合部を形成する金属層１６と、絶縁層１
８とを示す断面図である。基板１２は、製作するＭＯＳ
ＦＥＴのチャネルを形成するのに適合した単結晶半導
体材料とすることができる。基板１２は、たとえばシリ
コン、シリコン・ゲルマニウム、ゲルマニウム、ガリウ
ムヒ素、インジウム・ガリウムヒ素、インジウムリン、
およびインジウム・ガリウムヒ素リンとすることができ
る。犠牲層１４は、基板１２に対して選択的にエッチン
グ可能で、ショットキー金属層１６がたとえばケイ化物
またはゲルマナイドの形で消費することができる材料と
することができる。犠牲層１４は、チャネルを反応性イ
オン・エッチング（ＲＩＥ）による損傷から保護する役
割を果たす。犠牲層１４は、たとえばゲルマニウム含有
量ｘ（ただしｘは０．３以上）でシリコン含有量が１−
ｘのシリコン・ゲルマニウムとすることができる。犠牲
層１４は、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-x
ＧａxＡｓyＰ1-yおよびＳｉとすることもできる。金属
層１６の材料は、ＭＯＳ ＦＥＴのソースとドレインを
形成し、適切に選択された仕事関数を有する材料とする
ことができる。金属層１６は、選択された障壁高を実現
する、たとえばＣｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、
Ｔｉ、Ｗ、これらの組合せ、およびこれらの合金とする
ことができ、蒸発またはスパッタリングによってブラン
ケット付着させることができる。次に金属層１６を絶縁
層１８で被う。絶縁層はたとえば、テトラオルトエチル
ケイ酸塩（ＴＥＯＳ）を先行物質として使用したＣＶＤ
などによる低温付着酸化膜とすることができる。
２と、犠牲層１４と、後でチャネルに対するショットキ
ー障壁または接合部を形成する金属層１６と、絶縁層１
８とを示す断面図である。基板１２は、製作するＭＯＳ
ＦＥＴのチャネルを形成するのに適合した単結晶半導
体材料とすることができる。基板１２は、たとえばシリ
コン、シリコン・ゲルマニウム、ゲルマニウム、ガリウ
ムヒ素、インジウム・ガリウムヒ素、インジウムリン、
およびインジウム・ガリウムヒ素リンとすることができ
る。犠牲層１４は、基板１２に対して選択的にエッチン
グ可能で、ショットキー金属層１６がたとえばケイ化物
またはゲルマナイドの形で消費することができる材料と
することができる。犠牲層１４は、チャネルを反応性イ
オン・エッチング（ＲＩＥ）による損傷から保護する役
割を果たす。犠牲層１４は、たとえばゲルマニウム含有
量ｘ（ただしｘは０．３以上）でシリコン含有量が１−
ｘのシリコン・ゲルマニウムとすることができる。犠牲
層１４は、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-x
ＧａxＡｓyＰ1-yおよびＳｉとすることもできる。金属
層１６の材料は、ＭＯＳ ＦＥＴのソースとドレインを
形成し、適切に選択された仕事関数を有する材料とする
ことができる。金属層１６は、選択された障壁高を実現
する、たとえばＣｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、
Ｔｉ、Ｗ、これらの組合せ、およびこれらの合金とする
ことができ、蒸発またはスパッタリングによってブラン
ケット付着させることができる。次に金属層１６を絶縁
層１８で被う。絶縁層はたとえば、テトラオルトエチル
ケイ酸塩（ＴＥＯＳ）を先行物質として使用したＣＶＤ
などによる低温付着酸化膜とすることができる。
【００１５】次に、絶縁層１８にレジストを付着させ、
リソグラフィ・パターン形成してゲート窓１９を画定
し、後で形成される図２に示すようなソース領域とドレ
イン領域を画定する。ゲート窓は、たとえばＲＩＥを使
用して絶縁層１８と金属層１６を貫通して開けられる。
後で形成されるソース領域とドレイン領域の周囲にトレ
ンチを形成する。図３に、図２の線３−３に沿った断面
図を示す。図３には、製作するＭＯＳ ＦＥＴのチャネ
ルにＲＩＥ損傷が達しないようになっている、ゲート窓
１９内の基板１２の上の犠牲層１４が図示されている。
リソグラフィ・パターン形成してゲート窓１９を画定
し、後で形成される図２に示すようなソース領域とドレ
イン領域を画定する。ゲート窓は、たとえばＲＩＥを使
用して絶縁層１８と金属層１６を貫通して開けられる。
後で形成されるソース領域とドレイン領域の周囲にトレ
ンチを形成する。図３に、図２の線３−３に沿った断面
図を示す。図３には、製作するＭＯＳ ＦＥＴのチャネ
ルにＲＩＥ損傷が達しないようになっている、ゲート窓
１９内の基板１２の上の犠牲層１４が図示されている。
【００１６】次に、図４に示すように、金属層１６とそ
の下の犠牲層１４を合金してソース・コンタクト２０と
ドレイン・コンタクト２２を形成すると同時に、ゲート
窓１９内の犠牲層１４を乱さないようにする。ソース・
コンタクト２０とドレイン・コンタクト２２はそれぞれ
ショットキー障壁または接合２３および２４を形成し、
図５に示す基板１２内にチャネル２５を形成する。金属
層１６の厚さと犠牲層１４の厚さとの比と、温度を調整
して、層１４の完全な合金によりチャネルに対してショ
ットキー・ソースおよびドレイン接合を形成することが
できるようにする。元の基板１２の界面で基板１２との
ある種の合金ができる場合がある。基板１２中への合金
の侵入はわずかであり、犠牲層１４と基板１２とのヘテ
ロ接合を簡単に除去できる程度である。たとえば、ｎチ
ャネルＦＥＴの場合、犠牲層１４をＳｉＧｅとし、基板
１２をＳｉ、ショットキー金属層１６をＴｉとすること
ができる。６００℃以上の温度で起こるケイ化のステッ
プで、たとえばケイ化チタンやゲルマニウム化チタンな
どのケイ化物または混合ケイ化物を形成することができ
る。ｐチャネルＦＥＴの場合、ショットキー金属層１６
はたとえばＰｔとすることができる。２５０℃以上での
ケイ化のステップで、プラチナ・シリサイドを形成する
ことができる。
の下の犠牲層１４を合金してソース・コンタクト２０と
ドレイン・コンタクト２２を形成すると同時に、ゲート
窓１９内の犠牲層１４を乱さないようにする。ソース・
コンタクト２０とドレイン・コンタクト２２はそれぞれ
ショットキー障壁または接合２３および２４を形成し、
図５に示す基板１２内にチャネル２５を形成する。金属
層１６の厚さと犠牲層１４の厚さとの比と、温度を調整
して、層１４の完全な合金によりチャネルに対してショ
ットキー・ソースおよびドレイン接合を形成することが
できるようにする。元の基板１２の界面で基板１２との
ある種の合金ができる場合がある。基板１２中への合金
の侵入はわずかであり、犠牲層１４と基板１２とのヘテ
ロ接合を簡単に除去できる程度である。たとえば、ｎチ
ャネルＦＥＴの場合、犠牲層１４をＳｉＧｅとし、基板
１２をＳｉ、ショットキー金属層１６をＴｉとすること
ができる。６００℃以上の温度で起こるケイ化のステッ
プで、たとえばケイ化チタンやゲルマニウム化チタンな
どのケイ化物または混合ケイ化物を形成することができ
る。ｐチャネルＦＥＴの場合、ショットキー金属層１６
はたとえばＰｔとすることができる。２５０℃以上での
ケイ化のステップで、プラチナ・シリサイドを形成する
ことができる。
【００１７】次に、図５に示すように、ゲート窓１９の
犠牲層１４を除去した後、ゲート窓１９内の基板１２上
と、ゲート窓１９の側壁２７および２８と、絶縁層１８
の上面とに、ゲート酸化膜２６を形成または成長させ
る。ゲート酸化膜２６の厚さは２〜２０ｎｍの範囲とす
ることができ、典型的には３〜５ｎｍである。
犠牲層１４を除去した後、ゲート窓１９内の基板１２上
と、ゲート窓１９の側壁２７および２８と、絶縁層１８
の上面とに、ゲート酸化膜２６を形成または成長させ
る。ゲート酸化膜２６の厚さは２〜２０ｎｍの範囲とす
ることができ、典型的には３〜５ｎｍである。
【００１８】図６を参照すると、適切な拡散障壁を備え
ても備えなくてもよく、また下側にポリシリコンを備え
ても備えなくてもよい、たとえばＡｌ、Ｗのようなゲー
ト材料３０を、酸化膜２６の上にブランケット付着させ
るか成長させ、リソグラフィでパターン形成してＴ字形
ゲート３２を画定する。Ｔ字形ゲート３２は、ゲート酸
化膜２６の上に延びている。リソグラフィ・パターン形
成のプロセス中にネガ型レジストを使用することができ
る。
ても備えなくてもよく、また下側にポリシリコンを備え
ても備えなくてもよい、たとえばＡｌ、Ｗのようなゲー
ト材料３０を、酸化膜２６の上にブランケット付着させ
るか成長させ、リソグラフィでパターン形成してＴ字形
ゲート３２を画定する。Ｔ字形ゲート３２は、ゲート酸
化膜２６の上に延びている。リソグラフィ・パターン形
成のプロセス中にネガ型レジストを使用することができ
る。
【００１９】露出しているゲート酸化膜２６とＴ字形ゲ
ート３２の上に、たとえば二酸化シリコンまたは流動性
酸化物などの絶縁材料３４を形成する。図７に示すよう
に、絶縁材料３４を貫通する穴または開口部３５を開け
る。穴または開口部３５は、たとえばタングステンなど
の導電材料３６で満たし、化学機械研磨（ＣＭＰ）によ
って平坦化し、絶縁材料３４の上面と同一平面にバイア
を形成する（図示せず）。あるいは、導電材料３６で穴
３５を満たして絶縁材料３４上に層を形成する金属層３
７を形成することもできる。金属層３７をパターン形成
して回路の相互接続部を設けることができる。
ート３２の上に、たとえば二酸化シリコンまたは流動性
酸化物などの絶縁材料３４を形成する。図７に示すよう
に、絶縁材料３４を貫通する穴または開口部３５を開け
る。穴または開口部３５は、たとえばタングステンなど
の導電材料３６で満たし、化学機械研磨（ＣＭＰ）によ
って平坦化し、絶縁材料３４の上面と同一平面にバイア
を形成する（図示せず）。あるいは、導電材料３６で穴
３５を満たして絶縁材料３４上に層を形成する金属層３
７を形成することもできる。金属層３７をパターン形成
して回路の相互接続部を設けることができる。
【００２０】図８に、ゲート長が０．２５μｍの図７の
実施例のドレイン−ソース電流とドレイン−ソース電圧
の関係を示すグラフを示す。測定されたＦＥＴは、チタ
ン層１６とＳｉＧｅx（ただしｘは０．３）の犠牲層１
４との合金によって形成された層ケイ化チタンとゲルマ
ニウム化チタンの混合物であるソース・コンタクト２０
とドレーン・コンタクト２２を有するｎチャネルであっ
た。金属ゲートは５０オングストロームのＴｉ層と１５
００オングストロームのＡｌ層を有していた。Ｔ字形ゲ
ートの上部すなわちＴの長さは０．５μｍであった。図
８では、縦座標がドレイン−ソース電流を表し、横座標
がドレイン−ソース電圧を表す。曲線４４〜４７は、そ
れぞれ０．５Ｖ、１．０Ｖ、１．５Ｖ、および２．０Ｖ
の電圧での測定値からプロットしたものである。相互コ
ンダクタンスｇmは約２１０ｍＳであり、出力コンダク
タンスｇdは約１０ｍＳであった。
実施例のドレイン−ソース電流とドレイン−ソース電圧
の関係を示すグラフを示す。測定されたＦＥＴは、チタ
ン層１６とＳｉＧｅx（ただしｘは０．３）の犠牲層１
４との合金によって形成された層ケイ化チタンとゲルマ
ニウム化チタンの混合物であるソース・コンタクト２０
とドレーン・コンタクト２２を有するｎチャネルであっ
た。金属ゲートは５０オングストロームのＴｉ層と１５
００オングストロームのＡｌ層を有していた。Ｔ字形ゲ
ートの上部すなわちＴの長さは０．５μｍであった。図
８では、縦座標がドレイン−ソース電流を表し、横座標
がドレイン−ソース電圧を表す。曲線４４〜４７は、そ
れぞれ０．５Ｖ、１．０Ｖ、１．５Ｖ、および２．０Ｖ
の電圧での測定値からプロットしたものである。相互コ
ンダクタンスｇmは約２１０ｍＳであり、出力コンダク
タンスｇdは約１０ｍＳであった。
【００２１】図９を参照すると、図１２に示す実施例を
形成するプロセスの初期ステップを示す断面図が図示さ
れている。図９ないし図１２では、図１ないし図７の装
置に対応する機能には同様の参照符号が使用されてい
る。
形成するプロセスの初期ステップを示す断面図が図示さ
れている。図９ないし図１２では、図１ないし図７の装
置に対応する機能には同様の参照符号が使用されてい
る。
【００２２】再び図９を参照すると、基板１２上に半導
体層４０が形成されている。半導体層４０は、基板１２
に対してウェット・エッチまたはＲＩＥを使用して選択
的にエッチングすることができる単結晶または多結晶材
料とすることができる。たとえば、基板１２をシリコン
とし、半導体層４０をシリコン・ゲルマニウム合金とす
るかその逆とすることができ、あるいは基板１２をＧａ
Ａｓとし、半導体層４０をＩｎＧａＡｓとするかその逆
とすることができる。半導体層４０は、たとえば５×１
０19〜５×１０20原子／ｃｍ3の範囲に濃くドーピング
することができ、図１２に示すＭＯＳ ＦＥＴのソース
とドレインとして機能する。半導体層４０は、ｐチャネ
ルＭＯＳ ＦＥＴではドーピングしたｐ型とすることが
でき、ｎチャネルＭＯＳ ＦＥＴではドーピングしたｎ
型とすることができる。半導体層４０は、基板１２上に
その場でエピタキシャル形成することができる。次に、
半導体層４０を絶縁層１８で被う。絶縁層１８はたとえ
ば低温で形成された酸化物とすることができる。図１０
を参照すると、次に、リソグラフィを使用し、たとえば
ＲＩＥを使用して絶縁層１８と半導体層４０内にゲート
窓１９を開ける。
体層４０が形成されている。半導体層４０は、基板１２
に対してウェット・エッチまたはＲＩＥを使用して選択
的にエッチングすることができる単結晶または多結晶材
料とすることができる。たとえば、基板１２をシリコン
とし、半導体層４０をシリコン・ゲルマニウム合金とす
るかその逆とすることができ、あるいは基板１２をＧａ
Ａｓとし、半導体層４０をＩｎＧａＡｓとするかその逆
とすることができる。半導体層４０は、たとえば５×１
０19〜５×１０20原子／ｃｍ3の範囲に濃くドーピング
することができ、図１２に示すＭＯＳ ＦＥＴのソース
とドレインとして機能する。半導体層４０は、ｐチャネ
ルＭＯＳ ＦＥＴではドーピングしたｐ型とすることが
でき、ｎチャネルＭＯＳ ＦＥＴではドーピングしたｎ
型とすることができる。半導体層４０は、基板１２上に
その場でエピタキシャル形成することができる。次に、
半導体層４０を絶縁層１８で被う。絶縁層１８はたとえ
ば低温で形成された酸化物とすることができる。図１０
を参照すると、次に、リソグラフィを使用し、たとえば
ＲＩＥを使用して絶縁層１８と半導体層４０内にゲート
窓１９を開ける。
【００２３】図１１を参照すると、基板１２上のゲート
窓１９内と絶縁層１８の上面の上にゲート酸化膜２６を
付着させている。
窓１９内と絶縁層１８の上面の上にゲート酸化膜２６を
付着させている。
【００２４】図１２を参照すると、ゲート酸化膜２６の
上にゲート材料３０を形成し、リソグラフィでパターン
形成してＴ字形ゲート３２を画定している。ゲート材料
３０はゲート窓１９から絶縁層１８の上面に延び、その
間にゲート酸化膜があってもなくてもよい。ゲート材料
３０を付着させる前に、絶縁層１８の上のゲート酸化膜
２６を除去することができる。
上にゲート材料３０を形成し、リソグラフィでパターン
形成してＴ字形ゲート３２を画定している。ゲート材料
３０はゲート窓１９から絶縁層１８の上面に延び、その
間にゲート酸化膜があってもなくてもよい。ゲート材料
３０を付着させる前に、絶縁層１８の上のゲート酸化膜
２６を除去することができる。
【００２５】図１３に、図１６に示すＭＯＳ ＦＥＴを
形成する初期ステップを示す。図１３ないし図１６で
は、図１ないし図７および図９ないし図１２の装置に対
応する機能には同様の参照符号が使用されている。基板
１２はその上面に金属層１６を有し、この金属層１６は
たとえばチタンやプラチナなどの任意の金属とすること
ができる。絶縁層１８は窒化シリコンなどであり、ショ
ットキー金属層１６の上面上に形成される。
形成する初期ステップを示す。図１３ないし図１６で
は、図１ないし図７および図９ないし図１２の装置に対
応する機能には同様の参照符号が使用されている。基板
１２はその上面に金属層１６を有し、この金属層１６は
たとえばチタンやプラチナなどの任意の金属とすること
ができる。絶縁層１８は窒化シリコンなどであり、ショ
ットキー金属層１６の上面上に形成される。
【００２６】図１４に示すように絶縁層１８内にゲート
窓１９を形成する。ゲート窓１９を開けた後、金属層１
６の露出部分を酸化させてたとえばＴｉＯ2などを形成
し、これが図１５に示すゲート誘電層５０となる。酸化
中に温度を７００℃より下に維持すると、基板１２がシ
リコンの場合は界面で酸化しない。
窓１９を形成する。ゲート窓１９を開けた後、金属層１
６の露出部分を酸化させてたとえばＴｉＯ2などを形成
し、これが図１５に示すゲート誘電層５０となる。酸化
中に温度を７００℃より下に維持すると、基板１２がシ
リコンの場合は界面で酸化しない。
【００２７】次に、図１６に示すように、ゲート誘電層
５０上にゲート材料３０を形成し、リソグラフィでパタ
ーン形成してＴ字形ゲート３２を画定する。
５０上にゲート材料３０を形成し、リソグラフィでパタ
ーン形成してＴ字形ゲート３２を画定する。
【００２８】図１７に示す態様では、図３のショットキ
ー金属層１６内または図１０のその場で濃くドーピング
された層４０内にゲート窓１９を開けた後、エピタキシ
ャル成長システムにサンプルすなわち基板１２を入れ
る。エピタキシャル成長システムは、二酸化シリコンま
たは窒化シリコンの絶縁層１８の上に半導体を成長させ
ることなく、基板１２上のゲート開口部１９内にＳｉや
ＳｉＧｅなどの必要な半導体を選択的に成長させてチャ
ネル５２を形成することができる。チャネル５２を形成
するエピタキシャル層の結果、ソース４１とドレイン４
２の両方に対して電気的に接触する隆起したＦＥＴチャ
ネルができる。１９９６年６月９日付けで本発明の共同
発明人であるＫ．Ｅ．イスマイルと、Ｆ．スターンに対
して発行された米国特許第５５３４７１３号に記載の強
化されたトランスポート特性（たとえば移動度）を利用
するために、Ｓｉ／ＳｉＧｅなどのヘテロ接合または傾
斜接合あるいはその両方を成長させることによって、キ
ャネル５２内に格子ひずみを生じさせることができる。
この米国特許第５５３４７１３号は、本出願人に（半
分）譲渡され、移動度などを向上させるひずみ層の形成
を示すために参照により本明細書に組み込まれる。
ー金属層１６内または図１０のその場で濃くドーピング
された層４０内にゲート窓１９を開けた後、エピタキシ
ャル成長システムにサンプルすなわち基板１２を入れ
る。エピタキシャル成長システムは、二酸化シリコンま
たは窒化シリコンの絶縁層１８の上に半導体を成長させ
ることなく、基板１２上のゲート開口部１９内にＳｉや
ＳｉＧｅなどの必要な半導体を選択的に成長させてチャ
ネル５２を形成することができる。チャネル５２を形成
するエピタキシャル層の結果、ソース４１とドレイン４
２の両方に対して電気的に接触する隆起したＦＥＴチャ
ネルができる。１９９６年６月９日付けで本発明の共同
発明人であるＫ．Ｅ．イスマイルと、Ｆ．スターンに対
して発行された米国特許第５５３４７１３号に記載の強
化されたトランスポート特性（たとえば移動度）を利用
するために、Ｓｉ／ＳｉＧｅなどのヘテロ接合または傾
斜接合あるいはその両方を成長させることによって、キ
ャネル５２内に格子ひずみを生じさせることができる。
この米国特許第５５３４７１３号は、本出願人に（半
分）譲渡され、移動度などを向上させるひずみ層の形成
を示すために参照により本明細書に組み込まれる。
【００２９】図１７ないし図２０では、図１ないし図７
および図９ないし図１６の装置に対応する機能には同様
の参照符号が使用されている。
および図９ないし図１６の装置に対応する機能には同様
の参照符号が使用されている。
【００３０】図１８ないし図２０に示す他の態様では、
基板１２上にまず絶縁層１８を付着させ、次にリソグラ
フィでパターン形成して、たとえば二酸化シリコンなど
の絶縁層１８内にゲート窓１９を開けるか形成する。ゲ
ート窓１９には、たとえばレジスト・リフト・オフを使
用してＴｉなどの金属を満たしたり、選択的成長を使用
してＧｅなどの半導体を満たしたりすることができる。
いずれの場合も、自己アライメントされるソース領域５
４とドレイン領域５６を形成するために絶縁層１８を通
して注入される注入種をソースおよびドレインの注入時
に止めることができるように選択された材料を、ゲート
窓に満たす。したがって、たとえば図１８に示すＧｅや
図１９に示すＴｉなどの窓材料は、たとえばＳｉまたは
ＳｉＧｅ合金あるいはそれらの組合せである下の半導体
基板１２に対して容易に選択的エッチングすることがで
きる。ゲート窓１９の窓材料を除去し、注入物を活性化
するアニールのステップの後、ゲート酸化膜２６を付着
させ、ＦＥＴのＴゲートを形成するための残りのプロセ
スを行う。
基板１２上にまず絶縁層１８を付着させ、次にリソグラ
フィでパターン形成して、たとえば二酸化シリコンなど
の絶縁層１８内にゲート窓１９を開けるか形成する。ゲ
ート窓１９には、たとえばレジスト・リフト・オフを使
用してＴｉなどの金属を満たしたり、選択的成長を使用
してＧｅなどの半導体を満たしたりすることができる。
いずれの場合も、自己アライメントされるソース領域５
４とドレイン領域５６を形成するために絶縁層１８を通
して注入される注入種をソースおよびドレインの注入時
に止めることができるように選択された材料を、ゲート
窓に満たす。したがって、たとえば図１８に示すＧｅや
図１９に示すＴｉなどの窓材料は、たとえばＳｉまたは
ＳｉＧｅ合金あるいはそれらの組合せである下の半導体
基板１２に対して容易に選択的エッチングすることがで
きる。ゲート窓１９の窓材料を除去し、注入物を活性化
するアニールのステップの後、ゲート酸化膜２６を付着
させ、ＦＥＴのＴゲートを形成するための残りのプロセ
スを行う。
【００３１】以上で提案したすべてのプロセスでは、オ
ーミック・コンタクトとゲート金属の選択は、必要なし
きい値電圧と素子設計によって異なる。たとえば図７や
図１６のソース・コンタクトとドレイン・コンタクトに
使用する金属の仕事関数は、最適化の対象である。金属
と半導体との間のショットキー障壁の高さが高いほどソ
ース・コンタクトおよびドレイン・コンタクトからチャ
ネルまでの直列アクセス抵抗が高くなる。一方、この障
壁を乗り越える電子または正孔は、きわめてエネルギー
が大きくなければならず、したがって注入速度が速くな
ければならず、ゲートの下でこの速度を維持しなければ
ならない。図１２に示すような濃くドーピングされた半
導体ソース・コンタクトおよびドレイン・コンタクト
は、金属・コンタクトよりも注入障壁は低いが、抵抗は
大きい。したがって、応用分野と必要なしきい値電圧に
応じて、上述の１つまたは複数の他のプロセスを選択し
て、図７、図１２、および図１６に示す対応するＦＥＴ
を製作することができる。
ーミック・コンタクトとゲート金属の選択は、必要なし
きい値電圧と素子設計によって異なる。たとえば図７や
図１６のソース・コンタクトとドレイン・コンタクトに
使用する金属の仕事関数は、最適化の対象である。金属
と半導体との間のショットキー障壁の高さが高いほどソ
ース・コンタクトおよびドレイン・コンタクトからチャ
ネルまでの直列アクセス抵抗が高くなる。一方、この障
壁を乗り越える電子または正孔は、きわめてエネルギー
が大きくなければならず、したがって注入速度が速くな
ければならず、ゲートの下でこの速度を維持しなければ
ならない。図１２に示すような濃くドーピングされた半
導体ソース・コンタクトおよびドレイン・コンタクト
は、金属・コンタクトよりも注入障壁は低いが、抵抗は
大きい。したがって、応用分野と必要なしきい値電圧に
応じて、上述の１つまたは複数の他のプロセスを選択し
て、図７、図１２、および図１６に示す対応するＦＥＴ
を製作することができる。
【００３２】本明細書に記載の発明は、金属−半導体Ｆ
ＥＴ、モデュレーション・ドープＦＥＴ、金属酸化物半
導体ＦＥＴおよび回路の製作に使用することができる。
このようなＦＥＴの既存のプロセス・ステップと比較し
て、本発明の構造およびプロセスにより、ゲート抵抗を
大幅に低減することができ、きわめて浅いオーミック・
コンタクトを作ることができる。この２つの効果の組合
せにより、ＦＥＴ素子および回路の処理速度が速くな
る。ＦＥＴのチャネルに自己アライメントされるソース
とドレインに、たとえばチタンやプラチナなどのショッ
トキー金属を使用する利点によって、チャネルへのキャ
リヤ注入速度をきわめて高速にすることができるだけで
なく、これらの金属は粒子サイズになるまで高い導電率
を維持するため、トランジスタの幅と面積も縮小するこ
とができる。このサイズは現況技術のＦＥＴ素子のソー
スおよびドレインに用いられている面積より３桁以上も
小さくすることができる。
ＥＴ、モデュレーション・ドープＦＥＴ、金属酸化物半
導体ＦＥＴおよび回路の製作に使用することができる。
このようなＦＥＴの既存のプロセス・ステップと比較し
て、本発明の構造およびプロセスにより、ゲート抵抗を
大幅に低減することができ、きわめて浅いオーミック・
コンタクトを作ることができる。この２つの効果の組合
せにより、ＦＥＴ素子および回路の処理速度が速くな
る。ＦＥＴのチャネルに自己アライメントされるソース
とドレインに、たとえばチタンやプラチナなどのショッ
トキー金属を使用する利点によって、チャネルへのキャ
リヤ注入速度をきわめて高速にすることができるだけで
なく、これらの金属は粒子サイズになるまで高い導電率
を維持するため、トランジスタの幅と面積も縮小するこ
とができる。このサイズは現況技術のＦＥＴ素子のソー
スおよびドレインに用いられている面積より３桁以上も
小さくすることができる。
【００３３】以上、自己アライメント・ショットキー金
属ケイ化物またはゲルマニウム化物あるいはその両方の
ソースおよびドレイン・コンタクトとＴ字形ゲート、ま
たはＴ字形ゲートを備えたソースおよびドレインとして
濃くドーピングされた半導体材料を作成するＦＥＴ構造
および方法について説明したが、当業者なら本発明の広
い範囲から逸脱することなく様々な変更や変形が可能で
あることが明らかであろう。本発明は、特許請求の範囲
によってのみ限定される。
属ケイ化物またはゲルマニウム化物あるいはその両方の
ソースおよびドレイン・コンタクトとＴ字形ゲート、ま
たはＴ字形ゲートを備えたソースおよびドレインとして
濃くドーピングされた半導体材料を作成するＦＥＴ構造
および方法について説明したが、当業者なら本発明の広
い範囲から逸脱することなく様々な変更や変形が可能で
あることが明らかであろう。本発明は、特許請求の範囲
によってのみ限定される。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）電界効果トランジスタを形成する方
法において、単結晶半導体材料の基板を選択するステッ
プと、前記基板上に犠牲層を形成するステップと、ショ
ットキー金属−半導体障壁を形成するのに適合した材料
を含み、選択された仕事関数を有する金属層を前記犠牲
層上に形成するステップと、前記金属層上に絶縁層を形
成するステップと、前記絶縁層および前記金属層にゲー
ト開口部を形成するステップと、前記基板と前記犠牲層
と前記金属層とを加熱し、前記金属層と前記犠牲層とを
反応させて前記基板上にショットキー金属−半導体障壁
を形成するステップと、前記ゲート開口部内の前記犠牲
層を除去して前記基板を露出させるステップと、前記ゲ
ート開口部内の前記基板上および前記開口部の側壁上に
ゲート誘電層を形成するステップと、前記ゲート開口部
内の前記ゲート誘電層上に導電層を形成するステップ
と、前記導電層をパターン形成してゲート電極を画定す
るステップとを含み、前記ゲート電極の向かい合った側
にある前記ショットキー金属障壁が前記電界効果トラン
ジスタのソースとドレインに対応している方法。 （２）前記単結晶半導体材料を選択する前記ステップ
が、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡ
ｓyＰ1-y、Ｓｉ、およびＳｉＧｅから成るグループの中
から選択するステップを含むことを特徴とする、上記
（１）に記載の方法。 （３）第１の犠牲層を形成する前記ステップが、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡｓyＰ1-y、
Ｓｉ、およびＳｉＧｅから成るグループの中から選択す
るステップを含むことを特徴とする、上記（１）に記載
の方法。 （４）金属層を形成する前記ステップが、Ｃｏ、Ｎｉ、
Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、およびＷから成るグル
ープの中から選択するステップを含むことを特徴とす
る、上記（１）に記載の方法。 （５）金属層を形成する前記ステップが、チタン層を形
成するステップを含み、加熱する前記ステップが７００
℃を超える温度に加熱するステップを含むことを特徴と
する、上記（１）に記載の方法。 （６）金属層を形成する前記ステップが、プラチナ層を
形成するステップを含み、加熱する前記ステップが２５
０℃を超える温度に加熱するステップを含むことを特徴
とする、上記（１）に記載の方法。 （７）第１の犠牲層を形成する前記ステップが、シリコ
ン・ゲルマニウム層を形成するステップを含み、加熱す
る前記ステップが金属ケイ化物と金属ゲルマニウム化物
を形成して半導体基板にショットキー障壁が設けられる
温度に加熱するステップを含むことを特徴とする、上記
（１）に記載の方法。 （８）前記ゲート電極の向かい合った側にある前記ショ
ットキー金属障壁に対するソース・コンタクトとドレイ
ン・コンタクトとを形成するステップをさらに含み、導
電層を形成する前記ステップが前記導電層を前記開口部
の前記側壁上に形成するステップを含むことを特徴とす
る、上記（１）に記載の方法。 （９）半導体基板と、ソースとドレインとを形成し、そ
の間にチャネルを画定する２つの離隔したショットキー
金属半導体化合物領域と、前記ソース上と前記ドレイン
上の誘電層と、前記チャネル上のゲート誘電層と、ゲー
トを形成する前記ゲート誘電層上の導電層とを含む電界
効果トランジスタ。 （１０）前記ショットキー金属半導体化合物領域が、金
属ケイ化物と、金属ゲルマニウム化物と、金属ケイ化物
と金属ゲルマニウム化物との混合物と、金属ヒ化物とか
ら成るグループの中から選択されることを特徴とする、
上記（９）に記載の電界効果トランジスタ。 （１１）前記導電層が前記第１の誘電層の上に延びて前
記ゲートの抵抗を減少させることを特徴とする、上記
（９）に記載の電界効果トランジスタ。 （１２）前記導電層がソースおよびドレインの一部を覆
って前記第１の誘電層の上に延び、Ｔ字形ゲートを形成
することを特徴とする、上記（９）に記載の電界効果ト
ランジスタ。 （１３）電界効果トランジスタを形成する方法におい
て、単結晶半導体材料の基板を選択するステップと、前
記基板とは組成が異なり、前記基板とは異なるエッチン
グ特性を有する、濃くドーピングされた半導体材料層を
前記基板上に形成するステップと、前記半導体材料層上
に絶縁層を形成するステップと、前記半導体材料層およ
び前記絶縁層にゲートのための開口部を形成するステッ
プと、前記開口部内の前記基板上および前記開口部の側
壁上にゲート誘電層を形成するステップと、前記開口部
内の前記誘電層上および前記開口部の側壁上に導電層を
形成するステップと、前記導電層をパターン形成してゲ
ート電極を画定するステップとを含み、前記ゲート電極
の向かい合った側にある前記半導体材料層が前記電界効
果トランジスタのソースとドレインに対応している方
法。 （１４）前記単結晶半導体材料を選択する前記ステップ
が、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡ
ｓyＰ1-y、Ｓｉ、およびＳｉＧｅから成るグループの中
から選択するステップを含むことを特徴とする、上記
（１３）に記載の方法。 （１５）第１の層を形成する前記ステップが、単結晶層
を形成するステップを含むことを特徴とする、上記（１
３）に記載の方法。 （１６）第１の層を形成する前記ステップが、多結晶層
を形成するステップを含むことを特徴とする、上記（１
３）に記載の方法。 （１７）第１の層を形成する前記ステップが、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡｓyＰ1-y、
Ｓｉ、およびＳｉＧｅから成るグループの中から選択す
るステップを含むことを特徴とする、上記（１３）に記
載の方法。 （１８）第２の層を形成する前記ステップが、二酸化シ
リコンと窒化シリコンから成るグループの中から選択す
るステップを含むことを特徴とする、上記（１３）に記
載の方法。 （１９）導電層を形成するステップが前記絶縁層の上に
形成するステップを含み、パターン形成する前記ステッ
プが前記側壁上と前記絶縁層の上とに延びるゲート電極
を画定するステップを含むことを特徴とする、上記（１
３）に記載の方法。 （２０）パターン形成する前記ステップが、前記側壁上
と前記ソースおよびドレインの一部を覆って前記絶縁層
の上とに延びるゲート電極を画定してＴ字形ゲートを形
成するステップを含むことを特徴とする、上記（１９）
に記載の方法。 （２１）前記ゲート電極の向かい合った側にある前記第
１の層に対するソース・コンタクトとドレイン・コンタ
クトとを形成するステップをさらに含む、上記（１３）
に記載の方法。 （２２）半導体基板と、前記基板とは組成が異なり、ソ
ースとドレインとを形成し、その間の前記基板内にチャ
ネルを画定する２つの離隔した濃くドーピングされた半
導体領域と、前記ソースおよびドレイン上の誘電層と、
前記チャネル上と前記ソースおよびドレインの側壁上に
形成されたゲート誘電層と、前記チャネルの上の前記ゲ
ート誘電層上に形成されたゲート導電層とを含む電界効
果トランジスタ。 （２３）前記濃くドーピングされた半導体領域がＳｉＧ
ｅ合金を含むことを特徴とする、上記（２２）に記載の
電界効果トランジスタ。 （２４）電界効果トランジスタを形成する方法におい
て、単結晶半導体材料の基板を選択するステップと、シ
ョットキー金属−半導体障壁を形成するのに適する材料
を含み、選択された仕事関数を有する金属層を前記基板
上に形成するステップと、前記金属層の上に絶縁層を形
成するステップと、前記絶縁層にゲート開口部を形成し
て前記金属層を露出させるステップと、前記ゲート開口
部内の前記金属層を化学反応させて、前記基板上の前記
ゲート開口部内にゲート誘電層を形成するステップと、
前記ゲート開口部内の前記ゲート誘電層上に導電層を形
成するステップと、前記導電層をパターン形成してゲー
ト電極を画定するステップとを含み、前記ゲート電極の
向かい合った側にある前記ショットキー金属−半導体障
壁が前記電界効果トランジスタのソースとドレインに対
応している方法。 （２５）前記単結晶半導体材料を選択する前記ステップ
が、シリコンとシリコン・ゲルマニウムから成るグルー
プの中から選択するステップを含むことを特徴とする、
上記（２４）に記載の方法。 （２６）金属層を形成する前記ステップが、Ｃｏ、Ｎ
ｉ、Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、およびＷから成る
グループの中から選択するステップを含むことを特徴と
する、上記（２４）に記載の方法。 （２７）金属層を形成する前記ステップがチタン層を形
成するステップを含み、加熱するステップが酸素を含む
気体環境内で加熱するステップを含むことを特徴とす
る、上記（２４）に記載の方法。 （２８）加熱するステップが、前記金属層の前記金属と
反応するように選択された気体環境内で加熱して誘電材
料を形成するステップを含むことを特徴とする、上記
（２４）に記載の方法。 （２９）加熱する前記ステップが、前記基板の材料との
ショットキー金属半導体化合物を形成する温度に加熱す
るステップを含むことを特徴とする、上記（１）に記載
の方法。 （３０）半導体基板と、ソースとドレインを形成し、そ
の間にチャネルを画定する２つの離隔した金属−半導体
化合物領域と、前記ソースおよびドレイン上の誘電層
と、前記金属−半導体化合物領域で使用されている前記
金属の反応生成物よりなるゲート誘電層と、前記ゲート
誘電層上のゲート導電層とを含む、電界効果トランジス
タ。 （３１）前記導電層が前記第１の誘電層の上に延びて前
記ゲートの抵抗を減少させることを特徴とする、上記
（３０）に記載の電界効果トランジスタ。 （３２）前記導電層がソースとドレインの一部を覆って
前記第１の誘電層の上に延びてＴ字型ゲートを形成する
ことを特徴とする、上記（３０）に記載の電界効果トラ
ンジスタ。 （３３）前記ゲート誘電層がＴｉＯ2を含むことを特徴
とする、上記（３０）に記載の電界効果トランジスタ。 （３４）ＦＥＴを形成する方法において、表面に誘電層
を有する半導体基板を選択するステップと、前記誘電層
内にゲート窓をエッチングして前記基板を露出させるス
テップと、前記誘電層上にゲルマニウムが成長しないよ
うに前記ゲート窓内の前記基板上にゲルマニウムを選択
的に成長させるステップと、ゲルマニウムをマスクとし
て使用して、ドーパント・イオンの浅い領域を注入して
ソースとドレインを形成するステップと、前記ゲルマニ
ウムを除去するステップと、前記ゲート窓内にゲート酸
化物を形成するステップと、前記ゲート酸化物上と前記
誘電層上に導電材料層を形成するステップと、前記導電
材料層をパターン形成してゲートを形成するステップと
を含む方法。 （３５）ＦＥＴを形成する方法において、表面に誘電層
を有する半導体基板を選択するステップと、前記誘電層
内にゲート窓をエッチングして前記基板を露出させるス
テップと、前記誘電層上と前記ゲート窓内の前記露出さ
せた基板上とにレジストの層を形成し、前記レジストを
露光し現像して前記ゲート窓からレジストを除去し、前
記基板を露出させるステップと、前記レジストの上と前
記ゲート窓内の前記露出させた基板上とにチタンのブラ
ンケット層を形成するステップと、前記レジストの残り
と前記レジスト上のチタンとを除去するステップと、チ
タンをマスクとして使用してドーパント・イオンの浅い
領域を注入してソースとドレインを形成するステップ
と、前記チタンを除去するステップと、前記ゲート窓内
にゲート酸化物を形成するステップと、前記ゲート酸化
物上と前記誘電層上とに導電材料層を形成するステップ
と、前記導電材料層をパターン形成してゲートを形成す
るステップとを含む方法。 （３６）前記ゲート誘電層を形成するステップの前に、
前記開口部内の前記基板上に第２の半導体材料のエピタ
キシャル層を形成して前記基板の上に隆起チャネルを設
けるステップをさらに含む、上記（１３）に記載の方
法。
法において、単結晶半導体材料の基板を選択するステッ
プと、前記基板上に犠牲層を形成するステップと、ショ
ットキー金属−半導体障壁を形成するのに適合した材料
を含み、選択された仕事関数を有する金属層を前記犠牲
層上に形成するステップと、前記金属層上に絶縁層を形
成するステップと、前記絶縁層および前記金属層にゲー
ト開口部を形成するステップと、前記基板と前記犠牲層
と前記金属層とを加熱し、前記金属層と前記犠牲層とを
反応させて前記基板上にショットキー金属−半導体障壁
を形成するステップと、前記ゲート開口部内の前記犠牲
層を除去して前記基板を露出させるステップと、前記ゲ
ート開口部内の前記基板上および前記開口部の側壁上に
ゲート誘電層を形成するステップと、前記ゲート開口部
内の前記ゲート誘電層上に導電層を形成するステップ
と、前記導電層をパターン形成してゲート電極を画定す
るステップとを含み、前記ゲート電極の向かい合った側
にある前記ショットキー金属障壁が前記電界効果トラン
ジスタのソースとドレインに対応している方法。 （２）前記単結晶半導体材料を選択する前記ステップ
が、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡ
ｓyＰ1-y、Ｓｉ、およびＳｉＧｅから成るグループの中
から選択するステップを含むことを特徴とする、上記
（１）に記載の方法。 （３）第１の犠牲層を形成する前記ステップが、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡｓyＰ1-y、
Ｓｉ、およびＳｉＧｅから成るグループの中から選択す
るステップを含むことを特徴とする、上記（１）に記載
の方法。 （４）金属層を形成する前記ステップが、Ｃｏ、Ｎｉ、
Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、およびＷから成るグル
ープの中から選択するステップを含むことを特徴とす
る、上記（１）に記載の方法。 （５）金属層を形成する前記ステップが、チタン層を形
成するステップを含み、加熱する前記ステップが７００
℃を超える温度に加熱するステップを含むことを特徴と
する、上記（１）に記載の方法。 （６）金属層を形成する前記ステップが、プラチナ層を
形成するステップを含み、加熱する前記ステップが２５
０℃を超える温度に加熱するステップを含むことを特徴
とする、上記（１）に記載の方法。 （７）第１の犠牲層を形成する前記ステップが、シリコ
ン・ゲルマニウム層を形成するステップを含み、加熱す
る前記ステップが金属ケイ化物と金属ゲルマニウム化物
を形成して半導体基板にショットキー障壁が設けられる
温度に加熱するステップを含むことを特徴とする、上記
（１）に記載の方法。 （８）前記ゲート電極の向かい合った側にある前記ショ
ットキー金属障壁に対するソース・コンタクトとドレイ
ン・コンタクトとを形成するステップをさらに含み、導
電層を形成する前記ステップが前記導電層を前記開口部
の前記側壁上に形成するステップを含むことを特徴とす
る、上記（１）に記載の方法。 （９）半導体基板と、ソースとドレインとを形成し、そ
の間にチャネルを画定する２つの離隔したショットキー
金属半導体化合物領域と、前記ソース上と前記ドレイン
上の誘電層と、前記チャネル上のゲート誘電層と、ゲー
トを形成する前記ゲート誘電層上の導電層とを含む電界
効果トランジスタ。 （１０）前記ショットキー金属半導体化合物領域が、金
属ケイ化物と、金属ゲルマニウム化物と、金属ケイ化物
と金属ゲルマニウム化物との混合物と、金属ヒ化物とか
ら成るグループの中から選択されることを特徴とする、
上記（９）に記載の電界効果トランジスタ。 （１１）前記導電層が前記第１の誘電層の上に延びて前
記ゲートの抵抗を減少させることを特徴とする、上記
（９）に記載の電界効果トランジスタ。 （１２）前記導電層がソースおよびドレインの一部を覆
って前記第１の誘電層の上に延び、Ｔ字形ゲートを形成
することを特徴とする、上記（９）に記載の電界効果ト
ランジスタ。 （１３）電界効果トランジスタを形成する方法におい
て、単結晶半導体材料の基板を選択するステップと、前
記基板とは組成が異なり、前記基板とは異なるエッチン
グ特性を有する、濃くドーピングされた半導体材料層を
前記基板上に形成するステップと、前記半導体材料層上
に絶縁層を形成するステップと、前記半導体材料層およ
び前記絶縁層にゲートのための開口部を形成するステッ
プと、前記開口部内の前記基板上および前記開口部の側
壁上にゲート誘電層を形成するステップと、前記開口部
内の前記誘電層上および前記開口部の側壁上に導電層を
形成するステップと、前記導電層をパターン形成してゲ
ート電極を画定するステップとを含み、前記ゲート電極
の向かい合った側にある前記半導体材料層が前記電界効
果トランジスタのソースとドレインに対応している方
法。 （１４）前記単結晶半導体材料を選択する前記ステップ
が、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡ
ｓyＰ1-y、Ｓｉ、およびＳｉＧｅから成るグループの中
から選択するステップを含むことを特徴とする、上記
（１３）に記載の方法。 （１５）第１の層を形成する前記ステップが、単結晶層
を形成するステップを含むことを特徴とする、上記（１
３）に記載の方法。 （１６）第１の層を形成する前記ステップが、多結晶層
を形成するステップを含むことを特徴とする、上記（１
３）に記載の方法。 （１７）第１の層を形成する前記ステップが、ＧａＡ
ｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡｓyＰ1-y、
Ｓｉ、およびＳｉＧｅから成るグループの中から選択す
るステップを含むことを特徴とする、上記（１３）に記
載の方法。 （１８）第２の層を形成する前記ステップが、二酸化シ
リコンと窒化シリコンから成るグループの中から選択す
るステップを含むことを特徴とする、上記（１３）に記
載の方法。 （１９）導電層を形成するステップが前記絶縁層の上に
形成するステップを含み、パターン形成する前記ステッ
プが前記側壁上と前記絶縁層の上とに延びるゲート電極
を画定するステップを含むことを特徴とする、上記（１
３）に記載の方法。 （２０）パターン形成する前記ステップが、前記側壁上
と前記ソースおよびドレインの一部を覆って前記絶縁層
の上とに延びるゲート電極を画定してＴ字形ゲートを形
成するステップを含むことを特徴とする、上記（１９）
に記載の方法。 （２１）前記ゲート電極の向かい合った側にある前記第
１の層に対するソース・コンタクトとドレイン・コンタ
クトとを形成するステップをさらに含む、上記（１３）
に記載の方法。 （２２）半導体基板と、前記基板とは組成が異なり、ソ
ースとドレインとを形成し、その間の前記基板内にチャ
ネルを画定する２つの離隔した濃くドーピングされた半
導体領域と、前記ソースおよびドレイン上の誘電層と、
前記チャネル上と前記ソースおよびドレインの側壁上に
形成されたゲート誘電層と、前記チャネルの上の前記ゲ
ート誘電層上に形成されたゲート導電層とを含む電界効
果トランジスタ。 （２３）前記濃くドーピングされた半導体領域がＳｉＧ
ｅ合金を含むことを特徴とする、上記（２２）に記載の
電界効果トランジスタ。 （２４）電界効果トランジスタを形成する方法におい
て、単結晶半導体材料の基板を選択するステップと、シ
ョットキー金属−半導体障壁を形成するのに適する材料
を含み、選択された仕事関数を有する金属層を前記基板
上に形成するステップと、前記金属層の上に絶縁層を形
成するステップと、前記絶縁層にゲート開口部を形成し
て前記金属層を露出させるステップと、前記ゲート開口
部内の前記金属層を化学反応させて、前記基板上の前記
ゲート開口部内にゲート誘電層を形成するステップと、
前記ゲート開口部内の前記ゲート誘電層上に導電層を形
成するステップと、前記導電層をパターン形成してゲー
ト電極を画定するステップとを含み、前記ゲート電極の
向かい合った側にある前記ショットキー金属−半導体障
壁が前記電界効果トランジスタのソースとドレインに対
応している方法。 （２５）前記単結晶半導体材料を選択する前記ステップ
が、シリコンとシリコン・ゲルマニウムから成るグルー
プの中から選択するステップを含むことを特徴とする、
上記（２４）に記載の方法。 （２６）金属層を形成する前記ステップが、Ｃｏ、Ｎ
ｉ、Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、およびＷから成る
グループの中から選択するステップを含むことを特徴と
する、上記（２４）に記載の方法。 （２７）金属層を形成する前記ステップがチタン層を形
成するステップを含み、加熱するステップが酸素を含む
気体環境内で加熱するステップを含むことを特徴とす
る、上記（２４）に記載の方法。 （２８）加熱するステップが、前記金属層の前記金属と
反応するように選択された気体環境内で加熱して誘電材
料を形成するステップを含むことを特徴とする、上記
（２４）に記載の方法。 （２９）加熱する前記ステップが、前記基板の材料との
ショットキー金属半導体化合物を形成する温度に加熱す
るステップを含むことを特徴とする、上記（１）に記載
の方法。 （３０）半導体基板と、ソースとドレインを形成し、そ
の間にチャネルを画定する２つの離隔した金属−半導体
化合物領域と、前記ソースおよびドレイン上の誘電層
と、前記金属−半導体化合物領域で使用されている前記
金属の反応生成物よりなるゲート誘電層と、前記ゲート
誘電層上のゲート導電層とを含む、電界効果トランジス
タ。 （３１）前記導電層が前記第１の誘電層の上に延びて前
記ゲートの抵抗を減少させることを特徴とする、上記
（３０）に記載の電界効果トランジスタ。 （３２）前記導電層がソースとドレインの一部を覆って
前記第１の誘電層の上に延びてＴ字型ゲートを形成する
ことを特徴とする、上記（３０）に記載の電界効果トラ
ンジスタ。 （３３）前記ゲート誘電層がＴｉＯ2を含むことを特徴
とする、上記（３０）に記載の電界効果トランジスタ。 （３４）ＦＥＴを形成する方法において、表面に誘電層
を有する半導体基板を選択するステップと、前記誘電層
内にゲート窓をエッチングして前記基板を露出させるス
テップと、前記誘電層上にゲルマニウムが成長しないよ
うに前記ゲート窓内の前記基板上にゲルマニウムを選択
的に成長させるステップと、ゲルマニウムをマスクとし
て使用して、ドーパント・イオンの浅い領域を注入して
ソースとドレインを形成するステップと、前記ゲルマニ
ウムを除去するステップと、前記ゲート窓内にゲート酸
化物を形成するステップと、前記ゲート酸化物上と前記
誘電層上に導電材料層を形成するステップと、前記導電
材料層をパターン形成してゲートを形成するステップと
を含む方法。 （３５）ＦＥＴを形成する方法において、表面に誘電層
を有する半導体基板を選択するステップと、前記誘電層
内にゲート窓をエッチングして前記基板を露出させるス
テップと、前記誘電層上と前記ゲート窓内の前記露出さ
せた基板上とにレジストの層を形成し、前記レジストを
露光し現像して前記ゲート窓からレジストを除去し、前
記基板を露出させるステップと、前記レジストの上と前
記ゲート窓内の前記露出させた基板上とにチタンのブラ
ンケット層を形成するステップと、前記レジストの残り
と前記レジスト上のチタンとを除去するステップと、チ
タンをマスクとして使用してドーパント・イオンの浅い
領域を注入してソースとドレインを形成するステップ
と、前記チタンを除去するステップと、前記ゲート窓内
にゲート酸化物を形成するステップと、前記ゲート酸化
物上と前記誘電層上とに導電材料層を形成するステップ
と、前記導電材料層をパターン形成してゲートを形成す
るステップとを含む方法。 （３６）前記ゲート誘電層を形成するステップの前に、
前記開口部内の前記基板上に第２の半導体材料のエピタ
キシャル層を形成して前記基板の上に隆起チャネルを設
けるステップをさらに含む、上記（１３）に記載の方
法。
【図１】図７に示す実施例を形成する初期ステップを示
す断面図である。
す断面図である。
【図２】エッチングのステップの後の図１の構造体を示
す上面図である。
す上面図である。
【図３】図２の線３−３に沿った断面図である。
【図４】図７に示す実施例を形成する、他のステップを
示す断面図である。
示す断面図である。
【図５】図７に示す実施例を形成する、他のステップを
示す断面図である。
示す断面図である。
【図６】図７に示す実施例を形成する、他のステップを
示す断面図である。
示す断面図である。
【図７】本発明の一実施例を示す断面図である。
【図８】図７の実施例に対して行った測定値を示すドレ
イン−ソース電圧との関係のグラフである。
イン−ソース電圧との関係のグラフである。
【図９】図１２に示す実施例を形成する製作ステップを
示す断面図である。
示す断面図である。
【図１０】図１２に示す実施例を形成する製作ステップ
を示す断面図である。
を示す断面図である。
【図１１】図１２に示す実施例を形成する製作ステップ
を示す断面図である。
を示す断面図である。
【図１２】本発明の第２の実施例を示す断面図である。
【図１３】図１６に示す実施例を形成する製作ステップ
を示す断面図である。
を示す断面図である。
【図１４】図１６に示す実施例を形成する製作ステップ
を示す断面図である。
を示す断面図である。
【図１５】図１６に示す実施例を形成する製作ステップ
を示す断面図である。
を示す断面図である。
【図１６】本発明の第３の実施例を示す断面図である。
【図１７】本発明の第４の実施例を示す断面図である。
【図１８】図２０に示す実施例を形成する際に、イオン
注入を使用し、イオン注入時にチャネルを保護するプロ
セス・ステップを示す断面図である。
注入を使用し、イオン注入時にチャネルを保護するプロ
セス・ステップを示す断面図である。
【図１９】図２０に示す実施例を形成する際に、イオン
注入を使用し、イオン注入時にチャネルを保護するプロ
セス・ステップを示す断面図である。
注入を使用し、イオン注入時にチャネルを保護するプロ
セス・ステップを示す断面図である。
【図２０】本発明の第５の実施例を示す断面図である。
１２ 基板 １４ 犠牲層 １６ 金属層 １８ 絶縁層 ２０ ソース・コンタクト ２２ ドレイン・コンタクト ２３ ショットキー障壁または接合部 ２５ チャネル ２６ ゲート酸化膜 ３２ Ｔ字形ゲート ３４ 絶縁材料 ３６ 導電材料 ３７ 金属層 ４０ 半導体層 ４１ ソース ４２ ドレイン ５４ ソース領域 ５６ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック・ウーン・チュー アメリカ合衆国11103 ニューヨーク州ア ストリアフォーティーセカンド・ストリー ト 32−46 (72)発明者 ハリード・エッズッディーン・イスマイル アメリカ合衆国10603 ニューヨーク州ホ ワイト・プレーンズ ウッドランド・ヒル ズ・ロード 105 (72)発明者 スティーブン・アンソニー・リシュトン アメリカ合衆国10566 ニューヨーク州ピ ークスキル コンスタント・アベニュー 944
Claims (16)
- 【請求項１】電界効果トランジスタを形成する方法にお
いて、 単結晶半導体材料の基板を選択するステップと、 前記基板上に犠牲層を形成するステップと、 ショットキー金属−半導体障壁を形成するのに適合した
材料を含み、選択された仕事関数を有する金属層を前記
犠牲層上に形成するステップと、 前記金属層上に絶縁層を形成するステップと、 前記絶縁層および前記金属層にゲート開口部を形成する
ステップと、 前記基板と前記犠牲層と前記金属層とを加熱し、前記金
属層と前記犠牲層とを反応させて前記基板上にショット
キー金属−半導体障壁を形成するステップと、 前記ゲート開口部内の前記犠牲層を除去して前記基板を
露出させるステップと、 前記ゲート開口部内の前記基板上および前記開口部の側
壁上にゲート誘電層を形成するステップと、 前記ゲート開口部内の前記ゲート誘電層上に導電層を形
成するステップと、 前記導電層をパターン形成してゲート電極を画定するス
テップとを含み、 前記ゲート電極の向かい合った側にある前記ショットキ
ー金属障壁が前記電界効果トランジスタのソースとドレ
インに対応している方法。 - 【請求項２】前記単結晶半導体材料を選択する前記ステ
ップが、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧ
ａxＡｓyＰ1-y、Ｓｉ、およびＳｉＧｅから成るグルー
プの中から選択するステップを含むことを特徴とする、
請求項１に記載の方法。 - 【請求項３】第１の犠牲層を形成する前記ステップが、
ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡｓy
Ｐ1-y、Ｓｉ、およびＳｉＧｅから成るグループの中か
ら選択するステップを含むことを特徴とする、請求項１
に記載の方法。 - 【請求項４】金属層を形成する前記ステップが、Ｃｏ、
Ｎｉ、Ｐｄ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、およびＷから成
るグループの中から選択するステップを含むことを特徴
とする、請求項１に記載の方法。 - 【請求項５】半導体基板と、 ソースとドレインとを形成し、その間にチャネルを画定
する２つの離隔したショットキー金属半導体化合物領域
と、 前記ソース上と前記ドレイン上の誘電層と、 前記チャネル上のゲート誘電層と、 ゲートを形成する前記ゲート誘電層上の導電層とを含む
電界効果トランジスタ。 - 【請求項６】前記ショットキー金属半導体化合物領域
が、金属ケイ化物と、金属ゲルマニウム化物と、金属ケ
イ化物と金属ゲルマニウム化物との混合物と、金属ヒ化
物とから成るグループの中から選択されることを特徴と
する、請求項５に記載の電界効果トランジスタ。 - 【請求項７】前記導電層がソースおよびドレインの一部
を覆って前記第１の誘電層の上に延び、Ｔ字形ゲートを
形成することを特徴とする、請求項５に記載の電界効果
トランジスタ。 - 【請求項８】電界効果トランジスタを形成する方法にお
いて、 単結晶半導体材料の基板を選択するステップと、 前記基板とは組成が異なり、前記基板とは異なるエッチ
ング特性を有する、濃くドーピングされた半導体材料層
を前記基板上に形成するステップと、 前記半導体材料層上に絶縁層を形成するステップと、 前記半導体材料層および前記絶縁層にゲートのための開
口部を形成するステップと、 前記開口部内の前記基板上および前記開口部の側壁上に
ゲート誘電層を形成するステップと、 前記開口部内の前記誘電層上および前記開口部の側壁上
に導電層を形成するステップと、 前記導電層をパターン形成してゲート電極を画定するス
テップとを含み、 前記ゲート電極の向かい合った側にある前記半導体材料
層が前記電界効果トランジスタのソースとドレインに対
応している方法。 - 【請求項９】前記単結晶半導体材料を選択する前記ステ
ップが、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧ
ａxＡｓyＰ1-y、Ｓｉ、およびＳｉＧｅから成るグルー
プの中から選択するステップを含むことを特徴とする、
請求項８に記載の方法。 - 【請求項１０】第１の層を形成する前記ステップが、Ｇ
ａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉｎ1-xＧａxＡｓyＰ
1-y、Ｓｉ、およびＳｉＧｅから成るグループの中から
選択するステップを含むことを特徴とする、請求項８に
記載の方法。 - 【請求項１１】半導体基板と、 前記基板とは組成が異なり、ソースとドレインとを形成
し、その間の前記基板内にチャネルを画定する２つの離
隔した濃くドーピングされた半導体領域と、 前記ソースおよびドレイン上の誘電層と、 前記チャネル上と前記ソースおよびドレインの側壁上に
形成されたゲート誘電層と、 前記チャネルの上の前記ゲート誘電層上に形成されたゲ
ート導電層とを含む電界効果トランジスタ。 - 【請求項１２】電界効果トランジスタを形成する方法に
おいて、 単結晶半導体材料の基板を選択するステップと、 ショットキー金属−半導体障壁を形成するのに適する材
料を含み、選択された仕事関数を有する金属層を前記基
板上に形成するステップと、 前記金属層の上に絶縁層を形成するステップと、 前記絶縁層にゲート開口部を形成して前記金属層を露出
させるステップと、 前記ゲート開口部内の前記金属層を化学反応させて、前
記基板上の前記ゲート開口部内にゲート誘電層を形成す
るステップと、 前記ゲート開口部内の前記ゲート誘電層上に導電層を形
成するステップと、 前記導電層をパターン形成してゲート電極を画定するス
テップとを含み、 前記ゲート電極の向かい合った側にある前記ショットキ
ー金属−半導体障壁が前記電界効果トランジスタのソー
スとドレインに対応している方法。 - 【請求項１３】半導体基板と、 ソースとドレインを形成し、その間にチャネルを画定す
る２つの離隔した金属−半導体化合物領域と、 前記ソースおよびドレイン上の誘電層と、 前記金属−半導体化合物領域で使用されている前記金属
の反応生成物よりなるゲート誘電層と、 前記ゲート誘電層上のゲート導電層とを含む、電界効果
トランジスタ。 - 【請求項１４】ＦＥＴを形成する方法において、 表面に誘電層を有する半導体基板を選択するステップ
と、 前記誘電層内にゲート窓をエッチングして前記基板を露
出させるステップと、 前記誘電層上にゲルマニウムが成長しないように前記ゲ
ート窓内の前記基板上にゲルマニウムを選択的に成長さ
せるステップと、 ゲルマニウムをマスクとして使用して、ドーパント・イ
オンの浅い領域を注入してソースとドレインを形成する
ステップと、 前記ゲルマニウムを除去するステップと、 前記ゲート窓内にゲート酸化物を形成するステップと、 前記ゲート酸化物上と前記誘電層上に導電材料層を形成
するステップと、 前記導電材料層をパターン形成してゲートを形成するス
テップとを含む方法。 - 【請求項１５】ＦＥＴを形成する方法において、 表面に誘電層を有する半導体基板を選択するステップ
と、 前記誘電層内にゲート窓をエッチングして前記基板を露
出させるステップと、 前記誘電層上と前記ゲート窓内の前記露出させた基板上
とにレジストの層を形成し、前記レジストを露光し現像
して前記ゲート窓からレジストを除去し、前記基板を露
出させるステップと、 前記レジストの上と前記ゲート窓内の前記露出させた基
板上とにチタンのブランケット層を形成するステップ
と、 前記レジストの残りと前記レジスト上のチタンとを除去
するステップと、 チタンをマスクとして使用してドーパント・イオンの浅
い領域を注入してソースとドレインを形成するステップ
と、 前記チタンを除去するステップと、 前記ゲート窓内にゲート酸化物を形成するステップと、 前記ゲート酸化物上と前記誘電層上とに導電材料層を形
成するステップと、 前記導電材料層をパターン形成してゲートを形成するス
テップとを含む方法。 - 【請求項１６】前記ゲート誘電層を形成するステップの
前に、前記開口部内の前記基板上に第２の半導体材料の
エピタキシャル層を形成して前記基板の上に隆起チャネ
ルを設けるステップをさらに含む、請求項８に記載の方
法。
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