JPH1069765A - スタティック書き込み読み出し半導体メモリー - Google Patents

Abstract

(57)【要約】 【目的】 構成素子又は部品の数を削減した半導体スタ
ティック書き込み読み出し消去メモリーを提供する。 【構成】 １ビットの２値データと２以上のビットの２
値データの両方を記憶するメモリーセルであって、メモ
リーセルをスイッチオンするスイッチングトランジスタ
（Ｍ20）、列書き込み読み出し消去感知回路（４６）を
用いてデータをメモリーセルに書き込むデータ書き込み
ビット線（２６）、メモリーセルに書き込まれたデータ
を読み出すデータ読み出しビット線（２８）、メモリー
セルに記憶されたデータを消去するデータ消去ビット線
（３２）、データを電磁気又は磁気の形で記憶する電磁
気又は磁気素子（３６）、電磁気又は磁気の形で記憶さ
れたデータを読み出すデータ読み出し素子（３４）、列
書き込み読み出し消去感知回路（４６）に出力信号を提
供する出力電流電圧ビット線（３５）とを具備する改良
されたＩＣ半導体スタティック書き込み読み出し消去メ
モリーセル。

Description

【発明の詳細な説明】

【０００１】

【産業上に利用分野】本発明はコンピュータ等のデジタ
ルシステムにデータを記憶する改良された装置及び方法
に関し、特に第１の実施例においては１ビットのデータ
を記憶し、及び第２と第３の実施例においては２以上の
ビットのデータを記憶する改良された単一トランジスタ
型スタティック書き込み読み出し消去メモリーセルに関
するものである。これらの３つの実施例における本発明
は、コンピュータ等のデジタルシステムへの供給電源を
オフにした時にも、メモリーセルに記憶されたデータを
保持することができる。

【０００２】

【従来の技術】従来から、いくつものスタティック書き
込み読み出しデータ記憶メモリー（ＳＲＡＭ）が存在し
ている。ＮＯＲセルアレー用の従来の１実施例において
は、図１Ａと図１Ｂに示すように２個のゲートと２個の
キャパシターを有する回路が用いられている。データは
二酸化シリコンによって第１ゲートを絶縁することによ
って当該第１ゲートに記憶され、従って絶縁キャパシタ
ーに長い年月にわたって記憶されることができる。セル
に記憶されているデータを消去するためには、セルは強
い紫外線にさらされる。強い紫外線は二酸化シリコンの
絶縁を僅かに導電性にするからである。すると、キャパ
シターに蓄積されていた電荷が消滅する。

【０００３】他の従来のスタティック書き込み読み出し
メモリーセルを図２Ａと図２Ｂに示す。これらには、Ｎ
ＭＯＳ技術とＣＭＯＳ技術がそれぞれ使われている。

【０００４】これら以外にも、デジタルシステム用ＳＲ
ＡＭメモリーセルの先行技術は存在する。しかしなが
ら、これらの従来例においては、ＩＣメモリーチップ上
にエリア毎のメモリーセルをもっと多く配置するのを容
易にするためには、単一メモリーセルを構成する部品の
数を現行のものより更に少なくことが必要である。加え
て、各メモリーセルが一時に保持できるデータの量を増
加する必要がある。ところが、これらの従来装置は、ス
タティック型であれダイナミック型であれ、一時にメモ
リーセル毎に１ビットのデータを記憶するものである。

【０００５】

【発明が解決しようとする課題】従って本発明の第１の
目的は、構成素子の数を削減したメモリーセル装置と、
及び単一トランジスタ型スタティック書き込み読み出し
消去メモリーセルに１ビットのデータを記憶する改良し
た方法とを提供することである。本発明の他の目的は、
コンピュータ等のデジタルシステムに用いられる１ビッ
ト又は２以上のビットのデータを指定時に記憶する改良
されたメモリーセル装置および方法を提供することであ
る。

【０００６】本発明の他の目的は、コンピュータ等のデ
ジタルシステムの内蔵メインメモリー用ＲＡＭとして用
いることができる多数のビットの２値データを記憶する
改良されたメモリーセル装置及び方法を提供することで
ある。本発明の他の目的は、コンピュータ等のデジタル
システムの内蔵メインメモリー用ＲＯＭとして用いるこ
とができる多数のビットの２値データを記憶する改良さ
れたメモリーセル装置及び方法を提供することである。

【０００７】本発明の他の目的は、ビデオ、オーディオ
及びコンピュータのデータを記録するメモリーカートリ
ッジ内に同一の複数のセルからなる１個のアレーを形成
できるスタティックメモリーセル用の装置及び方法を提
供することである。なお、前記データの記録と再生は可
動部のない特定目的のレコーダーで行われる。

【０００８】本発明の他の目的は、ビデオ、オーディオ
及びコンピュータのデータを記録するメモリーカード内
に同一の複数のセルからなる１個のアレーを形成できる
スタティックメモリーセル用の装置及び方法を提供する
ことである。

【０００９】本発明の他の目的は、コンピュータ等のデ
ジタルシステムの内蔵メインメモリーとして、書き込み
読み出し消去フォーマットで大容量のデータを永久に記
憶する装置及び方法を提供すること、及びこのようにす
ることによって磁気ディスク、磁気テープ及びＣＤ−Ｒ
ＯＭのようなデータ記憶装置と比べて駆動電力を大幅に
減少させた装置及び方法を提供することである。本発明
の他の目的及び利点は、添付の図面並びに適切な実施例
の詳細な説明の記載から、当業者には容易に理解される
であろう。

【００１０】

【従来技術の実施例の簡単な説明】図１Ａと図１Ｂは消
去可能なスタティック書き込み読み出しメモリー、即ち
ＥＰＲＯＭに用いられる従来のメモリーセルの構成を示
す。初期状態では、フローティングゲート２には電荷は
存在せず、従ってゲート４、ドレイン６及びソース８は
全て接地されている。ゲート４上の電圧が増加すると、
ゲート２の電圧もゆっくりと上昇するが、その値は容量
性ドライバー（Ｃ14−Ｃ12）によって決定される。それ
故、ゲート４から見たトランジスタＭ10のスレシホール
ド電圧（ＶT）も上昇する。ゲート４上の電圧がスレシ
ホールド電圧（ＶT ）の約２倍に達すると、チャンネル
が形成され、従ってＮＯＲアレーに用いられた場合には
回路は正論理「０」を記憶する。セルに「０」を書き込
むためには、ソース８とサブストレート１０は接地され
たままで、ゲート４とドレイン６は２５ボルトまで上昇
させられる。その結果、正常な導電特性に基づく大きな
ドレイン電流が流れ、且つドレイン・サブストレート欠
乏領域の高い電界によってドレイン・サブストレート接
合に付加的電流を伴ったアバランシェ・ブレークダウン
が発生する。電子は加速されて薄い酸化物層を通過し、
ゲート２にトラップされる。ゲート４とドレイン６の電
位がゼロになった時に、ゲート２の負の電荷がその電位
を約マイナス５ボルトにさせる。もし読み出し用のゲー
ト４の電圧がプラス５ボルトに制限されているならば、
チャンネルは形成されず、論理「１」がセルに記憶され
る。データはセルに紫外線を当てることによって消去さ
れる。紫外線はゲート２の二酸化シリコンの絶縁層を導
電性にし、ゲート２に蓄積されていた電荷を放出するか
らである。

【００１１】図１Ｂは図１Ａの概略の回路図で、ゲート
２、ゲート４、蓄積キャパシタ１２、キャパシタ１４、
及びトランジスタＭ10が明瞭に示されている。図２Ａは
ＮＭＯＳ技術を基礎にした従来のスタティック書き込み
読み出しメモリーセルを示す。このセルは、一対の交差
結合のインバータＭ30、Ｍ40、Ｍ50及びＭ60からなる記
憶フリップフロップを具備する。トランジスタＭ70とＭ
80はメモリーセルの入出用の切替え可能なデータパスを
提供する。

【００１２】図２ＢはＣＭＯＳ技術を基礎にした従来の
スタティック書き込み読み出しメモリーセルを示す。こ
のセルは、一対の交差結合のインバータＭ80、Ｍ90、Ｍ
100及びＭ110 からなる記憶フリップフロップを具備す
る。トランジスタＭ120 とＭ130 はメモリーセルの入出
用の切替え可能なデータパスを提供する。図２Ａと図２
Ｂにおいて、線１６は行選択線であり、線１８と２２は
データパス線として用いられる列選択線である。

【００１３】

【本発明の実施例の簡単な説明】図３Ａは本発明の第
１、第２実施例として記述する単一トランジスタ型スタ
ティック書き込み読み出し消去メモリーを示す。トラン
ジスタＭ20は行アドレス選択線２４によってスイッチ・
オンされ、データ書き込みビット線２６はデータの書き
込みに用いられる。データ読み出しビット線２８はデー
タの読み出しに用いられ、データ消去ビット線３２はデ
ータの消去に用いられる。データ読み出し素子３４は電
磁気又は磁気素子３６に物理的に程よく近接して設けら
れ、従って電磁気素子又は磁気３６の特定の方向の電磁
界又は磁界３８がデータ読み出し素子３４を横切ってい
る。

【００１４】図３Ｂ１は本発明の第３実施例においてＢ
ＪＴ技術に基づいた単一トランジスタ型読み出し専用メ
モリーセル（ＲＯＭ）である。図３Ａの回路で必要であ
るデータ書き込みビット線２６とデータ消去ビット線３
２は図３Ｂ１では除去されているが、読み出し専用メモ
リーセルではデータは製造時に書き込まれ、且つ消去は
できないからである。同様の理由から、図３Ａの回路の
トランジスタＭ20からはデータ書き込み用電圧電流入力
エミッタ５２とデータ書き込み用電圧電流入力エミッタ
５６は除去されており、図３Ｂ１のトランジスタＭ21は
エミッタ１個のトランジスタである。

【００１５】図３Ｂ２はＭＯＳ技術に基づいた単一トラ
ンジスタ型読み出し専用メモリーセル（ＲＯＭ）であ
る。データ読み出しビット線６８は、データ読み出し感
知回路７４によって活性化される。データ読み出し感知
回路７４は、データ線７２とデータ読み出しビット線６
８の間に接続されている。データ読み出しビット線６８
には読み出し電圧と対応する読み出し電流が加えられ
る。従って、データ読み出し感知回路７４は点４００と
点６００との間の電圧を測定することができ、そしてデ
ータ読み出し素子３４に発生する電圧であってメモリー
セルに一時に記憶できるデータ量に比例した電圧を測定
することができる。

【００１６】図４Ａはデータ読み出し素子３４がインジ
ウムアンチモン半導体であって、図示の方向の電磁界３
８が存在している場合に電流４２がその端子を通って図
示の方向に流れたときに発生する端子間電圧の変化を示
したものである。図４Ｂはデータ読み出し素子３４が鉄
ニッケル合金であって、図示の方向の電磁界３８が存在
している場合に電流４２がその端子を通って図示の方向
に流れたときに発生する端子間抵抗の変化を示したもの
である。

【００１７】図５は本発明の第１の実施例においてデー
タ読み出しサイクル期間にアクティブモードで動作して
いるトランジスタＭ20の電圧変移特性を示す。本発明の
第２実施例においては、トランジスタＭ20は飽和モード
で動作する。

【００１８】図６は２以上のビットのデータを一時に記
憶するように設計された単一トランジスタ型スタティッ
ク書き込み読み出し消去メモリーセルの回路図である。
書き込み読み出し消去感知回路４６はデータ読み出しサ
イクル期間に点２００と点２２０に接続され、従って本
発明の第２実施例において詳細に説明する如くデータ読
み出し回路ループに発生する電圧を測定する。これは、
列書き込み読み出し消去感知回路４６にコレクタ端子５
５のコレクタ電圧を読み出させることによっても実現で
きる。

【００１９】図７は書き込みサイクル、読み出しサイク
ル及び消去サイクルの各期間中に、トランジスタＭ20の
特定のエミッタが「高」即ち、接続され或いはオン状態
になっており、その他のエミッタが「低」即ち、接続が
解かれ或いは開状態になっているかを示す図である。

【００２０】図８はＩＣ半導体メモリーチップ上に製造
することができる本発明の２５６×８メモリーセルアレ
ーを示す。個々のメモリーセルは第１の実施例即ち１ビ
ットのデータを一時に記憶するメモリーセルか、第２の
実施例即ち２以上のビットの特定形式のデータを一時に
記憶するメモリーセルのいずれかを構成する。行アドレ
スデコーダ回路４４と列アドレス感知回路４６をメモリ
ーチップの外に配置するという設計でも本発明の目的と
機能に何ら問題がないようにできるが、ここではいずれ
もメモリーチップ上に配置されている。

【００２１】図９は本発明の第２実施例における２５６
×８メモリーセルアレー、及びプログラム１とプログラ
ム２を示す。プログラム１とプログラム２は夫々が８つ
の命令を有し、且つ各命令は標準語長の８ビットを有す
る。通常は、このメモリーセルアレーはこれらのプログ
ラムの１つを記憶するだけである。しかし、本発明の第
２実施例は同時に２つのプログラムを記憶することがで
きる。何故なら、第２実施例の詳細な説明から明らかな
如く、そのメモリーセルは２以上のビットの特定形式の
データを一時に記憶するように設計されているからであ
る。

【００２２】図１０は書き込みサイクル、読み出しサイ
クル及び消去サイクルの各期間中に、「高」即ち、接続
され或いはオン状態になっているエミッタはどれか、且
つ、「低」即ち、接続が解かれ或いは開状態になってい
るエミッタはどれかを示す真理値表である。

【００２３】図１１は金属酸化物半導体技術に基づいた
本発明の第３実施例、即ち読み出し専用メモリーフォー
マットのメモリーセルアレーを示す。データ読み出しビ
ット線６８と７２はデータ読み出し感知回路７４によっ
て制御され、行アドレス選択線８０は行アドレスデコー
ダ回路８２によって制御される。

【００２４】

【実施例】図３Ａは単一トランジスタ型スタティック書
き込み読み出し消去メモリーセルとしての本発明の第１
実施例で、マルチエミッタ型トランジスタＭ20は行アド
レスデコーダ回路４４によって制御され活性化される行
アドレス選択線２４によりスイッチ・オンされる。トラ
ンジスタＭ20は１＋０＋０＝１、０＋１＋０＝１及び０
＋０＋１＝１の論理演算を行うＯＲ機能のための入力端
子となる３つのエミッタ５２、５４及び５６を有してお
り、書き込みサイクル、読み出しサイクル及び消去サイ
クルのいずれかの機能サイクル期間中に、１つのエミッ
タのみが「高」入力で、且つその他のエミッタは「低」
入力、即ち開状態のまま或いは図３Ａの書き込み読み出
し消去感知回路４６内の信号供給を受けないように信号
入力線の接続が切断されて上記実行中の特定の機能サイ
クルには関与しないように条件付けられている。エミッ
タ５２はデータ書き込みに、エミッタ５４はデータ読み
出しに、そしてエミッタ５６はデータ消去にそれぞれ用
いられ、この場合の真理値表は図１０の通りである。ま
た、各データ機能サイクル期間中のエミッタ入力も図１
０に示す通りである。ここで、一時に許容される機能は
３つの中の１つだけであり、２つ又は３つの機能が書き
込み読み出し消去感知回路４６によって同時に実行され
ることはない。

【００２５】データ書き込みサイクル機能においては、
データ書き込みビット線２６は書き込み読み出し消去感
知回路４６によって活性化され、且つデータ読み出しビ
ット線２８とデータ消去線３２は該回路４６によって不
活性化、即ち該回路４６との接続を切断される。予め定
められた大きさのデータ書き込み電圧がデータ書き込み
ビット線２６に与えられ、従って、これに対応したデー
タ書き込み電流がデータ書き込みビット線２６を流れ、
且つ電磁気又は磁気素子３６を矢印で示す方向（図４
Ａ、４Ｂ）に流れる。すると、所定の大きさの電磁気又
は磁気が誘導され、これに対応した大きさの電磁界又は
磁界３８（これが１ビットのデータを表す）が発生す
る。

【００２６】データ書き込み電流は、データ書き込み入
力用エミッタ端子５２に接続されたデータ書き込み線２
６を流れる。データ書き込み線２６には書き込み読み出
し消去回路４６によってデータ書き込み電圧Ｖ1 が与え
られが、このデータ書き込み電圧Ｖ1 はデータ書き込み
入力用エミッタ端子５２の入力として作用し、出力段に
出力電圧ＶO1を与える。同様に、データ書き込み入力用
エミッタ端子５２にデータ書き込み電流Ｉ1 が与えられ
ると、コレクタ端子Ｃ55には対応する出力電流が発生す
る。電圧ＶO2とコレクタ電流は、データ線３５を介して
書き込み読み出し消去感知回路４６によって出力段にお
いて測定されるが、これはデータ書き込み回路ループと
データ書き込みサイクルの接続と機能が適切か否かをそ
れぞれチェックするためである。

【００２７】電磁界又は磁界３８を誘導する電磁気又は
磁界は、以下に詳述する如く、データ読み出し素子の電
圧Ｖ2 がトランジスタＭ２０を導電状態にさせるように
機能する所定の適切な大きさでなければならない。１つ
の所定の大きさの電磁気又は磁気は「高」ビット即ち論
理「１」を表し、他の所定の大きさの電磁気又は磁気は
「低」ビット即ち論理「０」を表す。メモリーセルに記
憶されたデータを読み出すために、データ読み出しビッ
ト線２８には３Ａ図の書き込み読み出し消去感知回路４
６によって所定の大きさの読み出し電圧が与えられる。
読み出し電圧によって発生する読み出し電流は、図４Ａ
及び図４Ｂに示す如く、データ読み出しビット線２８を
流れ、且つデータ読み出し素子３４を流れる。データ読
み出し素子３４がインジウムアンチモン半導体である場
合、その端子間に発生する電圧Ｖ２はデータ読み出し電
流Ｉ2 又はＩ3がその端子間を流れるときに発生する電
磁界又は磁界３８、即ちＨx 又はＨy に比例して変化す
る。

【００２８】データ読み出し素子３４の端子間に発生す
る電圧Ｖ2 と電磁界又は磁界３８即ちＨx との関係は次
式で表される。 Ｖ2 ＝（１／Ｓ）ＫＩ2 Ｈx ここにＶ2 はデータ読み出し素子３４の端子間に発生す
る電圧、Ｋはインジウムアンチモン半導体に特有の定
数、Ｈx は電磁気又は磁気素子３６の電磁界又は磁界、
Ｉ2 はデータ読み出し素子３４を通過して流れるデータ
読み出し電流、Ｓはデータ読み出し素子３４の幅であ
る。ＳとＫは設計上で与えられた定数であり、且つ電流
Ｉ2 の大きさは一定であるから、データ読み出し素子３
４の端子間に発生する電圧Ｖ2 は電磁気又は磁気素子３
６の電磁界又は磁界３８即ちＨx に対応した電磁気又は
磁気の強さに比例する。この電磁気又は磁気の強さは、
メモリーセルに記憶された「高」即ち「１」又は「低」
即ち「０」のいずれかの形式のビットに比例する。

【００２９】データ読み出し素子３４の端子間に発生す
る電圧Ｖ2 はデータ読み出し用電圧電流入力エミッタ端
子５４に対する入力電圧として作用する。図５を参照し
て説明すると、入力エミッタ端子５４への入力電圧Ｖ2
がトランジスタＭ２０を導通させるのに充分な大きさの
低さであれば、コレクタ端子の供給電圧ＶCCと略等しい
出力電圧Ｖ0L即ち電圧Ｖ02が出力段に表れるが、これが
「低」即ち「０」を与える。入力電圧Ｖ2 が増加する
と、入力エミッタ電流ＩE が増加し、それに伴ってコレ
クタ電流ＩC を増加させる。すると出力電圧Ｖ02は略Ｖ
OH即ちＶCE(sat)まで上昇する。これが「高」即ち
「１」ビットを表す。しかしながら、本発明に用いられ
る或る種のトランジスタでは、ＶCE(sat) は負であり、
従ってＹ軸の負の大きな電圧を下限値としている図５に
於いて、出力電圧の増加はＹ軸の正の方向への変化を示
す。

【００３０】ＶOHとＶOLは書き込み読み出し消去感知回
路４６によって測定され、記憶されたビットが決定され
る。「高」出力電圧はＶOH、「低」出力電圧はＶOL、Ｖ
OH＝ＶCE(sat) 、ＶOL＝ＶCCであるから、ＶOH＝ＶCE(s
at) は「高」即ち「１」ビットを表し、ＶOL＝ＶCCは
「低」即ち「０」ビットを表す。「高」即ち「１」ビッ
トと「低」即ち「０」ビットは、本発明の目的に照らし
て、且つ機能を損なうことなく、入れ換えることが可能
である。

【００３１】データ読み出し素子３４は、図４Ｂに示す
如く、電磁界又は磁界Ｈy が存在しているときに電流Ｉ
2 がそこを流れるとその端子間の抵抗が変化する鉄ニッ
ケル合金製素子であってもよい。この場合の抵抗Ｒ3 と
電磁界又は磁界Ｈy との関係を表すのに通常用いられる
関係式は次の通りである。 Ｒ3 ＝（ΔＲ／ΔＲmax ）＝１−（Ｈy ／Ｈo ）（Ｈy
／Ｈo ） ここで、Ｈy に対するΔＲの応答性は外部バイアス磁界
を導入することによって、直線的にすることができる。
オームの法則によりＶ3 ＝Ｉ3 Ｒ3 であり、且つＩ3 は
設計及び状況によって一定に選ばれているから、図３Ａ
と４Ｂに於けるデータ読み出し素子３４の両端に発生す
る電圧Ｖ3 は抵抗Ｒ3 に比例し、従って電磁界又は磁界
Ｈy に比例する。電磁界又は磁界Ｈy は、図３Ａの電磁
気又は磁気素子３６に電磁気又は磁気として記憶されて
いる「１」即ち「高」又は「０」即ち「低」のいずれか
の形式のビットのデータに比例する。

【００３２】データ読み出し入力エミッタ端子５４に於
ける入力電圧Ｖinが、与えられた入力電圧Ｖ3 であると
き、図５に関して前述した通り、書き込み読み出し消去
メモリーセルの出力段には対応する出力電圧Ｖ02が表れ
る。データ読み出し電流Ｉ3がその端子間を通過して流
れるとき、電磁界又は磁界３８と抵抗変化ΔＲと間に直
線的関係が成立する結合型磁気ストリップを、データ読
み出し素子３４として用いてもよい。更に、電圧Ｖ2 と
Ｖ3 、及び電磁界又は磁界３８との間に成立する他の関
係式を用いることによって、データ読み出し素子３４と
してのインジウムアンチモン素子や鉄ニッケル合金素子
の組成と寸法を、多少変更することができる。

【００３３】メモリーセルに記憶されたデータの消去
は、図３Ａの書き込み読み出し消去感知回路４６が所定
の電圧をデータ消去ビット線３２に与えて、これを活性
化し、同時に他のデータ線を不活性化することによって
行われる。すると、対応する電流がデータ消去ビット線
３２を流れ、更にデータ書き込みビット線２６を流れる
データ書き込み電流とは逆方向に電磁気又は磁気素子３
６を通過して流れる。電磁気又は磁気素子３６の消磁が
行われ、電磁気又は磁気素子３６に電磁気又は磁気とし
て記憶されていたデータは消去される。メモリーセルに
記憶されていたデータを消去する前に、データ読み出し
サイクルを始動して、メモリーセルに記憶されていたデ
ータビットの形式が特定されることが好ましい。

【００３４】入力電圧ＶinがＶ2 であるとき、この電圧
Ｖ2 はトランジスタＭ20のコレクタ端子５５のコレクタ
電圧ＶCCとベース端子の接地基準電圧との関係で能動的
領域に於いてトランジスタＭ20を充分に導通させる大き
さでなければならない。加えて、トランジスタＭ20が１
ビットメモリーセルの好ましい実施例を実現するように
メモリーセル回路に採用されるのに必要なエミッタ抵
抗、コレクタ抵抗、ベース抵抗が、図３と図８の書き込
み読み出し消去感知回路４６とデコーダ回路４４によっ
てそれぞれ与えられる。この構成は必要であり且つ便利
である。何故なら必要とされるエミッタ抵抗、コレクタ
抵抗、ベース抵抗はいずれの１メモリーセルの部品では
なく、エミッタとコレクタ抵抗のための行内の全てのメ
モリーと、及びベース抵抗のための選択された列内の全
てのメモリーセルに共用のものである。ＩＣチップに占
める個々のメモリーセルの寸法は、この共用設計によっ
て相当に小さくできた。

【００３５】図８の行アドレスデコーダ回路４４は、メ
モリーセルの行選択の前は、各セルのトランジスタＭ20
のベースに接続されている全ての行アドレス選択線２４
を接地電位以外の電圧、好ましくは基準電圧より低い電
圧に保持し続けなければならない。これによって、図３
Ａのエミッタ端子５４に入力電圧ＶinとしてＶ2 が加え
られたときに、行アドレスデコーダ回路４４はトランジ
スタＭ20のベース電圧を導通に必要な接地基準電圧に等
しくしてトランジスタＭ20を活性化する。スイッチング
トランジスタＭ20のベース端子３７の説明は、本発明に
用いられるトランジスタの種類を説明するのに特に重要
である。スイッチ動作と結果が同じであれば、他の種類
のトランジスタであっても、本発明に用いることができ
る。

【００３６】本発明の第１実施例に於いて、データ入力
エミッタ端子５４の入力電圧Ｖinは、列書き込み読み出
し消去感知回路４６によって図３Ａのデータ読み出しビ
ット線２８に加えられた電圧ＶR と、データ読み出し素
子３４の端子間の電圧Ｖ2 又はＶ3 との和の電圧でもよ
い。この場合Ｖin＝ＶR ＋Ｖ2 又はＶin＝ＶR ＋Ｖ3と
なる。また、入力電圧ＶinとしてＶ2 或いはＶR ＋Ｖ2
又はＶR ＋Ｖ3 を用いて、Ｖ2 又はＶ3 に対応して出力
端子に「１」即ち「高」ビットを表す電圧ＶOH＝ＶCE(S
at) を発生させるか、或いは他のＶ2 又はＶ3 に対応し
て出力端子に「０」即ち「低」ビットを表す電圧ＶOL＝
ＶCCを発生させるかは設計者の選択に関するものであ
る。

【００３７】図５と図６に示す本発明の第２実施例を以
下に詳細に説明する。本発明の第２実施例において、図
６の書き込み読み出し消去メモリーセルは、一時に特定
の型式の１ビット又は２以上のビットのデータを記憶す
るように設計されている。この特定の型式のデータは、
一時にメモリーセルに全部が「１」即ち「高」ビットと
して記憶されるか、又は全部が「０」即ち「低」ビット
として記憶されるものであって、これらの組合せのビッ
トの型式で記憶されるものではない。図６の書き込み読
み出し消去メモリーセルにデータを書き込むために、ト
ランジスタＭ20のベース端子３７に所定の信号を加える
ことによって１個のメモリーセルが選択される。データ
書き込み線ビット２６に列読み出し書き込み消去感知回
路４６によって所定の電圧を加えられると、対応する電
流がデータ書き込みビット線２６を流れ、電磁気又は磁
気素子３６を通過して流れ、これによって電磁気又は磁
気素子３６に対応する電磁気又は磁気が発生する。

【００３８】一度データがメモリーセルに書き込まれる
と、列読み出し書き込み消去感知回路４６によって与え
られた電圧と電流はデータ書き込み入力エミッタ端子５
２の入力信号となり、トランジスタＭ20の出力段である
コレクタ端子には対応するデータ書き込み出力電圧と電
流が発生する。列読み出し書き込み消去感知回路４６
は、これらのデータ書き込み出力電圧と電流を測定して
データ書き込み回路ループの接続と機能が適切か否かを
判定する。

【００３９】メモリーセルに書き込まれて記憶される同
じ特定のデータ形式の付加的２値ビット毎に、行アドレ
ス選択線２４が行アドレスデコーダ回路４４によって活
性化される。データ書き込みビット線２６に列読み出し
書き込み消去感知回路４６によって所定の電圧が与えら
れると、対応する電流がデータ書き込みビット線２６を
流れ、電磁気又は磁気素子３６を通過して流れ、これに
よって電磁気又は磁気素子３６に対応する電磁気又は磁
気が発生する。この電磁気又は磁気の強さは、付加的２
値ビットを含むメモリーセルに現に記憶されている特定
のデータ形式の２値ビットの総数を表す。データ書き込
み電圧と電流はデータ書き込み入力エミッタ端子５２の
入力信号となりトランジスタＭ20の出力段であるコレク
タ端子５５には対応するデータ書き込み出力電圧と電流
が発生する。列読み出し書き込み消去感知回路４６は、
これらのデータ書き込み出力電圧と電流を測定してデー
タ書き込み回路ループの接続と機能が適切か否かを判定
する。

【００４０】図６の単一トランジスタスタティック書き
込み読み出し消去メモリーセルに記憶されたデータを読
み出すためには、図８の行アドレスデコーダ回路４４が
行アドレス選択線２４に所定の電圧を加えることによっ
て、これを活性化する。データ読み出しビット線２８に
列書き込み読み出し消去感知回路４６によって所定のデ
ータ読み出し電圧を加えらると、対応するデータ読み出
し電流がデータ読み出しビット線２８とデータ読み出し
素子３４を通過して流れる。第１実施例において既に説
明した如く、データ読み出し素子３４は、図４Ａに示す
ように電磁界又は磁界が存在するときに電流が流れる
と、その端子間電圧が変化するインジウムアンチモン半
導体素子、又は図４Ｂに示すように電磁界又は磁界が存
在するときに電流が流れると、その端子間抵抗が変化す
る鉄ニッケル合金製素子である。

【００４１】データ読み出し素子３４をデータ読み出し
電流が流れると、素子の本体を横切っている電磁界又は
磁界３８（図４ＡではＨx 、図４ＢではＨy ）の強さに
比例して、その端子間電圧が変化する。電磁界又は磁界
Ｈx 又はＨy の強さは、電磁気又は磁気素子３６を流れ
る電流によって発生する電磁気又は磁気の強さに依存す
る。電磁気又は磁気素子３６の電磁気又は磁気の総計の
強さは、図６の列書き込み読み出し消去感知回路４６に
よってメモリーセルに書き込まれた特定の形式のデータ
の２値ビットの総数に直接比例する。従って、データ読
み出し素子３４の端子間電圧Ｖ2 は、その時メモリーセ
ルに記憶されていた特定形式のデータの２値ビットの総
数で表されるデータの大きさに直接比例する。電圧Ｖ2
はそれだけで、又は書き込み読み出し消去感知回路４６
によってデータ読み出しビット線２８にデータ読み出し
電圧が加えられた時に作られ、図６のデータ読み出し入
力エミッタ端子５４の入力電圧Ｖinとなる。

【００４２】本発明の第２実施例のデータ書き込みサイ
クル期間に関して既に説明した如く、それだけで又は書
き込み読み出し消去感知回路４６によってデータ読み出
しビット線２８にデータ読み出し電圧が加えられた時に
作られた電圧Ｖ2 は、それが１ビット又は特定形式の２
以上のビットのデータであっても、トランジスタＭ20を
直ちに飽和モードにさせるのに充分な大きさでなければ
ならない。電圧Ｖinがデータ読み出し入力エミッタ端子
５４に入力電圧として加わると、トランジスタＭ20を飽
和モードにし、その入力エミッタ端子５４とコレクタ端
子５５の間の電圧ＶCEを一定の値にする。本発明の第２
実施例ではＶCE＝ＶCE(sat) であり、メモリーセルにデ
ータが記憶されている限り、電圧Ｖinの大きさに無関係
に一定である。

【００４３】図６において、列書き込み読み出し消去感
知回路４６は、データ読み出し回路ループの電圧Ｖx を
測定する。ところで、Ｖx ＝Ｖin＋ＶCE(sat) であり、
Ｖin＝Ｖin(sat) ＋Ｖ(data)であるから、Ｖx ＝Ｖin(s
at) ＋Ｖ(data)＋ＶCE(sat)となる。ここで、Ｖx はデ
ータ読み出し回路ループの電圧で列書き込み読み出し消
去感知回路４６で読み出される電圧であり、Ｖin(sat)
はトランジスタを飽和モードにさせるのに必要な入力電
圧であり、Ｖ(data)はメモリーセルに電磁気又は磁気と
して記憶されている２値ビットのデータの実際の値を表
す電圧で、データ読み出し素子３４に発生する電圧であ
り、更にＶCE(sat) はデータ読み出し入力エミッタ端子
５４とデータ出力コレクタ端子５５の間の電圧である。

【００４４】Ｖin(sat) もＶCE(sat) も、利用されるト
ランジスタＭ20が決まれば、必然的に定まる一定の値で
ある。従って、Ｖx はＶ(data)に直接比例する。Ｖx を
測定し、且つ測定したＶx からＶin(sat) とＶCE(sat)
を差し引けば、一時にメモリーセルに記憶された２値ビ
ットの総数であるデータの実際のデータの大きさを表す
電圧Ｖ(data)を得ることができる。

【００４５】特に、１つの「１」即ち「高」又は「０」
即ち「低」の如き特定の形式の２値データの各ビットに
は、均一な代表的な電圧が割り当てられる。例えば、１
つの「１」即「高」ビットには、１ミリボルトの代表的
電圧が割り当てられる。特定のデータ形式の単位ビット
を表す均一な代表的な電圧の大きさは、電磁気又は磁気
素子３６の実際の寸法、電磁気又は磁気とこれに対応す
る電磁界又は磁界の強さ、電磁気又は磁気素子３６の選
定された寸法と電磁気又は磁気特性、その端子間電圧に
影響を与える電磁界又は磁界の強さに関連したデータ読
み出し素子３４の寸法と感度並びに使われるデータ読み
出し電流の大きさ、及び、列書き込み読み出し消去感知
回路４６がデータ読み出し素子３４の端子間の電圧従っ
て図６のデータ読み出し回路ループの点２００と点２２
０との間の電圧の小さな増加分を測定する場合の感度に
依存する。

【００４６】好ましくは、スイッチングトランジスタＭ
20、列書き込み読み出し消去感知回路４６、データ読み
出し素子３４、及び電磁気又は電磁素子３６は、全ての
メモリーセルのデータ記憶容量を完全に利用するため
に、各ビット単位毎（又は特定の形式のデータの１ビッ
ト毎）に最小のマイクロボルトから最大のミリボルトま
での範囲内に入るビット単位増加分の代表的電圧を持つ
Ｖ(data)、即ちデータ読み出し素子34の端子間電圧を小
さな電圧を測定し易いような個々のコンポーネントパラ
メータを有するべきである。しかしながら、単位ビット
の代表的電圧の範囲が上述の好ましい例に限定されるこ
とはなく、電磁気又は磁気素子３６とデータ読み出し素
子３４の関して選定された設計上のコンポーネントパラ
メータの基づいて他の範囲にすることも可能である。

【００４７】例えばトランジスタＭ20が飽和モードにあ
り、Ｖx が５ボルト、ＶCE(sat) が−０．１ボルト、Ｖ
in(sat) が＋０．１ボルトであれば、Ｖ(data)は前述の
関係式Ｖx ＝Ｖin(sat) ＋Ｖ(data)＋ＶCE(sat) を用い
て次のように算定される。即ち、Ｖ(data)＝Ｖx −Ｖin
(sat) −ＶCE(sat) ＝５−（０．１）−（−０．１）＝
５ボルトとなる。ところでＶx はコレクタ端子５５の電
圧Ｖc と等しい。従って、Ｖ(data)は列書き込み読み出
し消去感知回路４６を用いてコレクタ端子電圧Ｖc を測
定し、この値からＶin(sat) とＶCE(sat) を差し引くこ
とで簡単にうることができる。

【００４８】１個のメモリーセルに記憶されている特定
形式のデータの２値ビットの総数を得るためには、電圧
Ｖ(data)を１つのビット単位を表す単位ビット代表電
圧、ここでは１ミリボルトで割ることによって得られ
る。上述の例では、５ボルト÷１ミリボルト＝５０００
から、特定形式（一時にメモリーセルに記憶されるのは
全て「１」即ち「高」ビットであるか、全て「０」即ち
「低」ビットであって、これらの組合せはない。）の２
値ビットの総数は５０００ビットとなる。１個のメモリ
ーセルに記憶されるビットの総数とビット形式が測定さ
れ、決定されると、このメモリーセル内に記憶されてい
る総数のビットの１個のビットと同じものがデータバス
を介してバッファレジスタ即ちマイクロプロセッサレジ
スタに送られ、ここで計算に用いられる。「１」即ち
「高」の単位ビットを表す電圧と同じ代表的電圧を、
「０」即ち「低」の単位ビットを表す代表的電圧として
もよい。また、「１」即ち「高」の単位ビットも「０」
即ち「低」の単位ビットも、異なる電圧としてもよい。

【００４９】図３Ａ、図６及び図８の列書き込み読み出
し消去感知回路４６は制御線Ｒ／Ｗ／ＥとＣＳを有す
る。制御線Ｒ／Ｗ／Ｅは要求された動作サイクルを特定
するために書き込み読み出し消去入力信号が加えられる
制御線であり、制御線ＣＳはマルチチップメモリーシス
テムの所定のチップを選ぶための制御線である。更に、
図３Ａ、図６及び図８の列書き込み読み出し消去感知回
路４６は、所望のメモリーサイクルが実行されるよう
に、全ての必要なデータ出力電圧・電流を増幅し全ての
測定信号を所望のレベルにし、且つメモリーセル回路が
適切に機能するようにするために、必要なコレクタ・エ
ミッタ間抵抗とともに、電流電圧測定増幅回路を具備し
ている。列書き込み読み出し消去感知回路４６に備えら
れている必要なコレクタ・エミッタ間抵抗は、不可欠且
つ便利なものである。何故なら必要なコレクタ・エミッ
タ間抵抗は個々のメモリーセル毎の部品ではなく、列内
の全てのメモリーセルに共用のものであり、従ってＩＣ
チップに占める個々のメモリーセルの寸法は、この共用
設計によって相当に小さくできた。

【００５０】図６の単一トランジスタ型スタティック書
き込み読み出し消去メモリーセルにおいてデータを消去
するためには、メモリーセルがデコーダによって行アド
レス選択線２４に所定の電圧を加えることによって選択
される。列書き込み読み出し消去感知回路４６はデータ
消去ビット線３２にデータ消去電圧を加える。すると、
これに対応したデータ消去電流が、データ書き込み電流
が流れた方向とは逆方向に、データ消去ビット線３２と
データ記憶用の電磁気又は磁気素子３６を流れる。これ
によってデータ記憶用の電磁気又は磁気素子３６の消磁
が行われ、電磁気又は磁気として記憶されていたデータ
は消去される。

【００５１】データ消去電流は特定形式のデータの２値
ビットの所定の総数を表す大きさでデータ記憶用の電磁
気又は磁気素子３６に流されるが、これはデータ記憶用
の電磁気又は磁気素子３６を磁化するのに用いられるデ
ータ書き込み電流と等しい大きさである。それ故、デー
タ記憶用の電磁気又は磁気素子３６の磁化を減少させる
ことによって所定数のデータビットを一時に消去するこ
とができる。勿論、付加的２値ビットを含む、メモリー
セルに現に記憶されている特定形式のデータの２値ビッ
トの総数を表す強さの磁化によって、データ記憶用の電
磁気又は磁気素子３６の磁化を増加させれば、所定数の
ビットのデータを一時に書き込むことが可能である。或
る設計においては、データを消去する前にメモリーセル
に記憶されたデータを読み出すこと必要であり、これに
よって列書き込み読み出し消去感知回路４６内のデータ
消去回路がデータ消去サイクルが始まる前にメモリー内
に記憶されているデータのビット総数を感知することが
できる。これは、データ書き込みサイクル時間、データ
読み出しサイクル時間、及びデータ消去サイクル時間が
非常に重要であるということがないようなメモリー設計
にとっては便利である。

【００５２】次に、本発明の第３実施例を図３Ｂ１と図
３Ｂ２を用いて説明する。本発明の第３実施例は、単一
トランジスタ型読み出し専用メモリーセル（ＲＯＭ）で
あり、データはメモリーセルの製造時に一時に記憶さ
れ、このメモリーセルを不可欠な部品として備えている
デジタルシステムによって繰り返し読み出される。この
ＲＯＭは、図３Ｂ１におけるようなバイポーラ型スイッ
チングトランジスタを用いてもよいし、図３Ｂ２におけ
るようなＭＯＳ型スイッチングトランジスタを用いても
よい。いずれの形式のスイッチングトランジスタであっ
ても、メモリーセル毎にデータの１ビットを記憶するよ
うに設計されたＲＯＭにおいて、データのメモリーセル
への書き込みは、ＲＯＭがその製造時に記憶される点を
除けば、第１実施例について説明したのと同じくデータ
書き込みサイクルにおいて行われる。また、図３Ｂ１の
スイッチングトランジスタＭ21はエミッタ端子が１個で
ある点で、図３ＡのスイッチングトランジスタＭ20と異
なる。図３Ｂ１のスイッチングトランジスタＭ21では、
コレクタ端子５５を入力端子とし、エミッタ端子５４を
出力端子端子として働かせることもでき、この場合結果
において何ら変わりがない。外部データ書き込み回路が
用いられ、ＲＯＭの製造時にデータ書き込みが行われ
る。

【００５３】２以上のビットの特定形式のデータを一時
に記憶するように設計されたＲＯＭセルに関しては、本
発明に第２実施例について説明した如く、データは図３
Ｂ１の電磁気又は磁気素子３６に、ＲＯＭセルの製造時
に記憶される。製造時のデータ書き込みサイクル期間中
に、外部データ書き込み回路が第２実施例の列書き込み
読み出し消去感知回路４６の代わりに用いられる。図３
Ｂ１のＲＯＭセルからデータを読み出すのは、第２実施
例におけるのと同様である。即ち図３Ｂ１の読み出し感
知回路４６は電圧測定回路を具備しており、この電圧測
定回路がデータ読み出し回路ループの電圧Ｖx を測定す
る。ここで、Ｖx ＝Ｖin＋ＶCE(sat) であり、Ｖin＝Ｖ
in(sat) ＋Ｖ(data)である。従って、Ｖx ＝Ｖin(sat)
＋Ｖ(data)＋ＶCE(sat) となる。そしてＶx は、データ
読み出し回路ループを定める２つの点、図３Ｂ１の点２
００と点２２０との間の電圧である。

【００５４】本発明の第２実施例において既に説明した
如く、データ読み出し電圧Ｖx を特定の形式のデータの
１ビットを表す所定の電圧で割ることによって、ＲＯＭ
セルに記憶されている特定の形式のデータのビットの総
数が得られる。ＭＯＳトランジスタを用いる第３の実施
例において、図３Ｂ２のＲＯＭセルが一時に１ビットの
データ又は２以上のビットのデータを記憶するように設
計されている場合、データ読み出し感知回路７４は点４
００(x) と点６００(y) との間の電圧Ｖz を測定する。
ここで、Ｖz ＝ＶT ＋Ｖ(data)で与えられるが、ＶT は
トランジスタＭ21の電圧降下、Ｖ(data)はデータ読み出
し素子３４の端子間電圧である。ＶT はトランジスタを
スイッチオンするためにゲートに加えられるゲート電圧
で、予め知られた値である。そこでＶz を測定すること
によって、データ読み出し素子３４の端子間電圧Ｖ(dat
a)、即ちデータ読み出し回路ループの電圧が決定され
る。

【００５５】図３Ｂ２のデータ読み出し感知回路７４に
よって電圧Ｖ(data)が決定されると、この電圧Ｖ(data)
を特定の形式の２値データの１ビットを表す電圧で割る
ことによって、ＲＯＭセルに記憶されている特定に形式
の２値ビットの総数を決定される。１個のビットのコピ
ーがデータバスを介してマイクロプロセッサのような他
の回路に送られ、所定に機能のために用いられる。

【００５６】本発明の第２実施例において説明した如
く、２以上のビットの特定形式のデータを記憶するよう
に設計されたとき、図６の書き込み読み出し消去感知回
路４６がデータを書き込み、読み出し又は消去のために
メモリーセルに容易に且つ迅速にアクセスできるように
データを組織することが必要となる。図８は２５６×８
の単一トランジスタ型スタティック書き込み読み出し消
去メモリーセルアレーである。一般に１語長のデータを
メモリーセルアレーに記憶するためには、メモリーセル
アレーに記憶されるべきデータの１語を表す（図８では
８ビット）２値ビットの正確な数（これが標準語長を与
える。）を特定しなければならない。標準語長がｎビッ
トであるとき、２のｎ乗の数の唯一無二の別々のアドレ
ス（アドレススペース）が特定され、そして（１から２
のｎ乗まで）各アドレススペースは唯一無二の語を記憶
するようにされており、且つ唯一無二のアドレススペー
ス内の各メモリーセルが所定時に記憶できる特定形式の
データの最大数の２値ビットに依存する予め定められた
最大数の語までの範囲で、１及び２以上の語を各唯一無
二のアドレススペースが記憶できるようにされている。

【００５７】例えば、図８に示すように、ｎが８であれ
ば、標準語長は各語８ビットであり、２のｎ乗は２５６
となり、メモリーセルアレーのアドレススペースの総容
量は２５６の唯一無二の別々のアドレスとなる。各アド
レススペースには唯一無二の８ビット語が記憶されるよ
うに割り当てられ、且つ特定の唯一無二のアドレススペ
ースを含む各メモリーセルは「１」即ち「高」又は
「０」即ち「低」ビットのいずれかであってこれらの組
合せではない単一形式の２値ビットを一時に記憶するよ
うに割り当てられる。アドレススペース内の各メモリー
セルが５０００ビットデータを記憶するように設計され
ているならば、メモリーセルアレー内の２５６の各アド
レススペースは一時に最大で５０００語を記憶すること
ができる。この場合の１語は８ビットの標準語長を有す
るものである。

【００５８】図８において、アドレススペースＷ1 は、
００００００００で表されるビット配列で、それぞれが
８ビットの語を５０００も記憶することができる。アド
レススペースＷ2 は、０００００００１で表されるビッ
ト配列で、それぞれが８ビットの語を５０００も記憶す
ることができる。アドレススペースＷ3 は、０００００
０１０で表されるビット配列で、それぞれが８ビットの
語を５０００も記憶することができる。アドレススペー
スＷ4 は、００００００１１で表されるビット配列で、
それぞれが８ビットの語を５０００も記憶することがで
きる。このようにして、アドレススペースＷ256 は、１
１１１１１１１で表されるビット配列で、それぞれが８
ビットの語を５０００も記憶することができる。ここで
はアドレススペースＷ4 からアドレススペースＷ256 の
間のアドレススペースについての記述を省略したが、上
述の説明からこれらのアドレススペースのビット配列は
容易に理解できるであろう。因みに、アドレススペース
Ｗ254 が記憶する語のビット配列は１１１１１１０１、
アドレススペースＷ253 のそれは１１１１１１０であ
る。

【００５９】図９は、１ビット又は２以上のビットのデ
ータを記憶できる２５６行×８列のメモリーセルからな
る一個のメモリーセルアレーを示す。図９には、機械語
コードの２つの短いプログラム、プログラム１とプログ
ラム２が示されている。各プログラムは８つの命令を有
し、各命令は標準語長の８ビットからなる。アドレスス
ペース０の８個のメモリーセルは、語００００００００
を記憶するように設計されている。アドレススペース１
の８個のメモリーセルは、語０００００００１を記憶す
るように設計されている。アドレススペース２の８個の
メモリーセルは、語００００００１０を記憶するように
設計されている。アドレススペース３の８個のメモリー
セルは、語００００００１１を記憶するように設計され
ている。このようにして、アドレススペース７の８個の
メモリーセルは、語０００００１１１を記憶するように
設計されている。アドレススペース８からアドレススペ
ース２５５までのアドレススペースは使われないでいる
か、他のデータが割り当てられる。更に、プログラム１
とプログラム２は以下に説明する如く、メモリーセルア
レーに記憶される。

【００６０】アドレススペース０はプログラム１の命令
Ａとプログラム２の命令Ｎを記憶し、アドレススペース
１はプログラム１の命令Ｂとプログラム２の命令Ｋを記
憶し、アドレススペース２はプログラム１の命令Ｃとプ
ログラム２の命令Ｉを記憶し、アドレススペース３はプ
ログラム１の命令Ｄとプログラム２の命令Ｌを記憶し、
アドレススペース４はプログラム１の命令Ｅとプログラ
ム２の命令Ｏを記憶し、アドレススペース５はプログラ
ム１の命令Ｆとプログラム２の命令Ｍを記憶し、アドレ
ススペース６はプログラム１の命令Ｇとプログラム２の
命令Ｐを記憶し、そしてアドレススペース７はプログラ
ム１の命令Ｈとプログラム２の命令Ｊを記憶する。

【００６１】図８のようなメモリーセルアレーに記憶さ
れた１語のデータを読み出すのは、本発明の第２実施例
に関して既に述べた如く、選択されたアドレススペース
の各メモリーセルに記憶されているビットの総数を読み
出し、そのアドレススペースの各メモリーセルから読み
出されたビットのコピーを取り、図６の列書き込み読み
出し消去感知回路４６を用いて、このコピーをメモリー
セルが構成要素の１つとなっているデジタルシステムの
データバスに乗せ、上記１語のデータを必要とするマイ
クロプロセッサの如きデジタルシステムの他の構成要素
に送られることによって行われる。

【００６２】もし、図９の個々のメモリーセルが各メモ
リーセル毎に１ビットのデータのみを記憶するように設
計されているならば、アドレススペース０とアドレスス
ペース７の間のアドレススペースはプログラム１とプロ
グラム２のいずれか１つだけのプログラムに対応する記
憶容量を有するに過ぎない。しかしながら、これらのメ
モリーセル、即ちアドレススペース０からアドレススペ
ース７までのメモリーセルは、特定の形式の２以上のビ
ットのデータを一時に記憶できるものであるから、各メ
モリーセルが同時に記憶することができる最大数の２値
ビットに基づいて、プログラム１とプログラム２の２つ
とも得られたアドレススペースに、より多くのデータの
ための余地を充分に保持して容易に記憶することができ
る。

【００６３】本発明を３つの実施例によって詳細に説明
した。これらの実施例は多少の変更が可能である。例え
ば、トランジスタＭ20の代わりに、図５に示した第１実
施例におけるものとは異なる入出力電圧特性を有するス
イッチングトランジスタを用いてもよい。図３Ａと図６
のデータ読み出し素子３４は、一定の方向の磁界又は電
磁界を横切って設置され、電流を流されたときに、その
磁界又は電磁界に比例して端子間の電圧又は抵抗が変化
するものであれば、他の素子でもよい。図３Ａのデータ
読み出し素子３４は、インジウムアンチモン半導体か、
鉄ニッケル合金の素子か、又は結合型磁気ストリップ素
子でもよい。或るデータ読み出し素子３４は、図３Ａ、
図３Ｂ1 、図３Ｂ2 及び図６のメモリーセルの読み出し
回路ループを形成するために、この素子３４に接続され
る端子は２を超える数の端子が必要である。データ読み
出し素子３４の付加的端子を書き込み読み出し消去感知
回路４６に接続する付加的信号線手段は、図３Ａ、図３
Ｂ1 、図３Ｂ2 及び図６のメモリーセルの左に追加され
なければならない。

【００６４】本発明の第２実施例において、各メモリー
セルが記憶できる２値ビットの数は、設計に依存し、且
つ、図６のデータ読み出し素子３４の寸法と感度、設計
に適合した書き込み、読み出し並びに消去信号の大き
さ、回路コンポーネントが適合できる電圧、電流並びに
抵抗の範囲、データ記憶用磁気又は電磁気素子３６の特
性、及び列書き込み読み出し消去回路４６が有する感度
又は電圧のような要素によって制限される。しかしなが
ら、当業者には容易に理解される如く、本発明は図１Ａ
と図１Ｂに示すＥＰＲＯＭのスタティック書き込み読み
出しメモリーセルと、図２Ａと図２Ｂに示すＮＭＯＳと
ＰＭＯＳのスタティックＲＡＭメモリーセルの変形を提
供する。ここで、１個のメモリーセルは１個のトランジ
スタでなく少なくとも６個のトランジスタが用いられ
る。この発明では、チップ領域が節約できる。

【００６５】

【発明の効果】本発明のデータ記憶素子は磁性材料で作
られているから、信号を運ぶ金属線をチップにエッチン
グする容易さと同様に、各メモリーセルに容易に組み込
むことができる。現在の１６メガビット、６４メガビッ
ト、及び２５６メガビットのＤＲＡＭメモリーチップに
比べたとき、本発明は第１実施例や第２実施例の良好な
変形を様々な方法で上記ＤＲＡＭメモリーチップに提供
する。

【００６６】第１に、これはＤＲＡＭが名前の通りダイ
ナミックであるように永久にスタティックな書き込み読
み出し消去メモリーである。本発明は、第１実施例にお
いては、全てのデジタルシステム用のＳＲＡＭ、ＲＡ
Ｍ、ＲＯＭ及びＥＰＲＯＭとして働くことができ、この
デジタルシステムのメインメモリーに記憶されたデータ
はデジタルシステムの電源がオフにされるときに、磁気
ディスクや磁気テープのような周辺記憶システムにダウ
ンロードされる必要がない。

【００６７】第２に、第２実施例においては、本発明は
上記の特徴に加えて、現在のＤＲＡＭメモリーに比較す
るとメモリーセル毎のデータ記憶容量が かに大きいと
いう特徴を有する。１６メガセルＤＲＡＭチップは、正
確に１６，７７７，２１６個のメモリーセルを有し、チ
ップ毎に正確に１６，７７７，２１６ビットのデータ即
ち２，０９７，１５２バイトのデータを記憶する。これ
に対して、本発明の第２実施例における１６メガセルメ
モリーチップは正確に１６，７７７，２１６個のメモリ
ーセルを有するが、前述した特定形式の最大５０００ビ
ットのデータを各メモリーセルが記憶するときには１
６，７７７，２１６×５０００ビット、即ち８．３８８
６０８×１０10ビット、従って１．０４８５７６×１０
10バイト即ち１０．４８５７６ギガバイトのデータを記
憶する。ここに、５０００という数は一例であって、メ
モリーセルの設計パラメータによって決まるものであ
る。

【００６８】第３に、第１、第２及び第３実施例におい
て、本発明はメモリーカートリッジ又はメモリーカード
の形で実施することができる。即ち、本発明は、（ａ）
第１及び第２実施例において、空のメモリーカートリッ
ジ又は空のメモリーカードとして実施される。そしてこ
れらの消去可能なメモリーカートリッジ又はメモリーカ
ードはデジタルシステムが磁気ディスクや磁気テープの
駆動に現在では消費されている電気エネルギーを保存す
る必要があるような状況の下で、データを記録するのに
用いられる。

【００６９】又、本発明は、（ｂ）その第２実施例にお
いて、ビデオ・オーディオプレーヤー用の記録済メモリ
ーカートリッジ又はメモリーカードとして実現すること
ができる。この記録済メモリーカートリッジ又はメモリ
ーカード用のビデオ・オーディオプレーヤーは、モータ
のような可動部を有しないものである。更に、この場合
も磁気ディスクや磁気テープやレーザーディスクの駆動
に現在では消費されている電気エネルギーを保存するこ
とができる。

【００７０】更に、本発明は、（ｃ）その第３実施例に
おいて、様々なデジタルシステムに利用されるＲＯＭカ
ートリッジ又はＲＯＭメモリーカードとして実施でき
る。ここでは、これらのＲＯＭカートリッジ又はＲＯＭ
メモリーカードは、予め準備されたソフトウエアが記録
されている。これは、非常に大きな記憶スペースが必要
な長大なソフトウエアプログラムが繰り返し利用され、
且つデジタルシステムの主永久記憶装置に取り入れられ
るような場合に便利である。これは、現在のスタティッ
クＲＡＭ（ＳＲＡＭ）、ＲＯＭ或いはＤＲＡＭと違っ
て、本発明が膨大なデータ記憶容量を有するから実現で
きるのである。

【００７１】第４に、本発明は第２実施例と第３実施例
において、光ディスク駆動装置は勿論、ディスク駆動装
置や磁気テープの如き周辺データ記憶装置と、トランジ
スタ６個からなるスタティックＲＡＭの両方と比較した
場合、エネルギー消費が少ないものである。例えば、前
述した如く１個のセルが５０００ビットのデータを記憶
するように設計されている場合、本発明の１６メガセル
ＩＣチップは１０．４８５７６バイトを記憶することが
でき、これは最新のダブルサイドＣＤ−ＲＯＭが記憶す
るものと略等しい。本発明は、データの記憶とデータへ
のアクセスにモータ機構を駆動するので大きなエネルギ
ーを必要とする現在の記憶駆動装置でなく、オンボード
主記憶装置であるという利点を有する。

【００７２】第５に、本発明は現行のトランジスタ６個
からなるＳＲＡＭに比べると、書き込みと読み出しサイ
クル時間が短いという特長を有する。これは、本発明に
おける個々のメモリーセルがトランジスタ６個からなる
ＳＲＡＭのメモリーセルよりも小さく、従って書き込み
又は読み出されるビット毎のデータ信号の伝達時間を小
さくできるからである。

【００７３】第６に、現行のトランジスタ６個からなる
ＳＲＡＭはそのフリップフロップ型メモリーセルにデー
タを保持するためには一定の直流電力供給が必要である
が、本発明ではそのような必要がないので、エネルギー
の節約となる。本発明においては、データは電磁エネル
ギーとして記憶されるから、電源をオフにした場合でも
データは保持される。本発明をいくつもの実施例を示し
て詳細に説明したが、本発明は勿論これらの実施例に限
定されるものではない。

【図面の簡単な説明】

図１Ａは、消去可能なスタティック書き込み読み出しメ
モリーＥＰＲＯＭに用いられる従来のメモリーセルの構
成を示す。図１Ｂは、図１Ａの従来のメモリーセルの概
略の回路図である。図２Ａは、ＮＭＯＳ技術を基礎にし
た従来のスタティック書き込み読み出しメモリーセルを
示す。図２Ｂは、ＣＭＯＳ技術を基礎にした従来のスタ
ティック書き込み読み出しメモリーセルを示す。図３Ａ
は、本発明の第１、第２実施例として記述する単一トラ
ンジスタ型スタティック書き込み読み出し消去メモリー
を示す。図３Ｂ１は、本発明の第３実施例においてＢＪ
Ｔ技術に基づいた単一トランジスタ型読み出し専用メモ
リーである。図３Ｂ２は、本発明の第３実施例において
ＭＯＳ技術に基づいた単一トランジスタ型読み出し専用
メモリーである。図４Ａはデータ読み出し素子３４がイ
ンジウムアンチモン半導体であって、図示の方向の電磁
界３８が存在している場合に電流４２がその端子を通っ
て図示の方向に流れたときに発生する端子間電圧の変化
を示したものである。図４Ｂはデータ読み出し素子３４
が鉄ニッケル合金であって、図示の方向の電磁界３８が
存在している場合に電流４２がその端子を通って図示の
方向に流れたときに発生する端子間抵抗の変化を示した
ものである。図５は本発明の第１の実施例においてデー
タ読み出しサイクル期間にアクティブモードで動作して
いるトランジスタＭ20の電圧変移特性を示す。図６は２
以上のビットのデータを一時に記憶するように設計され
た単一トランジスタ型スタティック書き込み読み出し消
去メモリーセルの回路図である。図７は書き込みサイク
ル、読み出しサイクル及び消去サイクルの各期間中に、
トランジスタＭ20の特定のエミッタが「高」即ち、接続
され或いはオン状態になっており、その他のエミッタが
「低」即ち、接続が解かれ或いは開状態になっているか
を示す図である。図８はＩＣ半導体メモリーチップ上に
製造することができる本発明の２５６×８メモリーセル
アレーを示す。図９は本発明の第２実施例における２５
６×８メモリーセルアレー、及びプログラム１とプログ
ラム２を示す。図１０は書き込みサイクル、読み出しサ
イクル及び消去サイクルの各期間中に、「高」即ち、接
続され或いはオン状態になっているエミッタはどれか、
且つ、「低」即ち、接続が解かれ或いは開状態になって
いるエミッタはどれかを示す真理値表である。図１１は
金属酸化物半導体技術に基づいた本発明の第３実施例、
即ち読み出し専用メモリーフォーマットのメモリーセル
アレーを示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 下記の構成要素からなり、消去されるま
   ではデータを記憶している改良されたスタティック書き
   込み読み出し半導体メモリーセル。 （ａ） 電磁気または磁気の形で２値データを記憶する
   電磁気又は磁気素子。 （ｂ） 電磁気または磁気素子に所定の大きさのデータ
   書き込み電圧を与えるデータ書き込みビット線。このデ
   ータ書き込みビット線にデータ書き込み電圧が与えられ
   ると、所定の大きさのデータ書き込み電流がデータ書き
   込みビット線を介して電磁気または磁気素子を通過して
   流れ、これによって電磁気又は磁気素子は「１」を表す
   ２値データ又は「０」を表す２値データのいずれかの特
   定形式の２値データのビットの相当する電磁界又は磁界
   を発生する。 （ｃ） データ読み出し電流が与えられるデータ読み出
   しビット線。 （ｄ） 適切な物質からなり、データ読み出しビット線
   に接続された２つの端子を有するデータ読み出し素子。
   このデータ読み出し素子は、データ書き込み電流のよっ
   て電磁気又は磁気素子に発生している所定の強さの電磁
   気又は磁気の中に特定の方向にして配置されて、データ
   読み出し電流が流されたときに、その端子間電圧が変化
   するという特性を有する。
2. 【請求項２】 請求項１に記載した構成要素に加えて、
   電磁気又は磁気素子に所定の大きさのデータ消去電圧を
   与えるデータ消去ビット線を具備する改良されたスタテ
   ィック書き込み読み出し半導体メモリーセル。このデー
   タ消去電圧がデータ消去ビット線に与えられると、所定
   の大きさのデータ消去電流が、データ書き込み電流が流
   れた方向とは逆方向にデータ消去ビット線を介して電磁
   気または磁気素子を通過して流れ、これによって、電磁
   気又は磁気素子にデータ書き込み電流によって発生して
   いた電磁界又は磁界を消磁する。
3. 【請求項３】 下記の段階からなり、メモリーセルアレ
   ーにデータを記憶させる方法。 （ａ） メモリーセルアレーに記憶される１語のデータ
   の標準語長を、この１語のデータが含むことができる最
   大値の２値ビットを特定することによって決定する段
   階。 （ｂ） 上記標準語長のデータ語を含む最大値の２値ビ
   ットが配置されることができる各々可能な唯一無二の標
   準語長のデータの形成がなされ、上記唯一無二の標準語
   長のデータがメモリーセルアレー内の対応する唯一無二
   の標準語長のアドレススペースに分配されるように、メ
   モリーセルアレー内にアドレススペースを配置する段
   階。 （ｃ） メモリーセルアレー内の対応する唯一無二の標
   準語長のアドレススペースに、唯一無二の標準語長のデ
   ータをそれぞれ記憶させる段階。