JPH1069764A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】 【課題】 パイプラインアーキテクチャを採用した場合
における誤動作による先行読出データの破壊等の不具合
を防止する。 【解決手段】 多数のメモリセルから成るメモリセルア
レイ、メモリセルを選択するための選択信号を生成する
リードアドレスポインタ、リードブロック選択回路、お
よびラッチ回路などを備えたシリアルアクセスメモリに
おいて、メモリセルアレイおよびリードブロック選択回
路とリードアドレスポインタとの間にアドレスポインタ
制御回路を設ける。これにより、メモリセルアレイやリ
ードブロック選択回路に供給される選択信号ＲＷＬ０c
〜 ＲＷＬ(ｍ−１)、ＲＢＳ０c〜 ＲＢＳ(ｎ−１)cをラ
ッチ信号ＬＴがＨｉｇｈの間はＬｏｗとし、ラッチ信号
ＬＴが立ち下がった後に、すなわち先行読み出しデータ
のラッチの完了後に、次の読み出し対象のメモリセルに
対応する選択信号をアクティブ（Ｈｉｇｈ）とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＩＦＯメモリ
（先入れ先出しメモリ）などのシリアルアクセスメモリ
に関する。

【０００２】

【従来の技術】シリアルアクセスメモリは、通常、多数
のメモリセルをアレイ状に配置して成るメモリセルアレ
イと、データの読み出しまたは書き込みの対象となるメ
モリセルを選択するための選択信号を生成する選択信号
生成回路（ワード線選択カウンタやビット線選択カウン
タ、または、アドレスポインタやブロック選択回路な
ど）と、選択信号によって選択されたメモリセルから出
力される信号を増幅するセンスアンプとを備えた構成と
なっており、外部から供給されるクロックの各サイクル
毎に、選択されたメモリセルに対するデータの読み出し
や書き込みが順次行われる。

【０００３】このようなシリアルアクセスメモリにおい
てデータを効率よく読み出すために、例えば特開昭６３
−１６００９４号公報に開示されたシリアル・アクセス・
メモリでは、メモリセルアレイの各列の両端側にそれぞ
れデータ転送ゲートを介してセンスアンプを接続し、こ
の二系列のセンスアンプを交互に使用して連続シリアル
アクセス動作を行わせるようにしている。また、特開平
２−２０８８９５号公報に開示された２ポートランダム
アクセスメモリでは、ＲＡＭのアクセスを、前記選択信
号に相当する信号を出力する多重化器と、メモリアレー
と、感知ラッチまたはＩ／Ｏラッチとの三つの部分の動
作によって実現するというパイプラインアーキテクチャ
を採用している。シリアルアクセスメモリにおいても、
これと同様のパイプラインアーキテクチャを採用するこ
とによりデータ読み出しを効率化することができる。

【０００４】

【発明が解決しようとする課題】しかし、特開昭６３−
１６００９４号公報に開示されたシリアル・アクセス・メ
モリでは、メモリセルアレイの両側にセンスアンプ等を
必要とするため、メモリチップの面積が増大し、コスト
の上昇を招く。また、特開平２−２０８８９５号公報に
記載されているようなパイプラインアーキテクチャを採
用した場合には、クロック入力の変化と同時に先行して
読み出したデータをラッチし、並行して、次に読み出す
べきデータのメモリセルの選択を開始する構成としたと
きに、先行して読み出したデータがラッチの完了までに
次に読み出すべきデータに変化してしまうことがある。
すなわち、先行読み出しのデータが破壊されてしまうこ
とがある。また、パイプラインアーキテクチャを採用し
て先行読み出しを行った場合には、シリアルアクセスメ
モリにリセット信号が入力された後におけるデータの読
み出しが遅れるという問題もある。

【０００５】そこで本発明では、パイプラインアーキテ
クチャの採用によりチップ面積の増大を抑えつつデータ
の読み出しを効率化したシリアルアクセスメモリであっ
て、パイプラインアーキテクチャにおける誤動作による
先行読み出しデータの破壊を防止し、またリセット後の
データ読み出しの遅れを防止したシリアルアクセスメモ
リを提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に成された本発明に係るシリアルアクセスメモリは、複
数のメモリセルに記憶されている各データを、外部から
入力される読み出し用クロックの各サイクル毎に順次読
み出すシリアルアクセスメモリであって、読み出すべき
データを記憶しているメモリセルを選択して該メモリセ
ルに該データを出力させるための選択信号を前記クロッ
クから生成する選択信号生成手段と、前記選択信号によ
って選択されたメモリセルから出力されるデータを、該
データが読み出されるサイクルの次のサイクルでラッチ
するラッチ手段と、前記クロックの各サイクルにおい
て、前記ラッチ手段への前記データの取り込みが終了し
てラッチ動作が完了した後に、該サイクルで読み出しを
開始すべきデータを記憶しているメモリセルを選択する
ための前記選択信号を前記選択信号生成手段に出力させ
る選択信号制御手段と、を備えた構成としている。

【０００７】また、本発明に係る好ましいシリアルアク
セスメモリは、リセット信号の入力によって読み出し動
作がリセットされる上記シリアルアクセスメモリにおい
て、前記リセット信号の入力後に最初に読み出すべきデ
ータが記憶されているメモリセルである先頭セルが双安
定回路によって実現され、前記クロックの各サイクルの
うち前記リセット信号の入力後の最初のサイクルでは、
前記先頭セルに記憶されているデータを選択し、該最初
のサイクル以外のサイクルでは、前記ラッチ手段に保持
されているデータを選択し、選択したデータを読み出し
データとして出力する選択手段を備える、ことを特徴と
している。

【０００８】

【発明の実施の形態】

＜実施形態の全体構成＞図１は、本発明の一実施形態で
あるシリアルアクセスメモリの全体構成を示すブロック
図である。このシリアルアクセスメモリは、多数のメモ
リセルをアレイ状に配置して成るメモリセルアレイ１０
と、データを書き込むために使用されるライトアドレス
ポインタ１２、書込回路１４およびライトブロック選択
回路１６と、データを読み出すために使用されるリード
アドレスポインタ１８、アドレスポインタ制御回路２
０、リードブロック選択回路２２、センス回路２４、ラ
ッチ回路２６、セレクタ２８、出力バッファ３０、プリ
チャージ回路３２およびラッチ信号発生回路３４を備え
ている。そして、このシリアルアクセスメモリでは、書
き込み時には、外部から書き込むべきデータＤＩ、書込
用クロックＷＣＫおよび書込制御信号ＷＥＢが入力さ
れ、読み出し時には、外部から読出用クロックＲＣＫお
よび読出制御信号ＲＥＢが入力されて、読み出されたデ
ータＤＯが外部へ出力される。また、書き込み動作をリ
セットするために書込用リセット信号ＲＳＴＷＢを、読
み出し動作をリセットするために読出用リセット信号Ｒ
ＳＴＲＢを、それぞれ入力することができる。

【０００９】上記構成のシリアルアクセスメモリにおけ
るメモリセルアレイ１０は、ｍ×ｎ個のメモリセルと、
ｍ本のワード線およびこれに交差するｎ本のビット線と
から成り、ワード線とビット線の交点にメモリセルが接
続された構成となっている。このメモリセルアレイ１０
は、図１に示されているように、列方向にｎ個のブロッ
クに分割され、それぞれのブロックに対しＭＢ０、ＭＢ
１、…、ＭＢ(ｎ−１)という符号が付されている。ただ
し、リセット後の読み出しまたは書き込みにおいて最初
に選択されるメモリセルすなわちメモリセルアレイにお
ける０番地に相当する位置のメモリセル（以下「先頭セ
ル」という）ＭＢ００は、第１のブロックＭＢ０から切
り離されており、読み出し対象のメモリセルを選択する
ための読出用ワード線選択信号ＲＷＬ０cは先頭セルＭ
Ｂ００には供給されない構成となっている。また先頭セ
ルＭＢ００の内部構成は、双安定回路の一種である図２
に示すラッチ回路によって実現されている。したがっ
て、先頭セルＭＢ００のデータは常時読み出しが可能で
あって、先頭セルＭＢ００にデータが書き込まれると、
書き込まれたデータがその直後より先頭セルＭＢ００か
ら出力される。

【００１０】ライトアドレスポインタ１２は、書き込み
時に書込用クロックＷＣＫの供給を受けて、ｍ本のワー
ド線に供給される書込用ワード線選択信号ＷＷＬ０ 〜
ＷＷＬ(ｍ−１)のうちのいずれか一つをアクティブとす
ることによりいずれか一つのワード線を選択し、選択す
るワード線を書込用クロックＷＣＫに応じて順次切り換
える。またライトアドレスポインタ１２は、書込用クロ
ックＷＣＫに基づいて書込用ブロック選択信号ＷＢＳを
生成してライトブロック選択回路１６に供給する。書込
回路１４は、外部から書込データＤＩを入力して書込信
号を生成し、これをライトブロック選択回路１６に供給
する。ライトブロック選択回路１６は、書込用ブロック
選択信号ＷＢＳに基づいて、ｎ本のビット線のうちのい
ずれか一つを選択し、選択したビット線に書込信号を出
力する。すなわち、各ビット線の電位を示す信号ＷＢＬ
０ 〜 ＷＢＬ(ｎ−１)のうち選択したビット線に対応す
る信号が書込信号となる。ここで選択されるビット線
は、書込用クロックＷＣＫに応じて順次切り換えられ
る。このような構成により、書き込み時には、書込用ク
ロックの各サイクル毎に、メモリセルアレイを構成する
メモリセルが一つずつ順に選択され、選択されたメモリ
セルにデータが書き込まれる。

【００１１】リードアドレスポインタ１８は、読み出し
時に読出用クロックＲＣＫの供給を受けて、ｍ本のワー
ド線に供給される読出用ワード線選択信号ＲＷＬ０ 〜
ＲＷＬ(ｍ−１)のうちのいずれか一つをアクティブとす
ることによりいずれか一つのワード線を選択し、選択す
るワード線を読出用クロックＲＣＫに応じて順次切り換
える。またリードアドレスポインタ１８は、読出用クロ
ックＲＣＫに基づいて読出用ブロック選択信号ＲＢＳを
生成する。

【００１２】メモリセルアレイ１０は、アドレスポイン
タ制御回路２０（詳細は後述）を介して、読出用ワード
線選択信号ＲＷＬ０c 〜 ＲＷＬ(ｍ−１)cの供給を受け
る。これにより、メモリセルアレイ１０を構成する各メ
モリセルのうち読出用ワード線選択信号がアクティブと
なるワード線に接続されたｎ個のメモリセルが選択され
てデータ読み出しの状態となる。

【００１３】リードブロック選択回路２２は、リードア
ドレスポインタ１８から読出用ブロック選択信号ＲＢＳ
の供給を受け、これに基づき、ｎ本のビット線のうちの
いずれか一つのビット線を選択する。これにより、ｎ本
のビット線のそれぞれの電位を示す信号ＲＢＬ０ 〜 Ｒ
ＢＬ(ｎ−１)うちのいずれか一つが選択されたことにな
る。リードブロック選択回路２２は、例えば図３に示す
ように、ｎ個のＭＯＳトランジスタのドレインとソース
のいずれか一方にｎ本のビット線をそれぞれ接続し、他
方を共通に接続してデータ線Ｌdaとした構成により実現
することができる。この場合、ｎ個のＭＯＳトランジス
タのゲートには、上記読出用ブロック選択信号ＲＢＳを
構成するブロック選択信号ＲＢＳ０ 〜 ＲＢＳ(ｎ−１)
がそれぞれ供給される。このとき、リードアドレスポイ
ンタ１８においてｎ個のブロック選択信号ＲＢＳ０ 〜
ＲＢＳ(ｎ−１)のいずれか一つがアクティブにされるこ
とにより一つのビット線が選択され、選択されるビット
線が読出用クロックＲＣＫの各サイクル毎に順次切り換
えられる（以下、読出用クロックＲＣＫまたはこのクロ
ックを整形して得られる内部クロックＩＲＣＫの各サイ
クルを「読出サイクル」という）。

【００１４】データ線Ｌdaは、各読出サイクルにおい
て、データを読み出すべきメモリセルが選択されて読み
出し状態となる前に、プリチャージ回路３２によりプリ
チャージされる。そして、上記のようなリードブロック
選択回路２２により、選択されたビット線のみがデータ
線Ｌdaに接続され、他のビット線はデータ線Ｌdaとは電
気的に切り離された状態となる。したがって、データ線
Ｌdaの電位は、リードアドレスポインタ１８によって選
択されたワード線に接続されたｎ個のメモリセルのう
ち、リードブロック選択回路２２で選択されたビット線
に接続されたメモリセルに記憶されているデータに応じ
て決まる。すなわち、読出用ワード線選択信号および読
出用ブロック選択信号によって一つのメモリセルが選択
され、データ線Ｌdaの電位は、選択されたメモリセルに
記憶されているデータに応じて、プリチャージのレベル
が維持されるか、または、プリチャージされた電荷が放
電されて「Ｌｏｗ」レベルとなる。このようにしてデー
タ線Ｌdaに現れる電位は、読出信号ＤＬとしてセンス回
路に入力される。

【００１５】センス回路２４は、上記の読出信号ＤＬを
増幅して増幅信号ＳＡとして出力する。なお、このセン
ス回路２４の動作は、リードアドレスポインタ１８で生
成されるセンスイネーブル信号ＳＥによって制御され
る。

【００１６】ラッチ回路２６は、センス回路２４から出
力される増幅信号ＳＡをラッチ信号発生回路３４から供
給されるラッチ信号ＬＴに基づいてラッチする。ラッチ
された信号はＩＱとしてラッチ回路２６から出力され
る。本実施形態では、このラッチ回路２６として、図４
に示すような構成のマスタスレーブ型のＤフリップフロ
ップを使用する。ここでラッチ信号ＬＴは、リードアド
レスポインタ１８において読出用クロックＲＣＫを整形
して得られる内部クロックＩＲＣＫを用いて作成され
る。例えば、内部クロックＩＲＣＫの立ち上がり時点で
発生するワンショットパルスとして単安定マルチバイブ
レータにより作成することができる。

【００１７】セレクタ２８は、ラッチ回路２６から出力
される信号ＩＱと、先頭セルＭＢ００から出力される信
号ＲＢＬ００とを入力し、リードアドレスポインタ１８
において読出用リセット信号ＲＳＴＲＢから生成される
内部リセット信号ＩＲＳＴＲに基づいて、二つの入力信
号ＩＱとＲＢＬ００のいずれかを選択し、選択した信号
をＩＤＯとして出力する。ここで内部リセット信号ＩＲ
ＳＴＲは、読出用リセット信号ＲＳＴＲＢにより読出動
作がリセットされた後の最初の読出サイクルの間だけア
クティブ（Ｈｉｇｈ）とされる（図６参照）。したがっ
て、リセット後の最初の読出サイクルにおいてのみ先頭
セルＭＢ００から出力される信号ＲＢＬ００が選択さ
れ、他の読出サイクルではラッチ回路２６から出力され
る信号ＩＱが選択される。このようなセレクタ２８は、
例えば図５に示すようにアナログスイッチとインバータ
を用いて構成することができる。

【００１８】出力バッファ３０は、読出制御信号ＲＥＢ
がアクティブである限り、セレクタ２８から出力される
信号ＩＤＯを読出データを示す信号ＤＯとして外部へ出
力する。

【００１９】＜本実施形態の動作＞図６は、上記構成の
本実施形態のシリアルアクセスメモリの読み出し動作を
示すタイミング図である。このタイミング図は、読出用
クロック（内部クロック）ＩＲＣＫの８０サイクル目に
おいてリセット信号ＲＳＴＲＢが入力され（リセット信
号ＲＳＴＲＢがアクティブ（Ｌｏｗ）となり）、その
後、０サイクル目から読み出しが行われていることを示
している。

【００２０】本実施形態では先行読み出しが行われる。
すなわち、メモリセルアレイ１０を構成するメモリセル
の位置を読み出される順に０番地、１番地、２番地、…
…とすると、例えば図６に示すように７８サイクル目で
は、リードアドレスポインタ１８から出力される読出用
ワード選択信号および読出用ブロック選択信号により７
９番地のメモリセルが選択され、データ線Ｌdaには７９
番地のメモリセルに記憶されているデータに応じた読出
信号ＤＬが現れる。リードアドレスポインタ１８から出
力されるセンスイネーブル信号ＳＥは、読出用クロック
ＩＲＣＫの立ち下がりでアクティブ（Ｈｉｇｈ）とな
る。したがって、センス回路２４は、読出用クロックＩ
ＲＣＫの立ち下がりで動作を開始し、データ線Ｌdaの読
出信号ＤＬを増幅した信号ＳＡを出力する。この増幅信
号ＳＡは、読出用クロックＩＲＣＫの７９サイクル目の
立ち上がりで発生するワンショットパルスであるラッチ
信号ＬＴでラッチ回路２６によりラッチされる。すなわ
ち、ラッチ信号ＬＴの立ち上がり時点の増幅信号ＳＡの
値が７９番地のデータとしてラッチ回路２６に取り込ま
れて保持され、保持されたデータは信号ＩＱとしてラッ
チ回路２６から出力される（図４参照）。このようなラ
ッチ動作はラッチ信号ＬＴの立ち下がり時点では完了し
ており、リードアドレスポインタ１８は、ラッチ信号Ｌ
Ｔの立ち下がりでセンスイネーブル信号ＳＥを「Ｌｏ
ｗ」とする。これによりセンス回路２４が待機状態とな
る。またプリチャージ回路３２は、ラッチ信号ＬＴの立
ち下がりで発生するワンショットパルスであるプリチャ
ージ信号ＤＬＰＲで、データ線Ｌdaのプリチャージを行
う。これは、８０番地のメモリセルのデータを読み出す
ための準備として行われるものである。

【００２１】このように、７８サイクル目で７９番地の
メモリセルの読み出しが開始され、７９サイクル目に入
った時点で７９番地のデータがラッチされるとともに、
信号ＩＱとして出力される。この信号ＩＱは、セレクタ
２８および出力バッファ３０を経て、読み出しデータを
示す信号ＤＯとして外部へ出力される。また、この７９
サイクル目では、７９番地のデータのラッチおよび出力
が行われる他、８０番地のメモリセルに対する読み出し
が開始される。本実施形態では、このようなパイプライ
ン動作による先行読み出しによりデータの読み出しが効
率化される。

【００２２】図６に示したタイミング図では、８０サイ
クル目で８０番地のメモリセルの読み出しが行われた後
にリセット信号が入る（読出用リセット信号ＲＳＴＲＢ
がアクティブ（Ｌｏｗ）となる）。これにより、次の読
出サイクルは０サイクル目となる。８０サイクル目で
は、８１番地のメモリセルに対する先行読み出しが行わ
れており、リセット後の０サイクル目では８１番地のメ
モリセルのデータを示す信号ＩＱがセレクタ２８に入力
される。一方、常時読み出し可能な先頭セルＭＢ００か
ら０番地のデータを示す信号ＲＢＬ００がセレクタ２８
に入力されており、０サイクル目では、読出用リセット
信号ＲＳＴＲＢから生成される内部リセット信号ＩＲＳ
ＴＲがアクティブ（Ｈｉｇｈ）となっている。したがっ
て、０サイクル目では、０番地のデータが選択され、こ
れが出力バッファ３０から外部へ信号ＤＯとして出力さ
れる。

【００２３】このように本実施形態では、先頭セルをラ
ッチ回路で構成するとともに（図２参照）、０サイクル
目で先行読み出しデータの代わりに先頭セルＭＢ００か
らのデータを選択するセレクタ２８を設けることによ
り、リセット直後のサイクルでの０番地のデータの読み
出しを可能とし、パイプライン動作によるリセット後の
読み出しの遅れを解消している。

【００２４】＜アドレスポインタ制御回路の構成および
動作＞上述のように本実施形態では、パイプラインアー
キテクチャにより先行読み出しが行われる構成となって
おり、例えばｉ番地のデータはｉ−１サイクル目で読み
出しが開始され、ｉサイクル目では、そのデータがラッ
チされて外部へ出力されるとともにｉ＋１番地のデータ
の読み出しが開始される。このときラッチされるべきｉ
番地のデータがｉ＋１番地のデータの読み出しによって
破壊されないようにするために、本実施形態におけるア
ドレスポインタ制御回路２０は以下のような構成となっ
ている。

【００２５】図７は、本実施形態におけるアドレスポイ
ンタ制御回路２０の構成を示す回路図である。このアド
レスポインタ制御回路２０は、読出用ワード線選択信号
ＲＷＬ０ 〜 ＲＷＬ(ｍ−１)および読出用ブロック選択
信号ＲＢＳ０ 〜 ＲＢＳ(ｎ−１)に対応するｍ＋ｎ個の
アナログスイッチを有し、リードアドレスポインタ１８
から入力される読出用ワード線選択信号ＲＷＬ０ 〜 Ｒ
ＷＬ(ｍ−１)および読出用ブロック選択信号ＲＢＳ０
〜 ＲＢＳ(ｎ−１)を、対応するアナログスイッチを介
してメモリセルアレイ１０およびリードブロック選択回
路２２へそれぞれ供給する。各アナログスイッチのメモ
リセルアレイ側（出力側）にはＭＯＳトランジスタが設
けられており、各アナログスイッチのメモリセルアレイ
側の端子はこのＭＯＳトランジスタを介して接地されて
いる。そして、アドレスポインタ制御回路２０内の各ア
ナログスイッチの制御端子および各ＭＯＳトランジスタ
のゲート端子へはラッチ信号ＬＴが入力され、ラッチ信
号ＬＴが「Ｌｏｗ」のとき、各アナログスイッチはＯＮ
状態、各ＭＯＳトランジスタはＯＦＦ状態となり、ラッ
チ信号ＬＴが「Ｈｉｇｈ」のとき、各アナログスイッチ
はＯＦＦ状態、各ＭＯＳトランジスタはＯＮ状態とな
る。

【００２６】このような構成のアドレスポインタ制御回
路２０の動作を図８に示すタイミング図を参照しつつ説
明する。いま、リセット後の０サイクル目以降の読出サ
イクルを考える。０サイクル目に入ると、アドレスポイ
ンタ制御回路２０から出力される読出用ワード選択信号
ＲＷＬ０cおよび読出用ブロック選択信号ＲＢＳ１cが
「Ｈｉｇｈ」となって１番地のメモリセルが選択され、
このサイクルにおいて１番地のデータの読出が開始され
て、１番地のデータを示す信号ＤＬがデータ線Ｌdaに現
れる。そして、１サイクル目の最初の時点でラッチ信号
ＬＴが「Ｈｉｇｈ」になると、アドレスポインタ制御回
路２０において各アナログスイッチはＯＦＦ状態（開い
た状態）、各ＭＯＳトランジスタはＯＮ状態となるた
め、読出用ワード線選択信号ＲＷＬ０c 〜 ＲＷＬ(ｍ−
１)cおよび読出用ブロック選択信号ＲＢＳ０c 〜 ＲＢ
Ｓ(ｎ−１)cは全て「Ｌｏｗ」となって、全てのワード
線およびビット線が非選択の状態となる。したがって読
み出し対象のメモリセルも非選択の状態となるが、その
前にこのメモリセルから読み出された１番地のデータを
示す信号ＤＬは、データ線Ｌdaの配線容量により保持さ
れる。一方、ラッチ回路２６によるラッチはラッチ信号
ＬＴの立ち上がりで行われる。したがって、ラッチ動作
は、ラッチ信号ＬＴの立ち下がりの時点では完全に終了
しており、この時点で１番地のデータがラッチ回路２６
に確実に保持されている。そして保持されたデータは信
号ＩＱとしてラッチ回路２６から出力される。ラッチ信
号ＬＴが「Ｌｏｗ」になると、アドレスポインタ制御回
路２０において各アナログスイッチはＯＮ状態（閉じた
状態）、各ＭＯＳトランジスタはＯＦＦ状態となり、読
出用ワード選択信号ＲＷＬ０cおよび読出用ブロック選
択信号ＲＢＳ２cが「Ｈｉｇｈ」となって２番地のメモ
リセルが選択される。これにより、２番地のデータの読
み出しが開始され、２番地のデータを示す信号ＤＬがデ
ータ線Ｌdaに現れ、さらにセンス回路２４で増幅されて
信号ＳＡとしてラッチ回路２６に入力される。しかし、
この時点ではラッチ信号ＬＴが「Ｌｏｗ」であるため、
ラッチ回路２６に保持されている１番地のデータが信号
ＳＡの入力によって影響されることはない（図４参
照）。

【００２７】以上のように本実施形態のアドレスポイン
タ制御回路２０によれば、ラッチ信号ＬＴが立ち下がっ
た後に、次の読み出しの対象となるメモリセルが選択さ
れるため、先行読み出しのデータのラッチの完了後に次
の番地のデータが読み出され、先行読み出しのデータが
破壊されることはない。

【００２８】＜変形例＞上述の実施形態では、メモリセ
ルから読み出されたデータを示す信号であるデータ線の
信号ＤＬを増幅するためにセンス回路２４を設けている
が、センス回路２４を省略してデータ線の信号ＤＬを直
接にラッチ回路２６へ入力する構成としてもよい。この
場合、データ線の信号ＤＬの振幅が一定以上となるまで
の時間が必要となって最小サイクル時間が増大するが、
センス回路２４の動作のための電流が不要となる。した
がって、このような構成のシリアルアクセスメモリは、
低速でよいが消費電力を低く抑えることが要求される用
途に適している。

【００２９】

【発明の効果】以上説明したように本発明によれば、各
読出サイクルにおいて、直前のサイクルで読み出された
データ（先行読み出しデータ）がラッチされるとともに
次のデータの読み出しが開始されるが、次のデータの読
み出しのための選択信号は先行読み出しデータのラッチ
動作が完了した後に出力される。したがって、メモリチ
ップの面積の増大を抑えつつデータ読み出しを効率化す
るためにパイプラインアーキテクチャを採用したシリア
ルアクセスメモリにおいて、先行読み出しデータが次の
読み出しデータによって破壊されるという、パイプライ
ン動作に起因する誤動作を確実に防止することができ
る。

【００３０】また、パイプラインアーキテクチャを採用
した場合には、リセット後におけるデータの読み出しが
遅れるが、本発明に係る好ましいシリアルアクセスメモ
リによれば、先頭セルが双安定回路によって実現されて
いて、リセット後の最初の読出サイクルではこの双安定
回路から出力されるデータが選択されるため、このよう
なリセット後における読み出しの遅れを解消することが
できる。

【図面の簡単な説明】

【図１】 本発明の一実施形態であるシリアルアクセス
メモリの全体構成を示すブロック図。

【図２】 上記実施形態における先頭セルの構成を示す
回路図。

【図３】 上記実施形態におけるリードブロック選択回
路の構成を示す回路図。

【図４】 上記実施形態におけるラッチ回路の構成を示
す回路図。

【図５】 上記実施形態におけるセレクタの構成を示す
回路図。

【図６】 上記実施形態のシリアルアクセスメモリの読
み出し動作を示すタイミング図。

【図７】 上記実施形態におけるアドレスポインタ制御
回路の構成を示す回路図。

【図８】 上記実施形態におけるアドレスポインタ制御
回路の動作を示すタイミング図。

【符号の説明】

１０ …メモリセルアレイ １８ …リードアドレスポインタ ２０ …アドレスポインタ制御回路 ２２ …リードブロック選択回路 ２６ …ラッチ回路 ２８ …セレクタ ＭＢ００ …先頭セル ＲＣＫ …読出用クロック ＩＲＣＫ …内部クロック ＬＴ …ラッチ信号 ＲＷＬ０c 〜 ＲＷＬ(ｍ−１)c …読出用ワード線選択
信号 ＲＢＳ０c 〜 ＲＢＳ(ｎ−１)c …読出用ブロック選択
信号 ＲＳＴＲＢ …読出用リセット信号 ＩＲＳＴＲ …内部リセット信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルに記憶されている各デ
   ータを、外部から入力される読み出し用クロックの各サ
   イクル毎に順次読み出すシリアルアクセスメモリであっ
   て、 読み出すべきデータを記憶しているメモリセルを選択し
   て該メモリセルに該データを出力させるための選択信号
   を前記クロックから生成する選択信号生成手段と、 前記選択信号によって選択されたメモリセルから出力さ
   れるデータを、該データが読み出されるサイクルの次の
   サイクルでラッチするラッチ手段と、 前記クロックの各サイクルにおいて、前記ラッチ手段へ
   の前記データの取り込みが終了してラッチ動作が完了し
   た後に、該サイクルで読み出しを開始すべきデータを記
   憶しているメモリセルを選択するための前記選択信号を
   前記選択信号生成手段に出力させる選択信号制御手段
   と、を備えることを特徴とするシリアルアクセスメモ
   リ。
2. 【請求項２】 リセット信号の入力によって読み出し動
   作がリセットされる請求項１に記載のシリアルアクセス
   メモリにおいて、 前記リセット信号の入力後に最初に読み出すべきデータ
   が記憶されているメモリセルである先頭セルが双安定回
   路によって実現され、 前記クロックの各サイクルのうち前記リセット信号の入
   力後の最初のサイクルでは、前記先頭セルに記憶されて
   いるデータを選択し、該最初のサイクル以外のサイクル
   では、前記ラッチ手段に保持されているデータを選択
   し、選択したデータを読み出しデータとして出力する選
   択手段を備える、ことを特徴とするシリアルアクセスメ
   モリ。