JPH1068928A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH1068928A JPH1068928A JP22470796A JP22470796A JPH1068928A JP H1068928 A JPH1068928 A JP H1068928A JP 22470796 A JP22470796 A JP 22470796A JP 22470796 A JP22470796 A JP 22470796A JP H1068928 A JPH1068928 A JP H1068928A
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Abstract
(57)【要約】
【課題】 製品ごとのバラツキ、経時変化または使用環
境などに影響されない画素電圧の補償技術を提供する。 【解決手段】 ＴＦＴを介して書込まれる画素電圧が常
に逆極性の関係にある二つの画素容量の書込み電圧の差
電圧を検出し、その検出電圧を用いて、画素電圧の補償
を行う。実際の書込み電圧に基づくため、製品ごとのバ
ラツキ、経時変化または使用環境などに影響されない画
素電圧の補償技術が実現される。
境などに影響されない画素電圧の補償技術を提供する。 【解決手段】 ＴＦＴを介して書込まれる画素電圧が常
に逆極性の関係にある二つの画素容量の書込み電圧の差
電圧を検出し、その検出電圧を用いて、画素電圧の補償
を行う。実際の書込み電圧に基づくため、製品ごとのバ
ラツキ、経時変化または使用環境などに影響されない画
素電圧の補償技術が実現される。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
にＴＦＴ（Thin Film Transistor；薄膜トランジスタ）
を用いたアクティブマトリクス方式の液晶表示装置に関
する。
にＴＦＴ（Thin Film Transistor；薄膜トランジスタ）
を用いたアクティブマトリクス方式の液晶表示装置に関
する。
【０００２】
【背景説明】画素電極と対向電極との間に挟み込んだ液
晶の配向を、両電極間の容量（画素容量）に書き込まれ
た電圧（画素電圧）で制御し、バックライトの透過光量
を変えて所望の表示階調を得る上記の液晶表示装置は、
ＴＦＴのスイッチング動作によって、正確な画素電圧の
書き込みが可能で、微妙な中間調が得られるという特長
から、パーソナルコンピュータをはじめ、様々な表示装
置に多用されている。
晶の配向を、両電極間の容量（画素容量）に書き込まれ
た電圧（画素電圧）で制御し、バックライトの透過光量
を変えて所望の表示階調を得る上記の液晶表示装置は、
ＴＦＴのスイッチング動作によって、正確な画素電圧の
書き込みが可能で、微妙な中間調が得られるという特長
から、パーソナルコンピュータをはじめ、様々な表示装
置に多用されている。
【０００３】かかる液晶表示装置では、液晶の特性劣化
（ちらつきや焼き付き）を防止するために、画素電圧の
極性を正負交互に変化させるという、いわゆる交流駆動
が欠かせないが、ＴＦＴの特性は、正負の画素電圧に対
して必ずしも等しくなく、実際に画素容量に書き込まれ
る正負の画素電圧の間に微小な誤差電圧の発生が避けら
れないから、従来より、実際に画素容量に書き込まれる
正負の画素電圧の大きさを揃えるための電圧補償が行わ
れていた。
（ちらつきや焼き付き）を防止するために、画素電圧の
極性を正負交互に変化させるという、いわゆる交流駆動
が欠かせないが、ＴＦＴの特性は、正負の画素電圧に対
して必ずしも等しくなく、実際に画素容量に書き込まれ
る正負の画素電圧の間に微小な誤差電圧の発生が避けら
れないから、従来より、実際に画素容量に書き込まれる
正負の画素電圧の大きさを揃えるための電圧補償が行わ
れていた。
【０００４】
【従来の技術】従来の電圧補償を説明する前に、まず、
ＴＦＴを用いたアクティブマトリクス方式の液晶表示装
置について、その概略レイアウトを説明する。図３にお
いて、１は簡単化のために実際よりもはるかに少ない画
素数（６×６画素）を有する液晶パネルであり、液晶パ
ネル１は、画面の縦方向にレイアウトされた６本のデー
タバスライン２1 〜２6 と、横方向にレイアウトされた
６本のゲートバスライン３1 〜３6 と、各ラインの交点
にレイアウトされた６×６個の画素とを含み、各画素は
全て同サイズ及び同一構成で、ＩＴＯ等の透明導電材料
からなる画素電極４及びＴＦＴ５で構成されている。ま
た、６は図示を略した水平走査信号に同期して全てのデ
ータバスライン２i （ｉは１〜６）に１ライン（６画
素）分の表示電圧を出力するデータライン駆動回路、７
は同じく水平走査信号に同期して線順次で各ゲートバス
ライン３j （ｊは１〜６）にゲート信号を出力するゲー
トライン駆動回路である。
ＴＦＴを用いたアクティブマトリクス方式の液晶表示装
置について、その概略レイアウトを説明する。図３にお
いて、１は簡単化のために実際よりもはるかに少ない画
素数（６×６画素）を有する液晶パネルであり、液晶パ
ネル１は、画面の縦方向にレイアウトされた６本のデー
タバスライン２1 〜２6 と、横方向にレイアウトされた
６本のゲートバスライン３1 〜３6 と、各ラインの交点
にレイアウトされた６×６個の画素とを含み、各画素は
全て同サイズ及び同一構成で、ＩＴＯ等の透明導電材料
からなる画素電極４及びＴＦＴ５で構成されている。ま
た、６は図示を略した水平走査信号に同期して全てのデ
ータバスライン２i （ｉは１〜６）に１ライン（６画
素）分の表示電圧を出力するデータライン駆動回路、７
は同じく水平走査信号に同期して線順次で各ゲートバス
ライン３j （ｊは１〜６）にゲート信号を出力するゲー
トライン駆動回路である。
【０００５】図４、図５は液晶パネル１の各部の電圧波
形であり、図４は補償なし、図５は補償ありの波形図で
ある。なお、ＶG はゲート信号、ＶD は表示電圧、ＶP
は画素電極の印加電圧、ＶLCは液晶容量に書き込まれた
電圧（画素電圧）である。図４に示すように、ＶD の正
極性部分（Ｖamp +）と負極性部分（Ｖamp -）の大きさを
揃えた場合には、冒頭で述べた理由によって、ＶP のＶ
com （共通電極電位）を越える部分の大きさと越えない
部分の大きさが不等になるため、ＶLCの正極性部分（Ｖ
LC + ）と負極性部分（ＶLC - ）の差分に相当する直流成
分が残り、液晶の劣化原因となるが、図５に示すよう
に、ＶP のＶcom を越える部分の大きさと越えない部分
の大きさが一致するように、Ｖamp +とＶamp -の大きさを
適切に設定（図では便宜的にＶamp +＜Ｖamp -）した場合
には、ＶLC + とＶLC - がほぼ等値となって、直流成分を
なくし液晶の劣化を回避することができる。なお、Ｖam
p +とＶamp -の大きさを調節することに加えて、Ｖcom に
適切なオフセット値を与えることもある。
形であり、図４は補償なし、図５は補償ありの波形図で
ある。なお、ＶG はゲート信号、ＶD は表示電圧、ＶP
は画素電極の印加電圧、ＶLCは液晶容量に書き込まれた
電圧（画素電圧）である。図４に示すように、ＶD の正
極性部分（Ｖamp +）と負極性部分（Ｖamp -）の大きさを
揃えた場合には、冒頭で述べた理由によって、ＶP のＶ
com （共通電極電位）を越える部分の大きさと越えない
部分の大きさが不等になるため、ＶLCの正極性部分（Ｖ
LC + ）と負極性部分（ＶLC - ）の差分に相当する直流成
分が残り、液晶の劣化原因となるが、図５に示すよう
に、ＶP のＶcom を越える部分の大きさと越えない部分
の大きさが一致するように、Ｖamp +とＶamp -の大きさを
適切に設定（図では便宜的にＶamp +＜Ｖamp -）した場合
には、ＶLC + とＶLC - がほぼ等値となって、直流成分を
なくし液晶の劣化を回避することができる。なお、Ｖam
p +とＶamp -の大きさを調節することに加えて、Ｖcom に
適切なオフセット値を与えることもある。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の液晶表示装置にあっては、Ｖamp +とＶamp -の調節
割合やＶcom のオフセット値が“固定の値”であったた
め、たとえば、製品ごとのバラツキ、経時変化または使
用環境などによって、Ｖamp +とＶamp -の調節割合やＶ
com のオフセット値が不適切になることがあるという問
題点があった。
従来の液晶表示装置にあっては、Ｖamp +とＶamp -の調節
割合やＶcom のオフセット値が“固定の値”であったた
め、たとえば、製品ごとのバラツキ、経時変化または使
用環境などによって、Ｖamp +とＶamp -の調節割合やＶ
com のオフセット値が不適切になることがあるという問
題点があった。
【０００７】そこで、本発明は、製品ごとのバラツキ、
経時変化または使用環境などに影響されない画素電圧の
補償技術を提供することを目的とする。
経時変化または使用環境などに影響されない画素電圧の
補償技術を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に係る発明は、
上記目的達成のため、時間軸上で交互に極性が変化する
第１の画素電圧が書き込まれる第１の画素容量と、前記
第１の画素電圧と逆極性の第２の画素電圧が書き込まれ
る第２の画素容量と、一の状態のとき前記第１の画素電
圧を第１のノードに出力すると共に前記第２の画素電圧
を第２のノードに出力し他の状態のとき前記第１の画素
電圧を第２のノードに出力すると共に前記第２の画素電
圧を第１のノードに出力するスイッチング手段と、前記
第１のノードと第２のノードの間の電位差を所定の分圧
比で分圧する抵抗分圧手段と、を備え、前記スイッチン
グ手段の状態を前記第１の画素電圧または第２の画素電
圧の極性変化に同期させて切り換えると共に、前記抵抗
分圧手段の分圧出力を用いて前記第１の画素電圧及び第
２の画素電圧の正負極性の大きさ及び／又は共通電極の
電圧値を制御することを特徴とするものである。
上記目的達成のため、時間軸上で交互に極性が変化する
第１の画素電圧が書き込まれる第１の画素容量と、前記
第１の画素電圧と逆極性の第２の画素電圧が書き込まれ
る第２の画素容量と、一の状態のとき前記第１の画素電
圧を第１のノードに出力すると共に前記第２の画素電圧
を第２のノードに出力し他の状態のとき前記第１の画素
電圧を第２のノードに出力すると共に前記第２の画素電
圧を第１のノードに出力するスイッチング手段と、前記
第１のノードと第２のノードの間の電位差を所定の分圧
比で分圧する抵抗分圧手段と、を備え、前記スイッチン
グ手段の状態を前記第１の画素電圧または第２の画素電
圧の極性変化に同期させて切り換えると共に、前記抵抗
分圧手段の分圧出力を用いて前記第１の画素電圧及び第
２の画素電圧の正負極性の大きさ及び／又は共通電極の
電圧値を制御することを特徴とするものである。
【０００９】これによれば、実際の画素容量の書き込み
電圧に応じて、第１の画素電圧及び第２の画素電圧の正
負極性の大きさが調節されるため、抵抗分圧手段の分圧
比や増幅手段の増幅倍率を最適に設定すれば、製品ごと
のバラツキ、経時変化または使用環境などに影響されな
い画素電圧の補償技術が実現される。
電圧に応じて、第１の画素電圧及び第２の画素電圧の正
負極性の大きさが調節されるため、抵抗分圧手段の分圧
比や増幅手段の増幅倍率を最適に設定すれば、製品ごと
のバラツキ、経時変化または使用環境などに影響されな
い画素電圧の補償技術が実現される。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明に係る液晶表示装置の一
実施例を示す図である。まず、構成を説明する。図１に
おいて、１は液晶パネル、６はデータライン駆動回路、
７はゲートライン駆動回路、２i はｉ番目のデータバス
ライン、３j はｊ番目のゲートバスライン、３j+1 はｊ
＋１番目のゲートバスライン、４(i,j)は座標（ｉ，
ｊ）に位置する画素容量、４(i,j+1) は座標（ｉ，ｊ＋
１）に位置する画素容量、５(i,j) は座標（ｉ，ｊ）に
位置するＴＦＴ、５(i,j+1) は座標（ｉ，ｊ＋１）に位
置するＴＦＴ、１０は共通電極、１１はスイッチング手
段、１２は抵抗分圧手段、１３はボルテージ・フォロワ
である。
づいて説明する。図１は本発明に係る液晶表示装置の一
実施例を示す図である。まず、構成を説明する。図１に
おいて、１は液晶パネル、６はデータライン駆動回路、
７はゲートライン駆動回路、２i はｉ番目のデータバス
ライン、３j はｊ番目のゲートバスライン、３j+1 はｊ
＋１番目のゲートバスライン、４(i,j)は座標（ｉ，
ｊ）に位置する画素容量、４(i,j+1) は座標（ｉ，ｊ＋
１）に位置する画素容量、５(i,j) は座標（ｉ，ｊ）に
位置するＴＦＴ、５(i,j+1) は座標（ｉ，ｊ＋１）に位
置するＴＦＴ、１０は共通電極、１１はスイッチング手
段、１２は抵抗分圧手段、１３はボルテージ・フォロワ
である。
【００１１】ここで、図示の二つの画素容量４(i,j) 、
４(i,j+1) は、ＴＦＴを介して書き込まれる画素電圧が
常に逆極性の関係にある画素容量であり、表示に供され
るか否かを問わず、それぞれ発明の要旨に記載の第１の
画素容量、第２の画素容量に相当するものである。すな
わち、図示の場合の表示電圧ＶD(i)は、水平走査周期ご
とに極性を交互に変化する電圧であり、任意の時点にお
ける二つの画素容量画素容量４(i,j) 、４ (i,j+1) のそ
れぞれの書き込み電圧ＶLC(i,j) 、ＶLC(i,j+1) は、異
なる極性になっている。
４(i,j+1) は、ＴＦＴを介して書き込まれる画素電圧が
常に逆極性の関係にある画素容量であり、表示に供され
るか否かを問わず、それぞれ発明の要旨に記載の第１の
画素容量、第２の画素容量に相当するものである。すな
わち、図示の場合の表示電圧ＶD(i)は、水平走査周期ご
とに極性を交互に変化する電圧であり、任意の時点にお
ける二つの画素容量画素容量４(i,j) 、４ (i,j+1) のそ
れぞれの書き込み電圧ＶLC(i,j) 、ＶLC(i,j+1) は、異
なる極性になっている。
【００１２】なお、第１の画素容量と第２の画素容量は
図示のものに限らない。たとえば、ｉ番目の表示電圧Ｖ
D(i)の極性とｉ＋１番目の表示電圧ＶD(i+1)の極性が異
なる場合には、同一ラインのｉ番目の画素容量とｉ＋１
番目の画素容量を、それぞれ第１の画素容量と第２の画
素容量にしてもよい。この場合でも、ＴＦＴを介して書
き込まれる画素電圧が常に逆極性の関係にある画素容量
になるからである。また、第１の画素容量及び第２の画
素容量は、それぞれ１個に限らない。微細化した画素容
量の蓄積電荷量は少ないから、複数の画素容量を並列に
接続して利用してもよい。
図示のものに限らない。たとえば、ｉ番目の表示電圧Ｖ
D(i)の極性とｉ＋１番目の表示電圧ＶD(i+1)の極性が異
なる場合には、同一ラインのｉ番目の画素容量とｉ＋１
番目の画素容量を、それぞれ第１の画素容量と第２の画
素容量にしてもよい。この場合でも、ＴＦＴを介して書
き込まれる画素電圧が常に逆極性の関係にある画素容量
になるからである。また、第１の画素容量及び第２の画
素容量は、それぞれ１個に限らない。微細化した画素容
量の蓄積電荷量は少ないから、複数の画素容量を並列に
接続して利用してもよい。
【００１３】スイッチング手段１１は、ＶLC(i,j) を二
つのノード（第１のノードＮ１、第２のノードＮ２）の
いずれか一方に出力する第１のスイッチ要素１１ａと、
ＶLC (i,j+1) を同ノードＮ１、Ｎ２のいずれか他方に出
力する第２のスイッチ要素１１ｂとを有し、これらのス
イッチ要素１１ａ、１１ｂは、ＶD(i)の正負極性の変化
周期に同期した任意の制御信号Ｓａｃによって、その接
点が相補的に切り換えられるようになっている。第１及
び第２のスイッチ要素１１ａ、１１ｂは、バイポーラト
ランジスタまたはＭＯＳトランジスタ等の３端子素子に
よって構成することができる。
つのノード（第１のノードＮ１、第２のノードＮ２）の
いずれか一方に出力する第１のスイッチ要素１１ａと、
ＶLC (i,j+1) を同ノードＮ１、Ｎ２のいずれか他方に出
力する第２のスイッチ要素１１ｂとを有し、これらのス
イッチ要素１１ａ、１１ｂは、ＶD(i)の正負極性の変化
周期に同期した任意の制御信号Ｓａｃによって、その接
点が相補的に切り換えられるようになっている。第１及
び第２のスイッチ要素１１ａ、１１ｂは、バイポーラト
ランジスタまたはＭＯＳトランジスタ等の３端子素子に
よって構成することができる。
【００１４】抵抗分圧手段１２は、ノードＮ１、Ｎ２の
間に二つの抵抗要素１２ａ、１２ｂを直列に接続して構
成したもので、ノードＮ１、Ｎ２間の電位差を、抵抗要
素１２ａ、１２ｂの抵抗比で分圧して出力するというも
のである。ボルテージ・フォロワ１３は、後段回路のイ
ンピーダンスによって、抵抗分圧手段１２の分圧比が影
響されないようにするためのものであり、たとえば、入
力インピーダンスが高いオペアンプを使用することがで
きる。Ｖａｄｊは、ボルテージ・フォロワ１３の出力、
すなわち、抵抗分圧手段１２の出力である。
間に二つの抵抗要素１２ａ、１２ｂを直列に接続して構
成したもので、ノードＮ１、Ｎ２間の電位差を、抵抗要
素１２ａ、１２ｂの抵抗比で分圧して出力するというも
のである。ボルテージ・フォロワ１３は、後段回路のイ
ンピーダンスによって、抵抗分圧手段１２の分圧比が影
響されないようにするためのものであり、たとえば、入
力インピーダンスが高いオペアンプを使用することがで
きる。Ｖａｄｊは、ボルテージ・フォロワ１３の出力、
すなわち、抵抗分圧手段１２の出力である。
【００１５】このような構成において、抵抗分圧手段１
２の分圧比を１対１とすると、Ｖａｄｊの電位は、正確
に二つのノードＮ１、Ｎ２の電位差の中間電位で与えら
れる。今、ＶLC(i,j) を＋ａＶ、ＶLC(i,j+1) を−ｂＶ
とし、ａ＝ｂとすると、Ｖａｄｊは０Ｖになるが、たと
えば、ａ＞ｂとし、その差をαとすると、Ｖａｄｊは＋
αＶとなり、あるいは、ａ＜ｂとし、その差をβとする
と、Ｖａｄｊは−βＶとなる。すなわち、Ｖａｄｊの電
位は、ＶLC(i,j) とＶLC(i,j+1) の差電圧に追随して変
化することになる。
２の分圧比を１対１とすると、Ｖａｄｊの電位は、正確
に二つのノードＮ１、Ｎ２の電位差の中間電位で与えら
れる。今、ＶLC(i,j) を＋ａＶ、ＶLC(i,j+1) を−ｂＶ
とし、ａ＝ｂとすると、Ｖａｄｊは０Ｖになるが、たと
えば、ａ＞ｂとし、その差をαとすると、Ｖａｄｊは＋
αＶとなり、あるいは、ａ＜ｂとし、その差をβとする
と、Ｖａｄｊは−βＶとなる。すなわち、Ｖａｄｊの電
位は、ＶLC(i,j) とＶLC(i,j+1) の差電圧に追随して変
化することになる。
【００１６】冒頭で述べたように、液晶表示装置におけ
る交流駆動の目的は、液晶電極と対向電極との間に直流
成分が残らないようにすることであり、上記差電圧はこ
の直流成分に相当するパラメータであるから、Ｖａｄｊ
を用いて、たとえば、従来例のＶamp +とＶamp -の大きさ
やＶcom のオフセット値をフィードバック制御すれば、
製品ごとのバラツキ、経時変化または使用環境などに影
響されない画素電圧の能動的な補償特性を与えることが
でき、液晶の劣化を確実に回避して、より一層の寿命延
長及び画質向上を図ることができるという従来技術にな
い格別有利な効果が得られる。
る交流駆動の目的は、液晶電極と対向電極との間に直流
成分が残らないようにすることであり、上記差電圧はこ
の直流成分に相当するパラメータであるから、Ｖａｄｊ
を用いて、たとえば、従来例のＶamp +とＶamp -の大きさ
やＶcom のオフセット値をフィードバック制御すれば、
製品ごとのバラツキ、経時変化または使用環境などに影
響されない画素電圧の能動的な補償特性を与えることが
でき、液晶の劣化を確実に回避して、より一層の寿命延
長及び画質向上を図ることができるという従来技術にな
い格別有利な効果が得られる。
【００１７】なお、上記実施例では、二つの画素容量４
(i,j) 、４(i,j+1) に画素電圧を書き込んだ後でなけれ
ばＶａｄｊが得られないため、たとえば、奇数走査線の
フレームと偶数走査線のフレームを交互に描画するイン
ターレース方式の場合には、表示開始から２フレーム経
過までの間、上述の補償効果が得られないが、図２に示
すように、二つのノードＮ１、Ｎ２にそれぞれスイッチ
要素１４、１５を設け、表示開始から所定期間（インタ
ーレース方式であれば少なくとも２フレーム経過に要す
る期間）は、スイッチ要素１４、１５を介して定電圧
（＋Ｖconst 、−Ｖconst ）を抵抗分圧手段１２に与え
るようにすればよい。
(i,j) 、４(i,j+1) に画素電圧を書き込んだ後でなけれ
ばＶａｄｊが得られないため、たとえば、奇数走査線の
フレームと偶数走査線のフレームを交互に描画するイン
ターレース方式の場合には、表示開始から２フレーム経
過までの間、上述の補償効果が得られないが、図２に示
すように、二つのノードＮ１、Ｎ２にそれぞれスイッチ
要素１４、１５を設け、表示開始から所定期間（インタ
ーレース方式であれば少なくとも２フレーム経過に要す
る期間）は、スイッチ要素１４、１５を介して定電圧
（＋Ｖconst 、−Ｖconst ）を抵抗分圧手段１２に与え
るようにすればよい。
【００１８】
【発明の効果】本発明によれば、製品ごとのバラツキ、
経時変化または使用環境などに影響されない画素電圧の
能動的な補償特性を与えることができ、液晶の劣化を確
実に回避して、より一層の寿命延長及び画質向上を図る
ことができる。
経時変化または使用環境などに影響されない画素電圧の
能動的な補償特性を与えることができ、液晶の劣化を確
実に回避して、より一層の寿命延長及び画質向上を図る
ことができる。
【図１】一実施例の要部構成図である。
【図２】一実施例の改良構成図である。
【図３】液晶パネルの平面レイアウト概略図である。
【図４】液晶パネルの各部波形図（補償なし）である。
【図５】液晶パネルの各部波形図（補償あり）である。
Ｎ１：第１のノード Ｎ２：第２のノード ＶLC(i,j) ：第１の画素電圧 ＶLC(i,j+1) ：第２の画素電圧 ４(i,j) ：第１の画素容量 ４(i,j+1) ：第２の画素容量 １１：スイッチング手段 １２：抵抗分圧手段
Claims (1)
- 【請求項１】時間軸上で交互に極性が変化する第１の画
素電圧が書き込まれる第１の画素容量と、 前記第１の画素電圧と逆極性の第２の画素電圧が書き込
まれる第２の画素容量と、 一の状態のとき前記第１の画素電圧を第１のノードに出
力すると共に前記第２の画素電圧を第２のノードに出力
し他の状態のとき前記第１の画素電圧を第２のノードに
出力すると共に前記第２の画素電圧を第１のノードに出
力するスイッチング手段と、 前記第１のノードと第２のノードの間の電位差を所定の
分圧比で分圧する抵抗分圧手段と、を備え、 前記スイッチング手段の状態を前記第１の画素電圧また
は第２の画素電圧の極性変化に同期させて切り換えると
共に、 前記抵抗分圧手段の分圧出力を用いて前記第１の画素電
圧及び第２の画素電圧の正負極性の大きさ及び／又は共
通電極の電圧値を制御することを特徴とする液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22470796A JPH1068928A (ja) | 1996-08-27 | 1996-08-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22470796A JPH1068928A (ja) | 1996-08-27 | 1996-08-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1068928A true JPH1068928A (ja) | 1998-03-10 |
Family
ID=16817990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22470796A Pending JPH1068928A (ja) | 1996-08-27 | 1996-08-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1068928A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004574A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정표시소자의 화소전류 보상방법 |
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1996
- 1996-08-27 JP JP22470796A patent/JPH1068928A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004574A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 박막 트랜지스터 액정표시소자의 화소전류 보상방법 |
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