JPH1065518A - クロックドインバ−タ回路 - Google Patents
クロックドインバ−タ回路Info
- Publication number
- JPH1065518A JPH1065518A JP8217441A JP21744196A JPH1065518A JP H1065518 A JPH1065518 A JP H1065518A JP 8217441 A JP8217441 A JP 8217441A JP 21744196 A JP21744196 A JP 21744196A JP H1065518 A JPH1065518 A JP H1065518A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- inverter circuit
- drain
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 電源電圧Ｖｃｃと接地電位ＧＮＤのノイズ変
動による誤動作を抑制することが可能なクロックドイン
バ−タ回路を得ることである。 【解決手段】 ドレインが電源電位Ｖｃｃの電位点に接
続され、ゲ−トにクロック信号が入力されるＰチャネル
ＭＯＳトランジスタ２０１ａと、ゲ−トにデ−タ信号が
入力されるＰチャネルＭＯＳトランジスタ２０１ｂと、
ゲ−トにデ−タ信号が入力されるＮチャネルＭＯＳトラ
ンジスタ２０１ｃと、ゲ−トに逆クロック信号が入力さ
れて、ソ−スが接地電位ＧＮＤの電位点に接続されたＮ
チャネルＭＯＳトランジスタ２０１ｄとを各々接続し
て、接地電位ＧＮＤの電位点とＰチャネルＭＯＳトラン
ジスタ２０１ａのソ−スに接続されたキャパシタ２０１
ｅと、電源電位Ｖｃｃの電位点とＮチャネルＭＯＳトラ
ンジスタ２０１ｄのドレインに接続されたキャパシタ２
０１ｆを備える。
動による誤動作を抑制することが可能なクロックドイン
バ−タ回路を得ることである。 【解決手段】 ドレインが電源電位Ｖｃｃの電位点に接
続され、ゲ−トにクロック信号が入力されるＰチャネル
ＭＯＳトランジスタ２０１ａと、ゲ−トにデ−タ信号が
入力されるＰチャネルＭＯＳトランジスタ２０１ｂと、
ゲ−トにデ−タ信号が入力されるＮチャネルＭＯＳトラ
ンジスタ２０１ｃと、ゲ−トに逆クロック信号が入力さ
れて、ソ−スが接地電位ＧＮＤの電位点に接続されたＮ
チャネルＭＯＳトランジスタ２０１ｄとを各々接続し
て、接地電位ＧＮＤの電位点とＰチャネルＭＯＳトラン
ジスタ２０１ａのソ−スに接続されたキャパシタ２０１
ｅと、電源電位Ｖｃｃの電位点とＮチャネルＭＯＳトラ
ンジスタ２０１ｄのドレインに接続されたキャパシタ２
０１ｆを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、電源電位Ｖｃｃ
あるいは接地電位ＧＮＤのノイズ変動による誤動作を抑
制するクロックドインバ−タ回路に関するものである。
あるいは接地電位ＧＮＤのノイズ変動による誤動作を抑
制するクロックドインバ−タ回路に関するものである。
【０００２】
【従来の技術】図５は、例えば特開平４−２３７２１４
号公報に示された従来のクロックドインバ−タを示す回
路図である。図において１はドレインが電源電位Ｖｃｃ
を供給する電位点に接続され、ゲ−トにデ−タ信号１０
１が入力されるＰチャネルＭＯＳトランジスタ、２はゲ
−トに逆クロック信号１０２が入力されるＰチャネルＭ
ＯＳトランジスタ、３はゲ−トにクロック信号１０３が
入力されるＮチャネルＭＯＳトランジスタ、４はソ−ス
が接地電位ＧＮＤを供給する電位点に接続され、ゲ−ト
にデ−タ信号１０１が入力されるＮチャネルＭＯＳトラ
ンジスタであり、ＰチャネルＭＯＳトランジスタ１から
ＮチャネルＭＯＳトランジスタ４はそれぞれドレインと
ソ−スで接続している。５はドレインが、ＰチャネルＭ
ＯＳトランジスタ１のソ−スとＰチャネルＭＯＳトラン
ジスタ２のドレインの接続点に接続され、ソ−スに接地
電位ＧＮＤを供給する電位点を接続して、ゲ−トに逆ク
ロック信号１０２が入力され、かつ、電位のしきい値が
小さいＮチャネルＭＯＳトランジスタ、６はソ−スが、
ＮチャネルＭＯＳトランジスタ３のソ−スとＮチャネル
ＭＯＳトランジスタ４のドレインの接続点に接続され、
ドレインに電源電位Ｖｃｃを供給する電位点を接続し
て、ゲ−トにクロック信号１０３が入力され、かつ、電
位のしきい値が小さいＰチャネルＭＯＳトランジスタで
ある。
号公報に示された従来のクロックドインバ−タを示す回
路図である。図において１はドレインが電源電位Ｖｃｃ
を供給する電位点に接続され、ゲ−トにデ−タ信号１０
１が入力されるＰチャネルＭＯＳトランジスタ、２はゲ
−トに逆クロック信号１０２が入力されるＰチャネルＭ
ＯＳトランジスタ、３はゲ−トにクロック信号１０３が
入力されるＮチャネルＭＯＳトランジスタ、４はソ−ス
が接地電位ＧＮＤを供給する電位点に接続され、ゲ−ト
にデ−タ信号１０１が入力されるＮチャネルＭＯＳトラ
ンジスタであり、ＰチャネルＭＯＳトランジスタ１から
ＮチャネルＭＯＳトランジスタ４はそれぞれドレインと
ソ−スで接続している。５はドレインが、ＰチャネルＭ
ＯＳトランジスタ１のソ−スとＰチャネルＭＯＳトラン
ジスタ２のドレインの接続点に接続され、ソ−スに接地
電位ＧＮＤを供給する電位点を接続して、ゲ−トに逆ク
ロック信号１０２が入力され、かつ、電位のしきい値が
小さいＮチャネルＭＯＳトランジスタ、６はソ−スが、
ＮチャネルＭＯＳトランジスタ３のソ−スとＮチャネル
ＭＯＳトランジスタ４のドレインの接続点に接続され、
ドレインに電源電位Ｖｃｃを供給する電位点を接続し
て、ゲ−トにクロック信号１０３が入力され、かつ、電
位のしきい値が小さいＰチャネルＭＯＳトランジスタで
ある。
【０００３】このような従来のクロックドインバ−タ回
路においては、入力されるデ−タ信号１０１がハイレベ
ルで、逆クロック信号１０２がハイレベル、クロック信
号１０３がロウレベルのときは、ＰチャネルＭＯＳトラ
ンジスタ１、２およびＮチャネルＭＯＳトランジスタ３
がＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ
４、５およびＰチャネルＭＯＳトランジスタ６はＯＮ状
態となる。そしてクロックドインバ−タ回路はハイイン
ピ−ダンス状態となっている。この場合、ＰチャネルＭ
ＯＳトランジスタ１のドレインに設けた電位点の電源電
位Ｖｃｃが、ノイズによりＰチャネルＭＯＳトランジス
タ１のしきい値以上に変動すると、ＰチャネルＭＯＳト
ランジスタ１はゲ−トとソ−スの間に電位差が生じてＯ
Ｎ状態となる。また、ＰチャネルＭＯＳトランジスタ２
もゲ−トとソ−スの間に電位差が生じてＯＮ状態となろ
うとするが、電位のしきい値を小さく設定したＮチャネ
ルＭＯＳトランジスタ５がＯＮ状態であるため、Ｐチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ５の間の電位差が大きくなり、ＰチャネルＭＯＳト
ランジスタ２のゲ−トとソ−スの間に電位差が生じるの
を防ぐ。そのため、ＰチャネルＭＯＳトランジスタ２は
ＯＦＦ状態に維持され、クロックドインバ−タ回路はハ
イインピ−ダンス状態を保っている。
路においては、入力されるデ−タ信号１０１がハイレベ
ルで、逆クロック信号１０２がハイレベル、クロック信
号１０３がロウレベルのときは、ＰチャネルＭＯＳトラ
ンジスタ１、２およびＮチャネルＭＯＳトランジスタ３
がＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ
４、５およびＰチャネルＭＯＳトランジスタ６はＯＮ状
態となる。そしてクロックドインバ−タ回路はハイイン
ピ−ダンス状態となっている。この場合、ＰチャネルＭ
ＯＳトランジスタ１のドレインに設けた電位点の電源電
位Ｖｃｃが、ノイズによりＰチャネルＭＯＳトランジス
タ１のしきい値以上に変動すると、ＰチャネルＭＯＳト
ランジスタ１はゲ−トとソ−スの間に電位差が生じてＯ
Ｎ状態となる。また、ＰチャネルＭＯＳトランジスタ２
もゲ−トとソ−スの間に電位差が生じてＯＮ状態となろ
うとするが、電位のしきい値を小さく設定したＮチャネ
ルＭＯＳトランジスタ５がＯＮ状態であるため、Ｐチャ
ネルＭＯＳトランジスタ１とＮチャネルＭＯＳトランジ
スタ５の間の電位差が大きくなり、ＰチャネルＭＯＳト
ランジスタ２のゲ−トとソ−スの間に電位差が生じるの
を防ぐ。そのため、ＰチャネルＭＯＳトランジスタ２は
ＯＦＦ状態に維持され、クロックドインバ−タ回路はハ
イインピ−ダンス状態を保っている。
【０００４】また、入力されるデ−タ信号１０１がロウ
レベルで、逆クロック信号１０２がハイレベル、クロッ
ク信号１０３がロウレベルのときは、ＰチャネルＭＯＳ
トランジスタ２およびＮチャネルＭＯＳトランジスタ
３、４がＯＦＦ状態となり、ＰチャネルＭＯＳトランジ
スタ１、６およびＮチャネルＭＯＳトランジスタ５はＯ
Ｎ状態となる。そしてクロックドインバ−タ回路はハイ
インピ−ダンス状態となっている。この場合、Ｎチャネ
ルＭＯＳトランジスタ４のソ−スに設けた電位点の接地
電位ＧＮＤが、ノイズによりＮチャネルＭＯＳトランジ
スタ４のしきい値以上に変動すると、ＮチャネルＭＯＳ
トランジスタ４はゲ−トとソ−スの間に電位差が生じて
ＯＮ状態となる。また、ＮチャネルＭＯＳトランジスタ
３もゲ−トとソ−スの間に電位差が生じてＯＮ状態とな
ろうとするが、電位のしきい値を小さく設定したＰチャ
ネルＭＯＳトランジスタ６がＯＮ状態であるため、Ｎチ
ャネルＭＯＳトランジスタ４とＰチャネルＭＯＳトラン
ジスタ６の間の電位差が大きくなり、ＮチャネルＭＯＳ
トランジスタ３のゲ−トとソ−スの間に電位差が生じる
のを防ぐ。そのため、ＮチャネルＭＯＳトランジスタ３
はＯＦＦ状態に維持され、クロックドインバ−タ回路は
ハイインピ−ダンス状態を保っている。
レベルで、逆クロック信号１０２がハイレベル、クロッ
ク信号１０３がロウレベルのときは、ＰチャネルＭＯＳ
トランジスタ２およびＮチャネルＭＯＳトランジスタ
３、４がＯＦＦ状態となり、ＰチャネルＭＯＳトランジ
スタ１、６およびＮチャネルＭＯＳトランジスタ５はＯ
Ｎ状態となる。そしてクロックドインバ−タ回路はハイ
インピ−ダンス状態となっている。この場合、Ｎチャネ
ルＭＯＳトランジスタ４のソ−スに設けた電位点の接地
電位ＧＮＤが、ノイズによりＮチャネルＭＯＳトランジ
スタ４のしきい値以上に変動すると、ＮチャネルＭＯＳ
トランジスタ４はゲ−トとソ−スの間に電位差が生じて
ＯＮ状態となる。また、ＮチャネルＭＯＳトランジスタ
３もゲ−トとソ−スの間に電位差が生じてＯＮ状態とな
ろうとするが、電位のしきい値を小さく設定したＰチャ
ネルＭＯＳトランジスタ６がＯＮ状態であるため、Ｎチ
ャネルＭＯＳトランジスタ４とＰチャネルＭＯＳトラン
ジスタ６の間の電位差が大きくなり、ＮチャネルＭＯＳ
トランジスタ３のゲ−トとソ−スの間に電位差が生じる
のを防ぐ。そのため、ＮチャネルＭＯＳトランジスタ３
はＯＦＦ状態に維持され、クロックドインバ−タ回路は
ハイインピ−ダンス状態を保っている。
【０００５】
【発明が解決しようとする課題】上記のような従来のク
ロックドインバ−タ回路では、ノイズによる接地電位Ｇ
ＮＤや電源電位Ｖｃｃの変動が、ＮチャネルＭＯＳトラ
ンジスタ５やＰチャネルＭＯＳトランジスタ６のしきい
値電位以上になる場合、これらのＭＯＳトランジスタを
ＯＮ状態にして、クロックドインバ−タ回路をカットオ
フし、しきい値電位以上のノイズ変動の影響を防止する
ものである。しかし、ＮチャネルＭＯＳトランジスタ５
やＰチャネルＭＯＳトランジスタ６のしきい値電位より
低いノイズ変動に対しては何ら考慮されてなく、また、
低電圧化に対処するため電源電位Ｖｃｃ自体が低く、か
つ、電源電位Ｖｃｃと接地電位ＧＮＤの電位差が小さい
状況下でのクロックドインバ−タ回路の動作について
は、上述した特開平４−２３７２１４号公報に何も開示
されていない。
ロックドインバ−タ回路では、ノイズによる接地電位Ｇ
ＮＤや電源電位Ｖｃｃの変動が、ＮチャネルＭＯＳトラ
ンジスタ５やＰチャネルＭＯＳトランジスタ６のしきい
値電位以上になる場合、これらのＭＯＳトランジスタを
ＯＮ状態にして、クロックドインバ−タ回路をカットオ
フし、しきい値電位以上のノイズ変動の影響を防止する
ものである。しかし、ＮチャネルＭＯＳトランジスタ５
やＰチャネルＭＯＳトランジスタ６のしきい値電位より
低いノイズ変動に対しては何ら考慮されてなく、また、
低電圧化に対処するため電源電位Ｖｃｃ自体が低く、か
つ、電源電位Ｖｃｃと接地電位ＧＮＤの電位差が小さい
状況下でのクロックドインバ−タ回路の動作について
は、上述した特開平４−２３７２１４号公報に何も開示
されていない。
【０００６】この発明は上記のような問題点を解決する
ためになされたものであり、電源電位Ｖｃｃと接地電位
ＧＮＤの変動による誤動作を抑制することができ、ま
た、電源電位Ｖｃｃ自体が低く、かつ、電源電位Ｖｃｃ
と接地電位ＧＮＤの電位差が小さい場合においても動作
が可能で、対応するＭＯＳトランジスタのしきい値に関
係しないクロックドインバ−タ回路を得ることを目的と
している。
ためになされたものであり、電源電位Ｖｃｃと接地電位
ＧＮＤの変動による誤動作を抑制することができ、ま
た、電源電位Ｖｃｃ自体が低く、かつ、電源電位Ｖｃｃ
と接地電位ＧＮＤの電位差が小さい場合においても動作
が可能で、対応するＭＯＳトランジスタのしきい値に関
係しないクロックドインバ−タ回路を得ることを目的と
している。
【０００７】
【課題を解決するための手段】ドレインが第１の定電位
点に接続され、ゲ−トにクロック信号が入力される第１
導電型の第１のＭＯＳトランジスタと、ソ−スが第１の
ＭＯＳトランジスタのドレインに接続され、ゲ−トにデ
−タ信号が入力される第１導電型の第２のＭＯＳトラン
ジスタと、ドレインが第２のＭＯＳトランジスタに接続
され、ゲ−トにデ−タ信号が入力される第２導電型の第
３のＭＯＳトランジスタと、ドレインが第３のＭＯＳト
ランジスタに接続され、ゲ−トに逆クロック信号が入力
されてソ−スが第２の定電位点に接続された第２導電型
の第４のＭＯＳトランジスタと、一方の電極が第２の定
電位点に接続され、他方の電極が第１のＭＯＳトランジ
スタのソ−スに接続されたキャパシタと、一方の電極が
第１の定電位点に接続され、他方の電極が第４のＭＯＳ
トランジスタのドレインに接続されたキャパシタを備え
たものである。
点に接続され、ゲ−トにクロック信号が入力される第１
導電型の第１のＭＯＳトランジスタと、ソ−スが第１の
ＭＯＳトランジスタのドレインに接続され、ゲ−トにデ
−タ信号が入力される第１導電型の第２のＭＯＳトラン
ジスタと、ドレインが第２のＭＯＳトランジスタに接続
され、ゲ−トにデ−タ信号が入力される第２導電型の第
３のＭＯＳトランジスタと、ドレインが第３のＭＯＳト
ランジスタに接続され、ゲ−トに逆クロック信号が入力
されてソ−スが第２の定電位点に接続された第２導電型
の第４のＭＯＳトランジスタと、一方の電極が第２の定
電位点に接続され、他方の電極が第１のＭＯＳトランジ
スタのソ−スに接続されたキャパシタと、一方の電極が
第１の定電位点に接続され、他方の電極が第４のＭＯＳ
トランジスタのドレインに接続されたキャパシタを備え
たものである。
【０００８】また、ドレインが第１の定電位点に接続さ
れ、ゲ−トにクロック信号が入力される第１導電型の第
１のＭＯＳトランジスタと、ソ−スが第１のＭＯＳトラ
ンジスタのドレインに接続され、ゲ−トにデ−タ信号が
入力される第１導電型の第２のＭＯＳトランジスタと、
ドレインが第２のＭＯＳトランジスタに接続され、ゲ−
トにデ−タ信号が入力される第２導電型の第３のＭＯＳ
トランジスタと、ドレインが第３のＭＯＳトランジスタ
に接続され、ゲ−トに逆クロック信号が入力されてソ−
スが第２の定電位点に接続された第２導電型の第４のＭ
ＯＳトランジスタと、一方の電極が第１のＭＯＳトラン
ジスタのソ−スに接続され、他方の電極にクロック信号
が入力されるキャパシタと、一方の電極が第４のＭＯＳ
トランジスタのドレインに接続され、他方の電極に逆ク
ロック信号が入力されるキャパシタを備えたものであ
る。
れ、ゲ−トにクロック信号が入力される第１導電型の第
１のＭＯＳトランジスタと、ソ−スが第１のＭＯＳトラ
ンジスタのドレインに接続され、ゲ−トにデ−タ信号が
入力される第１導電型の第２のＭＯＳトランジスタと、
ドレインが第２のＭＯＳトランジスタに接続され、ゲ−
トにデ−タ信号が入力される第２導電型の第３のＭＯＳ
トランジスタと、ドレインが第３のＭＯＳトランジスタ
に接続され、ゲ−トに逆クロック信号が入力されてソ−
スが第２の定電位点に接続された第２導電型の第４のＭ
ＯＳトランジスタと、一方の電極が第１のＭＯＳトラン
ジスタのソ−スに接続され、他方の電極にクロック信号
が入力されるキャパシタと、一方の電極が第４のＭＯＳ
トランジスタのドレインに接続され、他方の電極に逆ク
ロック信号が入力されるキャパシタを備えたものであ
る。
【０００９】
実施の形態１．以下、この発明をＤＲＡＭに適用した場
合について説明する。図１はＤＲＡＭの全体構成を示す
ブロック図である。図２は図１に示されたＷバッファ２
００としてこの発明に係わるクロックドインバ−タ回路
２０１を用いた場合の回路図である。図３は図２の動作
のタイミングチャ−トである。図１を参照して、このＤ
ＲＡＭ１００は一枚の半導体基板上に形成されている。
また、ＤＲＡＭ１００は、複数のメモリセルＭＣが行お
よび列からなるマトリクス状に配置されたメモリセルア
レイ１１０と、メモリセルアレイ１１０の１つの行を選
択する行デコ−ダ１２０と、メモリセルアレイ１１０の
１つの列を選択する列デコ−ダ１３０と、メモリセルア
レイ１１０からのデ−タを増幅するセンスアンプＳＡ
と、列デコ−ダ１３０によって選択された列のデ−タを
入出力するセンスリフレッシュアンプ制御回路１５０を
備える。
合について説明する。図１はＤＲＡＭの全体構成を示す
ブロック図である。図２は図１に示されたＷバッファ２
００としてこの発明に係わるクロックドインバ−タ回路
２０１を用いた場合の回路図である。図３は図２の動作
のタイミングチャ−トである。図１を参照して、このＤ
ＲＡＭ１００は一枚の半導体基板上に形成されている。
また、ＤＲＡＭ１００は、複数のメモリセルＭＣが行お
よび列からなるマトリクス状に配置されたメモリセルア
レイ１１０と、メモリセルアレイ１１０の１つの行を選
択する行デコ−ダ１２０と、メモリセルアレイ１１０の
１つの列を選択する列デコ−ダ１３０と、メモリセルア
レイ１１０からのデ−タを増幅するセンスアンプＳＡ
と、列デコ−ダ１３０によって選択された列のデ−タを
入出力するセンスリフレッシュアンプ制御回路１５０を
備える。
【００１０】このＤＲＡＭ１００はさらに、外部からの
アドレス信号Ａ０〜Ａ１０を行アドレス信号として行デ
コ−ダ１２０に供給するとともに、列アドレス信号とし
て列デコ−ダ１３０に供給する行および列アドレスバッ
ファ１６０と、外部からの入力デ−タＤＱ１〜ＤＱ８を
センスリフレッシュアンプ制御回路１５０に供給する入
力バッファ１７０と、センスリフレッシュアンプ制御回
路１５０からのデ−タを外部に供給する出力バッファ１
８０と、行アドレスストロ−ブ信号／ＲＡＳおよび列ア
ドレスストロ−ブ信号／ＣＡＳに応答してクロック信号
φを発生するクロック発生回路１９０と、ライト信号／
Ｗおよびクロック発生回路１９０からのクロック信号φ
に応答して出力信号を発生するＷバッファ２００を備え
る。
アドレス信号Ａ０〜Ａ１０を行アドレス信号として行デ
コ−ダ１２０に供給するとともに、列アドレス信号とし
て列デコ−ダ１３０に供給する行および列アドレスバッ
ファ１６０と、外部からの入力デ−タＤＱ１〜ＤＱ８を
センスリフレッシュアンプ制御回路１５０に供給する入
力バッファ１７０と、センスリフレッシュアンプ制御回
路１５０からのデ−タを外部に供給する出力バッファ１
８０と、行アドレスストロ−ブ信号／ＲＡＳおよび列ア
ドレスストロ−ブ信号／ＣＡＳに応答してクロック信号
φを発生するクロック発生回路１９０と、ライト信号／
Ｗおよびクロック発生回路１９０からのクロック信号φ
に応答して出力信号を発生するＷバッファ２００を備え
る。
【００１１】また、ＤＲＡＭ１００におけるセンスリフ
レッシュアンプ入出力制御回路１５０内のセンスアンプ
ＳＡ（図示せず。）の動作が最もノイズを発生し、電源
電位Ｖｃｃあるいは接地電位ＧＮＤを変動させる。即
ち、このセンスアンプＳＡの電源電位Ｖｃｃあるいは接
地電位ＧＮＤが供給される電位点と、Ｗバッファ２００
の電源電位Ｖｃｃあるいは接地電位ＧＮＤが供給される
電位点は共通のバスに乗っており、かつＤＲＡＭ１００
の内、センスアンプＳＡの動作頻度が最も多いからであ
る。またこのセンスアンプＳＡの動作は入力バッファ１
７０あるいは出力バッファ１８０およびクロック発生回
路１９０により制御することができる。そして、ライト
信号／Ｗおよびクロック発生回路１９０からのクロック
信号φに応答して出力信号を生じるＷバッファ２００も
クロック発生回路１９０により制御することができる。
レッシュアンプ入出力制御回路１５０内のセンスアンプ
ＳＡ（図示せず。）の動作が最もノイズを発生し、電源
電位Ｖｃｃあるいは接地電位ＧＮＤを変動させる。即
ち、このセンスアンプＳＡの電源電位Ｖｃｃあるいは接
地電位ＧＮＤが供給される電位点と、Ｗバッファ２００
の電源電位Ｖｃｃあるいは接地電位ＧＮＤが供給される
電位点は共通のバスに乗っており、かつＤＲＡＭ１００
の内、センスアンプＳＡの動作頻度が最も多いからであ
る。またこのセンスアンプＳＡの動作は入力バッファ１
７０あるいは出力バッファ１８０およびクロック発生回
路１９０により制御することができる。そして、ライト
信号／Ｗおよびクロック発生回路１９０からのクロック
信号φに応答して出力信号を生じるＷバッファ２００も
クロック発生回路１９０により制御することができる。
【００１２】次に、図２を参照して、Ｗバッファ２００
はクロックドインバ−タ回路２０１を有し、そのクロッ
クドインバ−タ回路２０１はドレインに電源電位Ｖｃｃ
が供給される電位点が接続され、ゲ−トにクロック発生
回路１９０からのクロック信号φ１が入力されるＰチャ
ネルＭＯＳトランジスタ２０１ａと、ソ−スがＰチャネ
ルＭＯＳトランジスタ２０１ａのドレインに接続され、
ゲ−トにライト信号／Ｗが入力されるＰチャネルＭＯＳ
トランジスタ２０１ｂと、ドレインがＰチャネルＭＯＳ
トランジスタ２０１ｂに接続され、ゲ−トにライト信号
／Ｗが入力されるＮチャネルＭＯＳトランジスタ２０１
ｃと、ドレインがＮチャネルＭＯＳトランジスタ２０１
ｃに接続され、インバ−タ回路２０１ｇにより反転され
たクロック信号φ２がゲ−トに入力され、ソ−スに接地
電位ＧＮＤが供給される電位点が接続されたＮチャネル
ＭＯＳトランジスタ２０１ｄと、ＰチャネルＭＯＳトラ
ンジスタ２０１ａのソ−スとＰチャネルＭＯＳトランジ
スタ２０１ｂのドレインの接合点であるノ−ドａに接続
され、接地電位ＧＮＤが供給される電位点が接続された
キャパシタ２０１ｅ、およびＮチャネルＭＯＳトランジ
スタ２０１ｃのソ−スとＮチャネルＭＯＳトランジスタ
２０１ｄのドレインの接合点であるノ−ドｂに接続さ
れ、電源電位Ｖｃｃが供給される電位点が接続されたキ
ャパシタ２０１ｆを備える。
はクロックドインバ−タ回路２０１を有し、そのクロッ
クドインバ−タ回路２０１はドレインに電源電位Ｖｃｃ
が供給される電位点が接続され、ゲ−トにクロック発生
回路１９０からのクロック信号φ１が入力されるＰチャ
ネルＭＯＳトランジスタ２０１ａと、ソ−スがＰチャネ
ルＭＯＳトランジスタ２０１ａのドレインに接続され、
ゲ−トにライト信号／Ｗが入力されるＰチャネルＭＯＳ
トランジスタ２０１ｂと、ドレインがＰチャネルＭＯＳ
トランジスタ２０１ｂに接続され、ゲ−トにライト信号
／Ｗが入力されるＮチャネルＭＯＳトランジスタ２０１
ｃと、ドレインがＮチャネルＭＯＳトランジスタ２０１
ｃに接続され、インバ−タ回路２０１ｇにより反転され
たクロック信号φ２がゲ−トに入力され、ソ−スに接地
電位ＧＮＤが供給される電位点が接続されたＮチャネル
ＭＯＳトランジスタ２０１ｄと、ＰチャネルＭＯＳトラ
ンジスタ２０１ａのソ−スとＰチャネルＭＯＳトランジ
スタ２０１ｂのドレインの接合点であるノ−ドａに接続
され、接地電位ＧＮＤが供給される電位点が接続された
キャパシタ２０１ｅ、およびＮチャネルＭＯＳトランジ
スタ２０１ｃのソ−スとＮチャネルＭＯＳトランジスタ
２０１ｄのドレインの接合点であるノ−ドｂに接続さ
れ、電源電位Ｖｃｃが供給される電位点が接続されたキ
ャパシタ２０１ｆを備える。
【００１３】また、Ｗバッファ２００はクロックドイン
バ−タ回路２０１におけるＰチャネルＭＯＳトランジス
タ２０１ｂのソ−スとＮチャネルＭＯＳトランジスタ２
０１ｃのドレインの接合点で接続され、ソ−スに電源電
位Ｖｃｃが供給される電位点が接続されたＰチャネルＭ
ＯＳトランジスタ２００ａとインバ−タ回路２００ｂで
構成されたラッチ回路およびインバ−タ回路２００ｃを
備える。
バ−タ回路２０１におけるＰチャネルＭＯＳトランジス
タ２０１ｂのソ−スとＮチャネルＭＯＳトランジスタ２
０１ｃのドレインの接合点で接続され、ソ−スに電源電
位Ｖｃｃが供給される電位点が接続されたＰチャネルＭ
ＯＳトランジスタ２００ａとインバ−タ回路２００ｂで
構成されたラッチ回路およびインバ−タ回路２００ｃを
備える。
【００１４】以上のように構成されたＷバッファ２００
の動作について図３のタイミングチャ−トを参照して説
明する。まず、ハイレベルのライト信号／Ｗとクロック
発生回路１９０から出力されたロウレベルのクロック信
号φ１をＷバッファ２００に入力すると、クロック信号
φ１がクロックドインバ−タ回路２０１のＰチャネルＭ
ＯＳトランジスタ２０１ａのゲ−トに入力される。ま
た、インバ−タ回路２０１ｇによりハイレベルに反転さ
れたクロック信号φ２がＮチャネルＭＯＳトランジスタ
２０１ｄのゲ−トに入力される。そしてクロックドイン
バ−タ回路２０１のＰチャネルＭＯＳトランジスタ２０
１ｂとＮチャネルＭＯＳトランジスタ２０１ｃのゲ−ト
はハイレベルとなる。
の動作について図３のタイミングチャ−トを参照して説
明する。まず、ハイレベルのライト信号／Ｗとクロック
発生回路１９０から出力されたロウレベルのクロック信
号φ１をＷバッファ２００に入力すると、クロック信号
φ１がクロックドインバ−タ回路２０１のＰチャネルＭ
ＯＳトランジスタ２０１ａのゲ−トに入力される。ま
た、インバ−タ回路２０１ｇによりハイレベルに反転さ
れたクロック信号φ２がＮチャネルＭＯＳトランジスタ
２０１ｄのゲ−トに入力される。そしてクロックドイン
バ−タ回路２０１のＰチャネルＭＯＳトランジスタ２０
１ｂとＮチャネルＭＯＳトランジスタ２０１ｃのゲ−ト
はハイレベルとなる。
【００１５】このとき、ＰチャネルＭＯＳトランジスタ
２０１ａはＯＮ状態、ＰチャネルＭＯＳトランジスタ２
０１ｂはＯＦＦ状態となり、ＮチャネルＭＯＳトランジ
スタ２０１ｃおよびＮチャネルＭＯＳトランジスタ２０
１ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０１ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０１ｃのドレインの接合点と、ＮチャネルＭＯＳ
トランジスタ２０１ｄのソ−スに接続された接地電位Ｇ
ＮＤが供給される電位点の間に、電位差が生じて電流が
発生する。また、この電流はクロックドインバ−タ回路
２０１から流出し、ＰチャネルＭＯＳトランジスタ２０
０ａとインバ−タ回路２００ｂで構成されたラッチ回路
およびインバ−タ回路２００ｃを通過し、ロウレベルの
出力信号ＯＷとして出力される。
２０１ａはＯＮ状態、ＰチャネルＭＯＳトランジスタ２
０１ｂはＯＦＦ状態となり、ＮチャネルＭＯＳトランジ
スタ２０１ｃおよびＮチャネルＭＯＳトランジスタ２０
１ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０１ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０１ｃのドレインの接合点と、ＮチャネルＭＯＳ
トランジスタ２０１ｄのソ−スに接続された接地電位Ｇ
ＮＤが供給される電位点の間に、電位差が生じて電流が
発生する。また、この電流はクロックドインバ−タ回路
２０１から流出し、ＰチャネルＭＯＳトランジスタ２０
０ａとインバ−タ回路２００ｂで構成されたラッチ回路
およびインバ−タ回路２００ｃを通過し、ロウレベルの
出力信号ＯＷとして出力される。
【００１６】また、ノ−ドｂに接続され、電源電位Ｖｃ
ｃが供給される電位点が接続されたキャパシタ２０１ｆ
は、ＮチャネルＭＯＳトランジスタ２０１ｄがＯＮ状態
となっているので、接地電位ＧＮＤが供給される電位点
の間に電位差が生じて、電流が発生する。そして、キャ
パシタ２０１ｆの一方は接地電位ＧＮＤ、他方は電源電
位Ｖｃｃとなっている。
ｃが供給される電位点が接続されたキャパシタ２０１ｆ
は、ＮチャネルＭＯＳトランジスタ２０１ｄがＯＮ状態
となっているので、接地電位ＧＮＤが供給される電位点
の間に電位差が生じて、電流が発生する。そして、キャ
パシタ２０１ｆの一方は接地電位ＧＮＤ、他方は電源電
位Ｖｃｃとなっている。
【００１７】次に、ライト信号／Ｗはハイレベルの状態
で、クロック発生回路１９０から出力されたクロック信
号φ１をハイレベルにした場合、ＰチャネルＭＯＳトラ
ンジスタ２０１ａおよびＰチャネルＭＯＳトランジスタ
２０１ｂはＯＦＦ状態となる。また、ＮチャネルＭＯＳ
トランジスタ２０１ｃはＯＮ状態、ＮチャネルＭＯＳト
ランジスタ２０１ｄはＯＦＦ状態となる。この状態でセ
ンスアンプＳＡを動作するとノイズが発生し、電源電位
Ｖｃｃが変動する。このとき電源電位Ｖｃｃが供給され
る電位点が接続されたキャパシタ２０１ｆは電源電位Ｖ
ｃｃのカップリングにより、接地電位ＧＮＤが降下方向
にブ−ストされ接地電位ＧＮＤより低電位となるので電
流が生じる。そして、降下方向にブ−ストされた電流は
クロックドインバ−タ回路２０１から流出し、Ｐチャネ
ルＭＯＳトランジスタ２００ａとインバ−タ回路２００
ｂで構成されたラッチ回路およびインバ−タ回路２００
ｃを通過し、ロウレベルの出力信号ＯＷとして出力され
る。
で、クロック発生回路１９０から出力されたクロック信
号φ１をハイレベルにした場合、ＰチャネルＭＯＳトラ
ンジスタ２０１ａおよびＰチャネルＭＯＳトランジスタ
２０１ｂはＯＦＦ状態となる。また、ＮチャネルＭＯＳ
トランジスタ２０１ｃはＯＮ状態、ＮチャネルＭＯＳト
ランジスタ２０１ｄはＯＦＦ状態となる。この状態でセ
ンスアンプＳＡを動作するとノイズが発生し、電源電位
Ｖｃｃが変動する。このとき電源電位Ｖｃｃが供給され
る電位点が接続されたキャパシタ２０１ｆは電源電位Ｖ
ｃｃのカップリングにより、接地電位ＧＮＤが降下方向
にブ−ストされ接地電位ＧＮＤより低電位となるので電
流が生じる。そして、降下方向にブ−ストされた電流は
クロックドインバ−タ回路２０１から流出し、Ｐチャネ
ルＭＯＳトランジスタ２００ａとインバ−タ回路２００
ｂで構成されたラッチ回路およびインバ−タ回路２００
ｃを通過し、ロウレベルの出力信号ＯＷとして出力され
る。
【００１８】また、接地電位ＧＮＤも変動する。しか
し、ＮチャネルＭＯＳトランジスタ２０１ｄがＯＦＦ状
態となっているので、接地電位ＧＮＤが供給される電位
点のノイズがクロックドインバ−タ回路２０１およびＷ
バッファ２００の出力信号ＯＷに表れない。なおかつ、
キャパシタ２０１ｆの電荷を引き抜くのでクロックドイ
ンバ−タ回路２０１の出力がフロ−ティングになったこ
とによる電位の上昇を防ぐことができる。
し、ＮチャネルＭＯＳトランジスタ２０１ｄがＯＦＦ状
態となっているので、接地電位ＧＮＤが供給される電位
点のノイズがクロックドインバ−タ回路２０１およびＷ
バッファ２００の出力信号ＯＷに表れない。なおかつ、
キャパシタ２０１ｆの電荷を引き抜くのでクロックドイ
ンバ−タ回路２０１の出力がフロ−ティングになったこ
とによる電位の上昇を防ぐことができる。
【００１９】次に、ロウレベルのライト信号／Ｗとクロ
ック発生回路１９０から出力されたロウレベルのクロッ
ク信号φ１をＷバッファ２００に入力すると、クロック
信号φ１がクロックドインバ−タ回路２０１のＰチャネ
ルＭＯＳトランジスタ２０１ａのゲ−トに入力される。
またインバ−タ回路２０１ｇによりハイレベルに反転さ
れたクロック信号φ２がＮチャネルＭＯＳトランジスタ
２０１ｄのゲ−トに入力される。そしてクロックドイン
バ−タ回路２０１のＰチャネルＭＯＳトランジスタ２０
１ｂとＮチャネルＭＯＳトランジスタ２０１ｃのゲ−ト
はロウレベルとなる。
ック発生回路１９０から出力されたロウレベルのクロッ
ク信号φ１をＷバッファ２００に入力すると、クロック
信号φ１がクロックドインバ−タ回路２０１のＰチャネ
ルＭＯＳトランジスタ２０１ａのゲ−トに入力される。
またインバ−タ回路２０１ｇによりハイレベルに反転さ
れたクロック信号φ２がＮチャネルＭＯＳトランジスタ
２０１ｄのゲ−トに入力される。そしてクロックドイン
バ−タ回路２０１のＰチャネルＭＯＳトランジスタ２０
１ｂとＮチャネルＭＯＳトランジスタ２０１ｃのゲ−ト
はロウレベルとなる。
【００２０】このとき、ＰチャネルＭＯＳトランジスタ
２０１ａおよびＰチャネルＭＯＳトランジスタ２０１ｂ
はＯＮ状態、ＮチャネルＭＯＳトランジスタ２０１ｃは
ＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ２０
１ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０１ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０１ｃのドレインの接合点と、ＰチャネルＭＯＳ
トランジスタ２０１ａのドレインに接続された電源電位
Ｖｃｃが供給される電位点の間に、電位差が生じて電流
が発生する。また、この電流はクロックドインバ−タ回
路２０１から流出し、ＰチャネルＭＯＳトランジスタ２
００ａとインバ−タ回路２００ｂで構成されたラッチ回
路およびインバ−タ回路２００ｃを通過し、ハイレベル
の出力信号ＯＷとして出力される。
２０１ａおよびＰチャネルＭＯＳトランジスタ２０１ｂ
はＯＮ状態、ＮチャネルＭＯＳトランジスタ２０１ｃは
ＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ２０
１ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０１ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０１ｃのドレインの接合点と、ＰチャネルＭＯＳ
トランジスタ２０１ａのドレインに接続された電源電位
Ｖｃｃが供給される電位点の間に、電位差が生じて電流
が発生する。また、この電流はクロックドインバ−タ回
路２０１から流出し、ＰチャネルＭＯＳトランジスタ２
００ａとインバ−タ回路２００ｂで構成されたラッチ回
路およびインバ−タ回路２００ｃを通過し、ハイレベル
の出力信号ＯＷとして出力される。
【００２１】また、ノ−ドａに接続され、接地電位ＧＮ
Ｄが供給される電位点が接続されたキャパシタ２０１ｅ
は、ＰチャネルＭＯＳトランジスタ２０１ａがＯＮ状態
となっているので、電源電位Ｖｃｃが供給される電位点
の間に電位差が生じて、電流が発生する。そして、キャ
パシタ２０１ｅの一方は電源電位Ｖｃｃ、他方は接地電
位ＧＮＤとなっている。
Ｄが供給される電位点が接続されたキャパシタ２０１ｅ
は、ＰチャネルＭＯＳトランジスタ２０１ａがＯＮ状態
となっているので、電源電位Ｖｃｃが供給される電位点
の間に電位差が生じて、電流が発生する。そして、キャ
パシタ２０１ｅの一方は電源電位Ｖｃｃ、他方は接地電
位ＧＮＤとなっている。
【００２２】次に、ライト信号／Ｗはロウレベルの状態
で、クロック発生回路１９０から出力されたクロック信
号φ１をハイレベルにした場合、ＮチャネルＭＯＳトラ
ンジスタ２０１ｃおよびＮチャネルＭＯＳトランジスタ
２０１ｄはＯＦＦ状態となる。また、ＰチャネルＭＯＳ
トランジスタ２０１ａはＯＦＦ状態、ＰチャネルＭＯＳ
トランジスタ２０１ｂはＯＮ状態となる。この状態でセ
ンスアンプＳＡを動作するとノイズが発生し、接地電位
ＧＮＤが変動する。このとき接地電位ＧＮＤが供給され
る電位点が接続されたキャパシタ２０１ｅは接地電位Ｇ
ＮＤのカップリングにより、電源電位Ｖｃｃがブ−スト
され電源電位Ｖｃｃより高電位となるので電流が生じ
る。そして、ブ−ストされた電流はクロックドインバ−
タ回路２０１から流出し、ＰチャネルＭＯＳトランジス
タ２００ａとインバ−タ回路２００ｂで構成されたラッ
チ回路およびインバ−タ回路２００ｃを通過し、ハイレ
ベルの出力信号ＯＷとして出力される。
で、クロック発生回路１９０から出力されたクロック信
号φ１をハイレベルにした場合、ＮチャネルＭＯＳトラ
ンジスタ２０１ｃおよびＮチャネルＭＯＳトランジスタ
２０１ｄはＯＦＦ状態となる。また、ＰチャネルＭＯＳ
トランジスタ２０１ａはＯＦＦ状態、ＰチャネルＭＯＳ
トランジスタ２０１ｂはＯＮ状態となる。この状態でセ
ンスアンプＳＡを動作するとノイズが発生し、接地電位
ＧＮＤが変動する。このとき接地電位ＧＮＤが供給され
る電位点が接続されたキャパシタ２０１ｅは接地電位Ｇ
ＮＤのカップリングにより、電源電位Ｖｃｃがブ−スト
され電源電位Ｖｃｃより高電位となるので電流が生じ
る。そして、ブ−ストされた電流はクロックドインバ−
タ回路２０１から流出し、ＰチャネルＭＯＳトランジス
タ２００ａとインバ−タ回路２００ｂで構成されたラッ
チ回路およびインバ−タ回路２００ｃを通過し、ハイレ
ベルの出力信号ＯＷとして出力される。
【００２３】また、電源電位Ｖｃｃも変動する。しか
し、ＰチャネルＭＯＳトランジスタ２０１ａはＯＦＦ状
態となっているため、電源電位Ｖｃｃが供給される電位
点のノイズがクロックドインバ−タ回路２０１およびＷ
バッファ２００の出力信号ＯＷに表れない。なおかつ、
キャパシタ２０１ｅの電荷を引き抜くのでクロックドイ
ンバ−タ回路２０１の出力がフロ−ティングになったこ
とによる電位の降下を防ぐことができる。
し、ＰチャネルＭＯＳトランジスタ２０１ａはＯＦＦ状
態となっているため、電源電位Ｖｃｃが供給される電位
点のノイズがクロックドインバ−タ回路２０１およびＷ
バッファ２００の出力信号ＯＷに表れない。なおかつ、
キャパシタ２０１ｅの電荷を引き抜くのでクロックドイ
ンバ−タ回路２０１の出力がフロ−ティングになったこ
とによる電位の降下を防ぐことができる。
【００２４】実施の形態２．図４はこの発明の実施の形
態２によるＷバッファ２０２の回路図である。図４を参
照して、Ｗバッファ２０２はクロックドインバ−タ回路
２０３を有し、そのクロックドインバ−タ回路２０３は
ソ−スに電源電位Ｖｃｃが供給され、ゲ−トにクロック
発生回路１９０からのクロック信号φ３が入力されるＰ
チャネルＭＯＳトランジスタ２０３ａと、ソ−スがＰチ
ャネルＭＯＳトランジスタ２０３ａのドレインに接続さ
れ、ゲ−トにライト信号／Ｗが入力されるＰチャネルＭ
ＯＳトランジスタ２０３ｂと、ドレインがＰチャネルＭ
ＯＳトランジスタ２０３ｂに接続され、ゲ−トにライト
信号／Ｗが入力されるＮチャネルＭＯＳトランジスタ２
０３ｃと、ドレインがＮチャネルＭＯＳトランジスタ２
０３ｃに接続され、インバ−タ回路２０３ｇにより反転
されたクロック信号φ４がゲ−トに入力され、ソ−スに
接地電位ＧＮＤが接続されるＮチャネルＭＯＳトランジ
スタ２０３ｄと、ＰチャネルＭＯＳトランジスタ２０３
ａのソ−スとＰチャネルＭＯＳトランジスタ２０３ｂの
ドレインの接合点であるノ−ドｃに接続され、クロック
信号φ３が供給されるキャパシタ２０３ｅ、およびＮチ
ャネルＭＯＳトランジスタ２０３ｃのソ−スとＮチャネ
ルＭＯＳトランジスタ２０３ｄのドレインの接合点であ
るノ−ドｄに接続され、反転されたクロック信号φ４が
供給されるキャパシタ２０３ｆを備える。
態２によるＷバッファ２０２の回路図である。図４を参
照して、Ｗバッファ２０２はクロックドインバ−タ回路
２０３を有し、そのクロックドインバ−タ回路２０３は
ソ−スに電源電位Ｖｃｃが供給され、ゲ−トにクロック
発生回路１９０からのクロック信号φ３が入力されるＰ
チャネルＭＯＳトランジスタ２０３ａと、ソ−スがＰチ
ャネルＭＯＳトランジスタ２０３ａのドレインに接続さ
れ、ゲ−トにライト信号／Ｗが入力されるＰチャネルＭ
ＯＳトランジスタ２０３ｂと、ドレインがＰチャネルＭ
ＯＳトランジスタ２０３ｂに接続され、ゲ−トにライト
信号／Ｗが入力されるＮチャネルＭＯＳトランジスタ２
０３ｃと、ドレインがＮチャネルＭＯＳトランジスタ２
０３ｃに接続され、インバ−タ回路２０３ｇにより反転
されたクロック信号φ４がゲ−トに入力され、ソ−スに
接地電位ＧＮＤが接続されるＮチャネルＭＯＳトランジ
スタ２０３ｄと、ＰチャネルＭＯＳトランジスタ２０３
ａのソ−スとＰチャネルＭＯＳトランジスタ２０３ｂの
ドレインの接合点であるノ−ドｃに接続され、クロック
信号φ３が供給されるキャパシタ２０３ｅ、およびＮチ
ャネルＭＯＳトランジスタ２０３ｃのソ−スとＮチャネ
ルＭＯＳトランジスタ２０３ｄのドレインの接合点であ
るノ−ドｄに接続され、反転されたクロック信号φ４が
供給されるキャパシタ２０３ｆを備える。
【００２５】また、Ｗバッファ２０２はクロックドイン
バ−タ回路２０３におけるＰチャネルＭＯＳトランジス
タ２０３ｂのソ−スとＮチャネルＭＯＳトランジスタ２
０３ｃのドレインの接合点で接続され、ソ−スに電源電
位Ｖｃｃが供給される電位点が接続されたＰチャネルＭ
ＯＳトランジスタ２０２ａとインバ−タ回路２０２ｂで
構成されたラッチ回路およびインバ−タ回路２０２ｃを
備える。
バ−タ回路２０３におけるＰチャネルＭＯＳトランジス
タ２０３ｂのソ−スとＮチャネルＭＯＳトランジスタ２
０３ｃのドレインの接合点で接続され、ソ−スに電源電
位Ｖｃｃが供給される電位点が接続されたＰチャネルＭ
ＯＳトランジスタ２０２ａとインバ−タ回路２０２ｂで
構成されたラッチ回路およびインバ−タ回路２０２ｃを
備える。
【００２６】以上のように構成されたＷバッファ２０２
の動作について説明する。まず、ハイレベルのライト信
号／Ｗとクロック発生回路１９０から出力されたロウレ
ベルのクロック信号φ３をＷバッファ２０２に入力する
と、クロック信号φ３がクロックドインバ−タ回路２０
３のＰチャネルＭＯＳトランジスタ２０３ａのゲ−トに
入力される。また、インバ−タ回路２０３ｇによりハイ
レベルに反転されたクロック信号φ４がＮチャネルＭＯ
Ｓトランジスタ２０３ｄのゲ−トに入力される。そし
て、クロックドインバ−タ回路２０３のＰチャネルＭＯ
Ｓトランジスタ２０３ｂとＮチャネルＭＯＳトランジス
タ２０３ｃのゲ−トはハイレベルとなる。
の動作について説明する。まず、ハイレベルのライト信
号／Ｗとクロック発生回路１９０から出力されたロウレ
ベルのクロック信号φ３をＷバッファ２０２に入力する
と、クロック信号φ３がクロックドインバ−タ回路２０
３のＰチャネルＭＯＳトランジスタ２０３ａのゲ−トに
入力される。また、インバ−タ回路２０３ｇによりハイ
レベルに反転されたクロック信号φ４がＮチャネルＭＯ
Ｓトランジスタ２０３ｄのゲ−トに入力される。そし
て、クロックドインバ−タ回路２０３のＰチャネルＭＯ
Ｓトランジスタ２０３ｂとＮチャネルＭＯＳトランジス
タ２０３ｃのゲ−トはハイレベルとなる。
【００２７】このとき、ＰチャネルＭＯＳトランジスタ
２０３ａはＯＮ状態、ＰチャネルＭＯＳトランジスタ２
０３ｂはＯＦＦ状態となり、ＮチャネルＭＯＳトランジ
スタ２０３ｃおよびＮチャネルＭＯＳトランジスタ２０
３ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０３ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０３ｃのドレインの接合点と、ＮチャネルＭＯＳ
トランジスタ２０３ｄのソ−スに接続された接地電位Ｇ
ＮＤが供給される電位点の間に、電位差が生じて電流が
発生する。また、この電流はクロックドインバ−タ回路
２０３から流出し、ＰチャネルＭＯＳトランジスタ２０
２ａとインバ−タ回路２０２ｂで構成されたラッチ回路
およびインバ−タ回路２０２ｃを通過し、ロウレベルの
出力信号ＯＷとして出力される。
２０３ａはＯＮ状態、ＰチャネルＭＯＳトランジスタ２
０３ｂはＯＦＦ状態となり、ＮチャネルＭＯＳトランジ
スタ２０３ｃおよびＮチャネルＭＯＳトランジスタ２０
３ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０３ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０３ｃのドレインの接合点と、ＮチャネルＭＯＳ
トランジスタ２０３ｄのソ−スに接続された接地電位Ｇ
ＮＤが供給される電位点の間に、電位差が生じて電流が
発生する。また、この電流はクロックドインバ−タ回路
２０３から流出し、ＰチャネルＭＯＳトランジスタ２０
２ａとインバ−タ回路２０２ｂで構成されたラッチ回路
およびインバ−タ回路２０２ｃを通過し、ロウレベルの
出力信号ＯＷとして出力される。
【００２８】また、ノ−ドｄに接続され、反転されたハ
イレベルのクロック信号φ４が供給されるキャパシタ２
０３ｆは、ＮチャネルＭＯＳトランジスタ２０３ｄがＯ
Ｎ状態となっているので、接地電位ＧＮＤが供給される
電位点の間に電位差が生じて電流が発生する。そして、
キャパシタ２０３ｆの一方は接地電位ＧＮＤ、他方は電
源電位Ｖｃｃとなっている。
イレベルのクロック信号φ４が供給されるキャパシタ２
０３ｆは、ＮチャネルＭＯＳトランジスタ２０３ｄがＯ
Ｎ状態となっているので、接地電位ＧＮＤが供給される
電位点の間に電位差が生じて電流が発生する。そして、
キャパシタ２０３ｆの一方は接地電位ＧＮＤ、他方は電
源電位Ｖｃｃとなっている。
【００２９】次に、ライト信号／Ｗはハイレベルの状態
で、クロック発生回路１９０から出力されたクロック信
号φ３をハイレベルにした場合、ＰチャネルＭＯＳトラ
ンジスタ２０３ａおよびＰチャネルＭＯＳトランジスタ
２０３ｂはＯＦＦ状態となる。また、ＮチャネルＭＯＳ
トランジスタ２０３ｃはＯＮ状態、ＮチャネルＭＯＳト
ランジスタ２０３ｄはＯＦＦ状態となる。このとき、キ
ャパシタ２０３ｆは電源電位Ｖｃｃのカップリングによ
り、接地電位ＧＮＤが降下方向にブ−ストされ接地電位
ＧＮＤより低電位となるので電流が生じる。そして、降
下方向にブ−ストされた電流はクロックドインバ−タ回
路２０３から流出し、ＰチャネルＭＯＳトランジスタ２
０２ａとインバ−タ回路２０２ｂで構成されたラッチ回
路およびインバ−タ回路２０２ｃを通過し、ロウレベル
の出力信号ＯＷとして出力される。
で、クロック発生回路１９０から出力されたクロック信
号φ３をハイレベルにした場合、ＰチャネルＭＯＳトラ
ンジスタ２０３ａおよびＰチャネルＭＯＳトランジスタ
２０３ｂはＯＦＦ状態となる。また、ＮチャネルＭＯＳ
トランジスタ２０３ｃはＯＮ状態、ＮチャネルＭＯＳト
ランジスタ２０３ｄはＯＦＦ状態となる。このとき、キ
ャパシタ２０３ｆは電源電位Ｖｃｃのカップリングによ
り、接地電位ＧＮＤが降下方向にブ−ストされ接地電位
ＧＮＤより低電位となるので電流が生じる。そして、降
下方向にブ−ストされた電流はクロックドインバ−タ回
路２０３から流出し、ＰチャネルＭＯＳトランジスタ２
０２ａとインバ−タ回路２０２ｂで構成されたラッチ回
路およびインバ−タ回路２０２ｃを通過し、ロウレベル
の出力信号ＯＷとして出力される。
【００３０】この状態でセンスアンプＳＡを動作すると
ノイズが発生し、接地電位ＧＮＤあるいは電源電位Ｖｃ
ｃが変動する。しかし、ＰチャネルＭＯＳトランジスタ
２０３ａおよびＮチャネルＭＯＳトランジスタ２０３ｄ
はＯＦＦ状態となっているため、接地電位ＧＮＤあるい
は電源電位Ｖｃｃが供給される電位点のノイズがクロッ
クドインバ−タ回路２０３およびＷバッファ２００の出
力信号ＯＷに表れない。なおかつ、キャパシタ２０３ｆ
の電荷を引き抜くのでクロックドインバ−タ回路２０３
の出力がフロ−ティングになったことによる電位の上昇
を防ぐことができる。
ノイズが発生し、接地電位ＧＮＤあるいは電源電位Ｖｃ
ｃが変動する。しかし、ＰチャネルＭＯＳトランジスタ
２０３ａおよびＮチャネルＭＯＳトランジスタ２０３ｄ
はＯＦＦ状態となっているため、接地電位ＧＮＤあるい
は電源電位Ｖｃｃが供給される電位点のノイズがクロッ
クドインバ−タ回路２０３およびＷバッファ２００の出
力信号ＯＷに表れない。なおかつ、キャパシタ２０３ｆ
の電荷を引き抜くのでクロックドインバ−タ回路２０３
の出力がフロ−ティングになったことによる電位の上昇
を防ぐことができる。
【００３１】次に、ロウレベルのライト信号／Ｗとクロ
ック発生回路１９０から出力されたロウレベルのクロッ
ク信号φ１をＷバッファ２０２に入力すると、クロック
信号φ３がクロックドインバ−タ回路２０３のＰチャネ
ルＭＯＳトランジスタ２０３ａのゲ−トに入力される。
またインバ−タ回路２０３ｇによりハイレベルに反転さ
れたクロック信号φ４がＮチャネルＭＯＳトランジスタ
２０３ｄのゲ−トに入力される。そしてクロックドイン
バ−タ回路２０３のＰチャネルＭＯＳトランジスタ２０
３ｂとＮチャネルＭＯＳトランジスタ２０３ｃのゲ−ト
はロウレベルとなる。
ック発生回路１９０から出力されたロウレベルのクロッ
ク信号φ１をＷバッファ２０２に入力すると、クロック
信号φ３がクロックドインバ−タ回路２０３のＰチャネ
ルＭＯＳトランジスタ２０３ａのゲ−トに入力される。
またインバ−タ回路２０３ｇによりハイレベルに反転さ
れたクロック信号φ４がＮチャネルＭＯＳトランジスタ
２０３ｄのゲ−トに入力される。そしてクロックドイン
バ−タ回路２０３のＰチャネルＭＯＳトランジスタ２０
３ｂとＮチャネルＭＯＳトランジスタ２０３ｃのゲ−ト
はロウレベルとなる。
【００３２】このとき、ＰチャネルＭＯＳトランジスタ
２０３ａおよびＰチャネルＭＯＳトランジスタ２０３ｂ
はＯＮ状態、ＮチャネルＭＯＳトランジスタ２０３ｃは
ＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ２０
３ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０３ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０３ｃのドレインの接合点と、ＰチャネルＭＯＳ
トランジスタ２０３ａのドレインに接続された電源電位
Ｖｃｃが供給される電位点の間に、電位差が生じて電流
が発生する。また、この電流はクロックドインバ−タ回
路２０３から流出し、ＰチャネルＭＯＳトランジスタ２
０２ａとインバ−タ回路２０２ｂで構成されたラッチ回
路およびインバ−タ回路２０２ｃを通過し、ハイレベル
の出力信号ＯＷとして出力される。
２０３ａおよびＰチャネルＭＯＳトランジスタ２０３ｂ
はＯＮ状態、ＮチャネルＭＯＳトランジスタ２０３ｃは
ＯＦＦ状態となり、ＮチャネルＭＯＳトランジスタ２０
３ｄはＯＮ状態となる。そして、ＰチャネルＭＯＳトラ
ンジスタ２０３ｂのソ−スとＮチャネルＭＯＳトランジ
スタ２０３ｃのドレインの接合点と、ＰチャネルＭＯＳ
トランジスタ２０３ａのドレインに接続された電源電位
Ｖｃｃが供給される電位点の間に、電位差が生じて電流
が発生する。また、この電流はクロックドインバ−タ回
路２０３から流出し、ＰチャネルＭＯＳトランジスタ２
０２ａとインバ−タ回路２０２ｂで構成されたラッチ回
路およびインバ−タ回路２０２ｃを通過し、ハイレベル
の出力信号ＯＷとして出力される。
【００３３】また、ノ−ドｃに接続され、ロウレベルの
クロック信号φ３が供給されるキャパシタ２０３ｅは、
ＰチャネルＭＯＳトランジスタ２０３ａがＯＮ状態とな
っているので、電源電位Ｖｃｃが供給される電位点の間
に電位差が生じて電流が発生する。そして、キャパシタ
２０３ｅの一方は電源電位Ｖｃｃ、他方は接地電位ＧＮ
Ｄとなっている。
クロック信号φ３が供給されるキャパシタ２０３ｅは、
ＰチャネルＭＯＳトランジスタ２０３ａがＯＮ状態とな
っているので、電源電位Ｖｃｃが供給される電位点の間
に電位差が生じて電流が発生する。そして、キャパシタ
２０３ｅの一方は電源電位Ｖｃｃ、他方は接地電位ＧＮ
Ｄとなっている。
【００３４】次に、ライト信号／Ｗはロウレベルの状態
で、クロック発生回路１９０から出力されたクロック信
号φ３をハイレベルにした場合、ＮチャネルＭＯＳトラ
ンジスタ２０３ｃおよびＮチャネルＭＯＳトランジスタ
２０３ｄはＯＦＦ状態となる。また、ＰチャネルＭＯＳ
トランジスタ２０３ａはＯＦＦ状態、ＰチャネルＭＯＳ
トランジスタ２０３ｂはＯＮ状態となる。このとき、キ
ャパシタ２０３ｅは接地電位ＧＮＤのカップリングによ
り、電源電位Ｖｃｃがブ−ストされ電源電位Ｖｃｃより
高電位となるので電流が生じる。そして、ブ−ストされ
た電流はクロックドインバ−タ回路２０３から流出し、
ＰチャネルＭＯＳトランジスタ２０２ａとインバ−タ回
路２０２ｂで構成されたラッチ回路およびインバ−タ回
路２０２ｃを通過し、ハイレベルの出力信号ＯＷとして
出力される。
で、クロック発生回路１９０から出力されたクロック信
号φ３をハイレベルにした場合、ＮチャネルＭＯＳトラ
ンジスタ２０３ｃおよびＮチャネルＭＯＳトランジスタ
２０３ｄはＯＦＦ状態となる。また、ＰチャネルＭＯＳ
トランジスタ２０３ａはＯＦＦ状態、ＰチャネルＭＯＳ
トランジスタ２０３ｂはＯＮ状態となる。このとき、キ
ャパシタ２０３ｅは接地電位ＧＮＤのカップリングによ
り、電源電位Ｖｃｃがブ−ストされ電源電位Ｖｃｃより
高電位となるので電流が生じる。そして、ブ−ストされ
た電流はクロックドインバ−タ回路２０３から流出し、
ＰチャネルＭＯＳトランジスタ２０２ａとインバ−タ回
路２０２ｂで構成されたラッチ回路およびインバ−タ回
路２０２ｃを通過し、ハイレベルの出力信号ＯＷとして
出力される。
【００３５】この状態でセンスアンプＳＡを動作すると
ノイズが発生し、接地電位ＧＮＤあるいは電源電位Ｖｃ
ｃが変動する。しかし、ＰチャネルＭＯＳトランジスタ
２０３ａおよびＮチャネルＭＯＳトランジスタ２０３ｄ
はＯＦＦ状態となっているため、接地電位ＧＮＤあるい
は電源電位Ｖｃｃが供給される電位点のノイズがクロッ
クドインバ−タ回路２０３およびＷバッファ２００の出
力信号ＯＷに表れない。なおかつ、キャパシタ２０３ｅ
の電荷を引き抜くのでクロックドインバ−タ回路２０３
の出力がフロ−ティングになったことによる電位の降下
を防ぐことができる。
ノイズが発生し、接地電位ＧＮＤあるいは電源電位Ｖｃ
ｃが変動する。しかし、ＰチャネルＭＯＳトランジスタ
２０３ａおよびＮチャネルＭＯＳトランジスタ２０３ｄ
はＯＦＦ状態となっているため、接地電位ＧＮＤあるい
は電源電位Ｖｃｃが供給される電位点のノイズがクロッ
クドインバ−タ回路２０３およびＷバッファ２００の出
力信号ＯＷに表れない。なおかつ、キャパシタ２０３ｅ
の電荷を引き抜くのでクロックドインバ−タ回路２０３
の出力がフロ−ティングになったことによる電位の降下
を防ぐことができる。
【００３６】さらに、この実施の形態２のクロックドイ
ンバ−タ回路２０３は、実施の形態１のクロックドイン
バ−タ回路２０１より電源電位Ｖｃｃが低くても動作が
可能なので、クロックドインバ−タ回路のキャパシタを
小さくできる。また、電源電位Ｖｃｃと接地電位ＧＮＤ
の電位差が小さい場合においても、接地電位ＧＮＤある
いは電源電位Ｖｃｃの変動による誤動作を抑制すること
が可能である。
ンバ−タ回路２０３は、実施の形態１のクロックドイン
バ−タ回路２０１より電源電位Ｖｃｃが低くても動作が
可能なので、クロックドインバ−タ回路のキャパシタを
小さくできる。また、電源電位Ｖｃｃと接地電位ＧＮＤ
の電位差が小さい場合においても、接地電位ＧＮＤある
いは電源電位Ｖｃｃの変動による誤動作を抑制すること
が可能である。
【００３７】
【発明の効果】上記したように、この発明によれば、ド
レインが第１の定電位点に接続され、ゲ−トにクロック
信号が入力される第１導電型の第１のＭＯＳトランジス
タと、ソ−スが第１のＭＯＳトランジスタのドレインに
接続され、ゲ−トにデ−タ信号が入力される第１導電型
の第２のＭＯＳトランジスタと、ドレインが第２のＭＯ
Ｓトランジスタに接続され、ゲ−トにデ−タ信号が入力
される第２導電型の第３のＭＯＳトランジスタと、ドレ
インが第３のＭＯＳトランジスタに接続され、ゲ−トに
逆クロック信号が入力されてソ−スが第２の定電位点に
接続された第２導電型の第４のＭＯＳトランジスタと、
一方の電極が第２の定電位点に接続され、他方の電極が
第１のＭＯＳトランジスタのソ−スに接続されたキャパ
シタと、一方の電極が第１の定電位点に接続され、他方
の電極が第４のＭＯＳトランジスタのドレインに接続さ
れたキャパシタを備えるので電源電位Ｖｃｃあるいは接
地電位ＧＮＤのノイズ変動による誤動作を抑制するクロ
ックドインバ−タ回路を得ることができる。
レインが第１の定電位点に接続され、ゲ−トにクロック
信号が入力される第１導電型の第１のＭＯＳトランジス
タと、ソ−スが第１のＭＯＳトランジスタのドレインに
接続され、ゲ−トにデ−タ信号が入力される第１導電型
の第２のＭＯＳトランジスタと、ドレインが第２のＭＯ
Ｓトランジスタに接続され、ゲ−トにデ−タ信号が入力
される第２導電型の第３のＭＯＳトランジスタと、ドレ
インが第３のＭＯＳトランジスタに接続され、ゲ−トに
逆クロック信号が入力されてソ−スが第２の定電位点に
接続された第２導電型の第４のＭＯＳトランジスタと、
一方の電極が第２の定電位点に接続され、他方の電極が
第１のＭＯＳトランジスタのソ−スに接続されたキャパ
シタと、一方の電極が第１の定電位点に接続され、他方
の電極が第４のＭＯＳトランジスタのドレインに接続さ
れたキャパシタを備えるので電源電位Ｖｃｃあるいは接
地電位ＧＮＤのノイズ変動による誤動作を抑制するクロ
ックドインバ−タ回路を得ることができる。
【００３８】また、ドレインが第１の定電位点に接続さ
れ、ゲ−トにクロック信号が入力される第１導電型の第
１のＭＯＳトランジスタと、ソ−スが第１のＭＯＳトラ
ンジスタのドレインに接続され、ゲ−トにデ−タ信号が
入力される第１導電型の第２のＭＯＳトランジスタと、
ドレインが第２のＭＯＳトランジスタに接続され、ゲ−
トにデ−タ信号が入力される第２導電型の第３のＭＯＳ
トランジスタと、ドレインが第３のＭＯＳトランジスタ
に接続され、ゲ−トに逆クロック信号が入力されてソ−
スが第２の定電位点に接続された第２導電型の第４のＭ
ＯＳトランジスタと、一方の電極が第１のＭＯＳトラン
ジスタのソ−スに接続され、他方の電極にクロック信号
が入力されるキャパシタと、一方の電極が第４のＭＯＳ
トランジスタのドレインに接続され、他方の電極に逆ク
ロック信号が入力されるキャパシタを備えているので電
源電位Ｖｃｃ自体が低く、かつ、電源電位Ｖｃｃと接地
電位ＧＮＤの電位差が小さい場合においても動作が可能
であり、また、キャパシタが小さいクロックドインバ−
タ回路を得ることができる。
れ、ゲ−トにクロック信号が入力される第１導電型の第
１のＭＯＳトランジスタと、ソ−スが第１のＭＯＳトラ
ンジスタのドレインに接続され、ゲ−トにデ−タ信号が
入力される第１導電型の第２のＭＯＳトランジスタと、
ドレインが第２のＭＯＳトランジスタに接続され、ゲ−
トにデ−タ信号が入力される第２導電型の第３のＭＯＳ
トランジスタと、ドレインが第３のＭＯＳトランジスタ
に接続され、ゲ−トに逆クロック信号が入力されてソ−
スが第２の定電位点に接続された第２導電型の第４のＭ
ＯＳトランジスタと、一方の電極が第１のＭＯＳトラン
ジスタのソ−スに接続され、他方の電極にクロック信号
が入力されるキャパシタと、一方の電極が第４のＭＯＳ
トランジスタのドレインに接続され、他方の電極に逆ク
ロック信号が入力されるキャパシタを備えているので電
源電位Ｖｃｃ自体が低く、かつ、電源電位Ｖｃｃと接地
電位ＧＮＤの電位差が小さい場合においても動作が可能
であり、また、キャパシタが小さいクロックドインバ−
タ回路を得ることができる。
【図１】 この発明の実施の形態１を説明するためのＤ
ＲＡＭのブロック図である。
ＲＡＭのブロック図である。
【図２】 この発明の実施の形態１のＤＲＡＭにおける
Ｗバッファの回路図である。
Ｗバッファの回路図である。
【図３】 この発明の実施の形態１のＤＲＡＭにおける
Ｗバッファの動作を示すタイミングチャ−トである。
Ｗバッファの動作を示すタイミングチャ−トである。
【図４】 この発明の実施の形態２のＤＲＡＭにおける
Ｗバッファの回路図である。
Ｗバッファの回路図である。
【図５】 従来のクロックドインバ−タ回路図である。
２０１ クロックドインバ−タ回路 ２０１ａ ＰチャネルＭＯＳトランジスタ ２０１ｂ
ＰチャネルＭＯＳトランジスタ ２０１ｃ ＮチャネルＭＯＳトランジスタ ２０１ｄ
ＮチャネルＭＯＳトランジスタ ２０１ｅ キャパシタ ２０１ｆ
キャパシタ ２０３ クロックドインバ−タ回路 ２０３ａ ＰチャネルＭＯＳトランジスタ ２０３ｂ
ＰチャネルＭＯＳトランジスタ ２０３ｃ ＮチャネルＭＯＳトランジスタ ２０３ｄ
ＮチャネルＭＯＳトランジスタ ２０３ｅ キャパシタ ２０３ｆ
キャパシタ
ＰチャネルＭＯＳトランジスタ ２０１ｃ ＮチャネルＭＯＳトランジスタ ２０１ｄ
ＮチャネルＭＯＳトランジスタ ２０１ｅ キャパシタ ２０１ｆ
キャパシタ ２０３ クロックドインバ−タ回路 ２０３ａ ＰチャネルＭＯＳトランジスタ ２０３ｂ
ＰチャネルＭＯＳトランジスタ ２０３ｃ ＮチャネルＭＯＳトランジスタ ２０３ｄ
ＮチャネルＭＯＳトランジスタ ２０３ｅ キャパシタ ２０３ｆ
キャパシタ
Claims (2)
- 【請求項１】 ドレインが第１の定電位点に接続され、
ゲ−トにクロック信号が入力される第１導電型の第１の
ＭＯＳトランジスタと、ソ−スが前記第１のＭＯＳトラ
ンジスタのドレインに接続され、ゲ−トにデ−タ信号が
入力される第１導電型の第２のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタに接続され、
ゲ−トに前記デ−タ信号が入力される第２導電型の第３
のＭＯＳトランジスタと、ドレインが前記第３のＭＯＳ
トランジスタに接続され、ゲ−トに逆クロック信号が入
力されてソ−スが第２の定電位点に接続された第２導電
型の第４のＭＯＳトランジスタと、一方の電極が前記第
２の定電位点に接続され、他方の電極が前記第１のＭＯ
Ｓトランジスタのソ−スに接続されたキャパシタと、一
方の電極が前記第１の定電位点に接続され、他方の電極
が前記第４のＭＯＳトランジスタのドレインに接続され
たキャパシタを備えたことを特徴とするクロックドイン
バ−タ回路。 - 【請求項２】 ドレインが第１の定電位点に接続され、
ゲ−トにクロック信号が入力される第１導電型の第１の
ＭＯＳトランジスタと、ソ−スが前記第１のＭＯＳトラ
ンジスタのドレインに接続され、ゲ−トにデ−タ信号が
入力される第１導電型の第２のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタに接続され、
ゲ−トに前記デ−タ信号が入力される第２導電型の第３
のＭＯＳトランジスタと、ドレインが前記第３のＭＯＳ
トランジスタに接続され、ゲ−トに逆クロック信号が入
力されてソ−スが第２の定電位点に接続された第２導電
型の第４のＭＯＳトランジスタと、一方の電極が前記第
１のＭＯＳトランジスタのソ−スに接続され、他方の電
極に前記クロック信号が入力されるキャパシタと、一方
の電極が前記第４のＭＯＳトランジスタのドレインに接
続され、他方の電極に前記逆クロック信号が入力される
キャパシタを備えたことを特徴とするクロックドインバ
−タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217441A JPH1065518A (ja) | 1996-08-19 | 1996-08-19 | クロックドインバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217441A JPH1065518A (ja) | 1996-08-19 | 1996-08-19 | クロックドインバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065518A true JPH1065518A (ja) | 1998-03-06 |
Family
ID=16704286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217441A Pending JPH1065518A (ja) | 1996-08-19 | 1996-08-19 | クロックドインバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065518A (ja) |
-
1996
- 1996-08-19 JP JP8217441A patent/JPH1065518A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0905904B1 (en) | Semiconductor integrated circuit having tri-state logic gate circuit | |
| US6456152B1 (en) | Charge pump with improved reliability | |
| JP2925422B2 (ja) | 半導体集積回路 | |
| EP0389202B1 (en) | Dynamic random access memory having improved word line control | |
| KR950009234B1 (ko) | 반도체 메모리장치의 비트라인 분리클럭 발생장치 | |
| JPH0689572A (ja) | ダイナミックメモリのワード線駆動システム | |
| JPH06105873B2 (ja) | Ｅｃｌ／ｆｅｔインターフエイス回路 | |
| JP3810220B2 (ja) | 内部電源供給発生器を有する集積回路半導体メモリ装置 | |
| JP3392497B2 (ja) | テスト電位転送回路およびこれを用いた半導体記憶装置 | |
| JP4306821B2 (ja) | 半導体記憶装置 | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| KR19990077819A (ko) | 부스트 회로를 구비하는 반도체 메모리 장치 | |
| US4902911A (en) | Semiconductor integrated circuit having a built-in power voltage generator | |
| JP3212622B2 (ja) | 半導体集積回路装置 | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| JPH1065518A (ja) | クロックドインバ−タ回路 | |
| JPS6052997A (ja) | 半導体記憶装置 | |
| KR100600461B1 (ko) | 반도체 장치 | |
| JP4068215B2 (ja) | 昇圧回路 | |
| JP3157697B2 (ja) | 半導体記憶装置 | |
| JPH06325568A (ja) | 半導体集積回路装置 | |
| US5367485A (en) | Semiconductor memory device including output latches for improved merging of output data | |
| JP3228985B2 (ja) | パルス発生回路 | |
| JPH0746497B2 (ja) | 半導体記憶装置 | |
| EP0295036A2 (en) | Semiconductor memory device |