JPH1065095A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH1065095A JPH1065095A JP21457896A JP21457896A JPH1065095A JP H1065095 A JPH1065095 A JP H1065095A JP 21457896 A JP21457896 A JP 21457896A JP 21457896 A JP21457896 A JP 21457896A JP H1065095 A JPH1065095 A JP H1065095A
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- terminal
- substrate
- board
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
- H—ELECTRICITY
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 基板サイズの大型化及び配線長が長くなるこ
とを抑えることにより、配線遅延の増加や反射によるリ
ンギングの増加を防ぐことができるマルチチップモジュ
ールを提供する。 【解決手段】 ベアチップＩＣ１は、多層基板３に搭載
され、ワイヤ２により多層基板３とベアチップＩＣ１と
電気的に接続されている。Ｉ／Ｏ端子５は多層基板３へ
信号、電源あるいはＧＮＤを供給し、多層基板３とＩ／
Ｏ端子５の間にはＩ／Ｏ端子接続パッド６が設けてあ
る。Ｉ／Ｏ端子数変換用多層基板７にもＩ／Ｏ端子５が
接続されている。導体８と柔軟な誘電体９からなるフレ
キシブル基板により、多層基板３とＩ／Ｏ端子数変換用
多層基板７に設けられた入出力パッド１０同士を接続し
ている。このように、多層基板３とＩ／Ｏ端子数変換用
多層基板７内の信号同士はＩ／Ｏ端子５とフレキシブル
基板の導体８の両方で接続される。
とを抑えることにより、配線遅延の増加や反射によるリ
ンギングの増加を防ぐことができるマルチチップモジュ
ールを提供する。 【解決手段】 ベアチップＩＣ１は、多層基板３に搭載
され、ワイヤ２により多層基板３とベアチップＩＣ１と
電気的に接続されている。Ｉ／Ｏ端子５は多層基板３へ
信号、電源あるいはＧＮＤを供給し、多層基板３とＩ／
Ｏ端子５の間にはＩ／Ｏ端子接続パッド６が設けてあ
る。Ｉ／Ｏ端子数変換用多層基板７にもＩ／Ｏ端子５が
接続されている。導体８と柔軟な誘電体９からなるフレ
キシブル基板により、多層基板３とＩ／Ｏ端子数変換用
多層基板７に設けられた入出力パッド１０同士を接続し
ている。このように、多層基板３とＩ／Ｏ端子数変換用
多層基板７内の信号同士はＩ／Ｏ端子５とフレキシブル
基板の導体８の両方で接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチチップモジ
ュールの構造に関するものである。
ュールの構造に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
以下に示すようなものがあった。図３はかかる従来のマ
ルチチップモジュールの基板の下面図、図４はそのマル
チチップモジュールの側面図である。これらの図におい
て、１０１はベアチップＩＣ、１０２はワイヤ、１０３
は多層基板、１０４はフットプリント、１０５はＰＧＡ
（ピングリッドアレイ）のＩ／Ｏ端子、１０６はＰＧＡ
用パッドである。
以下に示すようなものがあった。図３はかかる従来のマ
ルチチップモジュールの基板の下面図、図４はそのマル
チチップモジュールの側面図である。これらの図におい
て、１０１はベアチップＩＣ、１０２はワイヤ、１０３
は多層基板、１０４はフットプリント、１０５はＰＧＡ
（ピングリッドアレイ）のＩ／Ｏ端子、１０６はＰＧＡ
用パッドである。
【０００３】ここで、ＰＧＡのＩ／Ｏ端子１０５配置
は、ピッチが１．２７ｍｍの千鳥配置が一般的である。
多層基板１０３において、この多層基板１０３上のワイ
ヤ１０２によって電気的に接続されたベアチップＩＣ１
０１への信号の入出力は、多層基板１０３内の各層の配
線と、ランドおよびＶＩＡを用いて、多層基板１０３上
に設けられたＰＧＡ用パッド１０６を介して、ＰＧＡの
Ｉ／Ｏ端子１０５に接続される。
は、ピッチが１．２７ｍｍの千鳥配置が一般的である。
多層基板１０３において、この多層基板１０３上のワイ
ヤ１０２によって電気的に接続されたベアチップＩＣ１
０１への信号の入出力は、多層基板１０３内の各層の配
線と、ランドおよびＶＩＡを用いて、多層基板１０３上
に設けられたＰＧＡ用パッド１０６を介して、ＰＧＡの
Ｉ／Ｏ端子１０５に接続される。
【０００４】また、多層基板１０３上のフットプリント
１０４は、ベアチップＩＣ１０１と電気的に接続するた
めに必要なワイヤ１０２の多層基板１０３へのボンディ
ングエリアであり、ベアチップＩＣ１０１を搭載し、多
層基板１０３とのインターコネクションに必要なエリア
である。
１０４は、ベアチップＩＣ１０１と電気的に接続するた
めに必要なワイヤ１０２の多層基板１０３へのボンディ
ングエリアであり、ベアチップＩＣ１０１を搭載し、多
層基板１０３とのインターコネクションに必要なエリア
である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のマルチチップモジュールの構造では、Ｉ／Ｏ端
子数が増加すると、Ｉ／Ｏ端子を配置するためのエリア
が大きくなることと、Ｉ／Ｏ端子搭載側にベアチップＩ
Ｃを搭載しているために、ベアチップＩＣ搭載エリアに
はＩ／Ｏ端子が配置できないことから、多層基板サイズ
が大きくなるという問題点があった。
た従来のマルチチップモジュールの構造では、Ｉ／Ｏ端
子数が増加すると、Ｉ／Ｏ端子を配置するためのエリア
が大きくなることと、Ｉ／Ｏ端子搭載側にベアチップＩ
Ｃを搭載しているために、ベアチップＩＣ搭載エリアに
はＩ／Ｏ端子が配置できないことから、多層基板サイズ
が大きくなるという問題点があった。
【０００６】基板サイズの大型化は、基板自体のコスト
アップや配線長が長くなり、配線遅延の増加や反射によ
るリンギングの増加を招くことになる。そこで、本発明
は以上述べた問題点を除去し、基板サイズの大型化及び
配線長が長くなることを抑えることにより、配線遅延の
増加や反射によるリンギングの増加を防ぐことができる
マルチチップモジュールを提供することを目的とする。
アップや配線長が長くなり、配線遅延の増加や反射によ
るリンギングの増加を招くことになる。そこで、本発明
は以上述べた問題点を除去し、基板サイズの大型化及び
配線長が長くなることを抑えることにより、配線遅延の
増加や反射によるリンギングの増加を防ぐことができる
マルチチップモジュールを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）多層基板のＩ／Ｏ端子側に電気部品が搭載された
マルチチップモジュールにおいて、第１のＩ／Ｏ端子を
有する多層基板と、この多層基板の第１のＩ／Ｏ端子の
外周に第１の入出力パッドとを設けるようにしたもので
ある。
成するために、 （１）多層基板のＩ／Ｏ端子側に電気部品が搭載された
マルチチップモジュールにおいて、第１のＩ／Ｏ端子を
有する多層基板と、この多層基板の第１のＩ／Ｏ端子の
外周に第１の入出力パッドとを設けるようにしたもので
ある。
【０００８】このように、第１のＩ／Ｏ端子を有する多
層基板と、この多層基板の第１のＩ／Ｏ端子の外周に第
１の入出力パッドとを設けるようにしたので、従来の多
層基板より、多くの接続回路を形成することができる。 （２）多層基板のＩ／Ｏ端子側に電気部品が搭載された
マルチチップモジュールにおいて、第１のＩ／Ｏ端子を
有する多層基板と、この多層基板の第１のＩ／Ｏ端子の
外周に配置される第１の入出力パッドと、第２のＩ／Ｏ
端子と第２の入出力パッドを設けたＩ／Ｏ端子数変換用
多層基板とを備え、前記第１の入出力パッドと第２の入
出力パッドとの電気的接続を行うとともに、前記第２の
入出力パッドを前記Ｉ／Ｏ端子数変換用多層基板の配線
により、このＩ／Ｏ端子数変換用多層基板のＩ／Ｏ端子
に電気的接続を行うようにしたものである。
層基板と、この多層基板の第１のＩ／Ｏ端子の外周に第
１の入出力パッドとを設けるようにしたので、従来の多
層基板より、多くの接続回路を形成することができる。 （２）多層基板のＩ／Ｏ端子側に電気部品が搭載された
マルチチップモジュールにおいて、第１のＩ／Ｏ端子を
有する多層基板と、この多層基板の第１のＩ／Ｏ端子の
外周に配置される第１の入出力パッドと、第２のＩ／Ｏ
端子と第２の入出力パッドを設けたＩ／Ｏ端子数変換用
多層基板とを備え、前記第１の入出力パッドと第２の入
出力パッドとの電気的接続を行うとともに、前記第２の
入出力パッドを前記Ｉ／Ｏ端子数変換用多層基板の配線
により、このＩ／Ｏ端子数変換用多層基板のＩ／Ｏ端子
に電気的接続を行うようにしたものである。
【０００９】したがって、多層基板とＩ／Ｏ端子数変換
用多層基板内の信号同士はＩ／Ｏ端子とフレキシブル基
板の導体の両方で接続することができるので、多ピンの
マルチチップモジュールでも基板の大型化を招くことが
なく、また、基板内の配線長が長くなることがないの
で、配線遅延の増加や、反射によるリンギングを抑える
ことができる。
用多層基板内の信号同士はＩ／Ｏ端子とフレキシブル基
板の導体の両方で接続することができるので、多ピンの
マルチチップモジュールでも基板の大型化を招くことが
なく、また、基板内の配線長が長くなることがないの
で、配線遅延の増加や、反射によるリンギングを抑える
ことができる。
【００１０】また、多層基板とＩ／Ｏ端子数変換用多層
基板間の電気的接続に自由度を持たせることにより、汎
用性のある多ピンのマルチチップモジュールを提供する
ことができる。
基板間の電気的接続に自由度を持たせることにより、汎
用性のある多ピンのマルチチップモジュールを提供する
ことができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
例を示すマルチチップモジュールの多層基板の下面図、
図２はそのマルチチップモジュールの側面図である。こ
れらの図において、１はベアチップＩＣであり、多層基
板３に搭載され、ワイヤ２により多層基板３とベアチッ
プＩＣ１とは電気的に接続されている。
て図面を参照して詳細に説明する。図１は本発明の実施
例を示すマルチチップモジュールの多層基板の下面図、
図２はそのマルチチップモジュールの側面図である。こ
れらの図において、１はベアチップＩＣであり、多層基
板３に搭載され、ワイヤ２により多層基板３とベアチッ
プＩＣ１とは電気的に接続されている。
【００１２】また、５Ａは第１のＩ／Ｏ端子であり、多
層基板３へ信号、電源あるいはＧＮＤを供給する。更
に、多層基板３と第１のＩ／Ｏ端子５Ａの間にはＩ／Ｏ
端子接続パッド６が設けてある。７はＩ／Ｏ端子数変換
用多層基板であり、この基板７にも第２のＩ／Ｏ端子５
Ｂが接続されている。８は導体、９は柔軟な誘電体であ
り、導体８と柔軟な誘電体９でフレキシブル基板を構成
し、多層基板３に形成された第１の入出力パッド１０と
Ｉ／Ｏ端子数変換用多層基板７に設けられた第２の入出
力パッド１１同士を接続している。よって、多層基板３
とＩ／Ｏ端子数変換用多層基板７内の信号同士はＩ／Ｏ
端子５Ａ，５Ｂとフレキシブル基板の導体８の両方で接
続される。なお、４はフットプリットである。
層基板３へ信号、電源あるいはＧＮＤを供給する。更
に、多層基板３と第１のＩ／Ｏ端子５Ａの間にはＩ／Ｏ
端子接続パッド６が設けてある。７はＩ／Ｏ端子数変換
用多層基板であり、この基板７にも第２のＩ／Ｏ端子５
Ｂが接続されている。８は導体、９は柔軟な誘電体であ
り、導体８と柔軟な誘電体９でフレキシブル基板を構成
し、多層基板３に形成された第１の入出力パッド１０と
Ｉ／Ｏ端子数変換用多層基板７に設けられた第２の入出
力パッド１１同士を接続している。よって、多層基板３
とＩ／Ｏ端子数変換用多層基板７内の信号同士はＩ／Ｏ
端子５Ａ，５Ｂとフレキシブル基板の導体８の両方で接
続される。なお、４はフットプリットである。
【００１３】このように、本発明によれば、Ｉ／Ｏ端子
数変換用多層基板７を用い、多層基板３とＩ／Ｏ端子数
変換用多層基板７をフレキシブル基板で接続することに
より、従来のように、前記ＩＣ搭載エリアで配置できな
かったＩ／Ｏ端子を設けることができ、多ピンのマルチ
チップモジュールでも基板の大型化を招くことがなく、
また、基板内の配線長が長くなることがないので、配線
遅延の増加や反射によるリンギングを抑えることができ
る。
数変換用多層基板７を用い、多層基板３とＩ／Ｏ端子数
変換用多層基板７をフレキシブル基板で接続することに
より、従来のように、前記ＩＣ搭載エリアで配置できな
かったＩ／Ｏ端子を設けることができ、多ピンのマルチ
チップモジュールでも基板の大型化を招くことがなく、
また、基板内の配線長が長くなることがないので、配線
遅延の増加や反射によるリンギングを抑えることができ
る。
【００１４】本実施例では多層基板とＩ／Ｏ端子数変換
用多層基板とをフレキシブル基板にて接続したが、フレ
キシブル基板に限らずリード接続も可能であることは言
うまでもない。また、Ｉ／Ｏ端子数変換用多層基板はＰ
ＧＡタイプだけでなく、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）タイプでもよい。
用多層基板とをフレキシブル基板にて接続したが、フレ
キシブル基板に限らずリード接続も可能であることは言
うまでもない。また、Ｉ／Ｏ端子数変換用多層基板はＰ
ＧＡタイプだけでなく、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）タイプでもよい。
【００１５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、第１のＩ／Ｏ端子
を有する多層基板と、この多層基板のＩ／Ｏ端子の外周
に第１の入出力パッドとを設けるようにしたので、従来
の多層基板より、多くの接続回路を形成することができ
る。
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、第１のＩ／Ｏ端子
を有する多層基板と、この多層基板のＩ／Ｏ端子の外周
に第１の入出力パッドとを設けるようにしたので、従来
の多層基板より、多くの接続回路を形成することができ
る。
【００１７】（２）請求項２記載の発明によれば、多層
基板とＩ／Ｏ端子数変換用多層基板内の信号同士は、Ｉ
／Ｏ端子とフレキシブル基板の導体の両方で接続するこ
とができるので、多ピンのマルチチップモジュールでも
基板の大型化を招くことがなく、また、基板内の配線長
が長くなることがないので、配線遅延の増加や、反射に
よるリンギングを抑えることができる。
基板とＩ／Ｏ端子数変換用多層基板内の信号同士は、Ｉ
／Ｏ端子とフレキシブル基板の導体の両方で接続するこ
とができるので、多ピンのマルチチップモジュールでも
基板の大型化を招くことがなく、また、基板内の配線長
が長くなることがないので、配線遅延の増加や、反射に
よるリンギングを抑えることができる。
【００１８】また、多層基板とＩ／Ｏ端子数変換用多層
基板間の電気的接続に自由度を持たせることにより、汎
用性のある多ピンのマルチチップモジュールを提供する
ことができる。
基板間の電気的接続に自由度を持たせることにより、汎
用性のある多ピンのマルチチップモジュールを提供する
ことができる。
【図１】本発明の実施例を示すマルチチップモジュール
の多層基板の下面図である。
の多層基板の下面図である。
【図２】本発明の実施例を示すマルチチップモジュール
の側面図である。
の側面図である。
【図３】従来のマルチチップモジュールの基板の下面図
である。
である。
【図４】従来のマルチチップモジュールの側面図であ
る。
る。
１ ベアチップＩＣ ２ ワイヤ ３ 多層基板 ４ フットプリント ５Ａ 第１のＩ／Ｏ端子 ５Ｂ 第２のＩ／Ｏ端子 ６ Ｉ／Ｏ端子接続パッド ７ Ｉ／Ｏ端子数変換用多層基板 ８ 導体 ９ 柔軟な誘電体 １０ 第１の入出力パッド １１ 第２の入出力パッド
Claims (2)
- 【請求項１】 多層基板のＩ／Ｏ端子側に電気部品が搭
載されたマルチチップモジュールにおいて、（ａ）第１
のＩ／Ｏ端子を有する多層基板と、（ｂ）該多層基板の
第１のＩ／Ｏ端子の外周に第１の入出力パッドとを備え
たことを特徴とするマルチチップモジュール。 - 【請求項２】 多層基板のＩ／Ｏ端子側に電気部品が搭
載されたマルチチップモジュールにおいて、（ａ）第１
のＩ／Ｏ端子を有する多層基板と、（ｂ）該多層基板の
第１のＩ／Ｏ端子の外周に配置される第１の入出力パッ
ドと、（ｃ）第２のＩ／Ｏ端子と第２の入出力パッドを
設けたＩ／Ｏ端子数変換用多層基板とを備え、（ｄ）前
記第１の入出力パッドと第２の入出力パッドとの電気的
接続を行うとともに、前記第２の入出力パッドを前記Ｉ
／Ｏ端子数変換用多層基板の配線により、該Ｉ／Ｏ端子
数変換用多層基板のＩ／Ｏ端子に電気的接続を行うこと
を特徴とするマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21457896A JPH1065095A (ja) | 1996-08-14 | 1996-08-14 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21457896A JPH1065095A (ja) | 1996-08-14 | 1996-08-14 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065095A true JPH1065095A (ja) | 1998-03-06 |
Family
ID=16658043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21457896A Withdrawn JPH1065095A (ja) | 1996-08-14 | 1996-08-14 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014798A1 (fr) * | 1998-09-02 | 2000-03-16 | Ibiden Co., Ltd. | Module de piece electronique monte sur une carte de connexion |
-
1996
- 1996-08-14 JP JP21457896A patent/JPH1065095A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014798A1 (fr) * | 1998-09-02 | 2000-03-16 | Ibiden Co., Ltd. | Module de piece electronique monte sur une carte de connexion |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |