JPH1055377A - 集積回路のタイミング設計方法 - Google Patents
集積回路のタイミング設計方法Info
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- JPH1055377A JPH1055377A JP8210705A JP21070596A JPH1055377A JP H1055377 A JPH1055377 A JP H1055377A JP 8210705 A JP8210705 A JP 8210705A JP 21070596 A JP21070596 A JP 21070596A JP H1055377 A JPH1055377 A JP H1055377A
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- timing
- circuit diagram
- wiring
- delay time
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Abstract
(57)【要約】
【課題】 フロアプランツールやタイミング修正ＣＡＤ
ツールの判断基準を提供する。 【解決手段】 ステップＳ３１において、元回路でタイ
ミングエラーのあったパスの修正回路の遅延時間を求め
る。ステップＳ３２において、遅延時間とタイミング条
件規定値との差を算出する。ステップＳ３３において、
性能の判別をする。ステップＳ３４において、オーバー
スペックの比率を算出する。ステップＳ３５において、
最適スペックの比率を算出する。ステップＳ３６におい
て、オーバースペックの比率を算出する。ステップＳ３
７において、時間余裕不足の比率を算出する。ステップ
Ｓ３８において、未修正部の比率を算出する。ステップ
Ｓ３９において、他のタイミング修正ＣＡＤで生成した
ディジタル集積回路との比較をする。ステップＳ４０に
おいて、ヒストグラムを作成する。
ツールの判断基準を提供する。 【解決手段】 ステップＳ３１において、元回路でタイ
ミングエラーのあったパスの修正回路の遅延時間を求め
る。ステップＳ３２において、遅延時間とタイミング条
件規定値との差を算出する。ステップＳ３３において、
性能の判別をする。ステップＳ３４において、オーバー
スペックの比率を算出する。ステップＳ３５において、
最適スペックの比率を算出する。ステップＳ３６におい
て、オーバースペックの比率を算出する。ステップＳ３
７において、時間余裕不足の比率を算出する。ステップ
Ｓ３８において、未修正部の比率を算出する。ステップ
Ｓ３９において、他のタイミング修正ＣＡＤで生成した
ディジタル集積回路との比較をする。ステップＳ４０に
おいて、ヒストグラムを作成する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のタイミ
ング設計方法に関するものである。
ング設計方法に関するものである。
【０００２】
【従来の技術】従来より、大規模集積回路（以下、回路
と略す）の設計にあたっては、ＣＡＤ（コンピュータ・
エイディド・デザイン）等の支援装置を利用している。
近年、回路の設計分野では、設計の上流工程からハード
ウェア記述言語（以下、ＨＤＬと呼ぶ）を用いて設計・
機能検証を進めていくトップダウン設計方法が提唱さ
れ、それに伴って、新たなツールとして論理合成が実用
化されはじめている。図２は、従来の集積回路のタイミ
ング設計方法を示すフローチャートである。以下、図２
を参照しつつ、従来の集積回路のタイミング設計方法の
説明をする。ステップＳ１において、論理合成ツールを
用いて、ＨＤＬで記述した集積回路から回路図を生成す
る。ステップＳ２において、フロアプランツールを用い
て、回路ブロックのみをパッケージのコアに配置してフ
ロアプランする。ステップＳ３において、疑似配線シミ
ュレータを用いて、回路図の回路ブロック間の配線負荷
容量、及び回路ブロック内のブロック配線モデルから、
回路ブロックに含まれる２つのフリップフロップを結ぶ
データ信号間のパスの遅延時間と２つのフリップフロッ
プのクロック信号の遅延時間とを算出し、セットアップ
タイム違反、ホールドタイム違反があるか否かを判定し
て、これらに関する情報をレポートする。
と略す）の設計にあたっては、ＣＡＤ（コンピュータ・
エイディド・デザイン）等の支援装置を利用している。
近年、回路の設計分野では、設計の上流工程からハード
ウェア記述言語（以下、ＨＤＬと呼ぶ）を用いて設計・
機能検証を進めていくトップダウン設計方法が提唱さ
れ、それに伴って、新たなツールとして論理合成が実用
化されはじめている。図２は、従来の集積回路のタイミ
ング設計方法を示すフローチャートである。以下、図２
を参照しつつ、従来の集積回路のタイミング設計方法の
説明をする。ステップＳ１において、論理合成ツールを
用いて、ＨＤＬで記述した集積回路から回路図を生成す
る。ステップＳ２において、フロアプランツールを用い
て、回路ブロックのみをパッケージのコアに配置してフ
ロアプランする。ステップＳ３において、疑似配線シミ
ュレータを用いて、回路図の回路ブロック間の配線負荷
容量、及び回路ブロック内のブロック配線モデルから、
回路ブロックに含まれる２つのフリップフロップを結ぶ
データ信号間のパスの遅延時間と２つのフリップフロッ
プのクロック信号の遅延時間とを算出し、セットアップ
タイム違反、ホールドタイム違反があるか否かを判定し
て、これらに関する情報をレポートする。
【０００３】ステップＳ４において、ステップＳ３の疑
似配線シミュレーションでタイミングエラーがあったか
否かを判断して、タイミングエラーが無ければ、ステッ
プＳ５に進み、タイミングエラーが有れば、ステップＳ
８に進む。ステップＳ５において、回路図から配置・配
線のレイアウトをし、回路図の回路ブロック間の配線負
荷容量、及び回路ブロック内のブロック配線モデルを算
出する。ステップＳ６において、実配線シミュレータを
用いて、回路図の回路ブロック間の実配線負荷容量、回
路ブロック内のブロック実配線モデルから、パスの遅延
時間とクロック信号の遅延時間とを算出し、セットアッ
プタイム違反、ホールドタイム違反があるか否かを判定
して、これらに関する情報をレポートする。ステップＳ
７において、ステップＳ６の実配線シミュレーションで
タイミングエラーがあったか否かを判断して、タイミン
グエラーが無ければ、終了し、タイミングエラーが有れ
ば、ステップＳ８に進む。ステップＳ８において、ステ
ップＳ３の疑似配線シミュレーション又はステップＳ６
の実配線シミュレーションにおいてタイミングエラーが
あったので、修正をタイミング修正ＣＡＤで行うか人手
作業により行うかを設計者が判断して、タイミング修正
ＣＡＤで行う場合は、ステップＳ９に進み、人手により
行う場合は、ステップＳ１０に進む。
似配線シミュレーションでタイミングエラーがあったか
否かを判断して、タイミングエラーが無ければ、ステッ
プＳ５に進み、タイミングエラーが有れば、ステップＳ
８に進む。ステップＳ５において、回路図から配置・配
線のレイアウトをし、回路図の回路ブロック間の配線負
荷容量、及び回路ブロック内のブロック配線モデルを算
出する。ステップＳ６において、実配線シミュレータを
用いて、回路図の回路ブロック間の実配線負荷容量、回
路ブロック内のブロック実配線モデルから、パスの遅延
時間とクロック信号の遅延時間とを算出し、セットアッ
プタイム違反、ホールドタイム違反があるか否かを判定
して、これらに関する情報をレポートする。ステップＳ
７において、ステップＳ６の実配線シミュレーションで
タイミングエラーがあったか否かを判断して、タイミン
グエラーが無ければ、終了し、タイミングエラーが有れ
ば、ステップＳ８に進む。ステップＳ８において、ステ
ップＳ３の疑似配線シミュレーション又はステップＳ６
の実配線シミュレーションにおいてタイミングエラーが
あったので、修正をタイミング修正ＣＡＤで行うか人手
作業により行うかを設計者が判断して、タイミング修正
ＣＡＤで行う場合は、ステップＳ９に進み、人手により
行う場合は、ステップＳ１０に進む。
【０００４】ステップＳ９において、タイミング修正Ｃ
ＡＤを用いて、タイミングエラーのあったパスに対し
て、回路図を修正する。修正した回路図に対して、ステ
ップＳ２〜Ｓ７を繰り返す。以上のようにフロアプラン
ツールを用いることによって、回路セルの配置配線を含
めたレイアウトをすること無しに精度の良い配線容量を
推定でき、タイミングモデルの精度の良いタイミングシ
ミュレーションが可能である。フロアプランツールが推
定した配線容量を擬似配線容量という。このフロアプラ
ンツールを用いることによって、何度もレイアウトを行
う必要がなく、設計期間の短縮が可能である。ところ
が、論理合成ＣＡＤで生成した回路は、タイミングモデ
ルの精度が悪く、タイミングシミュレータでタイミング
エラーが発生し易い。タイミングエラーが発生した場
合、その修正は人手による作業が大きい。それに対し、
タイミング修正ＣＡＤは、フロアプランツール、タイミ
ングシミュレータで生成した情報を元にタイミングモデ
ルの精度の高い回路に修正が可能である。このタイミン
グ修正ＣＡＤによって工数低減が可能である。
ＡＤを用いて、タイミングエラーのあったパスに対し
て、回路図を修正する。修正した回路図に対して、ステ
ップＳ２〜Ｓ７を繰り返す。以上のようにフロアプラン
ツールを用いることによって、回路セルの配置配線を含
めたレイアウトをすること無しに精度の良い配線容量を
推定でき、タイミングモデルの精度の良いタイミングシ
ミュレーションが可能である。フロアプランツールが推
定した配線容量を擬似配線容量という。このフロアプラ
ンツールを用いることによって、何度もレイアウトを行
う必要がなく、設計期間の短縮が可能である。ところ
が、論理合成ＣＡＤで生成した回路は、タイミングモデ
ルの精度が悪く、タイミングシミュレータでタイミング
エラーが発生し易い。タイミングエラーが発生した場
合、その修正は人手による作業が大きい。それに対し、
タイミング修正ＣＡＤは、フロアプランツール、タイミ
ングシミュレータで生成した情報を元にタイミングモデ
ルの精度の高い回路に修正が可能である。このタイミン
グ修正ＣＡＤによって工数低減が可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
集積回路のタイミング設計方法には、以下の課題があっ
た。フロアプランツール及びタイミング修正ＣＡＤに
は、その修正方法が数種類も存在する。例えば、フロア
プランツールについては、複数のベンダから提供され、
各フロアプランツールもマニアルでブロック配置する方
法と自動でブロック配置する方法がある。タイミング修
正ＣＡＤについても、複数のベンダから提供され、各タ
イミング修正ＣＡＤも回路図を修正する際にドライバな
どの修正方法が様々あった。そして、回路のタイミング
仕様によっては、その仕様を満たさない（未修正）、又
は過大にその仕様を満たす（オーバースぺック）フロア
プランツール及びタイミング修正ＣＡＤがある。
集積回路のタイミング設計方法には、以下の課題があっ
た。フロアプランツール及びタイミング修正ＣＡＤに
は、その修正方法が数種類も存在する。例えば、フロア
プランツールについては、複数のベンダから提供され、
各フロアプランツールもマニアルでブロック配置する方
法と自動でブロック配置する方法がある。タイミング修
正ＣＡＤについても、複数のベンダから提供され、各タ
イミング修正ＣＡＤも回路図を修正する際にドライバな
どの修正方法が様々あった。そして、回路のタイミング
仕様によっては、その仕様を満たさない（未修正）、又
は過大にその仕様を満たす（オーバースぺック）フロア
プランツール及びタイミング修正ＣＡＤがある。
【０００６】フロアプランツール、及びタイミング修正
ＣＡＤによってその仕様が満たされない箇所が多けれ
ば、人手による作業が多くなり、設計期間を増大させる
原因となる。また、オーバースペックは、フロアプラン
ツール、タイミング修正ＣＡＤにおける処理時間を増大
させる原因となる（最適なタイミング時間を越えて余計
にタイミング修正するために、それだけ余計に時間がか
かる）。以上の理由から、設計者は仕様に応じてフロア
プランツール及びタイミング修正ＣＡＤを選択する必要
がある。ところが、選択の基準が従来は存在しないの
で、とりあえずタイミング修正ＣＡＤを適用し、試行を
繰り返しながら設計を進めなければならない。これによ
り設計期間の増大という問題が生じる。
ＣＡＤによってその仕様が満たされない箇所が多けれ
ば、人手による作業が多くなり、設計期間を増大させる
原因となる。また、オーバースペックは、フロアプラン
ツール、タイミング修正ＣＡＤにおける処理時間を増大
させる原因となる（最適なタイミング時間を越えて余計
にタイミング修正するために、それだけ余計に時間がか
かる）。以上の理由から、設計者は仕様に応じてフロア
プランツール及びタイミング修正ＣＡＤを選択する必要
がある。ところが、選択の基準が従来は存在しないの
で、とりあえずタイミング修正ＣＡＤを適用し、試行を
繰り返しながら設計を進めなければならない。これによ
り設計期間の増大という問題が生じる。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＨＤＬを用いて記述した集積回路から回
路図を生成する論理合成ツールと、前記回路図を構成
し、配置し又は配置された回路ブロック間の負荷容量、
回路ブロック内の疑似配線モデルを算出するフロアプラ
ンツールと、前記回路ブロック間の負荷容量、及び前記
回路ブロック内の疑似配線モデルに基づいて、前記回路
ブロックに含まれる２つのフリップフロップ間の遅延時
間と該２つのフリップフロップ間のクロック信号の遅延
時間とを算出し、前記クロック信号の遷移と前記２つの
フリップフロップの後段のフリップフロップの入力デー
タの遷移とのタイミングを規定するセットアップタイム
及びホールドタイム規定値を満たしているか否かを調べ
てタイミングエラーと前記遅延時間に関する情報を出力
する疑似配線シミュレータと、前記タイミングエラーに
基づいて前記回路図を修正する１つ又は複数のタイミン
グ修正ＣＡＤとを用いた集積回路のタイミング設計方法
において、以下の処理を実行する。
決するために、ＨＤＬを用いて記述した集積回路から回
路図を生成する論理合成ツールと、前記回路図を構成
し、配置し又は配置された回路ブロック間の負荷容量、
回路ブロック内の疑似配線モデルを算出するフロアプラ
ンツールと、前記回路ブロック間の負荷容量、及び前記
回路ブロック内の疑似配線モデルに基づいて、前記回路
ブロックに含まれる２つのフリップフロップ間の遅延時
間と該２つのフリップフロップ間のクロック信号の遅延
時間とを算出し、前記クロック信号の遷移と前記２つの
フリップフロップの後段のフリップフロップの入力デー
タの遷移とのタイミングを規定するセットアップタイム
及びホールドタイム規定値を満たしているか否かを調べ
てタイミングエラーと前記遅延時間に関する情報を出力
する疑似配線シミュレータと、前記タイミングエラーに
基づいて前記回路図を修正する１つ又は複数のタイミン
グ修正ＣＡＤとを用いた集積回路のタイミング設計方法
において、以下の処理を実行する。
【０００８】前記論理合成ツールを用いて集積回路の元
回路図を生成する論理合成と、前記フロアプランツール
を用いて前記元回路図の第１のフロアプランと、前記疑
似配線シミュレータを用いて前記第１のフロアプランさ
れた前記元回路図の第１の疑似配線シミュレーションと
を実行する。そして、前記１つ又は複数のタイミング修
正ＣＡＤを用いて前記第１の疑似配線シミュレーション
結果に基づいて、前記回路図の修正と、前記フロアプラ
ンツールを用いて前記修正された回路図の第２のフロア
プランと、前記疑似配線シミュレータを用いて前記第２
のフロアプランされた前記修正された回路図の第２の疑
似配線シミュレーションとを実行する。さらに、前記第
１の疑似配線シミュレーション結果で前記セットアップ
タイム違反又は前記ホールドタイム違反のあった前記２
つのフリップフロップ間のパスを抽出し、該パスの前記
第２の疑似配線シミュレーション結果による前記遅延時
間と、前記パスの前記セットアップタイム違反又は前記
ホールドタイム違反のあった方の前記タイミング規定値
との差を算出して、オーバースペック基準値と上限と下
限の誤差許容基準値との比較により、前記修正回路図の
パスが前記タイミング規定値を満たしているが前記オー
パスペック基準値を越えているオーバスペック、前記誤
差許容基準値内で前記タイミング規定値を満たしている
最適スペック、前記タイミング規定値を満たしているが
前記誤差許容基準値を越えタイミングに余裕がない時間
余裕不足、依然としてタイミング規定値を満たしていな
い未修正部のいずれかへの分類と、前記４つに分類した
前記第１の疑似配線シミュレーションでタイミングエラ
ーのあったパスを計数してヒストグラムの作成とを実行
する。
回路図を生成する論理合成と、前記フロアプランツール
を用いて前記元回路図の第１のフロアプランと、前記疑
似配線シミュレータを用いて前記第１のフロアプランさ
れた前記元回路図の第１の疑似配線シミュレーションと
を実行する。そして、前記１つ又は複数のタイミング修
正ＣＡＤを用いて前記第１の疑似配線シミュレーション
結果に基づいて、前記回路図の修正と、前記フロアプラ
ンツールを用いて前記修正された回路図の第２のフロア
プランと、前記疑似配線シミュレータを用いて前記第２
のフロアプランされた前記修正された回路図の第２の疑
似配線シミュレーションとを実行する。さらに、前記第
１の疑似配線シミュレーション結果で前記セットアップ
タイム違反又は前記ホールドタイム違反のあった前記２
つのフリップフロップ間のパスを抽出し、該パスの前記
第２の疑似配線シミュレーション結果による前記遅延時
間と、前記パスの前記セットアップタイム違反又は前記
ホールドタイム違反のあった方の前記タイミング規定値
との差を算出して、オーバースペック基準値と上限と下
限の誤差許容基準値との比較により、前記修正回路図の
パスが前記タイミング規定値を満たしているが前記オー
パスペック基準値を越えているオーバスペック、前記誤
差許容基準値内で前記タイミング規定値を満たしている
最適スペック、前記タイミング規定値を満たしているが
前記誤差許容基準値を越えタイミングに余裕がない時間
余裕不足、依然としてタイミング規定値を満たしていな
い未修正部のいずれかへの分類と、前記４つに分類した
前記第１の疑似配線シミュレーションでタイミングエラ
ーのあったパスを計数してヒストグラムの作成とを実行
する。
【０００９】本発明を以上のように構成したので、第１
の疑似配線シミュレーションで元回路図の遅延時間及び
タイミングエラーパスに関する情報が得られて、この情
報からタイミング修正ＣＡＤを用いて、回路図を修正し
て、第２の疑似配線シミュレーションをする。第１の疑
似配線シミュレーションによりエラーとなったパスにつ
いて、第２の疑似配線シミュレーションにより得られた
遅延時間とセットアップタイム規定値、ホールドタイム
規定値との差からオーバースベック、最適スペック、時
間余裕不足、未修正のいずれかに分類してヒストグラム
を作成する。これによりタイミンク修正ＣＡＤの性能を
知ることができる。
の疑似配線シミュレーションで元回路図の遅延時間及び
タイミングエラーパスに関する情報が得られて、この情
報からタイミング修正ＣＡＤを用いて、回路図を修正し
て、第２の疑似配線シミュレーションをする。第１の疑
似配線シミュレーションによりエラーとなったパスにつ
いて、第２の疑似配線シミュレーションにより得られた
遅延時間とセットアップタイム規定値、ホールドタイム
規定値との差からオーバースベック、最適スペック、時
間余裕不足、未修正のいずれかに分類してヒストグラム
を作成する。これによりタイミンク修正ＣＡＤの性能を
知ることができる。
【００１０】
【発明の実施の形態】第１の実施形態 図３は、本発明の第１の実施形態の集積回路のタイミン
グ設計方法を実施するためのＣＡＤシステムの構成図で
ある。このＣＡＤシステムは、論理合成ツール１、タイ
ミング修正ＣＡＤ２、フロアプランツール３、疑似配線
シミュレータ４、レイアウトツール５、実配線シミュレ
ータ６、及びタイミング修正ＣＡＤ評価ツール７により
構成されている。論理合成ツール１は、ＨＤＬを用いて
記述した回路をＥＤＩＦによる回路図とパスの大まかな
遅延時間に関する情報とを含む回路ファイル１１を生成
するソフトウェアツールである。タイミング修正ＣＡＤ
２は、疑似配線シミュレータ４や実配線シミュレータ６
の結果にタイミングエラーがあれば、エラーのあった回
路ブロックのパスに関して、回路図１１を修正して修正
回路（例えば、セットアップタイムエラーの場合は、ド
ライバのドライブ能力を落として遅延時間を短くし、ホ
ールドタイムエラーの場合は、ドライバのドライブ能力
を上げて遅延時間を長くする）を作成するソフトウェア
ツールである。
グ設計方法を実施するためのＣＡＤシステムの構成図で
ある。このＣＡＤシステムは、論理合成ツール１、タイ
ミング修正ＣＡＤ２、フロアプランツール３、疑似配線
シミュレータ４、レイアウトツール５、実配線シミュレ
ータ６、及びタイミング修正ＣＡＤ評価ツール７により
構成されている。論理合成ツール１は、ＨＤＬを用いて
記述した回路をＥＤＩＦによる回路図とパスの大まかな
遅延時間に関する情報とを含む回路ファイル１１を生成
するソフトウェアツールである。タイミング修正ＣＡＤ
２は、疑似配線シミュレータ４や実配線シミュレータ６
の結果にタイミングエラーがあれば、エラーのあった回
路ブロックのパスに関して、回路図１１を修正して修正
回路（例えば、セットアップタイムエラーの場合は、ド
ライバのドライブ能力を落として遅延時間を短くし、ホ
ールドタイムエラーの場合は、ドライバのドライブ能力
を上げて遅延時間を長くする）を作成するソフトウェア
ツールである。
【００１１】フロアプランツール３は、回路図１１を参
照して、回路ブロックを配置し、配置した回路ブロック
間の疑似配線負荷容量やブロック回路内のブロック疑似
配線モデルを示すレポートファイル１２を生成するソフ
トウェアツールである。疑似配線シミュレータ４は、回
路図１１とブロック疑似配線モデルや疑似配線負荷容量
を含むレポートファイル１２と外部ピンの入力情報１４
とを入力して、２つのフリップフロップ間のデータ信号
を接続するパス間の遅延時間と２つのフリップフロップ
間のクロック信号の遅延時間（以下、この遅延時間をパ
スの遅延時間と呼ぶ）とを算出し、パスが、システムで
あらかじめ規定した、あるいは定義ファイルにより規定
された以下に定義するセットアップタイム規定値及びホ
ールドタイム規定値を満たすか否かを判断して、パスの
遅延時間情報とタイミングエラー情報に含む元回路のレ
ポートファイル１３ａ又は修正回路のレポートファイル
１３ｂを生成するソフトウェアツールである。
照して、回路ブロックを配置し、配置した回路ブロック
間の疑似配線負荷容量やブロック回路内のブロック疑似
配線モデルを示すレポートファイル１２を生成するソフ
トウェアツールである。疑似配線シミュレータ４は、回
路図１１とブロック疑似配線モデルや疑似配線負荷容量
を含むレポートファイル１２と外部ピンの入力情報１４
とを入力して、２つのフリップフロップ間のデータ信号
を接続するパス間の遅延時間と２つのフリップフロップ
間のクロック信号の遅延時間（以下、この遅延時間をパ
スの遅延時間と呼ぶ）とを算出し、パスが、システムで
あらかじめ規定した、あるいは定義ファイルにより規定
された以下に定義するセットアップタイム規定値及びホ
ールドタイム規定値を満たすか否かを判断して、パスの
遅延時間情報とタイミングエラー情報に含む元回路のレ
ポートファイル１３ａ又は修正回路のレポートファイル
１３ｂを生成するソフトウェアツールである。
【００１２】セットアップタイム規定値とは、２つのフ
リップフロップの後段のフリップフロップのクロック信
号が遷移してからデータ信号が遷移するまでの最大の許
容時間をいう。ホールドタイム規定値とは、２つのフリ
ップフロップの後段のフリップフロップのクロック信号
が遷移してからデータ信号が遷移するまでの最小の許容
時間をいう。レイアウトツール５は、回路図ファイル１
１と入力情報１４を入力して、配置・配線をし、実ブロ
ック配置情報、ブロック実配線モデル、及び実配線負荷
容量モデルを含むレポートファイル１５を生成するソフ
トウェアツールである。実配線シミュレータ６は、入力
情報１４及び実ブロック配置情報、ブロック実配線モデ
ル、実配線負荷容量モデルを含むレポートファイル１５
を入力して、パスの遅延時間を算出し、パスが、セット
アップタイム規定値及びホールドタイム規定値を満たす
か否かを判断して、パスの遅延時間情報とタイミングエ
ラー情報を含むレポートファイル１６を生成するソフト
ウェアツールである。タイミング修正ＣＡＤ性能ツール
７は、修正回路のレポートファイル１３ｂ（又は１６）
の遅延時間情報を入力して、修正回路のパスの遅延時間
とセットアップタイム規定値又はホールドタイム規定値
との差を算出し、パスのタイミングがオーバースペッ
ク、最適スペック、時間余裕不足、未修正のいずれかを
判別して、ヒストグラム１７を生成するソフトウェアツ
ールである。
リップフロップの後段のフリップフロップのクロック信
号が遷移してからデータ信号が遷移するまでの最大の許
容時間をいう。ホールドタイム規定値とは、２つのフリ
ップフロップの後段のフリップフロップのクロック信号
が遷移してからデータ信号が遷移するまでの最小の許容
時間をいう。レイアウトツール５は、回路図ファイル１
１と入力情報１４を入力して、配置・配線をし、実ブロ
ック配置情報、ブロック実配線モデル、及び実配線負荷
容量モデルを含むレポートファイル１５を生成するソフ
トウェアツールである。実配線シミュレータ６は、入力
情報１４及び実ブロック配置情報、ブロック実配線モデ
ル、実配線負荷容量モデルを含むレポートファイル１５
を入力して、パスの遅延時間を算出し、パスが、セット
アップタイム規定値及びホールドタイム規定値を満たす
か否かを判断して、パスの遅延時間情報とタイミングエ
ラー情報を含むレポートファイル１６を生成するソフト
ウェアツールである。タイミング修正ＣＡＤ性能ツール
７は、修正回路のレポートファイル１３ｂ（又は１６）
の遅延時間情報を入力して、修正回路のパスの遅延時間
とセットアップタイム規定値又はホールドタイム規定値
との差を算出し、パスのタイミングがオーバースペッ
ク、最適スペック、時間余裕不足、未修正のいずれかを
判別して、ヒストグラム１７を生成するソフトウェアツ
ールである。
【００１３】図１は、本発明の第１の実施形態の集積回
路のタイミング設計方法を示すフローチャートである。
以下、図１及び図３を参照しつつ、本第１の実施形態の
集積回路のタイミング設計方法の説明をする。図１中の
ステップＳ１１において、論理合成ツール１を用いて、
ＨＤＬで定義された回路からＥＤＩＦの回路図を含む回
路図ファイル１１を生成する。ステップＳ１２におい
て、フロアプランツール２を用いて、回路図１１の回路
ブロックを配置し、回路ブロックの配置位置や回路ブロ
ックの大きさからブロック間の疑似配線負荷容量及び回
路ブロック内のブロック疑似配線モデルを算出して、レ
ポートファイル１２を生成する（第１のフロアプラ
ン）。ステップＳ１３において、疑似配線シミュレータ
４を用いて、元回路の回路図１１とレポートファイル１
２内のブロック間の疑似配線負荷容量及び回路ブロック
内のブロック疑似配線モデルと入力情報ファイル１４と
から、元回路ブロックに含まれる２つのフリップフロッ
プの間のパスの遅延時間を算出し、セットアップタイム
規定値及びホールドタイム規定値を満たしているか否か
を判別して、元回路のパスの遅延時間情報とタイミング
エラー情報を含む元回路のレポートファイル１３ａを生
成する（第１の疑似配線シミュレーション）。
路のタイミング設計方法を示すフローチャートである。
以下、図１及び図３を参照しつつ、本第１の実施形態の
集積回路のタイミング設計方法の説明をする。図１中の
ステップＳ１１において、論理合成ツール１を用いて、
ＨＤＬで定義された回路からＥＤＩＦの回路図を含む回
路図ファイル１１を生成する。ステップＳ１２におい
て、フロアプランツール２を用いて、回路図１１の回路
ブロックを配置し、回路ブロックの配置位置や回路ブロ
ックの大きさからブロック間の疑似配線負荷容量及び回
路ブロック内のブロック疑似配線モデルを算出して、レ
ポートファイル１２を生成する（第１のフロアプラ
ン）。ステップＳ１３において、疑似配線シミュレータ
４を用いて、元回路の回路図１１とレポートファイル１
２内のブロック間の疑似配線負荷容量及び回路ブロック
内のブロック疑似配線モデルと入力情報ファイル１４と
から、元回路ブロックに含まれる２つのフリップフロッ
プの間のパスの遅延時間を算出し、セットアップタイム
規定値及びホールドタイム規定値を満たしているか否か
を判別して、元回路のパスの遅延時間情報とタイミング
エラー情報を含む元回路のレポートファイル１３ａを生
成する（第１の疑似配線シミュレーション）。
【００１４】ステップＳ１４において、タイミング修正
ＣＡＤ２の性能評価を行うか否かを判別して、タイミン
グ修正ＣＡＤ２の性能評価をしない場合は、ステップＳ
１５に進み、タイミング修正ＣＡＤ２の性能評価をする
場合は、ステップＳ１９に進む。ステップＳ１５におい
て、ステップＳ１３でタイミングエラーがあったか否か
を判別して、タイミングエラーが無ければ、ステップＳ
１６に進み、タイミングエラーがあれば、ステップＳ２
１に進む。ステップＳ１６において、レイアウトツール
５を用いて、回路図１１から、配置・配線をして、実ブ
ロック配置情報、ブロック実配線モデル及び、実配線負
荷容量モデルを示すレポートファイル１５を生成する。
ステップＳ１７において、実配線シミュレータ６を用い
て、入力情報１４及び実ブロック配置情報、ブロック実
配線モデル、実配線負荷容量モデルを含むレポートファ
イル１５から、２つのフリップフロップ間のパスの遅延
時間を算出し、パスが、セットアップタイム規定値及び
ホールドタイム規定値を満たすか否かを判断して、パス
の遅延時間に関する情報とタイミングエラーに関する情
報を含むレポートファイル１６を生成する。
ＣＡＤ２の性能評価を行うか否かを判別して、タイミン
グ修正ＣＡＤ２の性能評価をしない場合は、ステップＳ
１５に進み、タイミング修正ＣＡＤ２の性能評価をする
場合は、ステップＳ１９に進む。ステップＳ１５におい
て、ステップＳ１３でタイミングエラーがあったか否か
を判別して、タイミングエラーが無ければ、ステップＳ
１６に進み、タイミングエラーがあれば、ステップＳ２
１に進む。ステップＳ１６において、レイアウトツール
５を用いて、回路図１１から、配置・配線をして、実ブ
ロック配置情報、ブロック実配線モデル及び、実配線負
荷容量モデルを示すレポートファイル１５を生成する。
ステップＳ１７において、実配線シミュレータ６を用い
て、入力情報１４及び実ブロック配置情報、ブロック実
配線モデル、実配線負荷容量モデルを含むレポートファ
イル１５から、２つのフリップフロップ間のパスの遅延
時間を算出し、パスが、セットアップタイム規定値及び
ホールドタイム規定値を満たすか否かを判断して、パス
の遅延時間に関する情報とタイミングエラーに関する情
報を含むレポートファイル１６を生成する。
【００１５】ステップＳ１８において、ステップＳ１７
でタイミングエラーがあったか否かを判別して、タイミ
ングエラーが無ければ、終了（マスクデータの作成）
し、タイミングエラーがあれば、ステップＳ２１に進
む。ステップＳ２１において、後述するタイミング修正
ＣＡＤ２の性能評価による得られた情報によりどのタイ
ミング修正ＣＡＤ２を使用するか選択して、ステップＳ
２２に進み、ステップＳ２２、Ｓ１２〜Ｓ１８、Ｓ２１
をタイミングエラーが無くなるまで繰り返す。一方、タ
イミング修正ＣＡＤ２の性能評価をする場合は、ステッ
プＳ１９において、タイミング修正ＣＡＤ２で回路図１
１を修正済みであるか否かを判断して、タイミング修正
ＣＡＤ２で回路図１１を修正済みであれば、ステップＳ
２０に進み、タイミング修正ＣＡＤ２で回路図１１を修
正済みでなければ、性能評価対象のタイミング修正ＣＡ
Ｄ２を選択して、ステップＳ２２に進む。ステップＳ２
２において、性能評価のために選択したタイミング修正
ＣＡＤ２を用いて、元回路に対する疑似配線シミュレー
ションにより得られたレポートファイル１３ａから、タ
イミングエラーのあった回路ブロックのパスに関して、
ドライバの修正など回路図１１を修正し、修正回路図を
作成する。
でタイミングエラーがあったか否かを判別して、タイミ
ングエラーが無ければ、終了（マスクデータの作成）
し、タイミングエラーがあれば、ステップＳ２１に進
む。ステップＳ２１において、後述するタイミング修正
ＣＡＤ２の性能評価による得られた情報によりどのタイ
ミング修正ＣＡＤ２を使用するか選択して、ステップＳ
２２に進み、ステップＳ２２、Ｓ１２〜Ｓ１８、Ｓ２１
をタイミングエラーが無くなるまで繰り返す。一方、タ
イミング修正ＣＡＤ２の性能評価をする場合は、ステッ
プＳ１９において、タイミング修正ＣＡＤ２で回路図１
１を修正済みであるか否かを判断して、タイミング修正
ＣＡＤ２で回路図１１を修正済みであれば、ステップＳ
２０に進み、タイミング修正ＣＡＤ２で回路図１１を修
正済みでなければ、性能評価対象のタイミング修正ＣＡ
Ｄ２を選択して、ステップＳ２２に進む。ステップＳ２
２において、性能評価のために選択したタイミング修正
ＣＡＤ２を用いて、元回路に対する疑似配線シミュレー
ションにより得られたレポートファイル１３ａから、タ
イミングエラーのあった回路ブロックのパスに関して、
ドライバの修正など回路図１１を修正し、修正回路図を
作成する。
【００１６】ステップＳ２において、フロアプランツー
ル３を用いて、修正回路図のフロアプランをする（第２
のフロアプラン）。ステップＳ１３において、疑似配線
シミュレータ４を用いて、修正回路のパスの遅延時間情
報、タイミングエラー情報を含むレポートファイル１３
ｂを生成する（第２の疑似配線シミュレーション）。ス
テップＳ１４において、タイミング修正ＣＡＤ２の性能
評価であると判断して、ステップＳ１９に進み、ステッ
プＳ１９において、タイミング修正ＣＡＤ２で修正済み
と判断して、ステップＳ２０に進む。図４は、図１中の
タイミング修正ＣＡＤ性能評価を示すフローチャートで
ある。以下、図４を参照しつつ、タイミング修正ＣＡＤ
の性能評価の説明をする。ステップＳ３１において、タ
イミング修正ＣＡＤ評価ツール７を用いて、論理合成ツ
ール１が最初に生成した元回路に対する疑似シミュレー
タ４によるタイミングエラー情報を含むレポートファイ
ル１３ａからタイミングエラーとなったパスを抽出し
て、このパスの遅延時間を取り出す。セットアップタイ
ムエラーのあったパスの遅延時間をｔms、ホールドタイ
ムエラーのあった遅延時間をｔmhとする。
ル３を用いて、修正回路図のフロアプランをする（第２
のフロアプラン）。ステップＳ１３において、疑似配線
シミュレータ４を用いて、修正回路のパスの遅延時間情
報、タイミングエラー情報を含むレポートファイル１３
ｂを生成する（第２の疑似配線シミュレーション）。ス
テップＳ１４において、タイミング修正ＣＡＤ２の性能
評価であると判断して、ステップＳ１９に進み、ステッ
プＳ１９において、タイミング修正ＣＡＤ２で修正済み
と判断して、ステップＳ２０に進む。図４は、図１中の
タイミング修正ＣＡＤ性能評価を示すフローチャートで
ある。以下、図４を参照しつつ、タイミング修正ＣＡＤ
の性能評価の説明をする。ステップＳ３１において、タ
イミング修正ＣＡＤ評価ツール７を用いて、論理合成ツ
ール１が最初に生成した元回路に対する疑似シミュレー
タ４によるタイミングエラー情報を含むレポートファイ
ル１３ａからタイミングエラーとなったパスを抽出し
て、このパスの遅延時間を取り出す。セットアップタイ
ムエラーのあったパスの遅延時間をｔms、ホールドタイ
ムエラーのあった遅延時間をｔmhとする。
【００１７】ステップＳ３２において、タイミング条件
を満たすためのタイミング条件規定値を、セットアップ
タイムｔps、ホールドタイムエラーｔphとして、その遅
延時間差Ｄt を次式（１）、（２）より算出する。 セットアップタイムの場合 Ｄt ＝ｔps−ｔms ・・・（１） ホールドタイムの場合 Ｄt ＝ｔmh−ｔph ・・・（２） 遅延時間差Ｄt ＞０の領域は、タイミング修正ＣＡＤ２
による修正が有効で、タイミングが満たされていること
を示す。遅延時間差Ｄt ＜０の領域は、タイミング条件
が満たされなくて、タイミングエラーであることを示
す。ステップＳ３３において、算出した遅延時間差Ｄt
から条件を設けてその判別を行う。その条件の中で基準
値を定義し、オーバースペック閾値Ｔov、誤差閾値Ｔth
（上限値）、Ｔtl（下限値）としている。オーバースペ
ック閾値Ｔovとは、Ｔov＞０であり、回路の仕様から考
えてタイミング修正の効果が過大であると推定される遅
延時間差Ｄt の下限を示す。誤差閾値Ｔth、Ｔtlは、０
≦Ｔth＜Ｔov、Ｔtl＜０という関係があり、外部環境条
件、回路の配置条件によっては、タイミングエラーがタ
イミング条件を満たす状態に変化する、又はその逆にな
る可能性がある不安定な領域の上限、下限を示す（以
下、時間余裕不足）。
を満たすためのタイミング条件規定値を、セットアップ
タイムｔps、ホールドタイムエラーｔphとして、その遅
延時間差Ｄt を次式（１）、（２）より算出する。 セットアップタイムの場合 Ｄt ＝ｔps−ｔms ・・・（１） ホールドタイムの場合 Ｄt ＝ｔmh−ｔph ・・・（２） 遅延時間差Ｄt ＞０の領域は、タイミング修正ＣＡＤ２
による修正が有効で、タイミングが満たされていること
を示す。遅延時間差Ｄt ＜０の領域は、タイミング条件
が満たされなくて、タイミングエラーであることを示
す。ステップＳ３３において、算出した遅延時間差Ｄt
から条件を設けてその判別を行う。その条件の中で基準
値を定義し、オーバースペック閾値Ｔov、誤差閾値Ｔth
（上限値）、Ｔtl（下限値）としている。オーバースペ
ック閾値Ｔovとは、Ｔov＞０であり、回路の仕様から考
えてタイミング修正の効果が過大であると推定される遅
延時間差Ｄt の下限を示す。誤差閾値Ｔth、Ｔtlは、０
≦Ｔth＜Ｔov、Ｔtl＜０という関係があり、外部環境条
件、回路の配置条件によっては、タイミングエラーがタ
イミング条件を満たす状態に変化する、又はその逆にな
る可能性がある不安定な領域の上限、下限を示す（以
下、時間余裕不足）。
【００１８】すなわち、ステップＳ３３では、以下の４
条件を判別する。 ・Ｄt ＞Ｔovの場合は、条件Ｃ１：オーバスペックと判
別して、ステップＳ３４に進む。 ・Ｔth＜Ｄt ＜Ｔovの場合は、条件Ｃ２：最適スペック
と判別して、ステップＳ３５に進む。 ・Ｔtl＜Ｄt ＜Ｔthの場合は、条件Ｃ３：時間余裕不足
と判断して、ステップＳ３６に進む。 ・Ｄt ＜Ｔhlの場合は、条件Ｃ４：未修正部と判断し
て、ステップＳ３７に進む。 ステップＳ３４において、オーバースペックのパスの個
数を数え、それが全パスの数Ｎに占める比率を算出す
る。例えば、オーバースペックと判別されたデータ数ｎ
ovとすると、オーバースペックが全データに占める比率
ｒovは、式（３）のように求める。 ｒov＝（ｎov×Ｎ）×１００［％］ ・・・（３） ステップＳ３５において、最適スペックのパスの個数を
数え、それが全パスの数Ｎに占める比率を式（３）と同
様にして算出する。
条件を判別する。 ・Ｄt ＞Ｔovの場合は、条件Ｃ１：オーバスペックと判
別して、ステップＳ３４に進む。 ・Ｔth＜Ｄt ＜Ｔovの場合は、条件Ｃ２：最適スペック
と判別して、ステップＳ３５に進む。 ・Ｔtl＜Ｄt ＜Ｔthの場合は、条件Ｃ３：時間余裕不足
と判断して、ステップＳ３６に進む。 ・Ｄt ＜Ｔhlの場合は、条件Ｃ４：未修正部と判断し
て、ステップＳ３７に進む。 ステップＳ３４において、オーバースペックのパスの個
数を数え、それが全パスの数Ｎに占める比率を算出す
る。例えば、オーバースペックと判別されたデータ数ｎ
ovとすると、オーバースペックが全データに占める比率
ｒovは、式（３）のように求める。 ｒov＝（ｎov×Ｎ）×１００［％］ ・・・（３） ステップＳ３５において、最適スペックのパスの個数を
数え、それが全パスの数Ｎに占める比率を式（３）と同
様にして算出する。
【００１９】ステップＳ３６において、時間余裕不足の
パスの個数を数え、それが全パスの数Ｎに占める比率を
式（３）と同様にして算出する。ステップＳ３７におい
て、未修正部のパスの個数を数え、それが全パスの数Ｎ
に占める比率を式（３）と同様にして算出する。ステッ
プＳ３８において、他のタイミング修正ＣＡＤ２で生成
した評価対象となっているタイミング修正ＣＡＤ２と同
じもしくは異なるディジタル集積回路の４分類された比
率との比較をする。ステップＳ３９において、ステップ
Ｓ３４〜Ｓ３７において数えられた各条件のデータの個
数からヒストグラム１７を生成する。図５は、タイミン
グ修正ＣＡＤを使用後の遅延時間差Ｄt のヒストグラム
の例を示す図である。横軸は遅延時間差Ｄt 、縦軸はデ
ータ数、Ｔmin は遅延時間差Ｄt の下限、Ｔmax は遅延
時間差Ｄt の上限を示す。図５に示すように、ヒストグ
ラムによりタイミング修正ＣＡＤ２の性能を視覚的に見
ることができる。
パスの個数を数え、それが全パスの数Ｎに占める比率を
式（３）と同様にして算出する。ステップＳ３７におい
て、未修正部のパスの個数を数え、それが全パスの数Ｎ
に占める比率を式（３）と同様にして算出する。ステッ
プＳ３８において、他のタイミング修正ＣＡＤ２で生成
した評価対象となっているタイミング修正ＣＡＤ２と同
じもしくは異なるディジタル集積回路の４分類された比
率との比較をする。ステップＳ３９において、ステップ
Ｓ３４〜Ｓ３７において数えられた各条件のデータの個
数からヒストグラム１７を生成する。図５は、タイミン
グ修正ＣＡＤを使用後の遅延時間差Ｄt のヒストグラム
の例を示す図である。横軸は遅延時間差Ｄt 、縦軸はデ
ータ数、Ｔmin は遅延時間差Ｄt の下限、Ｔmax は遅延
時間差Ｄt の上限を示す。図５に示すように、ヒストグ
ラムによりタイミング修正ＣＡＤ２の性能を視覚的に見
ることができる。
【００２０】すなわち、図５の最適スペックの領域Ｒ１
が大きい程タイミング修正ＣＡＤ２の性能は高いと判断
することができる。また、オーバースペックの領域Ｒ２
が大きい程タイミング修正ＣＡＤ２での処理時間が長く
なり、測定対象の回路では、不向きであるが、さらに高
速動作の回路やタイミング条件が厳しい回路では、オー
バースペックの領域が大きい方のタイミング修正ＣＡＤ
２がより効果的であることが推測される。以上の処理に
より、タイミング修正ＣＡＤ２の性能が評価された。そ
して、複数のタイミング修正ＣＡＤ２について、複数の
集積回路について上述したヒストグラム１７を作成して
性能評価をすることにより、タイミング修正ＣＡＤ２の
正しい性能評価ができる。
が大きい程タイミング修正ＣＡＤ２の性能は高いと判断
することができる。また、オーバースペックの領域Ｒ２
が大きい程タイミング修正ＣＡＤ２での処理時間が長く
なり、測定対象の回路では、不向きであるが、さらに高
速動作の回路やタイミング条件が厳しい回路では、オー
バースペックの領域が大きい方のタイミング修正ＣＡＤ
２がより効果的であることが推測される。以上の処理に
より、タイミング修正ＣＡＤ２の性能が評価された。そ
して、複数のタイミング修正ＣＡＤ２について、複数の
集積回路について上述したヒストグラム１７を作成して
性能評価をすることにより、タイミング修正ＣＡＤ２の
正しい性能評価ができる。
【００２１】この性能評価により、新たな集積回路のタ
イミング設計をするときに、図１中のステップＳ２１に
おいて、タイミング修正ＣＡＤ２の選択する基準とす
る。以上説明したように、本第１の実施形態によれば、
以下の利点がある。回路のタイミングエラー箇所のみに
対してのタイミング修正効果に注目し、測定した遅延時
間とタイミング条件規定値との差を求め、性能判別の条
件を規定し、また、ヒストグラムを用いて視覚的にタイ
ミング修正ＣＡＤ２の性能を見ることができる。このこ
とによって、設計者は、タイミング修正ＣＡＤ２の選択
が困難な状況を回避でき、また数種類のタイミング修正
ＣＡＤ２を試行を繰り返しながら設計を進めなくてもよ
い。従って、設計期間の短縮が可能となる。
イミング設計をするときに、図１中のステップＳ２１に
おいて、タイミング修正ＣＡＤ２の選択する基準とす
る。以上説明したように、本第１の実施形態によれば、
以下の利点がある。回路のタイミングエラー箇所のみに
対してのタイミング修正効果に注目し、測定した遅延時
間とタイミング条件規定値との差を求め、性能判別の条
件を規定し、また、ヒストグラムを用いて視覚的にタイ
ミング修正ＣＡＤ２の性能を見ることができる。このこ
とによって、設計者は、タイミング修正ＣＡＤ２の選択
が困難な状況を回避でき、また数種類のタイミング修正
ＣＡＤ２を試行を繰り返しながら設計を進めなくてもよ
い。従って、設計期間の短縮が可能となる。
【００２２】第２の実施形態 図６は、本発明の第２の実施形態の集積回路の設計方法
を実施するためのＣＡＤシステムの構成図であり、図３
中の要素に共通する要素には共通の符号を付してある。
本第２の実施形態では、図３中のタイミング修正ＣＡＤ
性能評価ツール７が、フロアプラン及びタイミング修正
ＣＡＤ評価ツール２１となっている。フロアプラン及び
タイミング修正ＣＡＤ性能評価ツール２１は、論理合成
ツール１を用いて生成した元回路の疑似シミュレーショ
ンの結果より得られる遅延時間とタイミング修正ＣＡＤ
２で修正した回路の疑似シミュレーションにより得られ
る遅延時間及びレイアウト後の実シミュレーションによ
り得られる遅延時間から、フロアプランツール３とタイ
ミング修正ＣＡＤ２の性能を評価し、ヒストグラム２２
を生成するソフトウェアツールである。図７は、本発明
の第２の実施形態の集積回路のタイミング設計方法を示
すフローチャートである。
を実施するためのＣＡＤシステムの構成図であり、図３
中の要素に共通する要素には共通の符号を付してある。
本第２の実施形態では、図３中のタイミング修正ＣＡＤ
性能評価ツール７が、フロアプラン及びタイミング修正
ＣＡＤ評価ツール２１となっている。フロアプラン及び
タイミング修正ＣＡＤ性能評価ツール２１は、論理合成
ツール１を用いて生成した元回路の疑似シミュレーショ
ンの結果より得られる遅延時間とタイミング修正ＣＡＤ
２で修正した回路の疑似シミュレーションにより得られ
る遅延時間及びレイアウト後の実シミュレーションによ
り得られる遅延時間から、フロアプランツール３とタイ
ミング修正ＣＡＤ２の性能を評価し、ヒストグラム２２
を生成するソフトウェアツールである。図７は、本発明
の第２の実施形態の集積回路のタイミング設計方法を示
すフローチャートである。
【００２３】以下、図６及び図７を参照しつつ、本第２
の実施形態の集積回路のタイミング設計方法の説明をす
る。まず、論理合成ツール１を用いてＨＤＬで記述した
集積回路に対して、ＥＤＩＦによる元回路図とパスの大
まかな遅延時間を算出して、回路図ファイル１１を作成
する。ステップＳ４１において、論理合成ツール１によ
り算出されたパスの遅延時間からタイミング条件の厳し
いパス（以下、クリティカルパスと呼ぶ）を複数本抽出
する。ステップＳ４２において、フロアプランツール３
を用いて元回路図１１をフロアプランし（第１のフロア
プラン）、疑似配線シミュレータ４を用いて、疑似配線
容量からタイミングシミュレーションを行い、クリティ
カルパスの配線遅延時間Ｔraを計測して、元回路１１の
遅延時間情報及びタイミングエラー情報を含むレポート
ファイル１３ａを生成する（第１の疑似配線シミュレー
ション）。
の実施形態の集積回路のタイミング設計方法の説明をす
る。まず、論理合成ツール１を用いてＨＤＬで記述した
集積回路に対して、ＥＤＩＦによる元回路図とパスの大
まかな遅延時間を算出して、回路図ファイル１１を作成
する。ステップＳ４１において、論理合成ツール１によ
り算出されたパスの遅延時間からタイミング条件の厳し
いパス（以下、クリティカルパスと呼ぶ）を複数本抽出
する。ステップＳ４２において、フロアプランツール３
を用いて元回路図１１をフロアプランし（第１のフロア
プラン）、疑似配線シミュレータ４を用いて、疑似配線
容量からタイミングシミュレーションを行い、クリティ
カルパスの配線遅延時間Ｔraを計測して、元回路１１の
遅延時間情報及びタイミングエラー情報を含むレポート
ファイル１３ａを生成する（第１の疑似配線シミュレー
ション）。
【００２４】ステップＳ４３において、タイミング修正
ＣＡＤ２により、ステップＳ４２の疑似配線シミュレー
ションにより得られるタイミングエラー情報を含む元回
路図１１のレポートファイル１３ａから、タイミング修
正ＣＡＤ２を用いて、元回路図１１の修正をして修正回
路図を生成する。そして、この修正回路図に対して、フ
ロアプランツール３によりフロアプランをし（第２のフ
ロアプラン）、疑似配線シミュレータ４を用いて、修正
回路の疑似配線容量からタイミングシミュレーションを
行い、クリティカルパスの配線遅延時間Ｔ0aを計測し
て、修正回路図の遅延時間情報及びタイミングエラー情
報を含む修正回路図のレポートファイル１３ｂを生成す
る（第２の疑似配線シミュレーションタ）。ステップＳ
４４において、タイミング修正ＣＡＤ２を用いて修正し
た修正回路図に対し、レイアウトツール５を用いて、配
置・配線のレイアウトをし、実ブロック配置情報、ブロ
ック実配線モデル、及び実配線負荷容量を含むレポート
ファイル１４を生成する。
ＣＡＤ２により、ステップＳ４２の疑似配線シミュレー
ションにより得られるタイミングエラー情報を含む元回
路図１１のレポートファイル１３ａから、タイミング修
正ＣＡＤ２を用いて、元回路図１１の修正をして修正回
路図を生成する。そして、この修正回路図に対して、フ
ロアプランツール３によりフロアプランをし（第２のフ
ロアプラン）、疑似配線シミュレータ４を用いて、修正
回路の疑似配線容量からタイミングシミュレーションを
行い、クリティカルパスの配線遅延時間Ｔ0aを計測し
て、修正回路図の遅延時間情報及びタイミングエラー情
報を含む修正回路図のレポートファイル１３ｂを生成す
る（第２の疑似配線シミュレーションタ）。ステップＳ
４４において、タイミング修正ＣＡＤ２を用いて修正し
た修正回路図に対し、レイアウトツール５を用いて、配
置・配線のレイアウトをし、実ブロック配置情報、ブロ
ック実配線モデル、及び実配線負荷容量を含むレポート
ファイル１４を生成する。
【００２５】ステップＳ４５において、実配線シミュレ
ータ６により、実配線タイミングシミュレーションを行
い、クリティカルパスの遅延時間Ｔt を計測して、修正
回路の遅延時間情報とタイミングエラー情報を含むレポ
ートファイル１６を生成する。ステップＳ４６におい
て、ステップＳ４２で得られた元回路の遅延時間差Ｔra
及びステップＳ５５で得られた遅延時間差Ｔt を用い
て、式（４）から遅延時間差の割合Ｄrpを算出する。 Ｄrp＝（Ｔra−Ｔt ）／Ｔt ・・・（４） ステップＳ４７において、ステップＳ４３で得られたタ
イミング修正ＣＡＤ２使用後の回路の遅延時間差Ｔ0a及
びステップＳ４５で得られた遅延時間差Ｔt を用いて、
式（５）から遅延時間差の割合Ｄ0pを算出する。 Ｄop＝（Ｔ0a−Ｔt ）／Ｔt ・・・（５） ステップＳ４８において、ステップＳ４６で算出された
遅延時間差の割合Ｄrpのデータからヒストグラム２２を
作成する。ステップＳ４９において、ステップＳ４７で
算出された遅延時間差の割合Ｄrpのデータからヒストグ
ラム２２を作成する。
ータ６により、実配線タイミングシミュレーションを行
い、クリティカルパスの遅延時間Ｔt を計測して、修正
回路の遅延時間情報とタイミングエラー情報を含むレポ
ートファイル１６を生成する。ステップＳ４６におい
て、ステップＳ４２で得られた元回路の遅延時間差Ｔra
及びステップＳ５５で得られた遅延時間差Ｔt を用い
て、式（４）から遅延時間差の割合Ｄrpを算出する。 Ｄrp＝（Ｔra−Ｔt ）／Ｔt ・・・（４） ステップＳ４７において、ステップＳ４３で得られたタ
イミング修正ＣＡＤ２使用後の回路の遅延時間差Ｔ0a及
びステップＳ４５で得られた遅延時間差Ｔt を用いて、
式（５）から遅延時間差の割合Ｄ0pを算出する。 Ｄop＝（Ｔ0a−Ｔt ）／Ｔt ・・・（５） ステップＳ４８において、ステップＳ４６で算出された
遅延時間差の割合Ｄrpのデータからヒストグラム２２を
作成する。ステップＳ４９において、ステップＳ４７で
算出された遅延時間差の割合Ｄrpのデータからヒストグ
ラム２２を作成する。
【００２６】図８（ａ），（ｂ）は、回路の遅延時間差
の割合のヒストグラムの例をを示す図である。特に図８
（ａ）は、元回路の遅延時間差の割合Ｄrpを示す図であ
り、横軸は、遅延時間差の割合Ｄrpをステップサイズ
０．０５で示し、縦軸はデータ数である。さらに、図８
（ｂ）は、タイミング修正ＣＡＤ使用後の遅延時間差の
割合Ｄopを示す図であり、横軸は、遅延時間差の割合Ｄ
opをステップサイズ０．０５で示し、縦軸はデータ数で
ある。ステップＳ５０において、ステップＳ４７，Ｓ４
８のヒストグラム２２から定量的（例えば、ヒストグラ
ム２２の割合Ｄrp，Ｄopの幅、平均値、分散値などの統
計量を比較する）にタイミング精度を比較する。例え
ば、図８（ａ）に示す元回路の遅延時間差の割合Ｄrpの
ヒストグラムでは、遅延時間差の割合Ｄrpの大きいもの
の度数が高く、元回路の遅延時間差の割合Ｄrpの分布の
幅が大きく、且つ、図８（ｂ）に示す修正回路の遅延時
間差の割合Ｄopのヒストグラムでは、遅延時間差の割合
Ｄrpが０を中心に集中している場合は、タイミング修正
ＣＡＤ２のクリティカルパスのタイミングエラーが殆ど
無い時は、タイミング修正ＣＡＤ２により元回路が正し
く修正されて修正効果が大きいことを示し、タイミング
修正ＣＡＤ２の性能は良いといえる。
の割合のヒストグラムの例をを示す図である。特に図８
（ａ）は、元回路の遅延時間差の割合Ｄrpを示す図であ
り、横軸は、遅延時間差の割合Ｄrpをステップサイズ
０．０５で示し、縦軸はデータ数である。さらに、図８
（ｂ）は、タイミング修正ＣＡＤ使用後の遅延時間差の
割合Ｄopを示す図であり、横軸は、遅延時間差の割合Ｄ
opをステップサイズ０．０５で示し、縦軸はデータ数で
ある。ステップＳ５０において、ステップＳ４７，Ｓ４
８のヒストグラム２２から定量的（例えば、ヒストグラ
ム２２の割合Ｄrp，Ｄopの幅、平均値、分散値などの統
計量を比較する）にタイミング精度を比較する。例え
ば、図８（ａ）に示す元回路の遅延時間差の割合Ｄrpの
ヒストグラムでは、遅延時間差の割合Ｄrpの大きいもの
の度数が高く、元回路の遅延時間差の割合Ｄrpの分布の
幅が大きく、且つ、図８（ｂ）に示す修正回路の遅延時
間差の割合Ｄopのヒストグラムでは、遅延時間差の割合
Ｄrpが０を中心に集中している場合は、タイミング修正
ＣＡＤ２のクリティカルパスのタイミングエラーが殆ど
無い時は、タイミング修正ＣＡＤ２により元回路が正し
く修正されて修正効果が大きいことを示し、タイミング
修正ＣＡＤ２の性能は良いといえる。
【００２７】また、例えば、図８（ｂ）に示す修正回路
の遅延時間差の割合Ｄopのヒストグラムでは、遅延時間
差の割合Ｄopが０を中心に集中している場合は、フロア
プランツール３による疑似配置・配線とレイアウトツー
ル５による実配置・配線との遅延時間差が余りないこと
を示し、そのフロアプランツール３の性能は、良いもの
であるといえる。以降のステップにおいては、以上のス
テップＳ４１〜Ｓ４９で得られたフロアプランツール３
とタイミング修正ＣＡＤ２のタイミング精度より、フロ
アプランツール３やタイミング修正ＣＡＤ２を選択する
基準として判断する。以上説明したように、本第２の実
施形態によれば、以下の利点がある。
の遅延時間差の割合Ｄopのヒストグラムでは、遅延時間
差の割合Ｄopが０を中心に集中している場合は、フロア
プランツール３による疑似配置・配線とレイアウトツー
ル５による実配置・配線との遅延時間差が余りないこと
を示し、そのフロアプランツール３の性能は、良いもの
であるといえる。以降のステップにおいては、以上のス
テップＳ４１〜Ｓ４９で得られたフロアプランツール３
とタイミング修正ＣＡＤ２のタイミング精度より、フロ
アプランツール３やタイミング修正ＣＡＤ２を選択する
基準として判断する。以上説明したように、本第２の実
施形態によれば、以下の利点がある。
【００２８】回路のクリティカルパスに注目し、フロア
プラン後の疑似配線シミュレーション時に測定した遅延
時間とレイアウト後の実配線のシミュレーション時に測
定した遅延時間との割合を求めることで、フロアプラン
ツール３とタイミング修正ＣＡＤ２のタイミング精度の
比較が可能である。これによって、設計者は、タイミン
グ修正ＣＡＤ２やフロアプランツール３の選択が困難な
状況を回避でき、また数種類のフロアプランツール３や
タイミング修正ＣＡＤ２の試行を繰り返しながら設計を
進めなくてもよい。従って、設計期間の短縮が可能とな
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。
プラン後の疑似配線シミュレーション時に測定した遅延
時間とレイアウト後の実配線のシミュレーション時に測
定した遅延時間との割合を求めることで、フロアプラン
ツール３とタイミング修正ＣＡＤ２のタイミング精度の
比較が可能である。これによって、設計者は、タイミン
グ修正ＣＡＤ２やフロアプランツール３の選択が困難な
状況を回避でき、また数種類のフロアプランツール３や
タイミング修正ＣＡＤ２の試行を繰り返しながら設計を
進めなくてもよい。従って、設計期間の短縮が可能とな
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。
【００２９】（１） 本発明は、ディジタル集積回路に
もアナログ集積回路にも適用可能である。 （２） 第１の実施形態では、タイミング修正ＣＡＤ２
の性能を疑似配線シミュレーションによりタイミングシ
ミュレーションした遅延時間により評価したが、レイア
ウトして実配線シミュレータによりタイミングシミュレ
ーションした遅延時間により評価することも可能であ
る。 （３） 第１の実施形態では、タイミング修正ＣＡＤ２
の性能を評価するのに、タイミング修正ＣＡＤ２で修正
した修正回路図に対して、タイミングシミュレーション
した遅延時間により評価したが、元回路図に対してタイ
ミングシミュレーションした遅延時間によりヒストグラ
ムを作成した、元回路図のヒストグラムと修正回路図の
ヒストグラムの両方により修正回路の性能を評価するよ
うにしてもよい。
もアナログ集積回路にも適用可能である。 （２） 第１の実施形態では、タイミング修正ＣＡＤ２
の性能を疑似配線シミュレーションによりタイミングシ
ミュレーションした遅延時間により評価したが、レイア
ウトして実配線シミュレータによりタイミングシミュレ
ーションした遅延時間により評価することも可能であ
る。 （３） 第１の実施形態では、タイミング修正ＣＡＤ２
の性能を評価するのに、タイミング修正ＣＡＤ２で修正
した修正回路図に対して、タイミングシミュレーション
した遅延時間により評価したが、元回路図に対してタイ
ミングシミュレーションした遅延時間によりヒストグラ
ムを作成した、元回路図のヒストグラムと修正回路図の
ヒストグラムの両方により修正回路の性能を評価するよ
うにしてもよい。
【００３０】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、元回路図を疑似配線シミュレーショ
ンして得られたタイミングエラーパスについて、タイミ
ング修正ＣＡＤを用いて修正した修正回路図を疑似配線
シミュレーション又は実配線シミュレーションして得ら
れたパスの遅延時間とセットアップタイム規定値及びホ
ールドタイム規定値との差から、オーバースペック、最
適スペック、時間余裕不足、及び未修正に分類して、ヒ
ストグラムを作成するので、タイミング修正ＣＡＤの性
能を知ることができて、タイミング修正ＣＡＤを選択す
る基準が得られる。
２の発明によれば、元回路図を疑似配線シミュレーショ
ンして得られたタイミングエラーパスについて、タイミ
ング修正ＣＡＤを用いて修正した修正回路図を疑似配線
シミュレーション又は実配線シミュレーションして得ら
れたパスの遅延時間とセットアップタイム規定値及びホ
ールドタイム規定値との差から、オーバースペック、最
適スペック、時間余裕不足、及び未修正に分類して、ヒ
ストグラムを作成するので、タイミング修正ＣＡＤの性
能を知ることができて、タイミング修正ＣＡＤを選択す
る基準が得られる。
【００３１】第３の発明によれば、クリティカルパスに
ついて、元回路図を疑似配線シミュレーションして得ら
れたパスの遅延時間と、タイミング修正ＣＡＤを用いて
修正した修正回路図を実配線シミュレーションして得ら
れたパスの遅延時間の差の度合のヒストグラムと、修正
回路図を疑似配線シミュレーションして得られたパスの
遅延時間と、タイミング修正ＣＡＤを用いて修正した修
正回路図を実配線シミュレーションして得られたパスの
遅延時間の差の割合のヒストグラムを作成するので、フ
ロアプランツールの性能とタイミング修正ＣＡＤの性能
を知ることができて、フロアプランツールとタイミング
修正ＣＡＤを選択する基準が得られる。
ついて、元回路図を疑似配線シミュレーションして得ら
れたパスの遅延時間と、タイミング修正ＣＡＤを用いて
修正した修正回路図を実配線シミュレーションして得ら
れたパスの遅延時間の差の度合のヒストグラムと、修正
回路図を疑似配線シミュレーションして得られたパスの
遅延時間と、タイミング修正ＣＡＤを用いて修正した修
正回路図を実配線シミュレーションして得られたパスの
遅延時間の差の割合のヒストグラムを作成するので、フ
ロアプランツールの性能とタイミング修正ＣＡＤの性能
を知ることができて、フロアプランツールとタイミング
修正ＣＡＤを選択する基準が得られる。
【図１】本発明の第１の実施形態の集積回路のタイミン
グ設計方法を示すフローチャートである。
グ設計方法を示すフローチャートである。
【図２】従来の集積回路のタイミング設計方法を示すフ
ローチャートである。
ローチャートである。
【図３】本発明の第１の実施形態の集積回路のタイミン
グ設計方法を実施するためのＣＡＤシステムの構成図で
ある。
グ設計方法を実施するためのＣＡＤシステムの構成図で
ある。
【図４】図１中のタイミング修正ＣＡＤ性能評価を示す
フローチャートである。
フローチャートである。
【図５】タイミング修正ＣＡＤを使用後の回路の遅延時
間差Ｄt のヒストグラムの例を示す図である。
間差Ｄt のヒストグラムの例を示す図である。
【図６】本発明の第２の実施形態の集積回路のタイミン
グ設計方法を実施するためのＣＡＤシステムの構成図で
ある。
グ設計方法を実施するためのＣＡＤシステムの構成図で
ある。
【図７】本発明の第２の実施形態の集積回路のタイミン
グ設計方法を示すフローチャートである。
グ設計方法を示すフローチャートである。
【図８】回路の遅延時間差の割合のヒストグラムの例を
示す図である。
示す図である。
１ 論理合成ツール ２ タイミング修正Ｃ
ＡＤ ３ フロアプランツー
ル ４ 疑似配線シミュレ
ータ ５ レイアウトツール ６ 実配線シミュレー
タ ７ タイミング修正Ｃ
ＡＤ性能評価ツール １１ 回路ファイル １２，１３ａ，１３ｂ，１５，１６ レポートファイル １４ 入力情報 １７，２２ ヒストグラム ２１ フロアプラン及び
タイミング修正ＣＡＤ評価ツール
ＡＤ ３ フロアプランツー
ル ４ 疑似配線シミュレ
ータ ５ レイアウトツール ６ 実配線シミュレー
タ ７ タイミング修正Ｃ
ＡＤ性能評価ツール １１ 回路ファイル １２，１３ａ，１３ｂ，１５，１６ レポートファイル １４ 入力情報 １７，２２ ヒストグラム ２１ フロアプラン及び
タイミング修正ＣＡＤ評価ツール
Claims (3)
- 【請求項１】 ハードウェア記述言語を用いて記述した
集積回路から回路図を生成する論理合成ツールと、 前記回路図を構成する配置し又は配置された回路ブロッ
ク間の負荷容量、及び回路ブロック内の疑似配線モデル
を算出するフロアプランツールと、 前記回路ブロック間の負荷容量、及び前記回路ブロック
内の疑似配線モデルに基づいて、前記回路ブロックに含
まれる２つのフリップフロップ間の遅延時間と該２つの
フリップフロップ間のクロック信号の遅延時間とを算出
し、前記クロック信号の遷移と前記２つのフリップフロ
ップの後段のフリップフロップの入力データの遷移との
間の時間差のタイミング条件を規定するセットアップタ
イム規定値及びホールドタイム規定値を満たしているか
否かを調べてタイミングエラー情報と前記遅延時間情報
とを出力する疑似配線シミュレータと、 前記タイミングエラー情報に基づいて前記回路図を修正
する１つ又は複数のタイミング修正ＣＡＤとを用いた集
積回路のタイミング設計方法において、 前記論理合成ツールを用いて集積回路の元回路図を生成
する論理合成と、 前記フロアプランツールを用いて前記元回路図の第１の
フロアプランと、 前記疑似配線シミュレータを用いて前記第１のフロアプ
ランされた前記元回路図の第１の疑似配線シミュレーシ
ョンと、 前記１つ又は複数のタイミング修正ＣＡＤを用いて前記
第１の疑似配線シミュレーション結果に基づいて、前記
回路図を修正して修正回路図の作成と、 前記フロアプランツールを用いて前記修正回路図の第２
のフロアプランと、 前記疑似配線シミュレータを用いて前記第２のフロアプ
ランされた前記修正回路図の第２の疑似配線シミュレー
ションと、 前記第１の疑似配線シミュレーション結果で前記セット
アップタイム違反又は前記ホールドタイム違反のあった
前記２つのフリップフロップ間のパスを抽出し、該パス
の前記第２の疑似配線シミュレーション結果による前記
遅延時間情報と、前記パスの前記セットアップタイム違
反又は前記ホールドタイム違反のあった方の前記タイミ
ング規定値との差を算出して、オーバースペック基準値
と上限と下限の誤差許容基準値との比較により、前記修
正回路図のパスが前記タイミング規定値を満たしている
が前記オーバースペック基準値を越えているオーバース
ペック、前記誤差許容基準値の上限を越え且つ前記オー
バースペック基準値を越えずに前記タイミング規定値を
満たしている最適スペック、前記タイミング規定値を満
たしているが上限と下限の前記誤差許容基準値の範囲内
にありタイミングに余裕がない時間余裕不足、依然とし
てタイミング規定値を満たしていない未修正部のいずれ
かへの分類と、 前記分類したパスを計数してヒストグラムの作成とを、 実行することを特徴とする集積回路のタイミング設計方
法。 - 【請求項２】 ハードウェア記述言語を用いて記述した
集積回路から回路図を生成する論理合成ツールと、 前記回路図の配置・配線のレイアウトをし、前記回路図
を構成するブロック内の実配線モデル、及びブロック間
の実配線負荷容量を算出するレイアウトツールと、 前記回路ブロック間の実配線負荷容量、及び前記回路ブ
ロック内の実配線モデルに基づいて、前記回路ブロック
に含まれる２つのフリップフロップ間の遅延時間と該２
つのフリップフロップ間のクロック信号の遅延時間とを
算出し、前記クロック信号の遷移と前記２つのフリップ
フロップの後段のフリップフロップの入力データの遷移
との間の時間差のタイミング条件を規定するセットアッ
プタイム規定値及びホールドタイム規定値を満たしてい
るか否かを調べてタイミングエラー情報と前記遅延時間
に関する情報を出力する実配線シミュレータと、 前記タイミングエラーに基づいて前記回路図を修正する
１つ又は複数のタイミング修正ＣＡＤとを用いた集積回
路のタイミング設計方法において、 前記論理合成ツールを用いて集積回路の元回路図を生成
する論理合成と、 前記レイアウトツールを用いて前記元回路図の第１のレ
イアウトと、 前記実配線シミュレータを用いて前記第１のレイアウト
された前記元回路図に対する第１の実配線シミュレーシ
ョンと、 前記１つ又は複数のタイミング修正ＣＡＤを用いて前記
第１の実配線シミュレーション結果に基づいて、前記回
路図を修正して修正回路図の作成と、 前記レイアウトツールを用いて前記修正回路図の第２の
レイアウトと、 前記実配線シミュレータを用いて前記第２のレイアウト
された前記修正回路図に対する第２の実配線シミュレー
ションと、 前記第１の実配線シミュレーションで前記セットアップ
タイム違反又は前記ホールドタイム違反のあった前記２
つのフリップフロップ間のパスを抽出し、該パスの前記
第２の実配線シミュレーションによる前記遅延時間情報
と、前記パスの前記セットアップタイム違反又は前記ホ
ールドタイム違反のあった方の前記タイミング規定値と
の差を算出して、オーバースペック基準値と上限と下限
の誤差許容基準値との比較により、前記修正回路図のパ
スが前記タイミング規定値を満たしているが前記オーバ
ースペック基準値を越えているオーバースペック、前記
誤差許容基準値の上限を越え且つ前記オーバースペック
基準値を越えずに前記タイミング規定値を満たしている
最適スペック、前記タイミング規定値を満たしているが
上限と下限の前記誤差許容基準値の範囲内にありタイミ
ングに余裕がない時間余裕不足、依然としてタイミング
規定値を満たしていない未修正部のいずれかへの分類
と、 前記分類したパスを計数してヒストグラムの作成とを、 実行することを特徴とする集積回路のタイミング設計方
法。 - 【請求項３】 ハードウェア記述言語を用いて記述した
集積回路から回路図を生成し、前記回路図を構成する２
つのフリップフロップ間の遅延時間を見積もる論理合成
ツールと、 前記回路図を構成する配置し又は配置された回路ブロッ
ク間の負荷容量、及び回路ブロック内の疑似配線モデル
を算出するフロアプランツールと、 前記回路ブロック間の負荷容量、及び前記回路ブロック
内の疑似配線モデルに基づいて、前記回路ブロックに含
まれる２つのフリップフロップ間の遅延時間と該２つの
フリップフロップ間のクロック信号の遅延時間とを算出
し、前記クロック信号の遷移と前記２つのフリップフロ
ップの後段のフリップフロップの入力データの遷移との
時間差のタイミング条件を規定するセットアップタイム
規定値及びホールドタイム規定値を満たしているか否か
を調べてタイミングエラーと前記遅延時間に関する情報
を出力する疑似配線シミュレータと、 前記タイミングエラー情報に基づいて前記回路図を修正
する１つ又は複数のタイミング修正ＣＡＤと、 前記回路図の配置・配線のレイアウトをして、前記回路
図を構成するブロック内の実配線モデル、及びブロック
間の実配線負荷容量を算出するレイアウトツールと、 前記回路ブロック間の実配線負荷容量、及び前記回路ブ
ロック内の実配線モデルに基づいて、前記回路ブロック
に含まれる２つのフリップフロップ間の遅延時間と該２
つのフリップフロップ間のクロック信号の遅延時間とを
算出し、前記セットアップタイム規定値及びホールドタ
イム規定値を満たしているか否かを調べてタイミングエ
ラーと前記遅延時間に関する情報を出力する実配線シミ
ュレータとを用いた集積回路のタイミング設計方法にお
いて、 前記論理合成ツールを用いて元回路図の論理合成と、 前記フロアプランツールを用いて前記元回路図の第１の
フロアプランと、 前記疑似配線シミュレータを用いて前記第１のフロアプ
ランされた前記元回路図の第１の疑似配線シミュレーシ
ョンによる第１の遅延時間の算出と、 前記１つ又は複数のタイミング修正ＣＡＤを用いて前記
第１の疑似配線シミュレーション結果に基づいて、前記
回路図を修正して修正回路図の作成と、 前記フロアプランツールを用いて前記修正回路図の第２
のフロアプランと、 前記疑似配線シミュレータを用いて前記第２のフロアプ
ランされた前記修正回路図の第２の疑似配線シミュレー
ションによる第２の遅延時間の算出と、 前記レイアウトツールを用いて前記修正回路図のレイア
ウトと、 前記実配線シミュレータを用いて前記修正回路図のレイ
アウトの実配線シミュレーションによる第２の遅延時間
の算出と、 前記論理合成で見積られた遅延時間からタイミング条件
の厳しい複数のクリティカルパスの抽出と、 前記第１の疑似配線シミュレーションにより得られた前
記クリティカルパスの前記第１の遅延時間と前記実配線
シミュレーションにより得られた対応する前記クリティ
カルパスの前記第３の遅延時間との差分の該第３の遅延
時間との比率を示す第１の割合の算出と、 前記第２の疑似配線シミュレーションにより得られた前
記クリティカルパスの前記第２の遅延時間と前記実配線
シミュレーションにより得られた対応する前記クリティ
カルパスの前記第３の遅延時間との差分の該第３の遅延
時間との比率を示す第２の割合の算出と、 前記クリティカルパスを計数して、前記第１の割合と前
記第２の割合のヒトスグラムの作成とを、 実行することを特徴とする集積回路のタイミング設計方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210705A JPH1055377A (ja) | 1996-08-09 | 1996-08-09 | 集積回路のタイミング設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210705A JPH1055377A (ja) | 1996-08-09 | 1996-08-09 | 集積回路のタイミング設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055377A true JPH1055377A (ja) | 1998-02-24 |
Family
ID=16593744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210705A Withdrawn JPH1055377A (ja) | 1996-08-09 | 1996-08-09 | 集積回路のタイミング設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009037278A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 動作タイミング検証装置、方法、及び、プログラム |
-
1996
- 1996-08-09 JP JP8210705A patent/JPH1055377A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009037278A (ja) * | 2007-07-31 | 2009-02-19 | Nec Corp | 動作タイミング検証装置、方法、及び、プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |