JPH1055281A - 非セグメント化仮想アドレス空間を備えるマイクロプロセッサによってセグメント化仮想アドレス空間をエミュレートするシステムおよび方法 - Google Patents

Abstract

(57)【要約】 【課題】 セグメント化仮想アドレス空間内のセグメン
ト化仮想アドレスを線形仮想アドレス空間内の線形仮想
アドレスに変換するためにセグメント化−線形・仮想ア
ドレス変換命令を処理するプロセッサを提供する。 【解決手段】 セグメント化仮想アドレス空間はそれぞ
れが１つのセグメントＩＤによって識別される複数のセ
グメントを含み、各セグメントは１つのページＩＤによ
って識別される少なくとも１つのページを含む。線形仮
想アドレス空間はそれぞれが１つのページＩＤによって
識別される複数のページを含む。セグメント化−線形・
仮想アドレス変換命令を処理する際に、プロセッサは、
それぞれがセグメント化仮想アドレス空間内の１つのペ
ージに関連する複数のセグメント化−線形・仮想アドレ
ス変換記述子を使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にディジタル
・コンピュータ・システムに関し、より具体的には非セ
グメント化線形仮想アドレス空間を備えるマイクロプロ
セッサによるセグメント化仮想アドレス空間の効率のよ
いエミュレーションを促進するためのシステムおよび方
法に関する。

【０００２】

【従来の技術】ディジタル・コンピュータは多種多様な
タイプのプログラムを処理するが、各プログラムはコン
ピュータが特定のデータ要素に関して特定の操作を実行
できるようにする一連の命令を含んでいる。ディジタル
・コンピュータ・システムで使用するために様々なタイ
プのプロセッサが入手可能であるが、各タイプのプロセ
ッサは、とりわけ、そのアーキテクチャに応じて構築さ
れたプロセッサが実行すると思われる１組の命令、様々
な命令のフォーマット（複数も可）、処理可能なデータ
のタイプとフォーマット、命令処理中に使用可能な様々
なレジスタの定義、コンピュータのメモリ内の情報にア
クセスする方法、そのアーキテクチャに応じて構築され
たプロセッサが命令処理中に検出可能な例外条件を処理
する方法を記述するアーキテクチャに応じて構築されて
いる。

【０００３】「エミュレート済みプロセッサ」としての
あるタイプのプロセッサを「ホスト・プロセッサ」とし
ての別のタイプのプロセッサによってエミュレートでき
るようにすることが望ましい場合が多い。一般に、ホス
ト・プロセッサは、エミュレート済みプロセッサによっ
て生成されると思われる出力に効率よく調和する出力を
生成するためにエミュレート済みプロセッサ用に作成さ
れたプログラムを処理することにより、エミュレート済
みプロセッサをエミュレートする。一般に、エミュレー
ションは、エミュレート済みプロセッサによる実行のた
めに生成されたプログラム（「元の」プログラム）をホ
スト・プロセッサによって処理可能なプログラム（「変
換済み」プログラム）に変換することによって行われ
る。この変換プロセスは、元のプログラムの命令および
その他の要素からホスト・プロセッサのアーキテクチャ
に基づく命令およびその他の要素を生成し、それにより
変換済みプログラムを提供することなどを含むこともで
きる。この変換は、たとえば、ホスト・プロセッサその
もの、同一コンピュータ・システム内の別のプロセッ
サ、または別のコンピュータ・システムによって実行す
ることができ、変換プログラムの制御下でプログラムを
処理するはずのホスト・プロセッサが使用できるように
することができる。変換を実行する際に、元のプログラ
ム（すなわち、エミュレート済みプロセッサのアーキテ
クチャに基づくプログラム）中の各命令あるいは一連の
命令または各種命令グループを、ホスト・プロセッサに
よる処理用の１つの命令あるいは一連の命令または１つ
の命令グループに変換することができる。通常、変換プ
ロセスは、プロセッサが元のプログラムの処理を開始し
たときに元のプログラムのすべての部分または指定の部
分について実行されるが、処理が進行するにつれて元の
プログラムのうちの１つの命令または１つの命令グルー
プを変換できることに留意されたい。さらに、エミュレ
ート済みプロセッサのデータ・フォーマットがホスト・
プロセッサによって直接使用可能ではない場合、そのデ
ータを処理し、エミュレート済みプロセッサのフォーマ
ットからホスト・プロセッサによって使用可能なフォー
マットに変換することができる。

【０００４】前述のように、アーキテクチャ定義は、そ
のアーキテクチャに応じて構築されたプロセッサがコン
ピュータのメモリ内の情報にアクセスする方法に関する
記述を含む。プログラム開発者のためにメモリの管理を
単純化するため、さらにマイクロプロセッサが複数のプ
ログラムを同時に処理したときにプログラムが互いに干
渉しないようにするために、最新のマイクロプロセッサ
およびオペレーティング・システムでは各プログラムご
とに「コンテキスト」を用意し、様々なコンテキストに
よってそれぞれの「仮想アドレス空間」が定義されてい
る。プログラムがメモリ内の記憶位置へのアクセスを必
要とする場合、それ（プログラム）は、仮想アドレス空
間内の仮想アドレスをマイクロプロセッサ（より一般的
には、マイクロプロセッサに関連するメモリ管理ユニッ
ト）に与え、マイクロプロセッサは、仮想アドレス空間
内の仮想アドレスに対応するメモリ内の位置の実際の物
理アドレスを決定する。メモリ管理ユニットは、仮想ア
ドレスから物理アドレスへの変換操作の実行に加え、プ
ログラムがその位置に関して必要なアクセス操作を実行
できることを確認するための検査操作を実行する。

【０００５】現在は８０８６、８０８８、８０２８６、
８０３８６、８０４８６、「Ｐｅｎｔｉｕｍ」系列のマ
イクロプロセッサを含む、インテル社のｘ８６系マイク
ロプロセッサなどの一部のマイクロプロセッサでは、仮
想アドレス空間がセグメント化される。すなわち、プロ
グラムによって与えられる１つのアドレスが複数のセグ
メントのうちの１つを定義し、様々なセグメントが単一
の「セグメント化」仮想アドレス空間の様々な領域を占
有する。単一の仮想アドレス空間が設けられているが、
様々なセグメント内の位置を表す仮想アドレスだけにア
クセスすることができる。その他のマイクロプロセッサ
では、仮想アドレス空間がセグメント化されないが、ど
のアドレスでも仮想アドレス空間内の位置を表すことが
できる。非セグメント化「線形」仮想アドレス空間を用
意するマイクロプロセッサがセグメント化仮想アドレス
空間を用意するインテル社のｘ８６系などのマイクロプ
ロセッサをエミュレートできるようにする必要がある場
合、両方のマイクロプロセッサは同じような方法でメモ
リ管理を処理するわけではないので、問題が発生する。

【０００６】

【発明が解決しようとする課題】本発明は、線形仮想ア
ドレス空間を備えているマイクロプロセッサによるセグ
メント化仮想アドレス空間の効率のよいエミュレーショ
ンを促進するための新規かつ改良されたシステムおよび
方法を提供する。

【０００７】

【課題を解決するための手段】簡単に要約すると、本発
明は、「セグメント化」仮想アドレス空間内のセグメン
ト化仮想アドレスを「線形」仮想アドレス空間内の線形
仮想アドレスに変換するために単一のセグメント化−線
形・仮想アドレス変換命令を処理するプロセッサを提供
する。セグメント化仮想アドレス空間はそれぞれが１つ
のセグメントＩＤによって識別される複数のセグメント
を含み、各セグメントは１つのページＩＤによって識別
される少なくとも１つのページを含む。線形仮想アドレ
ス空間はそれぞれが１つのページＩＤによって識別され
る複数のページを含む。セグメント化−線形・仮想アド
レス変換命令を処理する際に、プロセッサは、それぞれ
がセグメント化仮想アドレス空間内の１つのページに関
連する複数のセグメント化−線形・仮想アドレス変換記
述子を使用し、各セグメント化−線形・仮想アドレス変
換記述子は線形仮想アドレス空間内のページのうちの１
つのページのページＩＤを識別する。セグメント化−線
形・仮想アドレス変換命令は、セグメント化仮想アドレ
ス空間内のセグメント化仮想アドレスＩＤを含む。セグ
メント化−線形・仮想アドレス変換命令を処理する際
に、プロセッサは、セグメント化−線形・仮想アドレス
変換命令内のセグメント化仮想アドレスＩＤを使用し
て、セグメント化−線形・仮想アドレス変換記述子の１
つを選択する。セグメント化−線形・仮想アドレス変換
記述子の選択後、プロセッサは、線形仮想アドレス空間
内の仮想アドレスを生成する際に、選択したセグメント
化−線形・仮想アドレス変換記述子からの線形仮想アド
レス空間のページＩＤと、セグメント化−線形・仮想ア
ドレス変換命令内のセグメント化仮想アドレスＩＤとを
使用する。したがって、プロセッサは、単一のセグメン
ト化−線形・仮想アドレス変換命令を処理することによ
り、セグメント化仮想アドレス空間内の仮想アドレスか
ら線形仮想アドレス空間内の仮想アドレスを生成するこ
とができる。

【０００８】特許請求の範囲の特殊性によって本発明を
示す。本発明の上記およびその他の利点は、添付図面に
関連して以下の説明を参照することにより、十分に理解
できるだろう。

【０００９】

【発明の実施の形態】図１は、本発明に応じて構築され
たセグメント化仮想アドレス・エミュレータ５０を含む
ディジタル・コンピュータ・システム１０の機能ブロッ
ク図である。図１を参照すると、ディジタル・コンピュ
ータ・システム１０は、メモリ管理ユニット１４により
メモリ・サブシステム１２および１つまたは複数の入出
力サブシステム（全体を参照番号１３で示す）とやりと
りするマイクロプロセッサ１１を含む。メモリ・サブシ
ステム１２は、マイクロプロセッサ１１によって処理す
べきデータと命令（ここではまとめて「情報」という）
を格納可能ないくつかの物理アドレス可能記憶位置を含
む。さらに、マイクロプロセッサ１１は、データの処理
後、格納のために処理済みデータをメモリ・サブシステ
ム１２に転送することができる。

【００１０】ディジタル・コンピュータ・システム１０
は、大容量記憶サブシステム、オペレータ入出力サブシ
ステム、ネットワーク・ポートなど、いくつかの多様な
タイプの入出力サブシステム１３を含むことができる。
大容量記憶サブシステムは、一般に、マイクロプロセッ
サ１１が処理する可能性のある情報を長期間格納するこ
とができる。また、大容量記憶サブシステムは、情報を
そこに格納したり、情報をそこから取り出すことが可能
な、ディスクまたはテープ・サブシステム、光ディスク
記憶装置、ＣＤ−ＲＯＭ装置などの装置を含むことがで
きる。１つまたは複数の大容量記憶サブシステムは、オ
ペレータが取り外したり取り付けることができる取外し
可能記憶媒体を使用することができ、それにより、オペ
レータはディジタル・コンピュータ・システム１０にプ
ログラムとデータをロードし、そこから処理済みデータ
を入手することができる。マイクロプロセッサ１１によ
ってそれに供給される制御情報の制御下で、格納のため
に、大容量記憶サブシステムに格納された情報をメモリ
・サブシステム１２に転送することができる。メモリ・
サブシステム１２に情報を格納した後、マイクロプロセ
ッサ１１は、処理のためにメモリ・サブシステム１２か
らそれを取り出すことができる。処理済みデータの生成
後、マイクロプロセッサ１１は、比較的長期間格納する
ために、大容量記憶サブシステムによってメモリ・サブ
システム１２から処理済みデータを取り出すこともでき
る。

【００１１】オペレータ入出力サブシステムは、一般
に、ディジタル・コンピュータ・システム１０へのオペ
レータ・インタフェースを構成するものである。特に、
オペレータ入力サブシステムは、たとえば、キーボード
とマウス装置を含むことができ、オペレータはこれらを
使用して、処理のためにディジタル・コンピュータ・シ
ステム１０に情報を対話式に入力することができる。さ
らに、オペレータ入力サブシステムは、それによりオペ
レータがディジタル・コンピュータ・システム１０を制
御することができる機構を含むこともできる。オペレー
タ出力サブシステムは、ビデオ表示装置などの装置を含
むことができ、それにより、ディジタル・コンピュータ
・システム１０はマイクロプロセッサ１１の制御下で処
理の結果をオペレータに対して表示する。さらに、オペ
レータにハードコピー出力を供給するために、プリンタ
を設けることもできる。

【００１２】ネットワーク・ポートは、ディジタル・コ
ンピュータ・システム１０を通信リンクに接続できるよ
うにするものであり、それにより、コンピュータ・ネッ
トワークでコンピュータ・システム１０を接続すること
ができる。ネットワーク・ポートにより、コンピュータ
・システム１０は、ネットワーク内の他のコンピュータ
・システムおよび他の装置（図示せず）に情報（プログ
ラム命令とデータの両方を含む）を送り、それらから情
報を受けることができる。たとえば、クライアントサー
バ・パラダイムにより編成された典型的なネットワーク
では、ネットワーク内の所与のコンピュータ・システム
がサーバとして指定され、これが残りのクライアント・
コンピュータ・システムによる処理のために情報を格納
し、それにより、クライアント・コンピュータ・システ
ムが都合よく情報を共用することができる。特定のサー
バによって管理されている情報へのアクセスを必要とす
るクライアント・コンピュータ・システムにより、サー
バはネットワークを介してそれに情報をダウンロードで
きるようになる。データの処理後、クライアント・コン
ピュータ・システムは、格納のために処理済みデータを
サーバに返すこともできる。ネットワークは、コンピュ
ータ・システム（上記のサーバとクライアントを含む）
に加え、プリンタやファクシミリ装置、ディジタル・オ
ーディオ／ビデオ記憶分配装置なども含むことができる
が、これらはネットワーク内に接続された様々なコンピ
ュータ・システム間で共用することができる。ネットワ
ーク内のコンピュータ・システムを相互接続する通信リ
ンクは、従来通り、コンピュータ・システム間で信号を
伝達するためのワイヤ、光ファイバ、その他の媒体を含
む、都合のよい情報伝達媒体を含むことができる。コン
ピュータ・システムは、通信リンクを介して転送された
メッセージにより、ネットワークを介して情報を転送す
るが、各メッセージはそのメッセージを受信するための
装置を識別するＩＤと情報を含む。

【００１３】従来通り、それぞれの入出力サブシステム
１３は、通常、それぞれの入出力サブシステム１３によ
って実行される操作を制御し、その動作状況を示すため
に使用する制御情報、状況情報、その他の情報を格納す
る、レジスタおよびその他のデータ記憶要素（図示せ
ず）を含む。マイクロプロセッサ１１は、メモリ・サブ
システム１２に情報を格納するのと同様の方法でレジス
タおよびその他のデータ記憶要素に情報を格納し、それ
により、それぞれの入出力サブシステム１３を制御する
ことができる。同様に、マイクロプロセッサ１１は、メ
モリ・サブシステム１２内の情報を取り出すのと同様の
方法で入出力サブシステム１３に収容された情報を取り
出し、それぞれの入出力サブシステム１３の動作状況を
確認することができる。

【００１４】メモリ管理ユニット１４は、いくつかの操
作を実行する。特に、メモリ管理ユニット１４は、通
常、メモリ・キャッシュを含み、これはメモリ・サブシ
ステム１２からマイクロプロセッサ１１が要求した情報
をキャッシュする。さらに、通常通り、マイクロプロセ
ッサ１１がメモリ・サブシステム１２などから取り出す
べき情報を要求するか、またはメモリ・サブシステム１
２などに格納するために処理済みデータを与えると、マ
イクロプロセッサ１１は、仮想アドレス空間内のアドレ
スをメモリ管理ユニット１４に供給する。マイクロプロ
セッサ１１が処理する様々なアプリケーション・プログ
ラムに対して、それぞれの仮想アドレス空間を用意する
ことができる。この仮想アドレス空間は複数の「ペー
ジ」に分割され、そのそれぞれは指定の数の仮想アドレ
ス可能記憶位置を含み、それぞれの仮想アドレス可能記
憶位置が情報を格納する。アプリケーション・プログラ
ムの仮想アドレス空間のページは通常、大容量記憶サブ
システム上に格納されるので、処理中に必要になると、
マイクロプロセッサ１１により、個々のページをメモリ
・サブシステム１２にコピーすることができ、処理中に
変更されたページについては、マイクロプロセッサ１１
により、長期間の格納のためにそのページを大容量記憶
サブシステムにコピーすることができる。

【００１５】仮想アドレス空間のそれぞれのページは、
物理アドレスによって識別されるメモリ・サブシステム
１２内の物理位置に簡潔に格納することができ、マイク
ロプロセッサ１１からの要求に応答して特定の仮想アド
レス空間位置に関するアクセス操作（すなわち、特定の
物理位置での情報の取出しまたは格納）を実行する際
に、メモリ管理ユニット１４は、メモリ・サブシステム
１２に関するアクセス操作の実行時に使用するための物
理アドレスを入手するために仮想アドレスの変換を実行
する。さらに、メモリ管理ユニット１４は、そのページ
がメモリ・サブシステム１２に入っているかどうか、ア
プリケーション・プログラムがそのページへのアクセス
（すなわち、データからの読取りまたはデータへの書込
み）を行うための許可を備えているかどうか、要求され
たページが仮想アドレス空間内に有効ページであるかど
うかなどを判定するための検査を含む、いくつかの検査
操作を実行することができる。メモリ管理ユニット１４
が検査操作で否定的な判定を行った場合、すなわち、そ
のページがメモリ・サブシステム１２に入っていないと
か、アプリケーション・プログラムが適切なアクセス許
可を備えていないとか、または仮想アドレス空間ページ
の要求されたページがアプリケーション・プログラムの
仮想アドレス空間内の有効ページではないなどと判定さ
れた場合、メモリ管理ユニット１４はＡＣＣＥＳＳ Ｆ
ＡＵＬＴ表示を生成することができるが、これはマイク
ロプロセッサ１１が受信し、指定の障害処理操作の実行
時に使用できるものである。

【００１６】一実施形態のシステム１０で有用なマイク
ロプロセッサ１１は、ＳＰＡＲＣＩｎｔｅｒｎａｔｉｏ
ｎａｌ， Ｉｎｃ ［Ｄａｖｉｄ Ｌ． Ｗｅａｖｅｒ
およびＴｏｍ Ｇｅｒｍｏｎｄ （ｅｄｓ）］によるＴ
ｈｅ ＳＰＡＲＣ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｍａｎ
ｕａｌ Ｖｅｒｓｉｏｎ ９ （Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ， １９４４）（以下「ＳＰＡＲＣアーキテクチ
ャ・マニュアル、バージョン９」という）に記載された
ＳＰＡＲＣバージョン９アーキテクチャに応じて構築さ
れたマイクロプロセッサを含む。一般に、マイクロプロ
セッサ１１は、レジスタ・セット２０と、１つまたは複
数の機能ユニット２１と、バス・インタフェース２２
と、制御回路２３とを含む、いくつかの要素を含む。制
御回路２３は、プログラムによって提供される命令の制
御下でマイクロプロセッサ１１によって実行される処理
操作を制御する。一般に、バス・インタフェース２２
は、制御回路２３の制御下で、メモリ管理ユニット１４
と協調して、処理のために特定の入出力サブシステム１
３によって管理されているデータ記憶要素、またはメモ
リ・サブシステム１２から命令とデータを取り出し、取
り出したデータをレジスタ・セット２０内のレジスタに
ロードする。また、機能ユニット２１も制御回路２３の
制御下で、制御回路２３がレジスタ・セット２０から転
送できるデータに関する論理操作、整数および浮動小数
点算術操作、その他の処理操作を実行し、処理済みデー
タを生成して、格納のためにレジスタ・セット２０に転
送する。また、制御回路２３により、バス・インタフェ
ース２２は、同じくメモリ管理ユニット１４と協調して
格納のためにレジスタ・セット２０から特定の入出力サ
ブシステム１３によって管理されているデータ記憶要素
またはメモリ・サブシステム１２に処理済みデータを転
送することができる。

【００１７】さらに、本発明によれば、マイクロプロセ
ッサ１１によって提供される機能ユニット２１の１つ、
すなわち、セグメント化仮想アドレス・エミュレータ５
０は、後述するようにセグメント化仮想アドレス・アー
キテクチ内の仮想アドレスを線形仮想アドレス・アーキ
テクチャの仮想アドレスに変換するためにプログラムに
よって提供可能なセグメント化−線形・仮想アドレス変
換命令を処理する。一実施形態のセグメント化仮想アド
レス・エミュレータ５０は、インテル社のｘ８６系のマ
イクロプロセッサ（現在はインテル社の８０８６、８０
８８、８０２８６、８０３８６、８０４８６、「Ｐｅｎ
ｔｉｕｍ」系列のマイクロプロセッサを含む）を含むマ
イクロプロセッサによって提供されるセグメント化仮想
アドレス空間など、セグメント化仮想アドレス空間に関
連するプログラムの効率のよいエミュレーションを促進
するものであり、そのエミュレーションは、非セグメン
ト化または「線形」仮想アドレス空間を使用するマイク
ロプロセッサ１１などのマイクロプロセッサによって実
行される。次にセグメント化仮想アドレス空間エミュレ
ーションは、マイクロプロセッサ１１によりｘ８６系の
マイクロプロセッサ用に作成されたプログラムの効率の
よいエミュレーションの促進を支援する。線形仮想アド
レス空間アーキテクチャを特徴とするマイクロプロセッ
サ１１はここでは「ホスト」マイクロプロセッサ１１と
呼び、セグメント化仮想アドレス空間アーキテクチャを
特徴とするマイクロプロセッサはここでは「エミュレー
ト済み」マイクロプロセッサと呼ぶ。同様に、エミュレ
ート済みマイクロプロセッサ用に作成したプログラム
（複数も可）はここでは「元のプログラム（複数も
可）」と呼び、元のプログラム（複数も可）のエミュレ
ーション時にホスト・マイクロプロセッサによって処理
するために生成したプログラム（複数も可）はここでは
「変換済みプログラム（複数も可）」と呼ぶ。

【００１８】先に進む前に、セグメント化仮想アドレス
空間例のアドレスをメモリ・アクセスに使用する物理ア
ドレスに変換するための構成の概略を説明すると、役に
立つと思われる。ここで説明する構成は、図２に概略を
示すが、ｘ８６アーキテクチャに応じて構築されたマイ
クロプロセッサによって処理すべきプログラムに関して
使用される。図２を参照すると、１つのセグメント化仮
想アドレス空間がいくつかのセグメントから形成され、
そのそれぞれはセグメント・レジスタ３０内のセグメン
ト・レジスタ３０（０）〜３０（Ｍ）（一般に参照番号
３０（ｍ）で示す）に関連している。たとえば、ｘ８６
アーキテクチャでは、通常、プログラム命令コードを格
納するために使用可能なコード・セグメントと、通常、
プログラム・データを格納するために使用可能なデータ
・セグメントと、通常、アプリケーション・プログラム
が使用するスタック（複数も可）を格納するために使用
可能なスタック・セグメントと、アプリケーション・プ
ログラムがアレイや一時データ構造の格納など、その他
の目的に使用できる３つの余分なセグメント（「Ｅ
Ｓ」、「ＦＳ」、「ＧＳ」）とを含む、６つのセグメン
ト（すなわち、Ｍ＝５）が存在する。このアーキテクチ
ャの各セグメント・レジスタ３０（ｍ）は、全セグメン
トのうちの特定の１つに関連付けられ、その特定のセグ
メント用の記述子ポインタを含むことになり、その結
果、セグメント・レジスタ３０（０）はコード・セグメ
ント用の記述子ポインタを含むことができ、セグメント
・レジスタ（１）はデータ・セグメント用の記述子ポイ
ンタを含むことができ、セグメント・レジスタ３０
（２）はスタック・セグメント用の記述子ポインタを含
むことができ、その他のセグメント・レジスタ３０
（３）〜３０（Ｍ）はその他のセグメント用の記述子ポ
インタを含むことになる。

【００１９】各セグメント・レジスタ３０（ｍ）は、セ
グメント記述子テーブル３１内の複数のセグメント記述
子３１（０）〜３１（Ｎ）（一般に参照番号３１（ｎ）
で示す）のうちの１つを識別するポインタを含む。一般
に、セグメント記述子テーブル３１内の各セグメント記
述子３１（ｎ）は、アクセス権フィールド３２（ｎ）
と、セグメント長フィールド３３（ｎ）と、セグメント
基底アドレス・フィールド３４（ｎ）とを含む３つのフ
ィールドを含んでいる。アクセス権フィールド３２
（ｎ）はアクセス権情報を含むが、その使い方について
は後述する。セグメント基底アドレス・フィールド３４
（ｎ）はセグメント基底仮想アドレスを含み、セグメン
ト長フィールド３３（ｎ）はセグメント長値を含むが、
いずれもセグメント化仮想アドレス空間内の特定のセグ
メントを定義するように機能する。それぞれのセグメン
ト記述子テーブル３１内の記述子３１（ｎ）はオペレー
ティング・システム（図示せず）によって管理されるこ
とが好ましく、各セグメント・レジスタ３０（ｍ）内で
管理される特定の記述子ポインタ値もオペレーティング
・システムによって制御されることが好ましい。

【００２０】メモリ・アクセス操作が開始されると、図
２に示す構造を有するアドレスが供給されるが、図２に
示す各種要素はそのアドレスを使用してセグメント化仮
想アドレスに変換し、メモリにアクセスするためにセグ
メント化仮想アドレスから物理アドレスに変換する。図
２に示すように、アドレス（アドレス・レジスタ３５に
例示する）は、セグメントＩＤ部分３６とオフセット部
分３７とを含む。セグメントＩＤ部分３６はそのアドレ
スが参照する特定のセグメントを識別し、オフセット部
分３７はセグメントへのオフセット値を含む。セグメン
トＩＤ部分３６は特定のセグメント・レジスタ３０
（ｍ）を選択する（矢印４０が表す通り）ために使用す
るが、そのレジスタの内容はセグメント化仮想アドレス
の生成時に使用すべき特定のセグメント記述子３１
（ｎ）を選択する（矢印４１が表す通り）ために記述子
ポインタとして使用する。指定の記述子３１（ｎ）のセ
グメント基底アドレス・フィールド３４（ｎ）からの基
底アドレスは加算器４２に結合され、セグメント長フィ
ールド３３（ｎ）からのセグメント長値は比較器４３の
１つの入力に結合される。

【００２１】そのアドレスのオフセット部分３７は、そ
のセグメントの基底からメモリ・アクセス操作で使用す
べきセグメントへのオフセットを表すので、セグメント
基底アドレス・フィールド３４（ｎ）からのセグメント
基底アドレス値とともに、加算器４２のそれぞれの入力
に結合される。加算器４２はオフセットとセグメント基
底アドレス値との合計に対応する値を生成するが、この
値は、レジスタ３５内のアドレスによって表されるセグ
メント化仮想アドレス空間内の位置を識別するセグメン
ト化仮想アドレスＳＥＧ ＶＩＲＴ ＡＤＲＳに対応す
る。次に、セグメント化仮想アドレスは仮想アドレス変
換器４４に結合され、その変換器は従来通りセグメント
化仮想アドレスを物理アドレスに変換する。

【００２２】セグメント記述子３１（ｎ）のフィールド
３３（ｎ）内のセグメント長値が定義するように、セグ
メント化仮想アドレスがそのセグメントの終わりを越え
るアドレスを表していないことを確認するため、それ
（フィールド３３（ｎ）からのセグメント長値）とオフ
セット部分３７は比較器４３のそれぞれの入力に結合さ
れる。次に比較器４３は、オフセット部分３７からのオ
フセット値をセグメント長フィールド３３（ｎ）からの
セグメント長値と比較する。オフセット部分３７からの
オフセット値がセグメント長フィールド３３（ｎ）から
のセグメント長値と等しいかそれより小さいと比較器４
３が判定した場合、加算器４２によって生成されたセグ
メント化仮想アドレスは、指定の記述子３１（ｎ）
（ｍ）によって定義されるセグメント内にあるセグメン
ト化仮想アドレス空間内の位置を表す。これに対して、
オフセット部分３７からのオフセット値がセグメント長
フィールド３３（ｎ）からのセグメント長値より大きい
と比較器４３が判定した場合、加算器４２によって生成
されたセグメント化仮想アドレスは、指定の記述子３１
（ｎ）（ｍ）によって定義されるセグメントの終わりを
越える位置を表す。その場合、比較器４３はＳＥＧ Ｌ
ＥＮ ＶＩＯＬというセグメント長違反表示を生成する
が、その結果、セグメント長違反例外と、処理のための
オペレーティング・システムへのトラップが発生する可
能性がある。

【００２３】上記のように、各セグメント記述子はアク
セス権フィールド３２（ｎ）も含んでいる。一般に、ア
クセス権フィールド３２（ｎ）は、メモリ・アクセスを
制御する際に有用なアクセス権情報を含んでいる。アプ
リケーション・プログラムによって開始されたアクセス
操作がアクセス権フィールド３２（ｎ）に示されている
アクセス権の範囲内である場合、アクセス操作を続行す
ることができる。これに対して、アクセス操作がアクセ
ス権フィールド３２（ｎ）に示されているアクセス権の
範囲内ではない場合、アクセス操作は続行されず、その
結果、アクセス権違反例外と、処理のためのオペレーテ
ィング・システムへのトラップが発生する可能性があ
る。ｘ８６アーキテクチャでは、特定のセグメントにア
プリケーション・プログラムがアクセスできるかまたは
オペレーティング・システムしかアクセスできないかを
制御し、アプリケーション・プログラムが特定のセグメ
ント内の記憶位置に情報を格納できるかどうかを制御す
るためにアクセス権を使用することができ、それによ
り、特定のアプリケーション・プログラムによるファイ
ルまたはファイルの一部分への読取り専用アクセスを促
進することができる。さらに、アクセス権を使用する
と、特定のセグメントが「実行専用」であることを示す
ことができるが、これにより、アプリケーション・プロ
グラムだけが取り出して実行できるプログラム・コード
がこのようなセグメントに含まれることを示すことがで
きる。

【００２４】上記のように、本発明は、非セグメント化
または「線形」仮想アドレス空間を使用するマイクロプ
ロセッサによるセグメント化仮想アドレス空間の効率の
よいエミュレーションを促進するためにセグメント化−
線形・仮想アドレス変換命令を処理するように、機能ユ
ニット２０の１つとしてセグメント化仮想アドレス・エ
ミュレータ５０を提供する。本発明によるセグメント化
仮想アドレス・エミュレータ５０を図３にブロック図形
式で示す。図３を参照すると、セグメント化仮想アドレ
ス・エミュレータ５０は、キャッシュ５１と、制御レジ
スタ５２と、制御回路５３と、比較器５４、５５、５８
とを含む。一実施形態のセグメント化仮想アドレスは、
図２に関して前述したｘ８６のセグメント化仮想アドレ
スに対応し、特に、加算器４２（図２）によって生成さ
れる仮想アドレスに対応する。同じ実施形態の線形仮想
アドレスは、マイクロプロセッサがメモリ管理ユニット
１４（図１）に与える線形仮想アドレス空間内のアドレ
スに対応する。セグメント化−線形・仮想アドレス変換
命令を処理する際に、セグメント化仮想アドレス・エミ
ュレータ５０は、メモリ・サブシステム１２（図１）の
ストア５９に含まれるセグメント化−線形・仮想アドレ
ス空間変換情報を使用する。以下に概略を記載するよう
に、セグメント化−線形・仮想アドレス変換命令とセグ
メント化−線形・仮想アドレス空間変換情報はどちら
も、エミュレート済みマイクロプロセッサによる実行用
の元のプログラムをホスト・マイクロプロセッサ１１に
よる実行用の変換済みプログラムに変換している間また
は変換済みプログラムの処理中に生成することができ
る。

【００２５】先に進む前に、セグメント化−線形・仮想
アドレス変換命令、キャッシュ５１、制御レジスタ５
２、制御回路５３の構造について説明すると役に立つと
思われる。セグメント化−線形・仮想アドレス変換命令
は、参照番号１１０によって識別されるレジスタに入れ
てセグメント化仮想アドレス・エミュレータ５０に供給
されるものとして図３に示されている。セグメント化−
線形・仮想アドレス変換命令は、命令ＩＤフィールド１
１１と、セグメント化仮想アドレス入力レジスタＩＤフ
ィールド１１２と、線形仮想アドレス・レジスタ出力レ
ジスタＩＤフィールド１１３と、セグメント・レジスタ
番号フィールド１１４と、２つのフラグ、すなわち、特
権フラグ１１５および書込みイネーブル・フラグ１１６
とを含む、いくつかのフィールドを含んでいる。命令Ｉ
Ｄフィールド１１１は、命令操作コードに対応する値を
含み、これはその命令をセグメント化−線形・アドレス
変換命令として識別するものである。セグメント化仮想
アドレス入力レジスタＩＤフィールド１１２は、レジス
タ・セット２０内のレジスタの１つをセグメント化仮想
アドレス入力レジスタ５６として識別するものであり、
これはセグメント化仮想アドレスを含んでいる。線形仮
想アドレス出力レジスタＩＤフィールド１１３は、レジ
スタ・セット２０内のレジスタの１つを線形仮想アドレ
ス出力レジスタ５７として識別するものであり、そこに
セグメント化仮想アドレス・エミュレータ５０が線形仮
想アドレスを格納する。一般に、レジスタ・セット２０
内のどのレジスタでも、セグメント化仮想アドレス入力
レジスタ５６および線形仮想アドレス出力レジスタ５７
として選択することができる。

【００２６】命令入力レジスタ１１０のセグメント・レ
ジスタ番号フィールド１１４は、セグメント化仮想アド
レス入力レジスタ５６がどのセグメントについて生成さ
れたのかを識別するセグメント番号を含んでいる。

【００２７】命令入力レジスタ１１０内の特権フラグ１
１５と書込みフラグ１１６は、セグメント化仮想アドレ
ス入力レジスタ５６が表す位置にアクセスできるかどう
かを判定する際に使用するアクセス制御情報を含んでい
る。特権フラグ１１５は、命令入力レジスタ１１０によ
って開始されたセグメント化−線形・仮想アドレス変換
操作が、マイクロプロセッサ１１によってエミュレート
中のアプリケーション・プログラムまたはオペレーティ
ング・システム、すなわち、ｘ８６系マイクロプロセッ
サ用に作成されたアプリケーション・プログラムと、そ
のアプリケーション・プログラムが作成されたオペレー
ティング・システムであって、同じくｘ８６系マイクロ
プロセッサ用に作成されたプログラムでもあるオペレー
ティング・システムとによって開始された記憶操作の一
部であるかどうかを示すものである。このアプリケーシ
ョン・プログラムとオペレーティング・システムはどち
らもマイクロプロセッサ１１によってエミュレートされ
る。書込みフラグ１１５は、命令入力レジスタ１１０に
よって開始されたセグメント化−線形・仮想アドレス変
換操作が、セグメント化仮想アドレス入力レジスタ５６
内のセグメント化仮想アドレスによって表される位置に
情報を格納するような記憶操作の一部であるかどうかを
示すものである。

【００２８】キャッシュ５１は、セグメント化−線形・
仮想アドレス変換命令を処理する際に有用な、ストア５
９からのセグメント化−線形・仮想アドレス空間変換情
報をキャッシュするものである。キャッシュ５１はいく
つかのキャッシュ項目５１（０）〜５１（Ｎ）（一般に
参照番号５１（ｎ）で示す）を含み、それぞれのキャッ
シュ項目は、セグメント化仮想アドレス空間の特定のペ
ージ用のセグメント化仮想アドレスを線形仮想アドレス
空間の１ページ用の線形仮想アドレスに変換する際に有
用な、ストア５９からのセグメント化−線形・仮想アド
レス空間変換情報を１つずつ含んでいる。各項目５１
（ｎ）は、セグメント化仮想アドレス・タグ・フィール
ド６０（ｎ）と、コンテキストＩＤフィールド６１
（ｎ）と、セグメント・レジスタ番号フィールド６２
（ｎ）と、線形仮想アドレス（下位）フィールド６３
（ｎ）と、セグメント化仮想アドレス・ページ長レジス
タ６４（ｎ）とを含む、いくつかのフィールドを含んで
いる。キャッシュ５１は本質的に連想メモリを形成し、
項目５１（ｎ）はセグメント化仮想アドレス入力レジス
タ５６に格納されたセグメント化仮想アドレスの一部
分、特に、セグメント化仮想アドレス入力レジスタ５６
のフィールド５６（Ｐ）内のセグメント化仮想アドレス
空間ページＩＤ部分と、キャッシュ５１の項目５１
（ｎ）のセグメント化仮想アドレス・タグ・フィールド
６０（ｎ）の内容との比較に基づいて使用される。前述
の線形仮想アドレスの場合と同様、セグメント化仮想ア
ドレス空間も複数のページに分割され、フィールド５６
（Ｐ）内のページＩＤ部分はレジスタ５６内の仮想アド
レス用のセグメント化仮想アドレス空間ページを識別す
る。項目５１（ｎ）のセグメント化仮想アドレス・タグ
・フィールド６０（ｎ）の内容がフィールド５６（Ｐ）
内のセグメント化仮想アドレス空間ページＩＤに対応す
る場合、セグメント化−線形・仮想アドレス変換命令を
処理する際に使用するために項目５１（ｎ）が選択され
る。

【００２９】これに対して、セグメント化仮想アドレス
入力レジスタ５６のフィールド５６（Ｐ）内のセグメン
ト化仮想アドレス空間ページＩＤがキャッシュ項目５１
（ｎ）のセグメント化仮想アドレス・タグ・フィールド
６０（ｎ）の内容に対応しない場合は、「キャッシュ・
ミス」条件が存在し、それに応答して制御回路５３によ
り、マイクロプロセッサ１１の他の構成要素は適切な情
報を取り出してキャッシュ５１を更新することができ
る。キャッシュ５１の更新に関連して実行する操作につ
いては、以下に概略を説明する。

【００３０】キャッシュ項目５１（ｎ）のコンテキスト
ＩＤフィールド６１（ｎ）は、項目５１（ｎ）内のセグ
メント化−線形・仮想アドレス変換情報が有効になるコ
ンテキストを示すコンテキストＩＤを含んでいる。マイ
クロプロセッサ１１により、様々なエミュレート済みｘ
８６プログラムに様々なセグメント化仮想アドレス空間
を割り当てることができ、それに対して次にそれぞれの
コンテキストＩＤ値が割り当てられる。現在マイクロプ
ロセッサ１１がエミュレート中のｘ８６プログラムに関
連するコンテキストは、制御レジスタ５２に格納されて
いる。セグメント化−線形・仮想アドレス変換命令を処
理する際に、指定の項目５１（ｎ）（すなわち、項目５
１（ｎ）のセグメント化仮想アドレス・タグ・フィール
ド６０（ｎ）の内容がセグメント化仮想アドレス入力レ
ジスタ５６のフィールド５６（Ｐ）内のセグメント化仮
想アドレス空間ページＩＤ部分に対応するような項目５
１（ｎ））のコンテキストＩＤフィールド６１（ｎ）の
内容が、比較器５４によって制御レジスタ５２が識別す
る現行コンテキストと比較される。指定の項目のフィー
ルド６１（ｎ）内のコンテキストＩＤが制御レジスタ５
２に格納された現行コンテキストＩＤに対応すると比較
器５４が判定した場合、セグメント化−線形・仮想アド
レス変換命令を処理する際に、項目５１（ｎ）に格納さ
れたセグメント化−線形・仮想アドレス空間変換情報が
使用される。

【００３１】これに対して、コンテキストＩＤフィール
ド６１（ｎ）の内容によって現行コンテキストが識別さ
れない場合、項目５１（ｎ）に格納されたセグメント化
−線形・仮想アドレス空間変換情報は、マイクロプロセ
ッサ１１が現在エミュレート中のｘ８６プログラム用の
セグメント化仮想アドレス空間用としては正しくない。
その場合、比較器５４はＡＣＣ ＥＸＣアクセス例外条
件を示し、それに応答して制御回路５３により、マイク
ロプロセッサ１１の他の構成要素は、マイクロプロセッ
サが現在エミュレート中のｘ８６プログラム用のセグメ
ント化仮想アドレス空間にとって適切な情報をストア５
９から取り出してキャッシュ５１を更新することができ
る。

【００３２】セグメント・レジスタ番号フィールド６２
（ｎ）は、フィールド６０（ｎ）内のセグメント化仮想
アドレス・ページＩＤ用のセグメントを識別する値を含
んでいる。セグメント化−線形・仮想アドレス変換命令
を処理する際に、命令からのセグメント・レジスタ番号
フィールド１１４からのセグメント・レジスタ番号値
と、指定の項目５１（ｎ）のフィールド６２（ｎ）から
のセグメント・レジスタ番号値とが比較器５８によって
比較される。フィールド１１４および６２（ｎ）からの
セグメント・レジスタ番号値が同じであると比較器５８
が判定した場合、指定の項目５１（ｎ）の内容はセグメ
ント化−線形・仮想アドレス変換命令で要求されたのと
同じセグメント用として生成されている。これに対し
て、フィールド１１４および６２（ｎ）からのセグメン
ト・レジスタ番号値が同じではないと比較器５８が判定
した場合、指定の項目５１（ｎ）の内容はセグメント化
−線形・仮想アドレス変換命令で要求されたのと同じセ
グメント用として生成されていないので、比較器５８は
セグメント・レジスタ番号例外表示を生成するが、これ
は制御回路５３で受け、以下のように処理することがで
きる。

【００３３】上記のように、各キャッシュ項目５１
（ｎ）は、セグメント化仮想アドレス・ページ長フィー
ルド６４（ｎ）をさらに含んでいる。通常、仮想アドレ
ス空間のページはいずれも均一サイズになるが、ロード
可能なセグメント化仮想アドレスが定義するようなセグ
メント化仮想アドレス空間では、１つのセグメントの最
後のページなどの１ページの一部分であるレジスタ５６
を完全に満たすことはできない。たとえば、セグメント
記述子３１（ｎ）によって定義されたセグメントが記述
子のフィールド３３（ｎ）で定義されたセグメント長を
備えている場合で、しかもそのセグメントがセグメント
化仮想アドレス空間内の１ページ分の仮想アドレスの先
頭から始まる場合、最後のページは、セグメント長をセ
グメント化仮想アドレス・ページのサイズで割った商の
剰余に対応する複数の位置だけを定義することになる。
指定の項目５１（ｎ）のセグメント化仮想アドレス・ペ
ージ長フィールド６４（ｎ）は、セグメント化仮想アド
レス・ページ内の位置の数を識別する。

【００３４】レジスタ５６内のセグメント化仮想アドレ
スによって１ページの終わりを越える位置が識別されな
いことを確認するため、セグメント化仮想アドレス・レ
ジスタ５６のセグメント化仮想アドレス・ページ長フィ
ールド６４（ｎ）とフィールド５６（Ｏ）内のページ・
オフセット部分の内容が比較器５５に結合される。フィ
ールド５６（Ｏ）内のセグメント化仮想アドレス・ペー
ジ・オフセットの内容がセグメント化仮想アドレス・ペ
ージ長フィールド６４（ｎ）より大きいと比較器５５が
判定した場合、セグメント仮想アドレス入力レジスタ５
６はセグメント化仮想アドレス空間を越える位置を識別
し、その場合、そのレジスタはＰＡＧＥＬＥＮ ＶＩＯ
Ｌというページ長違反表示を生成し、制御回路５３は後
述するようにこの表示を使用することができる。

【００３５】これに対して、フィールド５６（Ｏ）内の
セグメント化仮想アドレス・ページ・オフセットの内容
がセグメント化仮想アドレス・ページ長フィールド６４
（ｎ）と等しいかまたはそれより小さいと比較器５５が
判定した場合、セグメント仮想アドレス入力レジスタ５
６はセグメント化仮想アドレス空間内の有効な位置を識
別する。その場合、一実施形態の場合と同様に、線形仮
想アドレス空間内のページがセグメント化仮想アドレス
空間のページと同じであると、セグメント化−線形仮想
アドレス空間変換命令を処理する際にレジスタ５６のセ
グメント化仮想アドレス・ページ・オフセット・フィー
ルド５６（Ｏ）の内容を使用することができる。セグメ
ント化仮想アドレス空間のページ構造が線形仮想アドレ
ス空間のページ構造に似ている一実施形態では、フィー
ルド５６（Ｏ）からのセグメント化仮想アドレス・ペー
ジ・オフセットをレジスタ５７の線形仮想アドレス・ペ
ージ・オフセット・フィールド５７（Ｏ）にコピーする
ことができる。

【００３６】さらに、各項目５１（ｎ）は、２つのフラ
グ、すなわち、特権フラグ６５（ｎ）と書込みフラグ６
６（ｎ）とを含む。指定のキャッシュ項目５１（ｎ）の
フラグ６５（ｎ）および６６（ｎ）は、制御回路５３に
結合され、変換操作を続行できるかどうかを判定するた
めに命令１１０の特権フラグ１１５および書込みフラグ
１１６とともに使用される。特に特権フラグ６５（ｎ）
は、項目５１（ｎ）の内容によって表されるセグメント
化仮想アドレス空間のページがアプリケーション・プロ
グラム（すなわち、マイクロプロセッサ１１がエミュレ
ート中のｘ８６アプリケーション・プログラム）によっ
てアクセスできるか、またはオペレーティング・システ
ム（すなわち、マイクロプロセッサ１１がエミュレート
中のｘ８６アプリケーション・プログラム用のｘ８６オ
ペレーティング・システム）によってのみアクセスでき
るかを示すものである。指定のキャッシュ項目５１
（ｎ）内の特権フラグ６５（ｎ）がクリアされ、項目５
１（ｎ）に関連するセグメント化仮想アドレス空間ペー
ジがマイクロプロセッサ１１によってエミュレート中の
ｘ８６アプリケーション・プログラムによってアクセス
可能であることを示している場合は、命令内の特権フラ
グ１１５の状態にかかわらず、セグメント化仮想アドレ
ス・エミュレータ５０は、命令レジスタ１１０内の命令
によって開始されたセグメント化−線形・仮想アドレス
変換操作を実行することができる。これに対して、指定
のキャッシュ項目５１（ｎ）内の特権フラグ６５（ｎ）
が設定され、項目５１（ｎ）に関連するセグメント化仮
想アドレス空間ページがマイクロプロセッサ１１によっ
てエミュレート中のｘ８６オペレーティング・システム
によってのみアクセス可能であることを示している場合
は、命令内の特権フラグ１１５も設定されている場合の
み、セグメント化仮想アドレス・エミュレータ５０は、
命令レジスタ１１０内の命令によって開始されたセグメ
ント化−線形・仮想アドレス変換操作を実行することが
できる。

【００３７】書込みフラグ６６（ｎ）は、項目５１
（ｎ）の内容によって表されるセグメント化仮想アドレ
ス空間のページがマイクロプロセッサ１１によってエミ
ュレート中のｘ８６プログラムによって作成できるかど
うかを示すものである。指定のキャッシュ項目５１
（ｎ）内の書込みフラグ６６（ｎ）が設定され、項目５
１（ｎ）に関連するセグメント化仮想アドレス空間ペー
ジがマイクロプロセッサ１１によってエミュレート中の
ｘ８６アプリケーション・プログラムによって作成でき
ることを示している場合は、命令内の書込みフラグ１１
６の状態にかかわらず、セグメント化仮想アドレス・エ
ミュレータ５０は、命令レジスタ１１０内の命令によっ
て開始されたセグメント化−線形・仮想アドレス変換操
作を実行することができる。これに対して、指定のキャ
ッシュ項目５１（ｎ）内の書込みフラグ６６（ｎ）がク
リアされ、項目５１（ｎ）に関連するセグメント化仮想
アドレス空間ページがマイクロプロセッサ１１によって
エミュレート中のｘ８６プログラムによって作成できな
いことを示している場合は、命令内の書込みフラグ１１
６もクリアされている場合のみ、セグメント化仮想アド
レス・エミュレータ５０は、命令レジスタ１１０内の命
令によって開始されたセグメント化−線形・仮想アドレ
ス変換操作を実行することができる。

【００３８】制御レジスタ５２は、コンテキストＩＤフ
ィールド７０および線形仮想アドレス（上位）フィール
ド７１を含むいくつかのフィールドと、イネーブル・フ
ラグ７２とを含んでいる。コンテキストＩＤフィールド
７０は、マイクロプロセッサ１１によって処理中のｘ８
６プログラム用の現行コンテキストを識別するコンテキ
ストＩＤを含んでいる。コンテキストＩＤフィールド７
０からの現行コンテキストＩＤは、キャッシュ５１の指
定の項目５１（ｎ）のコンテキストＩＤとともに比較器
５４のそれぞれの入力に結合され、この比較器は、前述
の通り、その項目のコンテキストＩＤフィールド６１
（ｎ）の内容とコンテキストＩＤフィールド７０内の現
行コンテキストＩＤとを比較して、ＡＣＣ ＥＸＣアク
セス例外条件が存在するかどうかを判定する。

【００３９】上記のように、制御レジスタ５２は線形仮
想アドレス（上位）フィールド７１も含んでいる。一実
施形態では、セグメント化仮想アドレス・エミュレータ
５０によって変換可能なコンテキストに関連する線形仮
想アドレスの上位部分が各コンテキストごとに変化しな
いので、キャッシュ５１内の空間を節約するため、不変
の上位部分が制御レジスタ５２に格納される。セグメン
ト化−線形・仮想アドレス変換命令の処理中に、その上
位部分は線形仮想アドレス（上位）フィールド７１から
線形仮想アドレス出力レジスタ５７の上位線形仮想アド
レス・ページ・フィールド５７（ＨＰ）にコピーされ
る。

【００４０】最後に、上記のように、制御レジスタ５２
はイネーブル・フラグ７２を含んでいる。イネーブル・
フラグ７２は、セグメント化仮想アドレス・エミュレー
タ５０の動作を制御するためにマイクロプロセッサ１１
によって制御することができる。イネーブル・フラグ７
２が設定されていると、制御回路５３は、セグメント化
仮想アドレス・エミュレータ５０の他の構成要素を制御
して、セグメント化仮想アドレス・エミュレータ５０に
出されたセグメント化−線形・仮想アドレス変換命令を
処理できるようになる。これに対して、イネーブル・フ
ラグ７２がクリアされている間、制御回路５３は、セグ
メント化仮想アドレス・エミュレータ５０に出されたセ
グメント化−線形・仮想アドレス変換命令を処理できな
くなる。

【００４１】制御回路５３は、セグメント化仮想アドレ
ス・エミュレータ５０の様々な構成要素の動作を制御す
る。制御回路５３はいくつかのレジスタを含むが、これ
については図４に示す。図４を参照すると、制御回路５
３は、キャッシュ・サイズ・レジスタ８０と、キャッシ
ュ項目データ入力レジスタ８１と、キャッシュ項目イン
デックス・レジスタ８２とを含み、いずれもキャッシュ
５１内の様々な項目５１（ｎ）への情報のロードに関連
して有用なものである。キャッシュ・サイズ・レジスタ
８０は、キャッシュ５１内のキャッシュ項目５１（ｎ）
の数を識別する「最後のキャッシュ項目」値を含んでい
る。制御回路５３は、マイクロプロセッサの制御回路２
３によってそれ（制御回路５３）が項目５１（ｎ）に情
報をロードできるようになっている場合に、キャッシュ
・サイズ・レジスタ８０内のキャッシュ・サイズ値を使
用して、ロードすべき情報を受信する項目が存在するこ
とを確認することができる。

【００４２】キャッシュ項目データ入力レジスタ８１
は、キャッシュ項目５１（ｎ）のそれぞれのフィールド
６０（ｎ）〜６６（ｎ）に対応するいくつかのフィール
ド９０〜９６を含んでいる。一実施形態では、キャッシ
ュ５１の項目５１（ｎ）の内容は２つの構成を使用して
更新することができる。一方の構成では、マイクロプロ
セッサの制御回路２３は、キャッシュ項目データ入力レ
ジスタ８１に対して特定の項目５１（ｎ）にロードすべ
き情報と、その情報のロード先になる項目５１（ｎ）を
識別する項目ＩＤとを供給することができ、その後、マ
イクロプロセッサの制御回路２３により、キャッシュの
制御回路５３は、（ｉ）キャッシュ・サイズ・レジスタ
８０を使用してその項目ＩＤに対応する項目５１（ｎ）
が存在することを確認し、（ｉｉ）存在する場合にキャ
ッシュ項目データ入力レジスタ８１からの情報を指定の
項目５１（ｎ）にロードできるようになる。第２の構成
でも、マイクロプロセッサの制御回路２３は、項目５１
（ｎ）にロードすべき情報をキャッシュ項目データ入力
レジスタ８１に供給し、その後、マイクロプロセッサの
制御回路２３により、キャッシュの制御回路５３は、指
定のキャッシュ置換方式を使用してその情報をロードす
べきキャッシュ項目５１（ｎ）を選択し、その情報を指
定の項目５１（ｎ）にロードできるようになる。適当な
キャッシュ置換方式は当技術分野では周知のものなの
で、本明細書には記載しない。いずれの構成でも、制御
回路５３は、キャッシュ項目５１（ｎ）に情報をロード
すると、キャッシュ項目インデックス・レジスタ８２に
項目５１（ｎ）へのポインタもロードする。その結果、
キャッシュ項目インデックス・レジスタ８２は、情報が
格納されていた最後の項目５１（ｎ）を識別する値を含
むことになる。

【００４３】制御回路５３は、例外状況レジスタ８３
と、キャッシュ項目アクセス・レジスタ８４と、障害ア
ドレス・レジスタ８５とを含む、例外状況情報に関連し
て使用するいくつかのレジスタを含んでいる。セグメン
ト化−線形・仮想アドレス変換命令の処理に関連する例
外条件が存在する場合、制御回路５３は、例外のタイプ
を識別する例外ＩＤを例外状況レジスタ８３にロードす
る。一実施形態では、以下のものを含む、いくつかの例
外条件が存在する可能性がある。 （ｉ）アクセス例外。前述のように、指定のキャッシュ
項目５１（ｎ）のフィールド６１（ｎ）内のコンテキス
トＩＤが制御レジスタ７０のフィールド７０内のコンテ
キストＩＤとは異なると比較器５４が判定した場合。 （ii）特権違反例外。指定のキャッシュ項目５１（ｎ）
の特権フラグ６５（ｎ）が設定され、命令レジスタ１１
０内の命令の特権フラグ１１５がクリアされていると制
御回路５３が判定した場合に発生する可能性がある。 （iii ）書込み違反例外。指定のキャッシュ項目５１
（ｎ）の書込みフラグ６６（ｎ）がクリアされ、命令レ
ジスタ１１０内の命令の書込みフラグ１１６が設定され
ていると制御回路５３が判定した場合に発生する可能性
がある。 （iv）セグメント・レジスタ番号例外。指定のキャッシ
ュ項目５１（ｎ）のフィールド６２（ｎ）と命令レジス
タ１１０のフィールド１１４のセグメント・レジスタ番
号値が互いに異なると比較器５８が判定した場合。 （ｖ）ページ長違反。セグメント化仮想アドレス入力レ
ジスタ５６のフィールド５６（Ｏ）内のセグメント・ペ
ージ・オフセットが指定のキャッシュ項目５１（ｎ）の
セグメント仮想アドレス・ページ長フィールド６４
（ｎ）より大きいと比較器５５が判定した場合。いくつ
かのタイプの例外は、セグメント化−線形・仮想アドレ
ス変換命令を出したプログラムの処理に関連する致命的
エラーを表している可能性があり、その結果、マイクロ
プロセッサがプログラムの処理を終了する場合もある。
しかし、その例外がアクセス例外（上記の項目（ｉ））
である場合、制御回路５３により、マイクロプロセッサ
の制御回路２３は、前述の通り、正しいコンテキストに
関する適切な情報をキャッシュ項目５１（ｎ）にロード
できるようになる。

【００４４】マイクロプロセッサの制御回路２３がキャ
ッシュ項目のロードを開始できるようにするため、制御
回路２３は、アクセス例外レジスタ８４とアクセス例外
セグメント仮想アドレス・レジスタ８５に情報を格納す
る。特に、制御回路５３は以下のようにロードする。 （ｉ）セグメント化−線形・仮想アドレス変換命令の処
理中に選択された項目５１（ｎ）のセグメント化仮想ア
ドレス・タグ・フィールド６０（ｎ）の内容を、アクセ
ス例外を引き起こした項目５１（ｎ）を識別するように
機能するフィールド１００にロードする。 （ii）制御レジスタ７０のコンテキストＩＤフィールド
７０からのコンテキストＩＤを、現行コンテキストを識
別するフィールド１０１にロードする。これにより、項
目５１（ｎ）にロードするように選択された更新情報が
正しいコンテキスト用であるという確認が可能になる。 （iii)セグメント化−線形・仮想アドレス変換命令の特
権フラグ１１５および書込みフラグ１１６とフィールド
１１４からのセグメント・レジスタ番号とを、フィール
ド１０２〜１０４にロードする。この場合も、項目５１
（ｎ）にロードするように選択された更新情報が命令の
処理のために適正な情報を備えているという確認が可能
になる。

【００４５】このような背景の場合、セグメント化−線
形・仮想アドレス変換命令の処理に関連して制御回路５
３が実行する操作については、図５−図１０に関連して
説明する。予備段階として、変換すべきアドレスが、セ
グメントＩＤ部分３６とオフセット部分３７を含む、図
２に関連して前述したものと同様のアドレスの形式にな
っている場合、マイクロプロセッサ１１は、セグメント
化仮想アドレス（加算器４２の出力に対応する）を生成
し、それをレジスタ・セット２０内のレジスタに格納す
るために図２に関連して前述した操作を実行するが、こ
のレジスタは、セグメント化−線形・仮想アドレス変換
命令用のセグメント化仮想アドレス入力レジスタとして
後で使用する（ステップ１５０）。一般に、セグメント
化仮想アドレスを生成するためにステップ１５０中に実
行する操作は、加算器などのその他の機能ユニット２１
を使用して行われる。その後、マイクロプロセッサ１１
は、セグメント化−線形・仮想アドレス変換命令を取り
出し、その命令をレジスタ１１０に格納する（ステップ
１５１）。

【００４６】レジスタ１１０で命令を受け取った後に、
イネーブル・フラグ７２が設定されている場合（ステッ
プ１６０）、制御回路５３は、キャッシュ５１内の項目
５１（ｎ）がレジスタ１１０内の命令で識別されたセグ
メント化仮想アドレス入力レジスタ５６のセグメント化
仮想アドレス・ページＩＤフィールド５６（Ｐ）の内容
に対応するセグメント化仮想アドレス・タグ・フィール
ド６０（ｎ）を備えているかどうかを判定する（ステッ
プ１６１）。制御回路５３は、ステップ１６１で肯定的
な判定を行った場合、レジスタ５６のセグメント化仮想
アドレス・ページＩＤフィールド５６（Ｐ）の内容に対
応するセグメント化仮想アドレス・タグ・フィールド６
０（ｎ）を備えた項目５１（ｎ）を選択し、それをセグ
メント化仮想アドレス・エミュレータ５０の他の構成要
素に結合する（ステップ１６２）。特に、制御回路５３
により、以下の状況が可能になる。 （ｉ）指定の項目５１（ｎ）のコンテキストＩＤフィー
ルド６１（ｎ）と制御レジスタ５２のコンテキストＩＤ
フィールド７０からのコンテキストＩＤが比較器５４に
結合される（ステップ１６３ａ）。 （ii）指定の項目５１（ｎ）のセグメント・レジスタ番
号フィールド６２（ｎ）と命令レジスタ１１０のセグメ
ント・レジスタ番号フィールド１１４からのセグメント
・レジスタ番号値が比較器５８に結合される（ステップ
１６３ｂ）。 (iii）指定の項目のフィールド６４（ｎ）からのセグメ
ント化仮想アドレス・ページ限界値とセグメント化仮想
アドレス入力レジスタ５６のフィールド５６（Ｏ）から
のセグメント仮想アドレス・ページ・オフセット値が比
較器５５に結合される（ステップ１６３ｃ）。さらに、
制御回路５３は、命令レジスタ１１０内のセグメント化
−線形・仮想アドレス変換命令の対応フラグ１１５およ
び１１６との比較のために、指定の項目のフィールド６
５（ｎ）および６６（ｎ）から特権フラグおよび書込み
フラグを受け取る（ステップ１６３ｄ）。

【００４７】前述のように、 （ｉ）比較器５５は、ステップ１６３ａで、指定の項目
５１（ｎ）のコンテキストＩＤフィールド６１（ｎ）と
制御レジスタ５２のコンテキストＩＤフィールド７０か
らのコンテキストＩＤが同じ値を有すると判定した場
合、ＡＣＣ ＥＸＣというアクセス例外表示を生成しな
い。 （ii）比較器５８は、ステップ１６３ｂで、指定の項目
５１（ｎ）のセグメント・レジスタ番号フィールド６２
（ｎ）と命令レジスタ１１０のセグメント・レジスタ番
号フィールド１１４からのセグメント・レジスタ番号値
が同じ値を有すると判定した場合、ＳＲＮ ＥＸＣとい
うセグメント・レジスタ番号例外表示を生成しない。 (iii）比較器５５は、ステップ１６３ｃで、指定の項目
５１（ｎ）のフィールド６４（ｎ）からのセグメント化
仮想アドレス・ページ限界値がセグメント化仮想アドレ
ス入力レジスタ５６のフィールド５６（Ｏ）からのセグ
メント仮想アドレス・ページ・オフセット値と等しいか
またはそれより大きいと判定した場合、ＰＡＧＥ ＬＥ
Ｎ ＶＩＯＬというページ長違反例外表示を生成しな
い。 （iv）制御回路５３は、ステップ１６３ｄで、指定の項
目のフィールド６５（ｎ）および６６（ｎ）から特権フ
ラグおよび書込みフラグの状態が命令レジスタ１１０内
のセグメント化−線形・仮想アドレス変換命令のフラグ
１１５および１１６の状態と適切に対応すると判定した
場合、制御回路５３により、以下の状況が可能になる。 （ａ）制御レジスタ５２のフィールド７１内の線形仮想
アドレス・ページ・アドレスの上位部分の内容が線形仮
想アドレス出力レジスタ５７のフィールド５７（ＨＰ）
に格納される（ステップ１６４ａ）。 （ｂ）指定の項目のフィールド６３（ｎ）内の線形仮想
アドレス・ページ・アドレスの下位部分の内容が線形仮
想アドレス出力レジスタ５７のフィールド５７（ＬＰ）
に格納される（ステップ１６４ｂ）。 （ｃ）セグメント化仮想アドレス入力レジスタ５６のフ
ィールド５６（Ｏ）からコピーすべきセグメント化仮想
アドレス・ページ・オフセット値の内容が線形仮想アド
レス出力レジスタ５７の線形仮想アドレス・ページ・オ
フセット・フィールド５７（Ｏ）に格納される（ステッ
プ１６４ｃ）。ステップ１６４ｃの後、制御回路５３
は、マイクロプロセッサの制御回路２３に制御権を返す
ことができる（ステップ１６５）。

【００４８】ステップ１６３ａに戻り、制御回路５３
は、指定の項目５１（ｎ）のコンテキストＩＤフィール
ド６１（ｎ）と制御レジスタ５２のコンテキストＩＤフ
ィールド７０からのコンテキストＩＤが別々の値を有す
ることを示すアクセス例外が比較器５４によって生成さ
れたとそのステップで判定すると、ステップ１７０に移
行して、レジスタ８３〜８５に適切な情報をロードし
（ステップ１７０）、マイクロプロセッサの制御回路２
３がアクセス例外を処理できるようにする。アクセス例
外を処理する際に、マイクロプロセッサ１１は、メモリ
１２からレジスタ５６内のセグメント化仮想アドレスに
関する適切な変換情報を入手するか、あるいはその情報
を生成して、キャッシュ５１の項目５１（ｎ）に格納す
るためにセグメント化仮想アドレス・エミュレータ５０
にその情報を供給することができる（ステップ１７
１）。その後、制御回路５３は、前述のようにセグメン
ト化−線形・仮想アドレス変換操作を実行する（ステッ
プ１６１〜１６６）。

【００４９】ステップ１６３ｂおよび１６３ｃに戻り、
比較器５５および５８がＰＡＧＥＬＥＮ ＶＩＯＬペー
ジ長違反例外またはＳＲＮ ＥＸＣセグメント・レジス
タ番号例外を生成すると制御回路５３がそのステップで
判定した場合、または指定の項目のフィールド６５
（ｎ）および６６（ｎ）からの特権フラグおよび書込み
フラグの状態が命令レジスタ１１０内のセグメント化−
線形・仮想アドレス変換命令のフラグ１１５および１１
６の状態に適切に対応しないと制御回路がステップ１６
３ｄで判定した場合、それ（制御回路５３）は、マイク
ロプロセッサの制御回路２３が適切な例外を処理できる
ようにする（ステップ１７２）。マイクロプロセッサの
制御回路２３は、例外を引き起こした条件を矯正できる
場合（ステップ１７３）、制御回路５３に制御権を返
し、その後、制御回路５３は、前述のようにセグメント
化−線形・仮想アドレス変換操作を実行する（ステップ
１６１〜１６６）。

【００５０】ステップ１６１に戻り、制御回路５３は、
そのセグメント化仮想アドレス・タグ・フィールド６０
（ｎ）がレジスタ５６内のセグメント化仮想アドレスの
セグメント化仮想アドレス・ページＩＤフィールド５６
（Ｐ）の内容に対応するような項目５１（ｎ）をキャッ
シュ５１が含まないとステップ１６１で判定した場合、
ステップ１７４に移行して、マイクロプロセッサ１１が
レジスタ５６内のセグメント化仮想アドレスに関する適
切な変換情報を供給できるようにするが、その情報はマ
イクロプロセッサ１１がメモリ１２から入手するかある
いは生成することができるものである。その後、制御回
路５３は、前述のようにセグメント化−線形・仮想アド
レス変換操作を実行する（ステップ１６１〜１６６）。

【００５１】前述のように、セグメント化仮想アドレス
・エミュレータ５０（図１）によって実行されるセグメ
ント化−線形・仮想アドレス変換命令と、エミュレータ
５０によって使用されるセグメント化−線形・仮想アド
レス空間変換情報はどちらも、エミュレート済みマイク
ロプロセッサによって実行すべき元のプログラムをホス
ト・マイクロプロセッサ１１による実行用の変換済みプ
ログラムに変換している間、または変換済みプログラム
を処理している間に、生成することができる。予備段階
として、元のプログラムのエミュレーション中に、元の
プログラム用のセグメント・レジスタ３０とセグメント
記述子テーブル３１がエミュレートされ、それをレジス
タ・セット２０またはメモリ・サブシステム１２あるい
はその両方に保管できることに留意されたい。さらに、
セグメント化仮想アドレス空間内の各ページ（セグメン
ト化仮想アドレス・ページＩＤによって定義される）を
線形仮想アドレス空間内の特定のページ（線形仮想アド
レス・ページＩＤの上位部分と下位部分の両方によって
定義される）に関連付けることができるように、元のプ
ログラム用のセグメント化仮想アドレス空間と、元のプ
ログラムがエミュレートされるホスト・マイクロプロセ
ッサ１１のコンテキスト用の線形仮想アドレス空間との
対応が確立される。

【００５２】セグメント化−線形・仮想アドレス変換命
令は、元のプログラム中のメモリ・アクセス操作を開始
する命令に応答して生成される。セグメント化−線形・
仮想アドレス変換命令を生成する場合、最初にその命令
用の命令ＩＤをフィールド１１１（図３）にロードする
ことができる。前述のように、メモリ・アクセス操作を
開始する元のプログラム命令はセグメントＩＤとオフセ
ット値とを含むアドレスを含み、元のプログラム命令か
らのセグメントＩＤはセグメント化−線形・仮想アドレ
ス変換命令のセグメント・レジスタ番号フィールド１１
４（図３）で使用される。さらに、セグメント化仮想ア
ドレス入力レジスタ５６および線形仮想アドレス出力レ
ジスタ５７として機能するレジスタ・セット２０内のレ
ジスタは従来通り選択され、これらのレジスタを識別す
るポインタはそれぞれのフィールド１１２および１１３
にロードされる。さらに、セグメント化−線形・仮想ア
ドレス変換命令の特権フラグ１１５および書込みフラグ
１１６は、元のプログラム命令によってアクセスされる
セグメント用のセグメント記述子３１（ｎ）のフィール
ド３２（ｎ）（図２）内のアクセス権に応じて条件付け
することができる。セグメント化−線形・仮想アドレス
変換命令を実行したときにセグメント化仮想アドレス入
力レジスタ５６内に供給されるセグメント化仮想アドレ
スを生成するために、セグメント化−線形・仮想アドレ
ス変換命令に先立って実行するための変換済みプログラ
ム内に１つまたは複数の追加命令が用意されることに留
意されたい。このような追加の命令では、エミュレート
済みセグメント・レジスタおよびエミュレート済みセグ
メント記述子テーブルの内容と、元のプログラム命令に
よって供給されるアドレスからのオフセット値とを使用
することができる。

【００５３】セグメント化−線形・仮想アドレス空間変
換情報の情報は、エミュレート済みセグメント記述子テ
ーブルならびにセグメント化仮想アドレス空間と線形仮
想アドレス空間との前述の対応から生成することができ
る。特に、エミュレート済みセグメント記述子テーブル
内の各エミュレート済みセグメント記述子ごとに、１つ
または複数のセグメント化−線形・仮想アドレス空間変
換情報が生成される。それ（セグメント）がセグメント
化仮想アドレス空間の単一ページに収まるようにエミュ
レート済みセグメント長フィールド（図２のフィールド
３３（ｎ）を参照）が決定した長さをセグメントが備え
ている場合、生成する必要があるセグメント化−線形・
仮想アドレス空間変換情報は１つだけである。これに対
して、セグメント化仮想アドレス空間の複数ページが必
要になるような長さをセグメントが備えている場合、各
ページに１つずつ、複数の情報のセグメント化−線形・
仮想アドレス空間変換情報を生成することが必要にな
る。

【００５４】各情報を生成する場合、その情報のセグメ
ント化仮想アドレス・タグ（図３のフィールド６０
（ｎ）を参照）と線形仮想アドレス・フィールド（下
位）（図３のフィールド６３（ｎ）を参照）用の値は、
セグメント化仮想アドレス空間と線形仮想アドレス空間
との対応に応じて条件付けされる。セグメント・レジス
タ番号（図３のフィールド６２（ｎ）を参照）は、エミ
ュレート済みセグメント記述子が生成されたセグメント
ＩＤに対応する。その情報の仮想アドレス・ページ限界
（図３のフィールド６４（ｎ）を参照）もセグメント化
仮想アドレス空間と線形仮想アドレス空間との対応に応
じて条件付けされる。すなわち、セグメント化仮想アド
レス空間のページが満たされている場合、仮想アドレス
・ページ限界フィールドは、１ページ内の位置の最大数
に対応する値を含むことになる。これに対して、ページ
が満たされていない場合（たとえば、前述のようにセグ
メントの最後のページを含む場合もある）、仮想アドレ
ス・ページ限界フィールドは、実際にそのページ内にあ
る位置の数に対応する値を含むことになる。したがっ
て、セグメントの最後のページの場合、その値は、セグ
メント長をセグメント化仮想アドレス・ページのサイズ
で割った商の剰余に対応する可能性がある。さらに、そ
の情報の特権フラグおよび書込みフラグ（図３のフラグ
６５（ｎ）および６６（ｎ）を参照）は、その情報が生
成されたセグメント用のセグメント記述子のフィールド
３２（ｎ）（図２）内のアクセス権に応じて条件付けす
ることができる。最後に、コンテキストＩＤ（図３のフ
ィールド６１（ｎ）を参照）はホスト・マイクロプロセ
ッサのオペレーティング・システムによって割り当てる
ことができる。

【００５５】本発明はいくつかの利点をもたらすことに
留意されたい。特に、本発明は、インテル社のｘ８６系
のマイクロプロセッサ用に作成されたプログラムに関連
して使用するようなセグメント化仮想アドレス空間を、
非セグメント化線形仮想アドレス空間を使用するマイク
ロプロセッサによってエミュレートする場合にそのエミ
ュレーションを促進するための効率のよい構成を提供す
る。

【００５６】さらに、上記の実施形態に対していくつか
の拡張や変更が可能であることに留意されたい。たとえ
ば、前述のように、キャッシュ５１の特定の項目５１
（ｎ）が正しいセグメントに関連するセグメント化−線
形・仮想アドレス変換情報を含むことを確認するため、
項目５１（ｎ）のセグメント・レジスタ番号フィールド
６２（ｎ）からのセグメント・レジスタ番号値をセグメ
ント化−線形・仮想アドレス変換命令のセグメント・レ
ジスタ番号フィールド１１４の内容と比較する。しか
し、ｘ８６アーキテクチャは、そのアーキテクチャに応
じて構築されたマイクロプロセッサがセグメント・レジ
スタ３０（ｍ）の１つに値をロードできるようにするセ
グメント・レジスタ・ロード命令を与える。セグメント
・レジスタ３０（ｍ）の内容は、セグメント・レジスタ
３０（ｍ）に関連するセグメントを定義するようなセグ
メント記述子テーブル３１内の特定のセグメント記述子
３１（ｎ）を識別するので、セグメント・レジスタに含
まれる値を変更するための命令によって、セグメントが
変化する可能性がある。

【００５７】その場合、マイクロプロセッサ１１がｘ８
６セグメント・レジスタ・ロード命令をエミュレートす
ると、そのセグメント・レジスタ３０（ｍ）がセグメン
ト・レジスタ・ロード命令によってロードされるような
セグメントに関連するキャッシュ５１の特定の項目５１
（ｎ）内のセグメント化−線形・仮想アドレス変換情報
は無効な情報を含むはずである。それに対処するため、
一実施形態のマイクロプロセッサ１１は、たとえば、項
目５１（ｎ）をクリアするなど、そのセグメント・レジ
スタ３０（ｍ）がロードされるような特定のセグメント
に関連するキャッシュ５１内の項目５１（ｎ）を無効に
することにより、ｘ８６セグメント・レジスタ・ロード
命令をエミュレートすることができる。その操作中に
は、連続項目５１（ｎ）の内容を検査して、セグメント
・レジスタ・ロード命令に応答してそのセグメント・レ
ジスタ３０（ｍ）がロードされるようなセグメントを識
別する値をそのセグメント・レジスタ番号フィールド６
２（ｎ）が含むかどうかを判定することができる。

【００５８】あるいは、複数のビットを有するビット・
マップ（図示せず）に各セグメントを関連付け、次に各
ビットをキャッシュ５１の１つの項目５１（ｎ）に関連
付けることができる。その場合、項目５１（ｎ）のセグ
メント・レジスタ番号フィールド６２（ｎ）が特定のセ
グメントを識別すると、その項目５１（ｎ）に関連する
ビットがそのセグメントのビット・マップに設定され、
その項目５１（ｎ）に関連するビットが残りのセグメン
トのビット・マップでクリアされる。マイクロプロセッ
サ１１は、特定のセグメント・レジスタ３０（ｍ）用の
ｘ８６セグメント・レジスタ・ロード命令をエミュレー
トする場合、ロードすべきセグメント・レジスタ３０
（ｍ）に関連するセグメント用のビット・マップを使用
して、そのセグメント用のセグメント化−線形・仮想ア
ドレス変換情報を含む項目５１（ｎ）であって、従っ
て、無効にすべき項目５１（ｎ）を識別することができ
る。

【００５９】さらに、完全アソシアティブ、直接マッピ
ング、「ｎ」ウェイ・セットアソシアティブ（「ｎ」は
整数）など、都合のよいキャッシュ構成に応じてキャッ
シュ５１を編成できることに留意されたい。特定の一実
施形態では、キャッシュ５１は直接マッピング・キャッ
シュであり、そのセグメント化仮想アドレス入力レジス
タ５６内のセグメント化仮想アドレスのフィールド５６
（Ｐ）に含まれるセグメント化仮想アドレス・ページＩ
Ｄの低位部分は、その内容がステップ１６１〜１６５に
関連して前述した操作で使用されることになっているキ
ャッシュ５１内の単一項目５１（ｎ）を識別する。これ
らの操作では、項目５１（ｎ）のセグメント化仮想アド
レス・タグ・フィールド６０（ｎ）の内容がレジスタ５
６のフィールド５６（Ｐ）内のセグメント化仮想アドレ
ス・ページＩＤに対応しない場合（ステップ１６１を参
照）、レジスタ５６内のセグメント化仮想アドレス用の
項目５１（ｎ）に格納するために、適切なセグメント化
−線形・仮想アドレス変換情報が供給されるが、その情
報はメモリ１２から入手するかあるいは生成することが
できる（ステップ１７４を参照）。項目５１（ｎ）に格
納するために適切なセグメント化−線形・仮想アドレス
変換情報が供給された後、セグメント化−線形・仮想ア
ドレス変換操作が実行される（ステップ１６１〜１６５
を参照）。

【００６０】さらに、ホスト・マイクロプロセッサ１１
とメモリ管理ユニット１４は、個別の要素を含み、メモ
リ管理ユニット１４がバス・インタフェース２２を介し
てマイクロプロセッサとやりとりするものとして図１に
示されているが、ホスト・マイクロプロセッサ１１とメ
モリ管理ユニット１４は１つまたは複数の集積回路チッ
プ上にまとめて集積された単一要素を含むことができる
ことに留意されたい。ホスト・マイクロプロセッサ１１
とメモリ管理ユニット１４がまとめて集積されている場
合、バス・インタフェース２２とメモリ管理ユニット１
４を単一要素内に一体化することもできる。

【００６１】適当なエミュレーション・プログラムまた
はマイクロコードが用意された別のアーキテクチャなど
のマイクロプロセッサを使用して、本発明によるセグメ
ント化仮想アドレス・エミュレータをさらに含む、指定
のアーキテクチャ（前述のＳＰＡＲＣ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ Ｍａｎｕａｌ， Ｖｅｒｓｉｏｎ ９に記
載されている前述のＳＰＡＲＣバージョン９アーキテク
チャなど）に応じて構築されたホスト・マイクロプロセ
ッサ１１全体をエミュレートできることにさらに留意さ
れたい。

【００６２】しかも、本発明によるセグメント化仮想ア
ドレス・エミュレータを含むマイクロプロセッサ１１
が、そのいずれの部分でも適当なプログラムによって制
御可能な１つまたは複数のプログラム制御可能装置ある
いは専用ハードウェアから、全体的にまたは部分的に構
築できることに留意されたい。

【００６３】上記の説明は本発明の具体的な実施形態に
限定されている。しかし、本発明の利点の一部または全
部を達成することにより、本発明の様々な変形および変
更が可能であることは明らかになるだろう。特許請求の
範囲の目的は、上記の変形および変更ならびに本発明の
真の精神および範囲に含まれるようなその他の変形およ
び変更を含めることである。

【図面の簡単な説明】

【図１】本発明に応じて構築されたセグメント化仮想ア
ドレス・エミュレータを含むディジタル・コンピュータ
・システムを示す機能ブロック図である。

【図２】セグメント化仮想アドレスを生成する際に指定
のアーキテクチャのマイクロプロセッサ（すなわち、イ
ンテル社のｘ８６系のマイクロプロセッサ）によって実
行される操作を理解するのに役立ち、本発明を理解する
のに役立つ図である。

【図３】セグメント化仮想アドレスを線形仮想アドレス
に変換するために本発明に応じて構築されたセグメント
化仮想アドレス・エミュレータであって、図１に示すデ
ィジタル・コンピュータ・システムで有用なセグメント
化仮想アドレス・エミュレータの機能ブロック図であ
る。

【図４】図１に示すセグメント化仮想アドレス・エミュ
レータで有用ないくつかのレジスタの構造を示す図であ
る。

【図５】セグメント化仮想アドレスを線形仮想アドレス
に変換する際にセグメント化仮想アドレス・エミュレー
タによって実行される操作を示す流れ図である。

【図６】セグメント化仮想アドレスを線形仮想アドレス
に変換する際にセグメント化仮想アドレス・エミュレー
タによって実行される操作を示す流れ図である。

【図７】セグメント化仮想アドレスを線形仮想アドレス
に変換する際にセグメント化仮想アドレス・エミュレー
タによって実行される操作を示す流れ図である。

【図８】セグメント化仮想アドレスを線形仮想アドレス
に変換する際にセグメント化仮想アドレス・エミュレー
タによって実行される操作を示す流れ図である。

【図９】セグメント化仮想アドレスを線形仮想アドレス
に変換する際にセグメント化仮想アドレス・エミュレー
タによって実行される操作を示す流れ図である。

【図１０】セグメント化仮想アドレスを線形仮想アドレ
スに変換する際にセグメント化仮想アドレス・エミュレ
ータによって実行される操作を示す流れ図である。

【符号の説明】

１０ ディジタル・コンピュータ・システム １１ マイクロプロセッサ １２ メモリ・サブシステム １３ 入出力サブシステム １４ メモリ管理ユニット ２０ レジスタ・セット ２１ 機能ユニット ２２ バス・インタフェース ２３ 制御回路 ５０ セグメント化仮想アドレス・エミュレータ ５９ セグメント化−線形・仮想アドレス空間変換情報

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイヴィッド・ダイス アメリカ合衆国・02035・マサチューセッ ツ州・フォックスボロ・ウィルケソン ウ ェイ・15 (72)発明者 ロバート・ジィ・ヴァンデット アメリカ合衆国・01845・マサチューセッ ツ州・アンドバー・ブルー リッジ ロー ド・345 (72)発明者 デイヴィッド・エル・リース アメリカ合衆国・01581・マサチューセッ ツ州・ウェストボロー・メイプル サーク ル・１

Claims (30)

【特許請求の範囲】
1. 【請求項１】 それぞれが１つのセグメント化ページＩ
   Ｄによって識別される少なくとも１つのセグメント・ペ
   ージを含む複数のセグメントを有するセグメント化仮想
   アドレス空間内のセグメント化仮想アドレスを、それぞ
   れが１つの線形ページＩＤによって識別される複数の線
   形ページを含む線形仮想アドレス空間内の線形仮想アド
   レスに変換するためにセグメント化−線形・仮想アドレ
   ス変換命令を処理するプロセッサであって、そのプロセ
   ッサはそれぞれが１つのセグメント・ページに関連する
   複数のセグメント化−線形・仮想アドレス変換記述子を
   使用し、各セグメント化−線形・仮想アドレス変換記述
   子は前記線形ページのうちの１つのページのページＩＤ
   を識別し、前記セグメント化−線形・仮想アドレス変換
   命令は、前記セグメント化仮想アドレス空間内にあり、
   前記セグメント・ページの１つを識別するセグメント化
   仮想アドレスを識別するようになっているときに、プロ
   セッサが、 Ａ．セグメント化−線形・仮想アドレス変換命令によっ
   て識別された前記セグメント・ページの１つに関連する
   前記セグメント化−線形・仮想アドレス変換記述子の１
   つを選択するセグメント化−線形・仮想アドレス変換記
   述子セレクタ要素と、 Ｂ．前記セグメント化−線形・仮想アドレス変換記述子
   セレクタ要素によって選択されたセグメント化−線形・
   仮想アドレス変換記述子からの線形仮想アドレス空間の
   ページＩＤと、セグメント化−線形・仮想アドレス変換
   命令内のセグメント化仮想アドレスＩＤとを使用して、
   前記線形仮想アドレス空間内の仮想アドレスを生成する
   線形仮想アドレス生成器とを含むことを特徴とするプロ
   セッサ。
2. 【請求項２】 プロセッサがメモリに接続され、メモリ
   がセグメント化−線形・仮想アドレス変換記述子を格納
   し、プロセッサが、前記線形仮想アドレス生成器による
   使用のために前記セグメント化−線形・仮想アドレス変
   換記述子要素によって選択されたセグメント化−線形・
   仮想変換記述子をメモリから取り出すための記述子取出
   し要素をさらに含むことを特徴とする請求項１に記載の
   プロセッサ。
3. 【請求項３】 前記プロセッサが前記記述子取出し要素
   によって取り出されたセグメント化−線形・仮想アドレ
   ス変換記述子をキャッシュするためのキャッシュをさら
   に含み、セグメント化−線形・仮想アドレス変換記述子
   セレクタ要素が、セグメント化−線形・仮想アドレス変
   換命令によって識別されたセグメント・ページに関連す
   るセグメント化−線形・仮想アドレス変換記述子をキャ
   ッシュが含むかどうかを最初に判定し、含む場合にはそ
   のセグメント化−線形・仮想アドレス変換記述子を選択
   することを特徴とする請求項２に記載のプロセッサ。
4. 【請求項４】 前記セグメント化−線形・仮想アドレス
   変換記述子セレクタ要素が、セグメント化−線形・仮想
   アドレス変換命令によって識別されたセグメント・ペー
   ジに関連するセグメント化−線形・仮想アドレス変換記
   述子をキャッシュが含まないと判定した場合に、前記線
   形仮想アドレス生成器による使用のために前記セグメン
   ト化−線形・仮想アドレス変換記述子要素によって選択
   されたセグメント化−線形・仮想変換記述子をメモリか
   ら取り出すための取出し操作を開始することを特徴とす
   る請求項３に記載のプロセッサ。
5. 【請求項５】 前記セグメント化−線形・仮想アドレス
   変換命令が線形仮想アドレス空間内の１ページに関連す
   るアクセス操作で使用され、前記セグメント化−線形・
   仮想アドレス変換命令がアクセス権情報を含み、さらに
   各セグメント化−線形・仮想アドレス変換記述子がアク
   セス権要件表示を含み、プロセッサが、前記セグメント
   化−線形・仮想アドレス変換命令内のアクセス権情報が
   アクセス権要件表示に適合することを確認するためのア
   クセス権検査器をさらに含むことを特徴とする請求項１
   に記載のプロセッサ。
6. 【請求項６】 前記セグメント化−線形・仮想アドレス
   変換命令内のアクセス権情報が前記指定のセグメント化
   −線形・仮想アドレス変換記述子内のアクセス権要件表
   示に適合しないとアクセス権検査器が判定した場合に指
   定の回復操作を実行するための例外ハンドラを前記プロ
   セッサがさらに含むことを特徴とする請求項５に記載の
   プロセッサ。
7. 【請求項７】 前記セグメント化−線形・仮想アドレス
   変換命令内の前記アクセス権情報が複数のアクセス特権
   レベルのうちの１つを示し、前記アクセス権要件表示が
   線形仮想アドレス空間内のページに関連するアクセス操
   作に必要なアクセス特権レベルを示し、前記セグメント
   化−線形・仮想アドレス変換命令によって示されるアク
   セス特権レベルが指定のセグメント化−線形・仮想アド
   レス変換記述子によって示されるアクセス特権レベルが
   必要とするレベルを備えていることをアクセス権検査器
   が確認することを特徴とする請求項５に記載のプロセッ
   サ。
8. 【請求項８】 プロセッサが複数の指定のアクセス・タ
   イプのアクセス操作に関連するセグメント化−線形・仮
   想アドレス変換命令を処理し、前記セグメント化−線形
   ・仮想アドレス変換命令のそれぞれに含まれるアクセス
   権情報がそれが処理されているアクセス・タイプを示
   し、各セグメント化−線形・仮想アドレス変換記述子の
   アクセス権要件表示がそれに関連するセグメント・ペー
   ジについて許可されたアクセス・タイプを示し、指定の
   セグメント化−線形・仮想アドレス変換記述子内のアク
   セス権要件表示が示すアクセス・タイプが許可されてい
   ることを処理中のセグメント化−線形・仮想アドレス変
   換命令のアクセス権情報が示すことをアクセス権検査器
   が確認することを特徴とする請求項５に記載のプロセッ
   サ。
9. 【請求項９】 前記アクセス・タイプの１つが記憶操作
   であり、前記線形仮想アドレス生成器によって生成され
   た仮想アドレスによって識別される前記線形仮想アドレ
   ス空間のページに情報が格納され、前記セグメント化−
   線形・仮想アドレス変換命令のそれぞれに含まれるアク
   セス権情報はそのアクセス・タイプが記憶操作であるか
   どうかを示し、各セグメント化−線形・仮想アドレス変
   換記述子のアクセス権要件表示は記憶操作がそれに関連
   するセグメント・ページについて許可されたアクセス・
   タイプであるかどうかを示すことを特徴とする請求項８
   に記載のプロセッサ。
10. 【請求項１０】 前記セグメント化仮想アドレス空間内
    の各セグメントが複数のセグメントＩＤの１つに関連付
    けられ、各セグメント化−線形・仮想アドレス変換記述
    子が、それぞれのセグメント化−線形・仮想アドレス変
    換記述子に関連するセグメント・ページを含むセグメン
    ト用のセグメントＩＤに対応するセグメントＩＤ値を含
    み、さらに前記セグメント化−線形・仮想アドレス変換
    命令に応答して変換すべき各セグメント化仮想アドレス
    が１つのセグメントＩＤ値を含み、プロセッサが、前記
    セグメント化−線形・仮想アドレス変換命令に含まれる
    セグメントＩＤ値が前記セグメント化−線形・仮想アド
    レス変換記述子に含まれるセグメントＩＤ値に対応する
    ことを確認するためのセグメント検査器をさらに含むこ
    とを特徴とする請求項１に記載のプロセッサ。
11. 【請求項１１】 前記セグメント化−線形・仮想アドレ
    ス変換命令に含まれるセグメントＩＤ値が前記セグメン
    ト化−線形・仮想アドレス変換記述子に含まれるセグメ
    ントＩＤ値に対応しないとセグメント検査器が判定した
    場合に指定の回復操作を実行するための例外ハンドラを
    前記プロセッサがさらに含むことを特徴とする請求項９
    に記載のプロセッサ。
12. 【請求項１２】 各セグメント化−線形・仮想アドレス
    変換記述子がそれに関連するセグメント・ページの長さ
    を識別する長さ値をさらに含み、各セグメント化仮想ア
    ドレスが前記セグメント化仮想アドレスによって識別さ
    れるセグメント・ページへのオフセットを識別するオフ
    セット値をさらに含み、前記セグメント化仮想アドレス
    に含まれるオフセット値が前記セグメント化−線形・仮
    想アドレス変換記述子に含まれる長さ値より大きくない
    ことを確認するための長さ検査器をプロセッサがさらに
    含むことを特徴とする請求項１に記載のプロセッサ。
13. 【請求項１３】 前記セグメント化仮想アドレスに含ま
    れるオフセット値が前記セグメント化−線形・仮想アド
    レス変換記述子に含まれる長さ値より大きいと長さ検査
    器が判定した場合に指定の回復操作を実行するための例
    外ハンドラを前記プロセッサがさらに含むことを特徴と
    する請求項１２に記載のプロセッサ。
14. 【請求項１４】 各セグメント化仮想アドレスが前記セ
    グメント化仮想アドレスによって識別されたセグメント
    ・ページへのオフセットを識別するオフセット値をさら
    に含み、線形仮想アドレス生成器が前記線形仮想アドレ
    ス空間内の前記仮想アドレスを生成する際にオフセット
    値を使用することを特徴とする請求項１に記載のプロセ
    ッサ。
15. 【請求項１５】 前記線形仮想アドレス生成器が、セグ
    メント化仮想アドレスからのオフセット値を指定のセグ
    メント化−線形・仮想アドレス変換記述子からの線形仮
    想アドレス空間のページＩＤに連結することにより、前
    記線形仮想アドレス空間内の前記仮想アドレスを生成す
    ることを特徴とする請求項１４に記載のプロセッサ。
16. 【請求項１６】 セグメント化仮想アドレス空間内のセ
    グメント化仮想アドレスを線形仮想アドレス空間内の線
    形仮想アドレスに変換するためにセグメント化−線形・
    仮想アドレス変換命令を処理する方法において、セグメ
    ント化仮想アドレス空間は複数のセグメントを含み、各
    セグメントは１つのセグメント化ページＩＤによって識
    別される少なくとも１つのセグメント・ページを含み、
    線形仮想アドレス空間はそれぞれが１つの線形ページＩ
    Ｄによって識別される複数の線形ページを含み、前記方
    法はそれぞれが１つのセグメント・ページに関連する複
    数のセグメント化−線形・仮想アドレス変換記述子を使
    用し、各セグメント化−線形・仮想アドレス変換記述子
    は前記線形ページのうちの１つのページのページＩＤを
    識別し、セグメント化−線形・仮想アドレス変換命令は
    前記セグメント化仮想アドレス空間内のセグメント化仮
    想アドレスを識別し、セグメント化仮想アドレスは前記
    セグメント・ページの１つを識別し、前記方法が、 Ａ．セグメント化−線形・仮想アドレス変換命令によっ
    て識別された前記セグメント・ページの１つに関連する
    前記セグメント化−線形・仮想アドレス変換記述子の１
    つを選択するステップと、 Ｂ．前記セグメント化−線形・仮想アドレス変換記述子
    セレクタ要素によって選択されたセグメント化−線形・
    仮想アドレス変換記述子からの線形仮想アドレス空間の
    ページＩＤと、セグメント化−線形・仮想アドレス変換
    命令内のセグメント化仮想アドレスＩＤとを使用して、
    前記線形仮想アドレス空間内の仮想アドレスを生成する
    ステップとを含むことを特徴とする方法。
17. 【請求項１７】 メモリがセグメント化−線形・仮想ア
    ドレス変換記述子を格納し、前記方法が、前記線形仮想
    アドレス内の前記仮想アドレスを生成する際に指定の使
    い方をメモリから取り出すステップをさらに含むことを
    特徴とする請求項１６に記載の方法。
18. 【請求項１８】 取り出されたセグメント化−線形・仮
    想アドレス変換記述子をキャッシュするためのキャッシ
    ュが設けられ、前記方法が、セグメント化−線形・仮想
    アドレス変換命令によって識別されたセグメント・ペー
    ジに関連するセグメント化−線形・仮想アドレス変換記
    述子をキャッシュが含むかどうかを最初に判定し、含む
    場合にはそのセグメント化−線形・仮想アドレス変換記
    述子を選択することを特徴とする請求項１７に記載の方
    法。
19. 【請求項１９】 セグメント化−線形・仮想アドレス変
    換命令によって識別されたセグメント・ページに関連す
    るセグメント化−線形・仮想アドレス変換記述子をキャ
    ッシュが含まない場合に、前記線形仮想アドレス空間内
    の前記仮想アドレスを生成する際に使用するために選択
    されたセグメント化−線形・仮想変換記述子をメモリか
    ら取り出すための取出し操作を開始することを特徴とす
    る請求項１８に記載の方法。
20. 【請求項２０】 前記セグメント化−線形・仮想アドレ
    ス変換命令が線形仮想アドレス空間内の１ページに関連
    するアクセス操作で使用され、前記セグメント化−線形
    ・仮想アドレス変換命令がアクセス権情報を含み、さら
    に各セグメント化−線形・仮想アドレス変換記述子がア
    クセス権要件表示を含み、前記方法が、前記セグメント
    化−線形・仮想アドレス変換命令内のアクセス権情報が
    アクセス権要件表示に適合することを確認するステップ
    をさらに含むことを特徴とする請求項１６に記載の方
    法。
21. 【請求項２１】 前記セグメント化−線形・仮想アドレ
    ス変換命令内のアクセス権情報が前記指定のセグメント
    化−線形・仮想アドレス変換記述子内のアクセス権要件
    表示に適合しないと判定された場合に例外ハンドラが指
    定の回復操作を実行することを特徴とする請求項２０に
    記載の方法。
22. 【請求項２２】 前記セグメント化−線形・仮想アドレ
    ス変換命令内の前記アクセス権情報が複数のアクセス特
    権レベルのうちの１つを示し、前記アクセス権要件表示
    が線形仮想アドレス空間内のページに関連するアクセス
    操作に必要なアクセス特権レベルを示し、前記セグメン
    ト化−線形・仮想アドレス変換命令によって示されるア
    クセス特権レベルが指定のセグメント化−線形・仮想ア
    ドレス変換記述子によって示されるアクセス特権レベル
    が必要とするレベルを備えていることをアクセス権検査
    ステップが確認することを特徴とする請求項２０に記載
    の方法。
23. 【請求項２３】 複数の指定のアクセス・タイプのアク
    セス操作に関連するセグメント化−線形・仮想アドレス
    変換命令が処理され、前記セグメント化−線形・仮想ア
    ドレス変換命令のそれぞれに含まれるアクセス権情報が
    それが処理されているアクセス・タイプを示し、各セグ
    メント化−線形・仮想アドレス変換記述子のアクセス権
    要件表示がそれに関連するセグメント・ページについて
    許可されたアクセス・タイプを示し、指定のセグメント
    化−線形・仮想アドレス変換記述子内のアクセス権要件
    表示が示すアクセス・タイプが許可されていることを処
    理中のセグメント化−線形・仮想アドレス変換命令のア
    クセス権情報が示すことをアクセス権検査ステップが確
    認することを特徴とする請求項２０に記載の方法。
24. 【請求項２４】 前記アクセス・タイプの１つが記憶操
    作であり、前記線形仮想アドレス生成器によって生成さ
    れた仮想アドレスによって識別される前記線形仮想アド
    レス空間のページに情報が格納され、前記セグメント化
    −線形・仮想アドレス変換命令のそれぞれに含まれるア
    クセス権情報はそのアクセス・タイプが記憶操作である
    かどうかを示し、各セグメント化−線形・仮想アドレス
    変換記述子のアクセス権要件表示は記憶操作がそれに関
    連するセグメント・ページについて許可されたアクセス
    ・タイプであるかどうかを示すことを特徴とする請求項
    ２３に記載の方法。
25. 【請求項２５】 前記セグメント化仮想アドレス空間内
    の各セグメントが複数のセグメントＩＤの１つに関連付
    けられ、各セグメント化−線形・仮想アドレス変換記述
    子が、それぞれのセグメント化−線形・仮想アドレス変
    換記述子に関連するセグメント・ページを含むセグメン
    ト用のセグメントＩＤに対応するセグメントＩＤ値を含
    み、さらに前記セグメント化−線形・仮想アドレス変換
    命令に応答して変換すべき各セグメント化仮想アドレス
    が１つのセグメントＩＤ値を含み、前記方法が、前記セ
    グメント化−線形・仮想アドレス変換命令に含まれるセ
    グメントＩＤ値が前記セグメント化−線形・仮想アドレ
    ス変換記述子に含まれるセグメントＩＤ値に対応するこ
    とを確認するステップをさらに含むことを特徴とする請
    求項１６に記載の方法。
26. 【請求項２６】 前記セグメント化−線形・仮想アドレ
    ス変換命令に含まれるセグメントＩＤ値が前記セグメン
    ト化−線形・仮想アドレス変換記述子に含まれるセグメ
    ントＩＤ値に対応しないと判定された場合に例外ハンド
    ラが指定の回復操作を実行することを特徴とする請求項
    ２５に記載の方法。
27. 【請求項２７】 各セグメント化−線形・仮想アドレス
    変換記述子がそれに関連するセグメント・ページの長さ
    を識別する長さ値をさらに含み、各セグメント化仮想ア
    ドレスが前記セグメント化仮想アドレスによって識別さ
    れるセグメント・ページへのオフセットを識別するオフ
    セット値をさらに含み、前記セグメント化仮想アドレス
    に含まれるオフセット値が前記セグメント化−線形・仮
    想アドレス変換記述子に含まれる長さ値より大きくない
    ことを確認するステップを前記方法がさらに含むことを
    特徴とする請求項１６に記載の方法。
28. 【請求項２８】 前記セグメント化仮想アドレスに含ま
    れるオフセット値が前記セグメント化−線形・仮想アド
    レス変換記述子に含まれる長さ値より大きいと判定され
    た場合に例外ハンドラが指定の回復操作を実行すること
    を特徴とする請求項２７に記載の方法。
29. 【請求項２９】 各セグメント化仮想アドレスが前記セ
    グメント化仮想アドレスによって識別されたセグメント
    ・ページへのオフセットを識別するオフセット値をさら
    に含み、前記仮想アドレス生成ステップ中に前記線形仮
    想アドレス空間内の前記仮想アドレスを生成する際にオ
    フセット値を使用することを特徴とする請求項１６に記
    載の方法。
30. 【請求項３０】 セグメント化仮想アドレスからのオフ
    セット値を指定のセグメント化−線形・仮想アドレス変
    換記述子からの線形仮想アドレス空間のページＩＤに連
    結することにより、前記線形仮想アドレス空間内の前記
    仮想アドレスを生成することを特徴とする請求項２９に
    記載の方法。