JPH1051366A

JPH1051366A - ダイバーシチ受信器

Info

Publication number: JPH1051366A
Application number: JP8204970A
Authority: JP
Inventors: Satoru Tano; 哲田野; Yasushi Shirato; 裕史白戸; Yoichi Saito; 洋一斉藤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-08-02
Filing date: 1996-08-02
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】等化器の演算量が少なくと、それでいて十分
な信号受信特性の得られるダイバーシチ受信器を提供す
る。【解決手段】トレーニング区間はデータを復調する必
要が無いことに着目し、その間は演算量の低減のために
逐次最小二乗アルゴリズムを適用した選択型ダイバーシ
チを用い、データ区間では、最小二乗平均アルゴリズム
を適用した合成型ダイバーシチを用いる。さらに、トレ
ーニング区間とデータ区間とで構成が変化することに対
応し、特性劣化なくタップ係数を変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号伝送
における受信装置に利用する。特に、ある送信信号を複
数のアンテナにより受信するダイバーシチ受信器に関す
る。

【０００２】

【従来の技術】無線伝送路では信号受信レベルが準周期
的に落ち込むフェージングと呼ばれる現象が発生し、信
号伝送品質を著しく劣化させることがある。有効なフェ
ージング補償技術としては、空間的に離れた複数のアン
テナにより受信し、これらを基に復調するダイバーシチ
受信器が知られている。ダイバーシチ受信器の特性につ
いては、文献１：P.Monsen, "MMSE Equalization of Interferen
ce on Fading DiversityChannels", IEEE Trans.Comm
u., vol.COM-32 No.1, January 1984 文献２：吉野、鈴木、「移動無線におけるＤＦＥ型トラ
ンスバーサル合成ダイバーシチ方式の干渉キャンセル特
性」、信学論（Ｂ−II）、ｖｏｌ．Ｊ７６−Ｂ−II、Ｎ
ｏ．７、１９９３文献３：石川、小林、「ディジタル移動無線における等
化・ダイバーシチ合成方法の特性比較」、平成５年秋季
信学全大Ｂ−２５５、１９９３に詳しい。ダイバーシチ
受信器の基本的な構成としては、選択ダイバーシチ、等
利得合成および最大比合成の三つがある。これらの構成
について以下に説明する。

【０００３】図６は従来例の選択ダイバーシチ受信器を
示すブロック構成図である。この従来例は、二つの受信
信号が別々に入力される二つの入力端子１０１、１０２
と、この入力端子１０１、１０２に入力された各受信信
号のレベルを比較するレベル比較器１０３と、このレベ
ル比較器１０３により切り替えられ入力端子１０１、１
０２の一方の受信信号を選択するスイッチ回路１０４
と、スイッチ回路１０４により選択された受信信号を復
調する復調器１０５と、この復調器１０５の復調出力が
出力される出力端子１０６とを備える。この構成では、
各ブランチの入力信号のレベルをレベル比較器１０３に
より求め、レベルの高いブランチをスイッチ回路１０４
により選択して復調器１０５に入力する。

【０００４】図７は従来例の等利得合成ダイバーシチ受
信器を示すブロック構成図である。この従来例は、二つ
の受信信号が別々に入力される二つの入力端子１１１、
１１２と、この二つの入力端子１１１、１１２の少なく
とも一方、この例では入力端子１１２、の受信信号に可
変の遅延を与える遅延量可変回路１１３と、二つの信号
を加算する加算器１１４と、この加算器１１４により加
算された信号の位相差を検出する位相差検出器１１５
と、この位相差検出器１１５の出力に応じて遅延可変回
路１１３の遅延量を設定する制御回路１１６と、加算器
１１４の出力を復調する復調器１１７と、この復調器１
１７の復調出力が出力される出力端子１１８とを備え
る。この構成では、２系統入力のうち片側に配置された
遅延量可変回路１１３により両入力信号の位相を一致さ
せ、加算器１１４により両信号を合成し、復調器１１７
により信号を復調する。

【０００５】図８は従来例の最大比合成ダイバーシチ受
信器を示すブロック構成図である。この従来例は、二つ
の受信信号が別々に入力される二つの入力端子１２１、
１２２と、この二つの入力端子１２１、１２２に入力さ
れた受信信号を増幅する可変利得増幅器１２３、１２４
と、少なくとも一方の受信信号に可変の遅延を与える遅
延量可変回路１２５と、増幅され一方に遅延が与えられ
た二つの受信信号を加算する加算器１２６と、この加算
器１２６により加算された信号の信号対雑音比（ＳＮ
Ｒ）を検出するＳＮＲ検出器１２７と、このＳＮＲ検出
器１２７の出力に応じて可変利得増幅器１２３、１２４
の利得および遅延量可変回路１２５の遅延量を制御する
制御回路１２８と、加算器１２６の出力を復調する復調
器１２９と、この復調器１２９の復調出力が出力される
出力端子１３０とを備える。この構成では、各受信信号
を信号対雑音比に比例して可変利得増幅器１２３、１２
４により各々増幅し、各受信信号の位相が一致するよう
に遅延量可変回路１２５により片側の受信信号の位相を
変化させ、加算器１２６により加算し、復調器１２９に
より復調する。

【０００６】これらの三つの構成において、最大比合成
が最も優れた特性を示し、次に等利得合成、そして選択
ダイバーシチの順となる。

【０００７】フェージングに加えて符号間干渉のある伝
送路では、以上説明したダイバーシチ受信器に等化器を
組み合わせることで、より特性を向上させることが可能
である。特に、伝送路の特性変化に対応して等化特性を
変化させることのできる適応等化器として、判定帰還型
等化器（ＤＦＥ：Decision Feedback Equalizer ）およ
び最尤系列推定（ＭＬＳＥ：Maximum Likelihood Seque
nce Estimation）型等化器がある。最尤系列推定型等化
器は、判定帰還型等化器に比較して高い等化能力を誇る
が、演算量が大きいという欠点がある。特に、遅延量の
大きな伝送路に対応するにはメモリ長を長くとらねばな
らず、最尤系列推定のためにはメモリ長に対して指数関
数的に演算量が増大するため、そのような伝送路に適用
することは現実上不可能である。一方、判定帰還型等化
器は等化能力は最尤系列推定型等化器には及ばないもの
の、移動伝送路でも十分な等化能力を発揮し、回路の簡
易化を図れば演算量低減が可能であり、遅延波の大きな
伝送路にも十分に適用可能である。

【０００８】図９は判定帰還型等化器を利用した従来例
の最大比合成ダイバーシチ受信器を示すブロック構成図
であり、フィードフォワード４タップ、フィードバック
１タップの判定帰還型等化器を利用した場合の構成例を
示す。この従来例は、二つの入力端子１３１、１３２
と、入力端子１３１からの入力信号を順次遅延させる三
つの遅延回路１３３と、入力端子１３２からの入力信号
を順次遅延させる三つの遅延回路１３４と、遅延回路１
３３により得られる遅延時間の異なる四つの信号にそれ
ぞれタップ係数を乗算する四つの乗算器１３５と、遅延
回路１３４により得られる遅延時間の異なる四つの信号
にそれぞれタップ係数を乗算する四つの乗算器１３６
と、識別信号を遅延させる遅延回路１３７と、遅延回路
１３７の出力にタップ係数を乗算する乗算器１３８と、
乗算器１３５、１３６および１３８の出力を加算する加
算器１３９と、この加算器１３９の出力を符号識別する
識別器１４０と、この識別器１４０の出力する識別信号
から加算器１３９の出力を減算する減算器１４１と、こ
の減算器１４１の出力により乗算器１３５、１３６およ
び１３８がそれぞれ乗算するタップ係数を設定するタッ
プ係数制御回路１４２と、識別回路１４０からの識別信
号が出力される出力端子１４３とを備える。

【０００９】すなわち、この回路では、各入力信号をタ
ップ付遅延線により重み付け加算し、これに、１シンボ
ル前の識別信号を入力とするフィードバックフィルタか
らの信号をさらに加算して復調信号とする。この構成で
は、等化器を利用しているため、符号間干渉の存在下に
おいても、タップ係数を適当に制御することで、最大比
合成を実現できる。

【００１０】タップ係数を制御するには、逐次最小二乗
（ＲＬＳ）アルゴリズム、あるいは最小二乗平均（ＬＭ
Ｓ）アルゴリズムによりタップ係数を推定する。逐次最
小二乗アルゴリズムでは、数１に示す演算を行う。

【００１１】

【数１】また、最小二乗平均アルゴリズムでは、数２に示す演算
を行う。

【００１２】

【数２】これらの数式において、ｄ_kは識別信号あるいはトレー
ニング信号、Ｒ_kは受信信号｛ｒ_k，…，ｒ_k-L-1｝よ
りなるＬ次元ベクトル、Ｗ_kはタップ係数ベクトル、μ
はステップサイズパラメータを示す。また、^*は複素共
役、〔・〕^Hはエルミート共役を示す。変数はすべて複
素数により表される。

【００１３】逐次最小二乗アルゴリズムは高速同期が可
能であり、スロット利用効率の点で有利である。しか
し、タップ数の二乗に比例して演算量が増大してしま
う。このため、ダイバーシチを行わない場合に比べて２
倍のフィードフォワードタップとフィードバックタップ
とが必要となる図９の従来例に対しては、演算量が増大
しすぎてしまう。また、最小二乗平均アルゴリズムを利
用すれば、演算量を低減することはできるが、同期特性
が悪いためスロット利用効率が劣化してしまう。

【００１４】図１０は判定帰還型等化器を利用した従来
例の選択ダイバーシチ受信器を示すブロック構成図であ
り、フィードフォワード４タップ、フィードバック１タ
ップの判定帰還型等化器を利用した場合の構成例を示
す。この従来例は、二つの入力端子１５１、１５２と、
入力端子１５１からの入力信号を順次遅延させる三つの
遅延回路１５３と、入力端子１５２からの入力信号を順
次遅延させる三つの遅延回路１５４と、遅延回路１５３
により得られる遅延時間の異なる四つの信号にそれぞれ
タップ係数を乗算する四つの乗算器１５５と、遅延回路
１５４により得られる遅延時間の異なる四つの信号にそ
れぞれタップ係数を乗算する四つの乗算器１５６と、識
別信号を遅延させる遅延回路１５７、１５８と、遅延回
路１５７、１５８のそれぞれの出力にタップ係数を乗算
する乗算器１５９、１６０と、乗算器１５５および１５
９の出力を加算する加算器１６１と、乗算器１５６およ
び１６０の出力を加算する加算器１６２と、加算器１６
１の出力を識別する識別器１６３と、加算器１６２の出
力を識別する識別器１６４と、識別器１６３の出力する
識別信号から加算器１６１の出力を減算する減算器１６
５と、識別器１６４の出力する識別信号から加算器１６
２の出力を減算する減算器１６６と、減算器１６５の出
力により乗算器１３５および１５９がそれぞれ乗算する
タップ係数を設定するタップ係数制御回路１６７と、減
算器１６６の出力により乗算器１３６および１６０がそ
れぞれ乗算するタップ係数を設定するタップ係数制御回
路１６８と、減算器１６５、１６６によりそれぞれ得ら
れる誤差の二乗和の平均値の小さい方を選択する誤差検
出器１６９と、この誤差検出器１６９の情報を基により
符号誤りの小さなブランチを選択し、そのブランチの識
別信号を遅延回路１５７および１５８ならびに出力端子
１７１に出力するスイッチ回路１７０とを備える。

【００１５】この従来例では、各受信信号が独立にタッ
プ係数制御され、それぞれ等化および復調される。ただ
し、復調した信号の中でより誤差の小さい方、すなわち
より符号誤りの小さいと推定できるブランチよりの識別
信号を、各フィードバックタップに入力すると同時に、
復調信号として出力する。

【００１６】タップ係数制御回路１６７、１６８として
は、逐次最小二乗アルゴリズムまたは最小二乗平均アル
ゴリズムによりタップ係数を推定するものを用いる。ま
た、この例では、図６に示したようにレベル比較により
ブランチを選択するのではなく、信号対雑音比を測定し
てその大きい方を選択するものとした。

【００１７】この構成の選択ダイバーシチ受信器に逐次
最小二乗アルゴリズムを適用すると、演算量的には合成
型より小さくなるものの、基本的には選択ダイバーシチ
の特性しか得られない。また、最小二乗平均アルゴリズ
ムを適用した場合には、初期収束に時間がかかり、スロ
ット利用効率が低下してしまう。選択型で動作させ、等
化された各ブランチの信号をもう一度最小二乗合成する
技術も知られているが、余分に最小二乗合成器が必要と
なり、必然的に演算量を増大させてしまう。

【００１８】

【発明が解決しようとする課題】適応等化器を利用した
ダイバーシチ受信器として合成型構成を適用し、そのタ
ップ係数推定アルゴリズに逐次最小二乗アルゴリズムを
適用した場合、逐次最小二乗アルゴリズムはタップ長の
二乗に比例して演算量を増大させるため、ダイバーシチ
ブランチ数倍のタップ数を必要とする合成型構成では、
必然的に演算量が膨大なものとなる。また、データ区間
だけは演算量の少ない最小二乗平均アルゴリズムを適用
した場合には、ある程度の演算量低減は可能であるが、
トレーニング区間における課題が解消されるわけではな
い。

【００１９】ダイバーシチ受信器に選択型等化器を利用
した場合には、各ブランチのタップ長が合成型に比較し
て半分になり、逐次最小二乗アルゴリズムの演算量を低
減できるという利点がある。しかし、選択型は合成型に
比較して特性が著しく低下してしまう。選択型で動作さ
せ、等化された各ブランチの信号を最小二乗合成するこ
とで合成型に近い特性を示すものもあるが、余分に最小
二乗合成器が必要となり、この場合にも演算量を増大さ
せてしまう。

【００２０】判定帰還型等化器の場合には、以上の課題
に加えて、選択型構成において演算量を低減するために
データ区間に最小二乗平均アルゴリズムを適用した場合
に、同じアルゴリズムを適用した合成型に比較してフィ
ードバックタップ数が２倍になる。最小二乗平均アルゴ
リズムはタップ数の１次関数として演算量を増大させる
ため、選択型は、特性を劣化させるばかりか、演算量も
また増大させてしまう。

【００２１】本発明は、以上の課題を解決し、等化器の
演算量が少なく、それでいて十分な信号受信特性の得ら
れるダイバーシチ受信器を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明では、トレーニン
グ区間はデータを復調する必要が無いことに着目し、演
算量の低減のみをめざして逐次最小二乗アルゴリズムを
適用した選択型ダイバーシチを用い、データ区間では、
最小二乗平均アルゴリズムを適用した合成型ダイバーシ
チを用いる。さらに、トレーニング区間とデータ区間と
で構成が変化することに対応し、特性劣化なくタップ係
数を変換する。

【００２３】すなわち、本発明のダイバーシチ受信器
は、複数Ｎ個の受信器からの出力信号が各々入力される
Ｎ個のタップ付遅延線フィルタと、このＮ個のタップ付
遅延線フィルタの出力を加算する加算器と、この加算器
の出力を識別して復調信号を生成する識別器と、この識
別器の入出力信号の差を求める減算器と、この減算器の
出力とＮ個のタップ付遅延線フィルタに入力される信号
とからＮ個のタップ付遅延線フィルタを一つのフィルタ
とみなした場合のタップ係数を推定してＮ個のタップ付
遅延線フィルタに設定する第一のタップ係数設定手段と
を備えたダイバーシチ受信器において、複数Ｎ個の受信
器からの出力信号にはトレーニング区間とデータ区間と
が含まれ、トレーニング区間に受信される信号があらか
じめ記憶されたトレーニング信号メモリと、このトレー
ニング信号メモリに記憶された信号とＮ個のタップ付遅
延線フィルタの出力との誤差をそれぞれ求める減算手段
と、この減算手段の出力とＮ個のタップ付遅延線フィル
タの入力信号とから個々のタップ付遅延線フィルタのタ
ップ係数を別個に推定して設定する第二のタップ係数設
定手段と、この第二のタップ係数設定手段により推定さ
れたタップ係数をトレーニング区間からデータ区間への
移行時に第一のタップ係数設定手段に初期値として与え
る初期化手段と、第一のタップ係数設定手段の出力と第
二のタップ係数設定手段の出力とをトレーニング区間と
データ区間とで切り替えるスイッチ手段とを備えたこと
を特徴とする。

【００２４】初期化手段はＮ個のタップ付遅延線フィル
タのタップ係数に重み付けを行う手段を含むことが望ま
しい。

【００２５】本発明の原理について判定帰還型等化器を
用いた場合を例に説明するが、線形等化器も判定帰還型
等化器のフィードバックタップ数を零とした場合とみな
すことができる。判定帰還型等化器を用いた選択型ダイ
バーシチ出力信号を最小二乗合成することで、合成判定
帰還型等化器とほぼ同等の特性が得られることが、例え
ば、文献４：上田、村上、藤野、「等化器を用いた最小２乗
合成ダイバーシチ方式」、平成６年信学総全大Ｂ−３８
８、１９９４に示されている。

【００２６】すなわち、最小二乗合成により最大比合成
ダイバーシチとほぼ同等の効果が得られることになる。
ここで、選択型の場合の第ｎ系のブランチの判定帰還型
等化器のタップ係数を｛ｈ_f,0 ⁽ⁿ⁾，ｈ_f,1 ⁽ⁿ⁾，…，
ｈ_f,L-1 ⁽ⁿ⁾，ｈ_b,1 ⁽ⁿ⁾，…，ｈ_b,M-1 ⁽ⁿ⁾｝とした
場合に、これらのｎ本のブランチを最大比合成した場合
の合成信号Ｓ_kは以下のように表される。ただし、添字
のｆとｂとはフィードフォワードタップとフィードバッ
クタップを、ｋは時刻を示す。

【００２７】

【数３】この式において、ｙ_k ⁽¹⁾は時刻ｋにおけるｉブランチ
の等化後出力信号を示し、ａ_iは重み付け係数であり、
各ブランチの包絡線を雑音電力で割った係数として次式
で与えられる

【００２８】

【数４】ここで、各ブランチからの等化後信号は、等化器のタッ
プ係数により振幅・位相が補償されているため、数２に
おける仮定である「位相が一致していること」という条
件は自動的に満たされている。また、数２における包絡
線レベルｓ_iもすべてのブランチで一定である。したが
って、数２は次のように書き替えることができる。

【００２９】

【数５】ただし、数５では雑音ｎ_iの値に応じてｓ_kの振幅が変
動する。等化器に適用されているアルゴリズムでは位相
と同時に振幅変動も補償しようと動作するため、振幅が
正常な値から変化するとすぐに再引き込み動作に入るた
めに特性が劣化する。そこで、振幅が一定になるように
正規化を行うと、次のようになる。

【００３０】

【数６】ここで、フィードバックタップへの入力信号は、より正
確な識別信号をすべてのブランチで共通に用いることを
考えると、すべて同じとなる。そうした場合に、数６は
次のように書き替えられる。

【００３１】

【数７】数６は明らかに、フィードフォワードタップＬ×２、フ
ィードバックタップＭの合成型判定帰還型等化器の等化
処理を示している。したがって、選択型からの変換され
たフィードフォワードタップ係数としてｗ_f,i ^(j)、フ
ィードバックタップ係数としてｗ_b,i ^(j)とすれば、次
式で表されるタップ係数をデータ区間における合成型判
定帰還型等化器の初期値として用いることで、データ区
間の最小から合成型等化器として動作することが可能と
なる。

【００３２】

【数８】本発明は、選択型の判定帰還型等化器から最大合成比を
実現する合成型の判定帰還型等化器へタップ係数を変換
することを可能とし、トレーニング区間では最小二乗平
均アルゴリズムを適用した合成型の判定帰還型等化器と
して動作できるため、等化特性は合成型の判定帰還型等
化器と同じ特性を実現しながら演算量低減効果が得られ
る。

【００３３】

【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック構成図である。このダイバーシチ受信器は、複数
Ｎ個の受信器からの出力信号が各々入力端子１から入力
されるＮ個のタップ付遅延線フィルタ２と、このＮ個の
タップ付遅延線フィルタ２の出力を加算する加算器３
と、この加算器３の出力を識別して復調信号を生成する
識別器４と、この識別器４の入出力信号の差を求める減
算器５と、Ｎ個のタップ付遅延線フィルタ２のタップ係
数を推定して設定するタップ係数設定器６とを備え、識
別器４の出力が出力端子７に出力される。

【００３４】タップ係数設定器６は、減算器５の出力と
Ｎ個のタップ付遅延線フィルタ２に入力される信号とか
らＮ個のタップ付遅延線フィルタ２を一つのフィルタと
みなした場合のタップ係数を推定するタップ係数推定器
１４を備え、さらに、入力端子１から入力される信号の
うちトレーニング区間に受信される信号があらかじめ記
憶されたトレーニング信号メモリ１２と、このトレーニ
ング信号メモリ１２に記憶された信号とＮ個のタップ付
遅延線フィルタ２の出力との誤差をそれぞれ求めるＮ個
の減算器１３と、このＮ個の減算器１３の出力とＮ個の
タップ付遅延線フィルタ２の入力信号とから個々のタッ
プ付遅延線フィルタ２のタップ係数を別個に推定して設
定するＮ個のタップ係数推定器１４と、このＮ個のタッ
プ係数推定器１４により推定されたタップ係数をトレー
ニング区間からデータ区間への移行時にタップ係数推定
器１１に初期値として与える初期化回路１５と、タップ
係数推定器１１の出力とＮ個のタップ係数設定器１４の
出力とをトレーニング区間とデータ区間とで切り替える
スイッチ回路１６とを備える。

【００３５】各ダイバーシチブランチより入力された受
信信号は入力端子１より各々タップ付遅延線フィルタ２
に入力される。タップ係数設定器６は、受信信号がトレ
ーニング区間のとき、各タップ付遅延線フィルタ２の出
力信号とトレーニング信号メモリ１２の誤差を減算器１
３で求め、この誤差を基にトレーニング区間用のタップ
係数推定器１４によりタップ係数を演算し、その出力信
号をトレーニング区間とデータ区間とでタップ係数のパ
スを切り替えるスイッチ回路１６を介してタップ付遅延
線フィルタ２のタップ係数として出力する。

【００３６】データ区間のときには、タップ係数推定器
１４の出力信号をすべて初期化回路１５に入力し、ここ
で数８に示すタップ係数の変換を行い、データ区間用の
タップ係数推定器１１の初期値として入力する。同時に
タップ付遅延線フィルタ２の出力信号をすべて加算器３
に入力し、その出力信号を識別器４に入力し、希望信号
（復調信号）を発生させる。この希望信号と識別器入力
信号との誤差を減算器５で求め、その出力信号をデータ
区間のタップ係数推定器１１に入力し、Ｎ個あるタップ
付遅延線フィルタ２のすべてのひとつのフィルタとみな
した場合の最適タップ係数を出力する。このタップ係数
は、スイッチ回路１６を介してタップ付遅延線フィルタ
２に入力される。

【００３７】すなわち、この構成では、トレーニング区
間ではＮ個あるタップ付遅延線フィルタ２を各々個別の
フィルタとしてタップ係数を更新し、トレーニング区間
からデータ区間に切り替わるときに、初期化回路１５に
よりＮ個のタップ付遅延線フィルタ２のすべてを一つの
フィルタとみなした場合の最適タップ係数に変換し、以
後、データ区間ではＮ個のタップ付遅延線すべてを一つ
のフィルタとみなしてタップ係数を更新する。

【００３８】図２は初期化回路１５の構成例を示すブロ
ック構成図である。この初期化回路１５はＮ個のタップ
付遅延線フィルタ２のタップ係数に重み付けを行う構成
となっている。すなわち、減算器１３の出力が供給され
るＮ個の入力端子２１と、タップ係数推定器１４からの
タップ係数が入力される入力端子２２と、入力端子２１
にそれぞれ入力された信号の電力を計算するＮ個の二乗
回路２３と、このＮ個の二乗回路２３の出力をそれぞれ
積分するＮ個の累積加算器２４と、このＮ個の累積加算
器２４の出力のうちＮ−１個ずつを乗算する乗算器２５
と、Ｎ個の累積加算器２４の出力をすべて加算する加算
器２６と、乗算器２５の出力を加算器２６の出力で除算
する除算器２７と、この除算器２７の出力をそれぞれ重
み係数とし、入力端子２２から入力されたトレーニング
終了時の各タップ遅延線フィルタ２のタップ係数に乗算
して出力端子２９に出力するベクトル乗算器２８とを備
える。この構成により、線形等化器を対象として数８の
演算を行うことができる。

【００３９】

【実施例】図３は本発明を２ブランチダイバーシチ受信
器で実施した例を示すブロック構成図である。このダイ
バーシチ受信器は、図１に示したタップ付遅延線フィル
タ２として、入力端子３１、入力端子３１から入力され
た信号を順次遅延させる３段構成の遅延回路３３、この
３段構成の遅延回路３３の各段の信号にタップ係数を乗
算する四つの乗算器３５およびこの四つの乗算器３５の
出力を加算する加算器３７から構成されるタップ付遅延
線フィルタと、同じく入力端子３２、３段構成の遅延回
路３４、四つの乗算器３６および加算器３８から構成さ
れるタップ付遅延線フィルタとを備える。

【００４０】トレーニング区間用の二つのタップ係数推
定器１４は、二つのタップ遅延線フィルタを独立のフィ
ルタとみなし、逐次最小二乗アルゴリズムによりそれぞ
れ対応するタップ遅延線フィルタのタップ係数を推定す
る。これらのタップ係数推定器１４は、高速動作が可能
な逐次最小二乗アルゴリズムを適用しているため、トレ
ーニング区間を短くできる。また、データ区間に入ると
きには、逐次最小二乗アルゴリズムで推定したタップ係
数を数８の演算により変換し、データ区間でのタップ係
数の初期値として用いる。データ区間では、タップ係数
推定器１１により、初期化回路１５からの入力信号を初
期値とみなして、最小二乗平均アルゴリズムでタップ係
数を更新する。

【００４１】図４は本発明を判定帰還型等化器を用いた
３ブランチダイバーシチ受信器で実施した例を示すブロ
ック構成図である。このダイバーシチ受信器は、タップ
付遅延線フィルタとして、入力端子４１、入力端子４１
から入力された信号を順次遅延させる３段構成の遅延回
路４３、この３段構成の遅延回路４３の各段の信号にタ
ップ係数を乗算する四つの乗算器４５、識別信号を遅延
させる遅延回路４７、この遅延回路４７の出力にタップ
係数を乗算する乗算器４９および乗算器３５および４９
の出力を加算する加算器５１から構成されるタップ付遅
延線フィルタと、同じく入力端子４２、３段構成の遅延
回路４４、四つの乗算器４６、遅延回路４８、乗算器５
０および加算器５２から構成されるタップ付遅延線フィ
ルタとを備える。また、フィードバックタップの遅延回
路４７に入力される識別信号をトレーニング信号メモリ
１２からの信号と識別器４の出力とで切り替えるために
スイッチ回路５３を備え、データ区間にはフィードバッ
クタップの遅延回路４８への識別信号に入力を停止する
スイッチ回路５４を備える。

【００４２】この構成の場合にも図３に示した実施例と
同様に、トレーニング区間用の二つのタップ係数推定器
１４は、二つのタップ遅延線フィルタを独立のフィルタ
とみなし、逐次最小二乗アルゴリズムによりそれぞれ対
応するタップ遅延線フィルタのタップ係数を推定する。
これらのタップ係数推定器１４は、高速動作が可能な逐
次最小二乗アルゴリズムを適用しているため、トレーニ
ング区間を短くできる。また、データ区間に入るときに
は、逐次最小二乗アルゴリズムで推定したタップ係数を
数８の演算により変換し、データ区間でのタップ係数の
初期値として用いる。データ区間では、初期化回路１５
からの入力信号を初期値とみなし、最小二乗平均アルゴ
リズムでタップ係数を更新する。このとき、フィードバ
ックタップは１種類しか必要とならないため、片側の判
定帰還型等化器は線形等化器となる。すなわち、スイッ
チ回路５４により、遅延回路４８には信号が入力されな
いようにする。

【００４３】図５は本発明を判定適応型等化器を用いた
２ブランチダイバーシチで実施した場合の特性例を示
す。この特性は、変調方式をＱＰＳＫ、エアインタフェ
ースを１．５Ｍｂｐｓとしている。伝送路は２波独立の
レイリーフェージングであり、遅延波の遅延量は１μ
秒、最大ドップラー周波数は１０Ｈｚである。適応等化
器はフィードフォワードタップ６タップ、フィードバッ
クタップ２タップの判定帰還型等化器であり、トレーニ
ング区間は忘却係数０．９９の逐次最小二乗アルゴリズ
ムを適用し、データ区間ではステップサイズパラメータ
を０．０６とした最小二乗平均アルゴリズムを適用し
た。従来方式として、選択ダイバーシチに同様の判定帰
還型等化器を用いたものの特性と、通常の合成型の判定
帰還型等化器の特性とを示す。ただし、演算量一定とい
う条件のもとで特性比較しているため、通常の合成型判
定帰還型等化器は本発明に比較してトレーニング信号が
少なくなっている。本発明が同じ演算量のもとでは、従
来技術に比較し、ＢＥＲ＝１．０×１０^-4点において３
ｄＢの利得があることがわかる。

【００４４】

【発明の効果】以上説明したように、本発明のダイバー
シチ受信器は、等化器をトレーニング時は選択型等化器
として動作させ、データ時には合成型等化器として動作
させる。これにより、特性劣化なく演算量を低減でき
る。特に、高速引き込みのためにトレーニング区間で逐
次最小二乗アルゴリズムを適用した場合には、著しい演
算低減効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すブロック構成図。

【図２】初期値回路の構成例を示すブロック構成図。

【図３】本発明を２ブランチダイバーシチ受信器で実施
した例を示すブロック構成図。

【図４】本発明を判定帰還型等化器を用いた３ブランチ
ダイバーシチ受信器で実施した例を示すブロック構成
図。

【図５】本発明を判定適応型等化器を用いた２ブランチ
ダイバーシチで実施した場合の特性例を示す図。

【図６】従来例の選択ダイバーシチ受信器を示すブロッ
ク構成図。

【図７】従来例の等利得合成ダイバーシチ受信器を示す
ブロック構成図。

【図８】従来例の最大比合成ダイバーシチ受信器を示す
ブロック構成図。

【図９】判定帰還型等化器を利用した従来例の最大比合
成ダイバーシチ受信器を示すブロック構成図。

【図１０】判定帰還型等化器を利用した従来例の選択ダ
イバーシチ受信器を示すブロック構成図。

【符号の説明】

１、２１、２２、４１、３２、４１、４２入力端子２タップ付遅延線フィルタ３、２６、３７、３８、５１、５２加算器４識別器５、１３減算器６タップ係数設定器７、２９出力端子１１、１４タップ係数推定器１２トレーニング信号メモリ１５初期化回路１６、５３、５４スイッチ回路２３二乗回路２４累積加算器２５、３５、３６、４５、４６、４９、５０乗算器２７除算器２８ベクトル乗算器３３、３４、４３、４４、４７、４８遅延回路

Claims

【特許請求の範囲】

【請求項１】複数Ｎ個の受信器からの出力信号が各々
入力されるＮ個のタップ付遅延線フィルタと、このＮ個のタップ付遅延線フィルタの出力を加算する加
算器と、この加算器の出力を識別して復調信号を生成する識別器
と、この識別器の入出力信号の差を求める減算器と、この減算器の出力と前記Ｎ個のタップ付遅延線フィルタ
に入力される信号とから前記Ｎ個のタップ付遅延線フィ
ルタを一つのフィルタとみなした場合のタップ係数を推
定して前記Ｎ個のタップ付遅延線フィルタに設定する第
一のタップ係数設定手段とを備えたダイバーシチ受信器
において、前記複数Ｎ個の受信器からの出力信号にはトレーニング
区間とデータ区間とが含まれ、トレーニング区間に受信される信号があらかじめ記憶さ
れたトレーニング信号メモリと、このトレーニング信号メモリに記憶された信号と前記Ｎ
個のタップ付遅延線フィルタの出力との誤差をそれぞれ
求める減算手段と、この減算手段の出力と前記Ｎ個のタップ付遅延線フィル
タの入力信号とから個々のタップ付遅延線フィルタのタ
ップ係数を別個に推定して設定する第二のタップ係数設
定手段と、この第二のタップ係数設定手段により推定されたタップ
係数をトレーニング区間からデータ区間への移行時に前
記第一のタップ係数設定手段に初期値として与える初期
化手段と、前記第一のタップ係数設定手段の出力と前記第二のタッ
プ係数設定手段の出力とをトレーニング区間とデータ区
間とで切り替えるスイッチ手段とを備えたことを特徴と
するダイバーシチ受信器。
【請求項２】前記初期化手段は前記Ｎ個のタップ付遅
延線フィルタのタップ係数に重み付けを行う手段を含む
請求項１記載のダイバーシチ受信器。