JPH10513583A - 電界放出型表示器のセル駆動装置 - Google Patents

Abstract

(57)【要約】 ＦＥＤセル駆動装置は、カソードに供給される電流量を調節し一定電界以上の階調（Ｇray Ｌevel）の輝度を画素に提供する。これのため、前記ＦＥＤセル駆動装置は電子を放出するためのカソードにそれぞれ一定な電流信号を提供するよう少なくとも二つ以上の電流源を設ける。前記少なくとも二つ以上の電流源等はビデオ信号を入力とする制御手段により選別的に駆動される。

Description

【発明の詳細な説明】 電界放出型表示器のセル駆動装置 技術分野 本発明は冷陰極及び電界を利用する電界放出素子に関し、特にカソードに供給 される電流量を調節して一定のレベル以上の階調を画素に提供できる電界放出表 示器（Ｆield Ｅmission Ｄisplay；以下“ＦＥＤ”という）のセル駆動回路に 関する。背景技術 陰極線管は多様な電子装置、通常の表示装置であるＴＶ受像機、オシロスコー プ及びコンピューターモニターに有用な特別な構造の真空管である。前記ＣＲＴ の基本的な機能は電気入力信号に含まれた情報を光ビームエネルギーに変換し、 前記電気入力信号の可視的な表示を提供する。 基本的なＣＲＴにおいて、電子等は熱電子カソードから放出され集束、加速電 極を通過して集束、加速され、偏向コイルにより電子ビームが垂直及び水平に偏 向され陰極線管のペースプレート上にコーティングされた蛍光膜に衝突して所定 の画像を表わすことになる。 前記表示される情報を含む前記入力信号は、多数のグリッド及び前記カソード に供給される。しかし、通常ガンマ特性と呼ばれるビーム電流及び制御電圧間の 関係は非常に非線形的な関数のため、線形的表示強度を提供するためには比較的 複雑な補償回路が、前記入力信号及び前記多数のグリッドの間に接続するよう要 求される。 近来数年間に、平板表示器の領域での一般的な傾向は非熱電子カソード、詳し く説明すれば電界放出アレイを開発することである。 前記ＣＲＴでの前記通常の熱電子カソードの代りに、前記電界放出カソードア レイの使用は多少の確実な長所等を提供する。特に、電界放出カソード等の使用 は非常に高い電流密度を可能にし、併せてヒータ素子を除去してＣＲＴの寿命を 延長させるはずである。 しかし、前記電界放出カソードは入力信号に対する電子の放出量が熱電子方 式よりさらに非線形的に変化するようにし、尚一層複雑な補償回路を要求する。 このような問題点を解消するための方案としては、ドラン（Ｄoran）により提 案された受動マトリックスアドレス指定方式のＦＥＤセル駆動装置（米国特許公 報第5、103、145号）と、パーカー（Ｐarker）等により提案された能動マトリック スアドレス指定方式のＦＥＤセル駆動装置（米国特許公報第5、300、862号）があ る。 前記米国特許公報第5、103、145号によれば、前記受動マトリックスアドレス指 定方式のＦＥＤセル駆動装置は入力信号をディジタル信号に変換し、前記ディジ タル信号の論理値に従い駆動するカソードの数を１、２、３又は４倍ずつ増加さ せ電子の放出量を線形的に増加させる。この場合、カソードの数量により多段階 階調を現すため一定な限界以上の階調を実現させることができない。これはセル の占有面積に設置できるカソードの数量が制限されるのに基づく。 併せて、前記受動マトリックスアドレス指定方式のＦＥＤセル駆動装置はカソ ード、及びゲートの間の電圧差により電子が放出されるようにする電圧駆動方式 を採用している。この場合、電圧に対し電流が非線形的に変化することによりカ ソードから放出される電子量を正確に調節できないようにする問題点を引き起こ す。 一方、前記米国特許公報第5、300、862号に記載された前記能動マトリックスア ドレス指定方式のＦＥＤ駆動装置はＣＭＯＳ回路、又はＮＭＯＳトランジスタ等 でなる集積回路及び互換可能な低電圧の入力信号を利用して高電圧の画素を駆動 するようになっている。 尚、前記能動マトリックスアドレス指定方式のＦＥＤセル駆動装置は、９個の ローライン（Ｒow Ｌines）及び８個のカラムライン（Ｃolumn Ｌines）が配列 されたカソード等を駆動するため、スキャン、及びデータスイッチとして高電圧 用ＭＯＳトランジスタ等を用いる。 さらに、前記能動マトリックスアドレス指定方式のＦＥＤセル駆動装置は各カ ラム駆動機及びカソードの間に接続したヒューズ等と、カソード及びゲートの 間に抵抗として接続した電界効果トランジスタを備える。 前記ヒューズ等はカソードに過電流が印加されないよう電流を制限する役割を 果し、さらに前記抵抗に用いられた前記電界効果トランジスタは自らの抵抗値が 調節されるに従い前記ゲート及び前記カソード間の電圧差を調節してカソードか らの放出電子量を調節する。その結果、画面の輝度が調節される。尚、前記カラ ム駆動機はカラムラインのカソード等が駆動する時間、即ち、デューティサイク ルを調節することにより多段階階調を実現する。 しかし、前記能動マトリックスアドレス指定方式のＦＥＤセル駆動装置はスキ ャンライン及びデータラインに供給される高電圧をスイッチングするため、高電 圧用ＭＯＳトランジスタを用いなければならない。そして、ゲート及びカソード の間に接続した抵抗用の電界効果トランジスタのゲートが高電圧に耐え得るよう 厚く形成されなければならない。これ等により前記能動マトリックスアドレス指 定方式のＦＥＤセル駆動装置は、前記受動マトリックスアドレス指定方式のＦＥ Ｄセル駆動装置に比べ尚一層多いトランジスタ等を必要とし、併せて製造工程を 複雑にす欠点を有する。 さらに、多段階階調を実現するための前記デューティサイクルの調節可能な数 が制限されることにより、前記能動マトリックスアドレス指定方式のＦＥＤセル 駆動装置は一定の限界以上の階調を実現できない。発明の開示 従って、本発明の目的は前記能動マトリックスアドレス指定方式の工程上回路 上の複雑化を避け、受動マトリックスアドレス指定方式を選びながらカソードに 供給する電流量を調節して一定の限界以上の階調を実現できるＦＥＤセル駆動装 置を提供することにある。 前記目的を達成するため、本発明のＦＥＤセル駆動装置は電子を放出するため のカソードにそれぞれ一定の電流信号を供給するよう少なくとも二つ以上の電流 源を設ける。前記少なくとも二つ以上の電流源等はビデオ信号を入力とする制御 手段により選別的に駆動される。図面の簡単な説明 図１は、本発明の実施例に係る電界放出型表示器のセル駆動装置の回路図（Ｉ ） 図２は、本発明の実施例に係る電界放出型表示器のセル駆動装置の回路図（II ） 図３は、図１に示す駆動装置に供給される制御信号のタイミング図。 図４は、図２に示す駆動装置に供給される制御信号のタイミング図。 図５は、図１に示す電流ミラーの電流通路等の開通に伴う放出電流爪の特性を 説明するＳＰＩＣＥシムレーション結果。 図６は、図２に示す電流源の電流通路等の開通に伴う放出電流量の特性を説明 するＳＰＩＣＥシムレーション結果。発明を実施するためのベストモード 以下、本発明の実施例を添付の図１乃至図６を参照して詳細に説明することに する。 図１を参照すれば、カソード（１０）と、前記カソードから電子等を放出させ るためのゲート電極（１２）と、前記ゲート電極（１２）に高電圧源（ＨＶdd） 及び接地電圧（ＧＮＤ）を切換えるための高電圧切換部（１４）と、さらに前記 カソード（１０）に供給される低電圧（Ｖdd）をスイッチングするための第７Ｎ ＭＯＳトランジスタ（１６）を備えた本発明の実施例に基づくＦＥＤセル駆動装 置が説明されている。 前記高電圧切換部（１４）は、メーンスキャン信号（ＳＳ）及び補助スキャン 信号（ＡＳＳ）により図３に示すように、前記スキャン信号（ＳＳ）のロー論理 期間中ノード（ＮＯＤＥ1）を経て高電圧（ＨＶdd）を前記ゲート電極（１２） に供給する。これのため、前記高電圧切換部（１４）は前記高電圧源（ＨＶdd） 及びノード（ＮＯＤＥ1）の間に接続した第６ＰＭＯＳトランジスタ（14a）と、 前記ノード（ＮＯＤＥ1）及び接地電圧源（ＧＮＤ）に接続した第６ＮＭＯＳト ランジスタ（14b）を備える。 前記第６ＰＭＯＳトランジスタ（14a）は、自らのゲート側に印加される前記 メーンスキャン信号（ＳＳ）のロー論理の期間の間ターンオンされ、前記ノード （ＮＯＤＥ1）を経て前記ゲート電極（１２）に高電圧（ＨＶdd）が供給される ようにする。この際、前記第６ＮＭＯＳトランジスタ（14b）のゲート側に印加 される電圧はロー論理でなければならず、従って、前記第６ＮＭＯＳトランジス タ（14b）はターンオンした状態でなければならない。 一方、前記ゲート電極（１２）に前記接地電圧（ＧＮＤ）を供給するには前記 第６ＰＭＯＳトランジスタ（14a）はターンオフされなければならず、前記第６ ＮＭＯＳトランジスタ（14b）はターンオンされなければならないが、これのた め前記第６ＰＭＯＳトランジスタ（14a）のゲート側に印加される電圧はハイ論 理でなければならず、前記第６ＮＭＯＳトランジスタ（14b）のゲート側に印加 される電圧はハイ論理でなければならない。このようになれば、前記ゲート電極 （１２）には前記ノード（ＮＯＤＥ1）から前記高電圧（ＨＶdd）が印加される 間にのみ、前記カソード（１０）から電子等が放出される。 前記メーン スキャン信号(ＳＳ）のハイ論理は前記高電圧（ＨＶdd）を維持し 、そして前記メーン スキャン信号(ＳＳ）のロー論理は前記高電圧（ＨＶdd）に 比べ０.７乃至５Ｖほど低い電圧（ＨＶＬ）を維持する。尚、前記捕助スキャン 信号（ＡＳＳ）のロー論理は接地電圧（ＧＮＤ）を維持しなければならない反面 、前記補助スキャン信号（ＡＳＳ）のハイ論理は前記接地電圧（ＧＮＤ）より０ .７乃至５Ｖほど高い電圧（ＬＶlt）を維持しなければならない。 これは、前記第６ＰＭＯＳ及びＮＭＯＳトランジスタ等（14a、14b）のソース と、ゲート間の電位差を制限して前記第６ＰＭＯＳ及びＮＭＯＳトランジスタ（ 14a、14b）のゲート酸化膜が崩壊するのを防ぎ、前記ノード（ＮＯＤＥ1）を介 して前記ゲート電極（１２）に供給される前記高電圧（ＨＶdd）と接地電圧（Ｇ ＮＤ）が相互安定にスイッチングされるようにするためである。 一方、前記第７ＮＭＯＳトランジスタ（１６）は充電制御信号（ＣＣＳ）の論 理状態に従い選択的に駆動される。前記充電制御信号がハイ論理を維持する間、 前記第７ＮＭＯＳトランジスタ（１６）はターンオンし、前記低電圧（Ｖdd）が 前記カソード（１０）に印加されるようにする。前記充電制御信号（ＣＣＳ）は 、図３に示すように、前記ゲート電極（１２）に高電圧（ＨＶdd）が印加された 時、初めに短くハイ論理となってから再びロー論理となり、ハイ論理のパルス幅 は前記ゲート電極（１２）に印加された高電圧（ＨＶdd）の長さに比べ非常に短 い。 このように、前記カソード（１０）に暫くの間前記低電圧（Ｖdd）を印加する 理由は、前記図１のノード（ＮＯＤＥ2）の電圧フローティングによる前記ノー ド（ＮＯＤＥ2）と、接地電圧（ＧＮＤ）の間の電流源（１８、２０）の動作不 能を防ぐためのものであり、これは、前記ＦＥＤのチップの製造とも関連するも のであるが、前記ゲート（１２）の高電圧（ＨＶdd）が印加されても前記ノード （ＮＯＤＥ2）に如何なる電圧も印加されなかった場合を考慮したものである。 若し前記ゲート（１２）と前記カソード（１０）の間にキャパシタンスにより前 記ノード（ＮＯＤＥ2）にいずれが一定電圧が印加されるとすれば、以下に説明 する図２のようなＦＥＤセル駆動装置を提案することができる。 図１の前記ＦＥＤセル駆動装置は、前記カソード（１０）及び接地電圧（ＧＮ Ｄ）の間に接続した電流ミラー（１８）と、前記電流ミラー（１８）の動作を制 御するための第５ＮＭＯＳトランジスタ（20e）をさらに備える。 前記電流ミラー（１８）は、前記カソード（１０）にそれぞれ異なる大きさの 電流信号を供給することができる四つの電流源を提供する。これのため、前記電 流ミラー（１８）は、前記カソード（１０）に自らのソースを共通的に接続した 第１乃至第４ＰＭＯＳトランジスタ（18a乃至18d）と、さらに前記低電圧源（Ｖ dd）に第７ＮＭＯＳトランジスタ（１６）を介してソースが接続した第５ＰＭＯ Ｓトランジスタ（18e）を備える。 前記第５ＰＭＯＳトランジスタ（18e）のゲートは、前記第１乃至第４ＰＭＯ Ｓトランジスタ（18a乃至18d）のゲート等と共通的に接続し、併せて前記第５Ｎ ＭＯＳトランジスタ（20e）のドレインとも接続している。 そして、前記第５ＰＭＯＳトランジスタ（18e）は、前記第１乃至第４ＰＭＯ Ｓ トランジスタ（18a乃至18d）が同一レベルの電圧により駆動されるようにする。 これのため、前記第５ＰＭＯＳトランジスタ（18e）は前記第５ＮＭＯＳトラン ジスタ（20e）により電流通路が形成される時、前記第１乃至第４ＰＭＯＳトラ ンジスタ（18a乃至18d）のゲート等に前記接地電圧（ＧＮＤ）程度の電圧が印加 されるようにし、前記第４ＰＭＯＳトランジスタ（18a乃至18d）がターンオンさ れるようにする。 前記第５ＮＭＯＳトランジスタ（20e）は、表示制御信号（ＤＣＳ）に応答し て前記第５ＰＭＯＳトランジスタ（18e）の電流通路を形成させる。 前記表示制御信号（DSC）がハイ論理を維持する場合、前記第５ＮＭＯＳトラ ンジスタ（20e）はターンオンし電流が前記第５ＰＭＯＳトランジスタ（18e）の ドレインから前記接地電圧（ＧＮＤ）側に流れるようにする。前記表示制御信号 （ＤＣＳ）は、制御部（２２）から前記各ＦＥＤセル等に供給されるディジタル 論理信号（Ｄ0乃至Ｄ3、Ｄ10乃至Ｄ13…）と同期し、各前記ＦＥＤセル等の第５ ＮＭＯＳトランジスタ（20e）と同じ役割の各トランジスタに印加される。図３ には図１で見せた前記表示制御信号（ＤＣＳ）とディジタル論理信号（Ｄ0乃至 Ｄ3）に対するタイミング図が示されている。 尚、前記第１乃至第４ＰＭＯＳトランジスタ（18a乃至18d）は、前記第５ＰＭ ＯＳトランジスタ（18e）のドレインから前記接地電圧（ＧＮＤ）が自らのゲー トに印加される間、前記カソード（１０）から自らのドレイン側に電気的な通路 を形成させる。この際、前記第１乃至第４ＰＭＯＳトランジスタ（18a乃至18d） のドレイン等とそれぞれ直列に接続している第１乃至第４ＮＭＯＳトランジスタ （20a乃至20d）は、第１乃至第４ＰＭＯＳトランジスタ（18a乃至18d）のドレイ ン等及び前記接地電圧（ＧＮＤ）の間の電流通路をそれぞれ制御する役割を果し 、さらに前記制御部（２２）からの４ビットのディジタル論理信号（Ｄ0乃至Ｄ3 ）にそれぞれ応答する。 これを換言して説明すれば、前記第１乃至第４ＰＭＯＳトランジスタ（18a乃 至18d）は一定の大きさの電流信号等をそれぞれ発生して前記カソード（１０） に供給するといえる。この際、第１乃至第４ＰＭＯＳトランジスタ（18a乃至18d ）により発生する電流信号等は全て同じ大きさを持たせることもできるが、最下 位のＰＭＯＳトランジスタ（18a）により発生する電流信号から最上位のＰＭＯ Ｓトランジスタ（18b）により発生する電流信号に行くほど、電流量が最下位の 電流通路上の電流値に比べ２ⁿ（ｎ＝１、２、３…）倍に増加するのが好ましい 。 これのため、前記第２乃至第４ＰＭＯＳトランジスタ（18a乃至18d）のチャン ネル幅は、前記第１ＰＭＯＳトランジスタ（18a）のチャンネル幅に比べそれぞ れ２倍、４倍及び８倍のチャンネル幅を有するよう設けられるのが好ましい。、 例えば、前記第１ＰＭＯＳトランジスタ（18a）のドレインからの電流量が１０ ０μＡとする場合、前記第２乃至第４ＰＭＯＳトランジスタ（18b乃至18d）のド レイン等には２００μＡ、４００μＡ及び８００μＡの電流がそれぞれ流れるこ とになる。 さらに、前記ＦＥＤセル駆動装置は前記電流ミラー（１８）及び前記接地電圧 （ＧＮＤ）の間に接続した電流バルブ（２０）と、前記電流バルブ（２０）を除 去するための制御部（２２）をさらに備える。 前記制御部（２２）にはビデオ信号（ＶＳ）が入力され、前記ビデオ信号（Ｖ Ｓ）は前記制御部で４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）に変換され、 前記第１乃至第４ＮＭＯＳトランジスタ（20a乃至20d）のゲートにそれぞれ印加 される。これのため、前記制御部（２２）はアナログ−ディジタル変換器又はエ ンコーダを用いることができる。 前記電流バルブ（２０）は、前記電流ミラー（１８）に含まれた四つの電流源 等それぞれの電流通路を開閉する機能を行う。これのため、前記電流バルブ（２ ０）は前記電流ミラー（１８）に含まれた前記第１乃至第４ＰＭＯＳトランジス タ（18a乃至18d）のドレイン等と、前記接地電圧（ＧＮＤ）の間にそれぞれ接続 した第１乃至第４ＮＭＯＳトランジスタ（20a乃至20d）を備える。 前記第１乃至第４ＮＭＯＳトランジスタ（20a乃至20d）は、自らのゲートにそ れぞれ印加される前記４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）の論理 値に従い選別的に駆動される。その結果、前記カソード（１０）及び前記接地電 圧（ＧＮＤ）の間の電流通路等が選択的に形成される。 例えば、前記４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）が“Ｄ0＝１、Ｄ1 ＝０、Ｄ2＝０、Ｄ3＝０”の場合、前記第１ＮＭＯＳトランジスタ（20a）のみ ターンオンされ、前記第１ＰＭＯＳトランジスタ（18a）及び第１ＮＭＯＳトラ ンジスタ（20a）を経山する電流通路のみ、前記カソード（１０）及び前記接地 電圧（ＧＮＤ）の間に形成されるようにする。 これにより、前記カソード（１０）に印加される電流信号は前記で例に挙げた 通り１００μＡとなり、そしてカソードから放出される電子量は図５の曲線（５ １）と同じである。 前記４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）の値が“Ｄ0＝０、Ｄ1＝１ 、Ｄ2＝０、Ｄ3＝０”の場合、前記第２ＮＭＯＳトランジスタ（20b）のみター ンオンされ、前記第2ＰＭＯＳトランジスタ（18b）及び第２ＮＭＯＳトランジス タ（20b）による電流通路のみ、前記カソード（１０）及び前記接地電圧（ＧＮ Ｄ）の間に形成されるようにする。この結果、前記カソード（１０）に印加され る電流信号は２００μＡとなり、そしてカソードがら放出される電子量は図５の 曲線（５２）と同じようになる。 前記４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）の値が“Ｄ0＝０、Ｄ1＝０ 、Ｄ2＝１、Ｄ3＝０”の場合、前記第３ＮＭＯＳトランジスタ（20c）のみター ンオンされ、前記第３ＰＭＯＳトランジスタ（18c）及び第３ＮＭＯＳトランジ スタ（20c）による電流通路のみ、前記カソード（１０）及び前記接地電圧（Ｇ ＮＤ）の間に形成されるようにする。この際、前記カソード（１０）に印加され る電流信号は４００μＡとなり、さらにカソードから放出される電子量は図５の 曲線（５４）と同じようになる。 前記４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）の値が“Ｄ0＝０、Ｄ1＝０ 、Ｄ2＝０、Ｄ3＝１”の場合、前記第４ＮＭＯＳトランジスタ（20d）のみター ンオンされ、前記第４ＰＭＯＳトランジスタ（18d）及び第４ＮＭＯＳトランジ スタ （20d）による電流通路のみ、前記カソード（１０）及び前記接地電圧（ＧＮＤ ）の間に形成されるようにする。これにより、前記カソード（１０）に印加され る電流信号は８００μＡとなり、そしてカソードから放出される電子量は図５の 曲線（５８）と同じようになる。 終りに、前記４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）の値が“Ｄ0＝１ 、Ｄ1＝１、Ｄ2＝１、Ｄ3＝１”の場合、前記第１乃至第４ＮＭＯＳトランジスタ （20a乃至20d）が全てターンオンされ、前記第１乃至第４ＰＭＯＳトランジスタ （18a乃至18d）及び第１乃至第４ＮＭＯＳトランジスタ（20a乃至20d）による電 流通路等が全て前記カソード（１０）及び接地電圧（ＧＮＤ）の間に形成される ようにする。この結果、前記カソード（１０）に印加される電流量は１.５mＡと なり、さらにカソード（１０）から放出される電子量は図５の曲線（５１５）と 同じようになる。 このように、４ビットのディジタル論理信号（Ｄ0乃至Ｄ3）等の組合せに従い １００μＡで１.５mＡの電流を前記カソード（１０）に印加することができる。 そして、前記第１乃至第４ＮＭＯＳトランジスタ（20a乃至20d）のチャンネル幅 等は、前記第１乃至第４ＰＭＯＳトランジスタ（18a乃至18d）のチャンネル幅に よる電流量を十分に開閉することができる程度のチャンネル幅を有し、順次１倍 、２倍、４倍及び８倍の大きさを有するよう設けられる。 さらに、前記第５ＰＭＯＳ（18e）、第５ＮＭＯＳ（20e）のチャンネル幅は全 体の電流に及ぼす影響が小さいよう、小さい大きさに設けられる。 前記図１に対する最終説明で、前記第１乃至第６ＰＭＯＳトランジスタ等（18 a乃至18e、14a）及び前記第１乃至第６ＮＭＯＳ（20a乃至20e、14b）は全て高電 圧用トランジスタである。 前記説明のように、前記図１の前記ＦＥＤセル駆動装置は前記ゲート（１２） に高電圧（ＨＶdd）が印加されても、前記カソード（１０）に印加される電圧が 不明であり、予め前記カソード（１０）に一定電圧を印加させる必要がある場合 を考慮して考案された駆動装置である。 実際に制作されたＦＥＤのパネルで、前記ゲート（１２）と前記カソード（１ ０）の間に存在するキャパシタンスが、前記ゲート（１２）に印加される高電圧 （ＨＶdd）により前記カソード（１０）に一定電圧準位を作るのに影響を及ぼす 場合には、図２のようなＦＥＤセル駆動装置を提案することができるが、図２は 本発明に基づく他の実施例によるセル駆動装置の回路図である。 図２で前記図１と異なる点は、前記電流ミラー（１８）と前記電流バルブ（２ ０）及び第７ＮＭＯＳトランジスタ（１６）と、第５ＮＭＯＳトランジスタ（20 e）を四つのＮＭＯＳトランジスタ（21a乃至21d）で構成される電流源（２１） に取り替えたものである。 前記ゲート（１２）に印加される高電圧を切換える高電圧スイッチング部は図 １と同じである。 前記図２で電流源（２１）を構成する第８乃至第１１ＮＭＯＳトランジスタ（ 21a乃至21d）のチャンネルの幅は互いに１倍、２倍、４倍、８倍であり、これら のゲートに入力される電圧は制御部から供給されるディジタルビデオ信号（Ｅ0 乃至Ｅ3）である。 前記ディジタルビデオ信号の論理値組合せに従い、前記図１で説明したような 前記カソード（１０）に供給される電流量の制御がなされる。 図４には各信号等のタイミング図を示し、図６は図２のセル駆動装置の動作時 に対する回路のＳＰＩＣＥシミュレーション結果である。 前記図６に対する詳しい説明を行えば、前記４ビットのディジタル論理信号（ Ｅ0乃至Ｅ3）の値が“Ｅ0＝１、Ｅ1＝０、Ｅ2＝０、Ｅ3＝０”の場合、前記第８ ＮＭＯＳトランジスタ（21a）のみターンオンされ、前記第８ＮＭＯＳトランジ スタ（21a）による電流通路のみ前記カソード（１０）及び接地電圧（ＧＮＤ） の間に形成されるようにする。 この際、前記カソード（１０）に印加される電流信号は約１００μＡとなり、 カソード（１０）から放出される電流量は図６の曲線（６１）と同じようになる 。 さらに、前記４ビットのディジタル論理信号（Ｅ0乃至Ｅ3）の値が“Ｅ0＝０ 、Ｅ1＝１、Ｅ2＝０、Ｅ3＝０”の場合、前記第９ＮＭＯＳトランジスタ（21b） のみターンオンされ、前記第９ＮＭＯＳトランジスタ（21b）による電流通路の み前記カソード（１０）及び接地電圧（ＧＮＤ）の間に形成されるようにする。 この際、前記カソード（１０）に印加される電流信号は約２００μＡ程度とな り、カソード（１０）から放出される電流量は図６の曲線（６２）と同じように なる。 さらに、前記４ビットディジタル論理信号（Ｅ0乃至Ｅ3）の値が“Ｅ0＝０、 Ｅ1＝０、Ｅ2＝１、Ｅ3＝０”の場合、前記第１０ＮＭＯＳトランジスタ（21c） のみターンオンされ、前記第１０ＮＭＯＳトランジスタ（21c）による電流通路 のみ前記カソード（１０）及び前記接地電圧（ＧＮＤ）の間に形成されるように する。 この際、前記カソード（１０）に印加される電流信号は約４００μＡ程度とな り、カソード（１０）から放出される電流量は図６の曲線（６４）と同じように なる。 さらに、前記４ビットディジタル論理信号（Ｅ0乃至Ｅ3）の値が“Ｅ0＝０、 Ｅ1＝０、Ｅ2＝０、Ｅ3＝１”の場合、前記第１１ＮＭＯＳトランジスタ（21d） のみターンオンされ、前記第１１ＮＭＯＳトランジスタ（21d）による電流通路 のみ、前記カソード（１０）及び前記接地電圧（ＧＮＤ）の間に形成されるよう にする。 この際、前記カソード（１０）に印加される電流信号は約８００μＡ程度とな り、カソード（１０）から放出される電流量は図６の曲線（６８）と同じように なる。 さらに、前記４ビットディジタル論理信号（Ｅ0乃至Ｅ3）の値が“Ｅ0＝１、 Ｅ1＝１、Ｅ2＝１、Ｅ3＝１”の場合、前記全てのＮＭＯＳトランジスタ（21a乃 至21d）がターンオンされ、全ての電流通路が前記カソード（１０）及び前記接 地電圧（ＧＮＤ）の間に形成される。 この際、前記カソード（１０）に印加される電流信号は約１.５mＡ程度となり 、カソード（１０）から放出される電流量は図６の曲線（６１５）と同じように なる。 前記図６の放出電流の特徴を前記図５と比較して見れば、前記図６での放出電 流量は時間軸の増加に伴い僅かに低減することが分るが、これは前記ゲート（１ ２）と前記カソード（１０）の間に存在する前記キャパシタンス効果によるもの であることが分る。 前述したように、本発明はカソードに互いに異なる量の電流信号を発生する少 なくとも二つ以上の電流源をビデオ信号の大きさに従い選別的に駆動し、カソー ドから放出される電子量をビデオ信号に対し線形的に変化されるようにすること ができる。 これにより、本発明は階調のレベルが増加しても画素に含まれるカソードの数 量の増加及び画素の占有面積に制限を受けない長所を提供することができる。尚 、本発明のＦＥＤセル駆動装置は画素の占有面積と係わりなく画素に一定のレベ ル以上の階調の輝度を提供することができる。 前記で説明した実施例の図１でカソードを一つだけ示したが、当業者であれば 一つの画素に数百乃至数千個のカソードが設けられることは分るはずであり、併 せて本発明の実施例で説明された一つのカソードは実際に互いに共通的に接続さ れた数百乃至数千個のカソード等であることが分るはずである。 尚、本発明の実施例を１６レベルの階調を画素に提供する場合に限って説明し たが、この分野に通暁する当業者であれば誰でも本発明を利用して３２レベル、 ６４レベル、１２４レベルさらに進み、それ以上の階調の輝度を画素に提供する ことができることが分るはずである。 従って、本発明の思想及び範囲は次に添付する特許請求範囲により限定されな ければならないだろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン，チャン・ホー 大韓民国、110−092 ソウル、チョングロ −ク、ホンパ−ドン、２−31 (72)発明者 ハー，グン・ム 大韓民国、616−120 ブサン、ブク−ク、 ファミョング−ドン、ドシファミョング・ グリーン・アパートメント、101−803

Claims (1)

1. 【特許請求の範囲】 １．カソード及び、前記カソードから電子等を放出させるためのゲート電極を有 する電界放出画素セルを備えた手動マトリックス指定方式の電界放出型表示器に おいて、 前記カソードに、それぞれ一定大きさの電流信号を供給できるよう設けられた 少なくとも二つ以上の電流源と、 ビデオ信号の大きさに従い、前記少なくとも二つ以上の電流源を選別的に駆動 させる制御手段を備えたことを特徴とする電界放出型表示器のセル駆動装置。 ２．前記少なくとも二つ以上の電流源からそれぞれ発生する電流信号等が、最下 位の電流レベルで最上位の電流レベルに進むに従い、最下位の電流レベルの２ⁿ （ｎ＝自然数）倍の大きさをそれぞれ有するようになることを特徴とする請求項 １記載の電界放出型表示器のセル駆動装置。 ３．前記制御手段が、前記ビデオ信号の大きさに従い前記少なくとも二つ以上の 電流源の一部、及び全部を選択的に駆動させるようになったことを特徴とする請 求項２記載の電界放出型表示器のセル駆動装置。 ４．前記制御手段が、前記ビデオ信号の大きさに従い漸次１の論理値が増加する 少なくとも２ビット以上の論理信号を発生するインコーダを備えたことを特徴と する請求項３記載の電界放出型表示器のセル駆動装置。 ５．前記制御手段が、前記ビデオ信号を少なくとも２ビット以上のディジタル論 理信号に変換するアナログ−ディジタル変換機を備えたことを特徴とする請求項 ３記載の電界放出型表示器のセル駆動装置。