JPH10508406A - 低複雑性信号処理装置及びその信号処理装置を具えた受信機 - Google Patents

Abstract

(57)【要約】 信号処理装置がＸ−Ｙ回転回路と位相角制御回路とを有し、前記位相角制御回路において入力位相は、入力位相の近似上で入力ベクトルの回転により出力ベクトルを形成するために、連続的に大きさが低減する位相角の系列により近似される。本発明によると、位相角制御回路において、位相角の前記の系列からの位相角の表現の精度は前記の位相角の大きさに依存し、それにより位相角制御回路内の計算の数を低減する。

Description

【発明の詳細な説明】 低複雑性信号処理装置及びその信号処理装置を具えた受信機 本発明は、大きさが減少する位相角の系列にわたって入力ベクトルを出力ベク トルに連続的に回転させるためのＸ−Ｙ回転回路を具えている信号処理装置に関 するもので、前記のＸ−Ｙ回転回路はそれに入力ベクトルを加えるための第１及 び第２入力端子と、出力ベクトルを供給するための第１及び第２出力端子と、入 力位相を位相角を大きさが低減する系列に分解させるための位相角制御回路とを 具え、該位相角制御回路はそれに入力位相を加えるための位相入力端子を具えて いる。 本発明は更にそのような信号処理装置を具えている受信機にも関係している。 そのような信号処理装置は、「IEEE Journal of Solid-State Circuits」第26巻 第11号1991年11月の第1645〜1650頁から既知である。この論文には、座標回転デ ィジタルコンピュータの形で、信号処理装置が記載されており、そこでは入力ベ クトルがＸ−Ｙ回転回路の第１及び第２入力端子へ加えられており、且つ位相信 号が位相角制御回路の位相入力端子へ加えられている。第１及び第２出力端子へ 供給される、出力ベクトルは、位相信号の近似である角にわたる入力ベクトルの 回転により形成され、前記の近似は位相角制御回路内で行われる。そのような信 号処理装置は、例えば、位相入力端子へ傾斜信号を加えることにより、２πラジ アンの領域を有する、極‐直交変換器として用いられ得る。今やこの信号処理装 置は、それぞれ第１及び第２出力端子においてコサイン及びサイン波を発生する 。この方法においては、この信号処理装置は第１及び第２入力端子へ直交入力信 号を加えることによりミクシング段として用いられ得る。 この既知の信号処理装置の欠点は、高い周波数分解能が必要な場合に、位相信 号が位相信号を表現するために大きいワード長さ、すなわち多数のビットをを有 する必要があることである。これが位相角制御回路における多数の計算となり、 大きく且つ複雑な回路となる。 本発明の目的は、精度の大幅な低減無しで低減された複雑性を有する、信号処 理装置を提供することである。 本発明による信号処理装置は、前記の位相角制御回路において、大きさが低減 する位相角の系列からの位相角の各々が、位相角の大きさに依存する精度により 表現されることを特徴としている。 本発明は、大きさが低減する位相角の系列による位相角の近似において、位相 角の近似における全誤差に対する各位相角の表現における誤差の寄与は、前記の 位相角の大きさに依存すると言う認識に基づいている。かくして、小さい位相角 における誤差は大きい位相角における類似の大きさの誤差よりも全誤差に少しし か影響を有しない。これが位相角の表現における、下位ビットの数の低減、且つ 従ってワード長さの低減を許容し、前記の低減は大きさが低減する位相角に対し て増大する。連続的に大きさが低減する位相角のワード長さの増大する低減によ り、消去されてしまった表現内のビットに対する計算は実行される必要がない。 これが位相角制御回路における計算の数を低減し、且つ従って、信号処理装置を 実現するために必要な構成要素の数を低減する。 例えば、それ自身の値の0.5 又は0.25の精度を有するための最小位相角の表現 を選択することにより、入力位相角の充分正確な近似が達成される。 本発明による信号処理装置の一実施例は、前記の位相角の各々がそれの大きさ と実質的に比例する精度により表現されることを特徴としている。 全誤差に対する位相角の表現における誤差の寄与は位相角の大きさに実質的に 比例するので、この方法が、今や各位相角の誤差が全誤差に対して等しく寄与し ながら、最良のようなものへ導く。 本発明の上記の目的と特徴とは図面を参照した好適な実施例の以下の記載から もっと明らかになるであろう。 図１は既知の信号処理装置の機能的ブロック線図を示しており、 図２は図１の回路内の信号処理装置の位相角制御回路の一実施例を示し、 図３は本発明による信号処理装置の位相角制御回路の一実施例を示し、 図４は本発明による受信機の一実施例を示している。 これらの図において、同じ部分は同じ参照符号を設けられている。 図１は信号処理装置９の機能的ブロック線図を示している。この信号処理装置 ９の動作は、例えば「Spring Joint Computer Conference，1971」に発行された J.S．Waltherによる論文「A unified algorithm for elementary functions」の 第 379〜385 頁から、本質的に既知である。この論文から知られるように、信号 処理装置、この場合には座標回転ディジタルコンピュータ(Coordinate Rotation Digital Computer)すなわちCordicが、Cordic９の第１位相信号入力端子18へ加 えられる位相角Zoを通って、Cordic９の第１信号入力端子16と第２信号入力端子 17とにおける入力位相直交信号Ｘin及びＹinにより形成される入力信号ベクトル を回転することにより得られる信号ベクトルＸout 及びＹout の直交座標を計算 する。信号処理装置のこの応用においては、固定された信号値が位相信号出力端 子21へ供給され、その信号は０と等しいか又は、所定の許容偏差内で、０と等し く且つそれは今後簡単に零値と呼ばれる。この出力信号はすなわち入力位相Zoと それの近似との間の差を表現している。 図示された変形においては、この段は10個の連続繰り返し角収斂ステップのう ちの一つが実行される、10個の繰り返し部分IS１〜IS10の縦続接続回路を具えて いる。Walther による上述の論文から知られるように、信号入力端子16と信号入 力端子17との双方又はいずれか一方へ加えられる１個又は複数個の信号の信号値 における関連する変化は、次の式により部分IS１〜IS10内の各繰り返しステップ に対して定義される。 Ｘ（ｊ＋２）＝Ｘ（ｊ＋１）−signＺ（ｊ＋１）×２^-j×Ｙ（ｊ＋１） Ｙ（ｊ＋２）＝Ｙ（ｊ＋１）＋signＺ（ｊ＋１）×２^-j×Ｘ（ｊ＋１） Ｚ（ｊ＋２）＝Ｚ（ｊ＋１）−signＺ（ｊ＋１）×arctan２^-j 角収斂の所定の選択に対してｊ＝０〜９による。部分IS１に対してはそれは Ｘ１＝−signZo×Yo Ｙ１＝signZo×Xo Ｚ１＝Zo−signZo×π／２ を維持する。符号Xo及びYoはそれぞれＸin及びＹinのサンプリング値を表し、且 つsignZoはｚのサンプリング値Zoの符号を表している。 今後非常に詳細に記載されるはずである部分IS１〜IS10のいわゆるｚ分枝にお いて、入力角値Zoが、零に向かって、又は少なくとも許容偏差内でそこから逸脱 する残留値に向かって、固定された収斂角の系列（表１参照）を介して繰り返し て回転される。同時に、部分IS１〜IS10のｚ分枝が位相角制御回路を構成する。 各繰り返し部分に対して、その固定された回転角の符号、又は方向が定義され、 それにより所望の角収斂が得られる。第１繰り返し部分IS１において、Zoの符号 に依存してπ／２がZoへ加算されるか又はZoから減算されて、新しい角値Ｚ１と なる。 第２繰り返し部分IS２において、Ｚ１の符号に依存してπ／４がＺ１へ加算さ れるか又はＺ１から減算され、Ｚ２＜Ｚ１のようなＺ２となり、以下同様である 。 表１がどの角により入力角値Zoが連続的な繰り返し部分において次々と回転さ れるかを下に示している。それはいわゆる２の相補モードにおける24ビット表現 に基づいており、そこでは２²⁴＝16777216が２πと対応している。 図示の実施例においては、ディジタル24ビット角値Zoが正の符号を有するか又 は負の符号を有するかが第１繰り返し部分IS１においてチェックされる。この目 的のために、第１繰り返し部分IS１が位相信号入力端子18へ結合されており、且 つ角値Zoの符号を検出する信号検出器SD０を具えており、すなわち２の相補表現 から出発してそれが角値Zo内の最上位ビットのビット値を定義する。この信号検 回路は今後制御信号より入力信号を乗算する回路を意味すると理解され、すなわ ちそれは制御信号が＋１である場合に入力信号を反転せず、且つそれは制御信号 が−１である場合にこの信号を反転し、従って排他的NOR 機能を実現する。相補 位相反転器回路は反対で、すなわち＋１制御信号において信号反転及び−１制御 信号において信号反転無しで働き、かくして排他的OR機能を実現する。Ｉ11及び 部線上に示されているように、90°の角値に対応する固定された角回転値φ１へ れており、一方Ａ13の第２信号入力端子は位相信号入力端子18へ結合されている 。 合されている。これらの遅延はその機能に対しては重要ではないが、パイプライ ン化のために挿入されるだけである。 位相信号入力端子18における角値Zo内の最上位ビットが正の場合には、信号入 延回路Ｄ11内に新しい信号資料Ｘ１として記憶され、一方第１信号入力端子16に おける信号資料Xoは同じ符号を有する新しい資料Ｙ１として遅延回路Ｄ12内に記 憶される。前述のZo内の最上位ビットが負である場合に、反対符号反転が達成さ 構成している。資料Xo及びYoの前述の処理のために必要な回転ステップの符号の みならず、零値、例えばＺ１＝Zo±90°となる、０に向かって、90°にわたる角 値Ｚ１の回転に対応する信号処理もまた、得られる。いわゆる２の相補形に角値 を表現することにより、以下に非常に詳細に説明されるように、相当な程度まで 角収斂に必要な回路を単純化し、且つそれらの大きさを低減することが可能にな る。今までに記載された第１繰り返し部分IS１における信号処理動作は、１サン プリング周期、例えばts１内で達成される。次のサンプリング周期ts２において 対応する信号処理動作が、新しい資料値Ｘ１とＹ１及び新しい角値Ｚ１から出発 して実行される。 第２繰り返し部分IS２においてＤ13に記憶された角ワードの最上位ビット値が 、前述のサンプリング周期ts２中に信号検出器SD１において検出される。SD１の 出 力端子は、それぞれ加算器回路Ａ21、Ａ22及びＡ23へ接続されている。加算器回 路Ａ21、Ａ22及びＡ23の第１信号入力端子は、それぞれＤ11、Ｄ12及びＤ13の信 号出力端子へ接続されている。Ａ21、Ａ22及びＡ23の信号出力端子は、それぞれ 遅延回路Ｄ21、Ｄ22及びＤ23へ結合されている。 第２繰り返し部分IS２のｚ分枝（SD１及びＡ23）へ遅延回路Ｄ13から供給され る、角値Ｚ１内の最上位ビットの符号又は値に依存して、それぞれＤ11及びＤ12 て位相反転され、これらの信号の元の値とのＡ21とＡ22とにおける加算により追 従される。これらの加算の結果が、それぞれ遅延回路Ｄ21及びＤ22内に信号資料 Ｘ２及びＹ２として記憶される。前述のｚ分枝において角繰り返しステップが、 今回はＡ23の出力端子における今の新しい角値Ｚ２がＺ１よりも小さいような方 り再び実行される。この新しい角値Ｚ２は遅延回路Ｄ23内に続いて記憶される。 次のサンプリング周期ts３において、遅延回路Ｄ21、Ｄ22及びＤ23の内容が、 主として第２繰り返し部分IS２と同じ回路形態を有する第３繰り返し部分IS３に 対して入力信号資料として加えられる。第３繰り返し部分IS３は入力端子が遅延 回路Ｄ23の出力端子へ結合され、信号出力端子が位相反転器回路Ｉ32とそれの相 出器SD２を具えている。遅延回路Ｄ21及びＤ22の出力端子が、それぞれ加算器回 路Ａ31及びＡ32の第１信号入力端子へ結合され、且つ２分割回路として機能する 信号入力端子へ結合されている。Ａ31及びＡ32の信号出力端子は続いて、それぞ れ遅延回路Ｄ31及びＤ32の信号入力端子へ結合されている。角値φ３に対応する 端子へ接続されている加算器回路Ａ33へ加えられる。 対応する方法で繰り返し部分ISｉ（ｉ＝４〜10）が位相反転器回路Ｉi2及びそ ジスタSHi1及びSHi2と同時に加算器回路Ａi2、Ａi1及びＡi3と組み合わせて結合 している。２^-(i-2)の要因による分割がシフトレジスタSHi1及びSHi2により得ら れる。加算器回路Ａi1、Ａi2及びＡi3が、それぞれ遅延回路Ｄi1、Ｄi2及びＤi3 値φｉと対応する固定された２進値へ接続されている。 最終繰り返し部分IS10は最後から二番目の部分IS９において得られた角値Zoを 参照して計算を実行するのみであり、その値は角値ワード内の最下位ビットによ り決定される偏差内で零と一致する。最後の繰り返し部分IS10においては、Ｚ９ の別の角収斂は実行されないので、Ｄi1、Ｄi2及びＤi3と対応する遅延回路と同 図１に示された実施例は遅延回路Ｄi1、Ｄi2及びＤi3（ｉ＝１〜９）が用いら れるので、いわゆるパイプライン構造を有している。これが第１サンプリング周 波数と等しいクロック周波数における連続した繰り返しを実行する可能性を与え る。しかしながら、遅延回路Ｄi1、Ｄi2及びＤi3を省略することも可能である。 繰り返し部分の数と等しい要因によるクロック周波数よりも小さいサンプリング 周波数における一連の反復角収斂がその時得られる。 図２は、第１繰り返し部分IS１〜第10繰り返し部分IS10の縦続接続回路内にｚ 分枝を具えている、位相角制御回路の実際の装置を示している。 表１に示されたような２の相補角値表現の場合には、繰り返し部分IS１のため の符号ビットＳ０が位相入力端子18へ加えられた、ビットZoi(ｉ＝１〜24)を具 えている、入力角値Zoの最上位ビット部分（＝ビットZo24）において得られる。 繰り返し部分IS２に対する符号ビットＳ１は入力角値ZoのビットZo23を反転する ことにより、且つそれを遅延回路Ｄ1311において１サンプリング周期にわたり遅 延させることにより得られる。また、第３繰り返し部分IS３のための符号ビット Ｓ２は、入力角値ZoのビットZo22によってそれだけで決定される。ビットZo１〜 Zo23は遅延回路Ｄ131 〜Ｄ1323の信号入力端子へ加えられる。 遅延回路Ｄ131 〜Ｄ1322の信号出力端子は、それぞれ遅延回路Ｄ231 〜Ｄ2321 の信号入力端子へ接続されている。信号反転はZoのビットZo22の信号路内で達成 され、且つ遅延回路Ｄ2322が符号ビットＳ２を第３繰り返し部分IS３へ供給する 。遅延回路Ｄ232 〜Ｄ2321の出力端子は、それぞれ加算器回路Ａ332 〜Ａ3321の 第１信号入力端子へ接続されている。符号ビットＳ２が加算器回路Ａ333，Ａ331 1，Ａ3314〜Ａ3316，Ａ3318及びＡ3321の第２信号入力端子へ加えられ、一方符 号ビットＳ２の位相反転された値が他の加算器回路へ加えられる。加算器回路Ａ 332 〜Ａ3321は繰上ビット結合によって相互接続されており、一方加算器回路Ａ 332の繰上ビット入力端子は遅延回路Ｄ231 の出力端子へ結合されている。加算 器回路Ａ3321の繰上ビット出力信号は、遅延回路Ｄ3322における位相反転と遅延 との後に、第４繰り返し部分IS４へ符号ビットＳ３として加えられる。加算器回 路Ａ332 〜Ａ3321の信号出力端子は、それぞれ遅延回路Ｄ332 〜Ｄ3321の信号入 力端子へ結合されている。遅延回路Ｄ231 の信号出力は位相反転されて且つ遅延 回路Ｄ331 の信号入力端子へ結合されている。 第４信号ビットＳ４の形成のために加算器回路Ａ4319〜Ａ4321が用いられ、そ れらの第１信号入力端子は遅延回路Ｄ3319〜Ｄ3321の信号出力端子へ結合され、 一方加算器回路Ａ4320の第２信号入力端子は符号ビットＳ３を受け取り、且つ加 算器回路Ａ4319及びＡ4321の第２信号入力端子は符号ビットＳ３の反転値を受け 取る。加算器回路Ａ4319〜Ａ4321は繰上ビット結合を介して相互接続されており 、一方加算器回路Ａ4319の繰上ビット入力端子は遅延回路Ｄ3318の出力端子へ接 続 されている。加算器回路Ａ4321の繰上ビット出力信号は、遅延回路Ｄ4322おける 位相反転と遅延との後に、第５繰り返し部分IS５へ符号ビットＳ４として加えら れる。遅延回路Ｄ331 〜Ｄ3318、及び加算器回路Ａ4319〜Ａ4321の信号出力端子 は、それぞれ遅延回路Ｄ431 〜Ｄ4321へ結合されており、ここで遅延回路Ｄ4318 の入力信号は位相反転される。 第６繰り返し部分IS６のための符号ビットＳ５は加算器回路Ａ533 〜Ａ5321に よって得られ、それらの加算器回路の第１入力端子は、それぞれ遅延回路Ｄ433 〜Ｄ4321へ結合されている。符号ビットＳ４は加算器回路Ａ535，Ａ539，Ａ5313 ，Ａ5317及びＡ5319の第２信号入力端子へ加えられ、一方符号ビットＳ４の反転 値が第９加算器回路Ａ533 〜Ａ5321の前記の群の他の加算器回路へ加えられる。 加算器回路Ａ533 〜Ａ5321は繰上ビット結合を介して相互接続されている。加算 器回路Ａ533 の繰上ビット入力端子は遅延回路Ｄ432 の出力端子へ接続されてい る。遅延回路Ｄ431、Ｄ432 及び加算器回路Ａ533 〜Ａ5321の信号出力端子は、 それぞれ遅延回路Ｄ531 〜Ｄ5321へ結合されており、ここで遅延回路Ｄ532 の入 力信号は位相反転されている。遅延回路Ｄ5321の出力端子は、第６繰り返し部分 IS６のための符号ビットＳ５を供給する。 第７繰り返し部分IS７のための符号ビットＳ６を形成するために、加算器回路 Ａ632 〜Ａ6320が用いられ、それらの加算器回路の第１信号入力端子は、それぞ れ遅延回路Ｄ532 〜Ｄ5320へ結合され、一方加算器回路Ａ633、Ａ634、Ａ639、 Ａ6310、Ａ6312、Ａ6316及びＡ6318の第２信号入力端子は符号ビットＳ５を受け 取る。符号ビットＳ５の反転値が他の加算器回路の第２信号入力端子へ加えられ る。またこれらの加算器回路Ａ632 〜Ａ6320は繰上ビット結合を介して相互接続 され、一方加算器回路Ａ632 の繰上ビット入力端子は遅延回路Ｄ531 の出力信号 を受け取る。加算器回路Ａ632 〜Ａ6320の信号出力端子は、それぞれ遅延回路Ｄ 632 〜Ｄ6320へ接続されている。遅延回路Ｄ6320の出力信号は第７繰り返し部分 IS７へ符号ビットＳ６として加えられる。 第８繰り返し部分IS８のための符号ビットＳ７を形成するために、加算器回路 Ａ735 〜Ａ7319が用いられ、それらの加算器回路の第１入力端子は、遅延回路Ｄ 635 〜Ｄ6319の出力端子へ結合され、一方加算器回路Ａ735、Ａ737 〜Ａ739、 Ａ7311、Ａ7315及びＡ7317の第２信号入力端子は符号ビットＳ６を受け取る。符 号ビットＳ６の反転値が他の加算器回路の第２信号入力端子へ加えられる。加算 器回路Ａ735 〜Ａ7319は繰上ビット結合を介して相互接続されている。遅延回路 Ｄ634 が加算器回路Ａ735 の繰上ビット入力端子へ結合されている。遅延回路Ｄ 632 〜Ｄ634 及び加算器回路Ａ735 〜Ａ7319の信号出力端子が、それぞれ遅延回 路Ｄ732 〜Ｄ7319へ結合され、ここで遅延回路Ｄ734 の入力信号は位相反転され ている。符号ビットＳ７は遅延回路Ｄ7319の出力端子において得られる。 第９繰り返し部分IS９のための符号ビットＳ８を形成するために、加算器回路 Ａ833 〜Ａ8318が用いられる。加算器回路Ａ833 〜Ａ8318の第１信号入力端子は 、それぞれ遅延回路Ｄ733 〜Ｄ7318へ結合されている。加算器回路Ａ833，Ａ835 〜Ａ838，Ａ8310，Ａ8314及びＡ8316の第２信号入力端子は符号ビットＳ７を受 け取り、一方たの加算器回路の第２信号入力端子は符号ビットＳ７の反転値を受 け取る。加算器回路Ａ833 〜Ａ8318は繰上ビット結合を介して相互接続されてお り、一方加算器回路Ａ833 の繰上ビット入力端子は遅延回路Ｄ732 の出力端子へ 結合されている。加算器回路Ａ833 〜Ａ8318と、それぞれ遅延回路Ｄ833 〜Ｄ83 18へ結合されている。遅延回路Ｄ8318は前記の符号ビットＳ８を供給する。 第10繰り返し部分IS10のための符号ビットＳ９を形成するために、加算器回路 Ａ934 〜Ａ9317が用いられ、それらの加算器回路の第１信号入力端子は、それぞ れ遅延回路Ｄ834 〜Ｄ8317の出力端子へ結合されている。加算器回路Ａ934 〜Ａ 937、Ａ939、Ａ9313及びＡ9315の第２信号入力端子は符号ビットＳ８を受け取り 、一方他の加算器回路の第２信号入力端子は符号ビットＳ８の反転値を受け取る 。繰り返し部分IS10のための符号ビットＳ９は、遅延回路Ｄ9317を介して加算器 回路Ａ9317の出力信号から続いて引き出される。加算器回路Ａ934 〜Ａ9317は繰 上ビット結合を介して相互接続され、一方加算器回路Ａ934 の繰上ビット入力端 子は遅延回路Ｄ833 の出力端子へ結合されている。 図２に示され且つ今まで記載された回路は最小数の回路構成要素を具えること がわかり、その構成要素によって、符号ビットＳ０〜Ｓ９を発生するために必要 な、ｚ分枝を具えている、位相角制御回路の機能が実現される。これは、上記の 表１に従って繰り返し部分IS１〜IS10におけるφ１値を選択することにより可能 である。今までにすでに述べたうに、位相信号入力端子18へ供給される角値Zoが 残留値又は零値へ繰り返して回転される。各繰り返し部分対して、Ziの変動範囲 が低減する。かくして、次の繰り返し部分に対して出力端子から最上位ビットの 側で全部のビット値を伝える必要はない。その結果、変動が起こり得る角値ｚの ワード幅が各繰り返し部分に対して減少する。これが回路構成要素の第１経済性 を生じる。最良の使用が更にいわゆる結線論理技術で作られ、あるいは適切に選 択された貫通接続によって論理機能を実現する。 図２の位相角制御装置においては、符号ビットＳ９がφ９及びφ８の双方が同 じ数の下位ビットのより表現されるので、符号ビットＳ８の精度と等しい精度で 計算される。Ｚout の計算の全誤差に対するφ９における誤差の寄与はφ９の大 きさに比例するので、これは必要ない。これはφ８における誤差はφ９と比較し て全誤差に対して同じくφ８／φ９倍寄与することを意味している。φ８はφ９ の大きさのほぼ二倍であるから、φ８における誤差はφ９における誤差の二倍寄 与する。かくして、本発明によると、φ９はφ８の精度よりもφ８／φ９倍小さ い精度により表現され得て、あるいは、それの表現はφ８の表現よりも１下位ビ ット小さくなり得る。φ７はφ８の大きさのほぼ二倍であるから、φ８はφ７よ り１ビット小さい表現を有し得る、等である。これが最小数のビットを有するφ ９と最大数のビットを有するφ１とへ導く。さてφ９の表現の精度は、随意に、 例えばそれ自身の値の0.5 又は0.25で選ばれ得る。表１において与えられた例で は、φ９は単一ビットのみで表現されて、それは実際の目的に対して充分に正確 であることが証明された。しかしながら、この選択は任意であり、且つφ９に対 する他の表現長さもまた可能である。表１に与えられたような位相角の表現に対 しては、これはイタリック（斜体）の０及び１が消去され得ることを意味してい る。アンダーラインされた零は、この位相角制御回路においてはその位置におけ る全加算器が線により置き換えられ得ることを示している。本発明によると、位 相角の表現の精度はそれの大きさに依存している。しかしながら、最大精度は勿 論最大ワード長さにより制限され、それは実際には入力位相のワード長さにより 決定される。更にその上、この精度はまた位相角の数にも依存する。この例では 与えられたφ９は１ビットのみで表現されるが、φ９が最小角でなかった場合に は（例えば、φ10が最小角である）、φ９は２ビットにより表現されるだろう。 これは繰り返しステップの数も表現の精度に影響することを意味しており、しか し、繰り返しステップの所定の数に対しては、位相角の精度はそれぞれの位相角 の大きさに依存する。 図２における位相角制御回路に対してはこれは次のことを意味している。 符号ビットＳ９を形成するために、加算器Ａ934 〜Ａ9314が消去され得て、遅 延回路Ｄ8314が今や加算器Ａ9315の繰上ビット入力端子へ結合される。 類似の方法で、加算器Ａ833 〜Ａ8313及び遅延回路Ｄ833 〜Ｄ8313が消去され 得る。加算器Ａ8314の繰上入力端子は遅延回路Ｄ7313の出力端子へ結合される。 符号ビットＳ７を形成するために、加算器Ａ735 〜Ａ7312及び遅延回路Ｄ735 〜Ｄ7312が消去され得る。２進表現においては残りの下位ビットは零と等しいの で、加算器Ａ7314及びＡ7315は線により置き換えられ得て、それにより遅延回路 Ｄ6313及びＤ6314の出力端子を遅延回路Ｄ7313及びＤ7314の入力端子へ直接結合 する。今や加算器Ａ7315の繰上入力端子は遅延回路Ｄ6314の出力端子へ結合され 、且つ遅延回路Ｄ7314の入力は位相反転される。 符号ビットＳ６を形成するために、加算器Ａ632 〜Ａ6311及び遅延回路Ｄ632 〜Ｄ6311が消去される。今や加算器Ａ6312の出力端子は接続されず、且つ遅延回 路Ｄ6312は同様に消去される。 符号ビットＳ５を形成するために、加算器Ａ533 〜Ａ5310及び遅延回路Ｄ531 〜Ｄ5310が消去される。更にその上、加算器回路Ａ5311及びＡ5312は線により置 き換えられ得て、遅延回路Ｄ4311及びＤ4312の出力端子を遅延回路Ｄ5311〜Ｄ53 12の入力端子へ直接結合する。しかしながら、遅延回路Ｄ5312の入力信号は位相 反転される。加算器Ａ5313の繰上入力端子は今や遅延回路Ｄ4312の出力端子へ結 合される。 符号ビットＳ４を形成するために、遅延回路Ｄ431 〜Ｄ4310は消去され得る。 符号ビットＳ３を形成するために、遅延回路Ｄ331 〜Ｄ3310及び加算器Ａ332 〜3310が消去される。今や加算器Ａ3311の繰上入力端子が遅延回路Ｄ2310の出力 端子へ結合される。 符号ビットＳ０〜Ｓ２を形成するために、遅延回路Ｄ131 〜Ｄ139 及びＤ231 〜Ｄ239 が消去される。 これが、図２におけるような、106 個の全加算器の代わりに45個の全加算器だ けを有する回路を示している、図３の位相角制御回路へ導く。本発明による手段 の応用を通して、全加算器の数の大幅な低減が得られ、少ししかチップ面積を要 しない低複雑性信号処理装置となる。 複雑性の別の低減が２進表現の適切な丸めにより達成される。表１において、 これはφ４に対してなされている。φ４は今や２進数 000010100000000により表 現され、それは正常には 000010011111101であったはずである。最後に述べた数 を丸めることにより、この表現の終端における余分の零が前記の全加算器の消去 となるので、大幅な数の全加算器が消去され得る。 図４は本発明による受信機の一実施例を示している。この受信機は、それに無 線周波数（ＲＦ）アンテナ装置Ａを接続するためのアンテナ入力端子１を有する 、直接変換形のものであり、そのアンテナ装置へは、第１無線周波数入力フィル タ２、利得制御無線周波数増幅器装置３、第２無線周波数入力フィルタ４、アナ ログ／ディジタル変換器５、前記のアナログ／ディジタル変換器５においてディ ジタル化された無線周波数信号をディジタル同相（Ｉ）及び直交（Ｑ）無線周波 数信号に変換するためのディジタル無線周波数フィルタ６、第１信号入力端子16 と第２信号入力端子17及び位相信号入力端子18と、第１信号出力端子19と第２信 号出力端子20及び位相信号出力端子21を有する回転モードにおける第１信号プロ セッサすなわち座標ディジタルコンピュータ（Cordic）９、ディジタルベースバ ンド直交フィルタ装置10，11、第１信号入力端子22と第２信号入力端子23及び位 相信号入力端子24と、第１信号出力端子25と第２信号出力端子26及び位相信号出 力端子27を有するベクトリングモードにおける第２Cordic12が、連続的に結合さ れている。図示の受信機は周波数変調（ＦＭ）受信機であり且つこの目的のため に第２Cordicの位相信号出力端子27へ結合された信号微分回路13を具えおり、そ の信号微分回路13は別のベースバンド処理及び再生のために信号処理装置14へ接 続されている。第１信号出力端子25において振幅変調（ＡＭ）復調された信号を 得ることができ、それが更にベースバンド信号処理及び再生装置15において処理 され得る。そのような受信機は文書EP 0 486 095 A1 から既知であり、且つこの 受 信機についてのもっと詳細に対しては前記の文書を参照されたい。この受信機に おいては、信号処理装置（すなわちCordic）９に対して本発明による信号処理装 置を用いることにより、本発明の有利な使用がなされ得る。本発明による信号処 理装置は既知の信号処理装置よりも少ししか複雑でないから、既知の受信機より も低複雑性を有する受信機が実現され得る。

Claims (1)

1. 【特許請求の範囲】 １．大きさが減少する位相角の系列にわたって入力ベクトルを出力ベクトルに連 続的に回転させるためのＸ−Ｙ回転回路を具えている信号処理装置であって、前 記のＸ−Ｙ回転回路はそれに入力ベクトルを加えるための第１及び第２入力端子 と、出力ベクトルを供給するための第１及び第２出力端子と、入力位相を位相角 を大きさが低減する系列に分解させるための位相角制御回路とを具え、該位相角 制御回路はそれに入力位相を加えるための位相入力端子を具えている信号処理装 置において、 前記の位相角制御回路において、大きさが低減する位相角の系列からの位相 角の各々が、入力位相角の大きさに依存する精度により表現されることを特徴と する信号処理装置。 ２．請求項１記載の位相角制御回路において、前記の位相角の各々がそれの大き さと実質的に比例する精度により表現されることを特徴とする信号処理装置。 ３．ディジタル直交ミクサー段がそれを介して一対の搬送波周波数変換された位 相直交信号を供給する第１及び第２信号出力端子を設けられた、アナログ／ディ ジタル変換器からのディジタル化された変調信号の搬送波周波数偏移のためのデ ィジタル直交ミクサーと、直交ミクサー段の位相直交信号を選択するため及びサ ンプリング周波数を第１サンプリング周波数から第２サンプリング周波数へ周波 数分割するためのディジタルフィルタ装置と、ディジタル変調装置とへ連続的に 結合された、前記の第１サンプリング周波数において搬送波周波数上で変調され たアナログ信号をディジタル的にサンプリングするためのアナログ／ディジタル 変換器であって、前記のディジタルミクサー段が信号処理装置を具えているアナ ログ／ディジタル変換器を具えている受信機において、 信号処理装置が請求項１又は２記載の信号処理装置であることを特徴とする 受信機。