JPH10507595A - パルス幅変調法を用いたソレノイド用駆動コントローラ - Google Patents

Abstract

(57)【要約】 ソレノイド用のパルス幅変調方法を用いた電子的駆動回路が開示されている。このソレノイドは、トランジスタとセンス抵抗器とに直列に接続されている。このセンス・レジスタの両端の電圧は、ソレノイドにおいて過電流状態が生じているか否かを判定するために、基準電圧と比較される。この電子的駆動回路は、過電流状態が生じているか否かにかかわらず、各々の時間ウィンドウの開始時点において、ソレノイドのコイルに電流を流すという反復時間ウィンドウ法に基づいて作動している。この時間ウィンドウの間に過電流状態が検出された場合、その時間ウィンドウの初期の部分の後の次の時間ウィンドウの間でソレノイドの電流が遮断される。一方、時間ウィンドウの間に過電流状態が検出されなかった場合、次の時間ウィンドウの全体に亘ってソレノイドのコイルに電流が流される。ラップアラウンド回路が設けられており、この回路によって複数の時間ウィンドウが経過した後に、ある時間ウィンドウの後方部分においてオープンコイル状態が検出される。

Description

【発明の詳細な説明】 パルス幅変調法を用いたソレノイド用駆動コントローラ技術分野 本発明は、ソレノイド用の電子的駆動回路に関し、より詳しくは、パルス幅変 調法を用いた電子的駆動回路に関する。背景技術 ソレノイドは、その巻き線に入力された電気信号を、巻き線のコイル内に配置 されたロッドなどの金属部材の対応する機械的な運動に変換する若しくは変化さ せる電気機械的装置である。巻き線を流れる電流によって、この金属部材を引き 寄せる若しくは遠ざける磁界が発生する。この金属部材は通常アクチュエータな どの機械的装置に連結されており、この機械的装置は、磁界によってソレノイド コイルの金属部材とともに物理的に移動するものである。 ソレノイドは、民生用及び軍事用装置の両方の広い範囲に亘って用いられてい る。例えば、ソレノイドは航空機において様々な機械的装置及び変数を制御する ために用いられている。 これらのソレノイドコイルを駆動若しくは制御するために、様々な電子回路が 用いられている。例えば、米国特許第４，３８１，５３２号、４，５４６，４０ ３号、４，５５６，９２６号、４，７６４，８４０号、４，９４９，２１５号、 及び５，３４５，１８１号が参照される。通常の回路は、電源、トランジスタ、 及びセンス抵抗器に直列に接続されたソレノイドを有する。このセンス抵抗器の 両端の電圧は、ソレノイドコイルを流れる電流を表している。このソレノイドの 巻き線が損傷することのないように、ソレノイドを流れる電流がある値を超過す ることのないよう電流を制御することが必要とされている。 センス抵抗器の両端の電圧は、比較器の一方の入力に供給され、この比較器の もう一方の入力には基準電圧が供給されている。センス抵抗器の両端の電圧が基 準電圧を超過した場合、この比較器は、その出力の状態をトグル（ｔｏｇｇｌｅ ）若しくはスイッチする。この比較器の出力が供給された次段の信号処理回路に よって、ソレノイドに直列に接続されたトランジスタのオフ状態へのスイッチン グが制御される。これによって、ソレノイドのコイルの過電流状態が防止される 。 従って、本発明の主要な目的は、パルス幅変調法を用いて、ソレノイド用の回 路を電子的に駆動若しくは制御する回路を提供することである。 本発明のより広い目的は、ソレノイドが適正に動作するような予め決められた 最大の値にソレノイドの巻き線を流れる電流を制限することである。 本発明の他の目的は、ソレノイドのオープンコイル状態を検出することである 。 本発明の更に他の目的は、ソレノイドにおいて過電流状態が生じているか否か にかかわらず、各時間ウィンドウの一部分に亘って、電流が供給されているソレ ノイドのコイルに反復時間周期若しくはウィンドウにおいて作用する、ソレノイ ドを駆動するためのバルス幅変調法を用いることである。 本発明の上述された目的及び他の目的は、添付の図面を参照した以下の詳細な 説明によって明らかとなる。発明の開示 従来技術の欠点を解消し上述された本発明の目的を達成するために、本件出願 の出願人は、パルス幅変調法を用いたソレノイド用の電子的駆動回路を考案した 。 好適な実施例では、ソレノイドの巻き線コイルは、電圧源、第１トランジスタ 、及び第１センス抵抗器に直列に接続されている。第１トランジスタ及び第１セ ンス抵抗器はソレノイドのコイルの低圧側に接続されいる。第２トランジスタ及 び第２センス抵抗器は、対応するソレノイド過電流回路と共に、ソレノイドのコ イルの高圧側に接続されている。ソレノイドのコイルを流れる電流は、第１セン ス抵抗器の対応する電圧として検出される。この検出された電圧は、比較器によ ってソレノイドの過電流状態を表す基準電圧と比較される。このセンス抵抗器の 両端の電圧が基準電圧を超過している場合、ソレノイドの過電流状態が生じてい る。次に、第１トランジスタが遮断され、これによってソレノイドのコイルには 、電流が過電流レベルを下回るまで、電圧が供給されないことになる。 反復時間ウィンドウ法が用いられ、この方法においては、過電流状態が生じて いるか否かにかかわらず、ウィンドウの１周期の初めの２５％の間ではソレノイ ドに常に電圧が供給されている。ウィンドウの１周期の残りの７５％の間では、 １つ前のウィンドウの周期の間に過電流状態が生じていない場合、ソレノイドに 電圧が供給される。一方、１つ前のウィンドウの周期において過電流状態が生じ ていた場合には、電圧は供給されない。予め決められた数のウィンドウの周期の 後方部分の近くでは、特定の時間に亘ってソレノイドには電圧が供給されず、オ ープンソレノイド状態のチェックが行われる。このチェックは、ソレノイドのコ イルの一方の端部の電圧を、オープンコイル状態を表示する基準電圧と比較する ことによって行われる。オープンコイル状態が生じている場合、比較器の出力の 状態が変化し、この比較器の出力の信号が供給された信号処理回路によって、ソ レノイドのコイルへの電流の供給が停止される。 更に、ソレノイドコイルに電圧が供給されている間の任意の時刻において、ソレ ノイドコイルの電圧が適正であるか否かの検査が行われる。図面の簡単な説明 図は、本発明に基づくソレノイドのコイルを流れる電流を制御するパルス幅変 調方法を用いた電子的駆動回路の模式図である。発明を実施するための最良の形態 図には、符号１００を付された本発明に基づくソレノイド用の電子的駆動回路 の好適な実施例が表されている。ソレノイドコイル１０４は、電圧源１０８、第 １トランジスタ１１２及び第１センス抵抗器１１６に直列接続されている。セン ス抵抗器１１６の両端の電圧は、ソレノイド１０４を流れる電流を表している。 この電圧は、比較器１２０に供給され、この比較器によって基準電圧と比較され 、センス抵抗器１１６の両端の電圧がこの基準電圧を超過した場合、過電流状態 が生じていることになる。比較器１２０の出力は、ゲートアレイ集積回路１２４ 内の次段の信号処理回路に供給されている。このゲートアレイ回路は、第１トラ ンジスタ１１２をターンオフし、これによってソレノイド１０４を流れる電流が 遮断される。 第１のトランジスタ１２０は一対の出力端子を有し、その一方はソレノイドコ イル１０４の低圧側に接続されており、もう一方は、第１センス抵抗器１１６の 一方の端子に接続されている。第１センス抵抗器１１６のもう一方の端子は、電 気的なグランドに接続されている。ソレノイド１０４の上側端子は、第２トラン ジスタ１２８の一対の出力端子の一方に接続されており、トランジスタ１２８の もう一方の出力端子は第２センス抵抗器１３２に接続されている。第２センス抵 抗器１３２の上側端子は、電源電圧１０８に接続されている。第２トランジスタ １２８の ゲート端子は、第２センス抵抗器１２０の両方の端子と共に、ソレノイドインタ フェース集積回路１４０内に設けられた高圧側ソレノイドインタフェース回路１ ３６に接続されている。この高圧側インタフェース回路１３６は更に、ゲートア レイ１２４内に設けられた高圧側制御回路１４４に接続されている。高圧側イン タフェース回路１３６と高圧側制御回路１４４とは、以下に詳しく説明される。 ソレノイド１０４の上側端子は更に、一対の抵抗器１４８及び１５２に直列接 続されている。これらの２つの抵抗器１４８及び１５２の中間点は、ソレノイド インタフェース回路１４０内に設けられたマルチプレクサ１５６の１つの入力端 子に接続されている。更に、ソレノイド１０４の下側端子は、一対の抵抗器１６ ０及び１６４に直列接続されている。これら２つの抵抗器１６０及び１６４の中 間点は、マルチプレクサ１５６の第２の入力端子に接続されている。抵抗器１４ ８と１５２とからなる回路と抵抗器１６０と１６４とからなる回路、ソレノイド １０４、２つの抵抗器１１２及び１２８、２つのセンス抵抗器１１６及び１３２ 、及び電源電圧１０８は、ソレノイドインタフェース回路１４０の外部に設けら れてもよい。更に、ソレノイドインタフェース回路１４０は、ゲートアレイ集積 回路１２４とは別個に設けられた集積回路に設けられていてもよい。しかし、１ つもしくは複数の集積回路に設けられた図に例示れさた全ての回路構成は、一つ の例示であることが理解されなければならない。 第１トランジスタ１１２の出力端子の一方の端子と、第１センス抵抗器１１６ の端子との間のノードもしくは接続点における電圧の大きさは、ソレノイドコイ ル１０４を流れる電流の量に比例する。この電圧は、比較器１２０として構成さ れた演算増幅器の反転入力に供給されている。 比較器１２０の非反転入力には、一対の抵抗器１６８及び１７２によって構成さ れた抵抗分圧回路から供給された一定の基準電圧が供給されている。この基準電 圧は、ソレノイドコイル１０４の過電流状態を表すものである。抵抗器１７６は 、比較器１２０の非反転入力と、比較器１２０の出力との間に接続されている。 更に、プルアップ用抵抗器１８０が比較器の出力に接続されている。 ソレノイド１０４を流れる電流が過電流レベル以下である限り、比較器１２０ の非反転入力の電圧は、比較器１２０の反転入力の電圧を超過し、比較器１２０ の出力は論理高となる。一方、過電流状態が生じた場合、反転入力の電圧は、非 反転入力の電圧を超過し、比較器の出力は論理低状態へトグル若しくはスイッチ する。 比較器１２０の出力は信号線１８４を介してゲートアレイ１２４内のフィルタ 回路１８８に供給されている。フィルタ回路１８８は、比較器の出力信号１８４ が予め決められた個数のクロックサイクルの間は２つの論理状態の一方に止まる というヒステリシス関数を実施するものである。そのために、約１．２５ＭＨｚ （「ＣＬＫ」）のクロック信号がフィルタ回路１８８に供給されている。クロッ ク信号の各パルスの周期は約０．８マイクロ秒となっている。例示された実施例 では、比較器の出力の状態は、初めにフィルタ１８８によって処理され信号線１ ９２にフィルタの出力として出力されることになる新たに入力された論理状態に 対して、少なくとも３クロック周期、若しくは２．４マイクロ秒の間は以前と等 しい状態に止まる。従って、もし比較器の出力信号１８４が次の２つのクロック 周期、若しくは１．６マイクロ秒（全体で４．０マイクロ秒）の間においても等 しい状態を保つと、この比較器への論理状態が、フィルタ回路１８８を通過し、 信号線１９２にフィルタの出力とし て出力される。即ち、フィルタ回路１８８は、およそ２クロック周期若しくは１ ．６マイクロ秒のヒステリシスバンドを実行する。 好適な実施例では、フィルタ１８８は「一方向」フィルタからなり、この一方 向フィルタではソレノイドを流れる電流を表す比較器の出力信号１８４の論理状 態が、過電流状態を表す論理状態となったときにのみ、ヒステリシスバンドが実 行される。即ち、フィルタ１８８によって実行されるヒステリシスバンドは、過 電流状態の間のみに実行される。このヒステリシスバンドは、初めにソレノイド １０４には電流が流れておらず、次にソレノイド１０４に電流が流れて比較器１ ２０の出力が論理低から論理高にトグルする場合には動作しない。このような論 理状態の変化は、フィルタ回路１８８を通って直接出力信号線１９２へ伝達され る。しかし、必要に応じて、フィルタ１８８は、ソレノイド１０４に電流が流れ 始める場合にもヒステリシスバンドが適用される「双方向」ィルタからなるもの であってもよい。 信号線１９２のフィルタ１８８の出力の論理状態は、２入力ＡＮＤゲート１９ ６の一方の入力に供給されている。ＡＮＤゲート１９６の出力は、２入力ＯＲゲ ート２００の一方の入力に供給されている。ＯＲゲート２００の出力は、第１フ リップフロップ２０４のデータ入力若しくは「Ｄ」入力に供給されている。第１ フリップフロップ２０４のＱ出力は、２入力ＡＮＤゲート１９６の第２入力端子 に接続されている。この第１フリップフロップ２０４は、エッジトリガ型フリッ プフロップからなり、クロック信号の反転信号、即ち、ＣＬＫ／によってクロッ クされている。２入力ＯＲゲート２００の出力は更に、３入力ＡＮＤゲート２０ ８の１つの入力端子に接続されている。この３入力ＡＮＤゲート２０８の出力端 子は、第１トランジスタ１１２のゲート端子に接続された信号線２１ ２に接続されている。 ソレノイド１０４に電流を流すためには、第１トランジスタ１１２をターンオ ンしなければならない。即ち、第１トランジスタ１１２のゲート端子の電圧が論 理高とならなければならない。３入力ＡＮＤゲート２０８の出力が論理高となる ためには、３入力ＡＮＤゲート２０８の３つの入力が同時に論理高とならなけれ ばならない。３入力ＡＮＤゲート２０８に接続されたこれら３つの入力を供給す る回路が以下に説明される。 ゲートアレイ１２４は、本発明の電子的駆動回路１００の様々な機能を制御す る中央処理ユニット（「ＣＰＵ」）２１６を含む。ＣＰＵ２１６はバス２２０を 介して様々な構成要素と接続されており、その構成要素の一つにソレノイドイネ ーブルレジスタ２２４がある。このバス２２０は、アドレス、データ、及び制御 ラインを含む複数の信号線を表している。 ソレノイドイネーブルレジスタ２２４は、各々、ソレノイド１０４の１つ及び 関連する図１に例示された回路に割り当てられた複数のビットを有するレジスタ からなる。各々が本発明の回路１００に基づいて制御される複数のソレノイド１ ０４の個数に応じて、図に例示された回路１００を設けることができることが、 理解されなければならない。このソレノイドイネーブルレジスタ２２４は、ＣＰ Ｕ２１６によって書き込み及び読み出しが行われる。ＣＰＵ２１６によって本発 明のパルス幅変調方法が行われる場合、このＣＰＵ２１６は、制御されるべき特 定のソレノイド１０４に対するソレノイドイネーブルレジスタ２２４の適切なビ ットに論理高を書き込む。一方、パルス幅変調モード以外のモードがソレノイド １０４に実施される場合（例えばＤＣ動作モードが実施される場合）、ＣＰＵ２ １６はソレノイドイネーブルレジスタ２２４の適切な ビットに論理低を書き込む。このビットは、ソレノイドイネーブルレジスタ２２ ４の出力から信号線２２８を介して３入力ＡＮＤゲート２０８の中間の入力端子 に供給される。即ち、ソレノイドイネーブルレジスタ２２４のこのビットは、本 発明のパルス幅変調方法が実行される場合に論理高とされなければならない。 信号線２２８上のソレノイドイネーブルレジスタ２２４からの出力は更に、カ ウンタ２３２のイネーブル入力に供給されている。このカウンタ２３２は、ＣＰ Ｕ２１６のバス２２０に接続されている。カウンタ２３２は図の回路１００の電 源投入時に、または回路１００のリセット時にソレノイド１０４を作動させる。 回路１００の電源投入時、またはリセット時には、初めにＣＰＵ２１６がソレ ノイドイネーブルレジスタ２２４の適切なビットに論理低を書き込む。このレジ スタ２２４の出力信号線２２８は第２のフリップフロップ２３６のクリア（ＣＬ Ｒ）入力に接続されているので、フリップフロップ２３６のＱ出力もまた論理低 となる。これによって第２のフリップフロップ２３６がリセットされる。次にＣ ＰＵ２１６がソレノイドイネーブルレジスタ２２４のその適切なビットに論理高 を書き込む。これによって、カウンタ２３２が、バス２２０を介してＣＰＵ２１ ６によってプログラムされた初期値からのカウントダウンを開始する。ある例示 的な実施例では、カウンタ２３２は全体で５１２ミリ秒（「８ミリ秒の粒度にお いて」）の間に２３２カウントをカウントダウンし、この間にカウンタ２３２の 出力（信号線２４０上の）は論理低に保たれている。信号線２４０上のこのカウ ンタの出力は、第２のフリップフロップ２３６のクロック入力に供給される。カ ウンタ２３２がカウントダウンを行っている間、第２のフリップフロップ２３６ のＱ出力は論理低に留まる。 第２のフリップフロップ２３６のＱ出力は、２入力ＮＡＮＤゲート２４４の一方 の入力に接続されている。２入力ＮＡＮＤゲート２４４の出力は、２入力ＯＲゲ ート２００の一方の入力に供給されている。２入力ＮＡＮＤゲート２４４の入力 の論理低が、このＮＡＮＤゲート２４４の出力を論理高とし、ＯＲゲート２００ の出力を論理高にする。 同時に、タイミング回路２４８（公知のステートマシンによって実施されても よい）が、信号線２５２を介して３入力ＡＮＤゲート２０８の第３の入力に信号 を供給する。カウンタ２３２がカウントダウンを行っている間、タイミング回路 ２４８は信号線２５２を介して論理高の信号をＡＮＤゲート２０８の第３の入力 に供給する。 即ち、これまでの説明からわかるように、カウンタ２３２が５１２ミリ秒に亘 ってカウントダウンする間に、第１のトランジスタ１１２はターンオンし、これ によりソレノイドコイル１０４を電流が流れる。通常、この初期オンタイム期間 は、ソレノイド１０４の「プルイン」を確実にするためにソレノイド１０４がタ ーンオンするための最小の時間に対応する。しかし、カウンタ２３２はＣＰＵ２ １６によってバス２２０を介してプログラムされるので、このカウンタ２３２は 、ソレノイド１０４のプルインが行われるための十分な値に設定される限り所望 の値に設定できる。 この５１２ミリ秒の期間の終わりにおいて、カウンタ２３２はカウントダウン を終了し、信号線２４０上のカウンタ２３２の出力信号は論理高状態にトグルす る。この第２のフリップフロップ２３６はエッジトリガ型のフリップフロップか り、フリップフロップ２３６のデータ入力若しくはＤ入力が抵抗器２５６を介し て論理高レベル（即ち＋５Ｖ）にプルアップされているので、カウンタの出力信 号２４０の論理低から論理 高への遷移によって、第２のフリップフロップ２３６のＱ出力の論理状態は論理 低から論理高にトグルする。この時点において、ソレノイド１０４は「プルイン 」されており、本発明の回路１００の通常の動作が開始できる。 通常動作の間、本発明の回路１００は、複数の反復時間周期若しくは「ウィン ドウ」に亘って動作するパルス幅変調方法を実行する。一つの例としての好適な 実施例では、各ウィンドウは、１６０マイクロ秒の期間を有する。各ウィンドウ の初めの２５％または４０マイクロ秒の間、ソレノイドコイル１０４には、過電 流状態が生じているか否かにかかわらず電流が供給される。各々の１６０マイク ロ秒のウィンドウの残りの７５％若しくは１２０マイクロ秒の間に電流が供給さ れるか否かは、一つ前の１６０マイクロ秒のウィンドウの間に過電流状態が検出 されたか否かによって決定される。 本発明の回路１００は、クロック信号が供給されているＰＷＭカウンタ２６０ を用いて反復時間周期のパルス幅変調方法を実行する。このＰＷＭカウンタ２６ ０は、各々の反復時間ウィンドウの開始点からカウントダウンを開始する。ＰＷ Ｍカウンタ２６０は例えば、４０ミリ秒のカウント期間を有する。カウンタ２６ ０がカウントダウンを行っている間、このカウンタの出力は論理高に保たれてい る。このカウンタの出力はインバータ２６４に供給され、これによりＰＷＭカウ ンタ２６０の論理高の出力が、ＰＷＭカウンタ２６０がカウントダウンをしてい る間は論理低に保たれる。インバータ２６４の出力は、２入力ＮＡＮＤゲート２ ４４の第２入力に供給されている。この入力端子の論理低の信号によって、２入 力ＮＡＮＤ２４４ゲートの出力は、ＮＡＮＤ２４４の第２の入力の論理状態とは 無関係に、論理高となる。ＮＡＮＤゲート２４４の出力の 論理高の信号によって、２入力ＯＲゲート２００の出力が論理高となる。このＯ Ｒゲート２００の出力は３入力ＡＮＤゲート２０８の１つの入力に供給されてい るので、第１のトランジスタ１１２は、各々の１６０ミリ秒のウィンドウの始め の４０ミリ秒に亘ってターンオンされる。それによって、この期間の間にソレノ イド１０４に電流が流れる。 ＰＷＭカウンタ２６０が４０マイクロ秒の期間の終わりでカウントダウンを終 了すると、ＰＷＭカウンタ２６０の出力が論理低にトグルされる。そして、イン バータ２６４の出力が論理高となる。２入力ＮＡＮＤゲート２４４の両方の入力 が論理低となったので、ＮＡＮＤゲート２４４の出力が論理低となる。 ２入力ＯＲゲート２００の１つの入力が論理低なので、ＯＲゲート２００の出 力が論理高となるか否かは、もう一方の入力の論理レベルに応じて決まる。上述 されたように、ＯＲゲート２００の第２の入力には、その一方の入力にフィルタ 回路１８８の出力が供給された２入力ＡＮＤゲート１９６の出力が供給されてい る。ＡＮＤゲート１９６のもう一方の入力には第１のフリップフロップ２０４の Ｑ出力が供給されている。 即ち、ＯＲゲート２００の第２の入力は、ソレノイドコイル１０４において過 電流状態が生じていない場合のみに論理高となる。第１のフリップフロップ２０ ４を用いることによって、回路１００には、１つ前の１６０ミリ秒の時間ウィン ドウの間に過電流状態が検出された場合にソレノイド１０４に流れる電流を遮断 するように動作するメモリが設けられたことになる。そのような過電流状態が生 じている場合、本発明の回路１００は、過電流状態が検出された１つ前の１６０ ミリ秒の時間ウィンドウに続く１６０マイクロ秒の時間ウィンドウの始めの４０ ミリ秒の期間の終了時にソレノイドコイル１０４を流れる電流を遮断する。 一方、１つ前の１６０ミリ秒の時間ウィンドウの間に過電流状態が検出されな かった場合、本発明の回路１００は、次の１６０マイクロ秒の時間ウィンドウの 始めの４０マイクロ秒の経過した後もソレノイドコイル１０４に電流を流し続け る。 回路１００が上述されたように通常動作で動作している間、タイミング回路２ ４８は、３入力ＡＮＤゲート２０８の第３の入力に接続された信号線２５２へ論 理高の信号を出力する。このタイミング回路２４８は、開いたソレノイドコイル １０４に対するチェックが実行されるような予め決められた期間においてソレノ イドコイル１０４を流れる電流を遮断する。１つの例としての本発明の好適な実 施例では、このタイミング回路２４８は合計時間１０．２４ミリ秒に亘って６４ 個の１６０マイクロ秒の時間ウィンドウをカウントする。最後の６４番目の４０ マイクロ秒の時間ウィンドウの間、タイミング回路２４８は、３入力ＡＮＤゲー ト２０８の第３の入力へ論理低の信号を供給する。この４０マイクロ秒の期間に おいて、タイミング回路２４８は、一対のデマルチプレクサ回路２７２と２７６ 、及びマルチプレクサ回路２５６に接続されたバス２６８へアドレス信号及び制 御信号を出力する。タイミング回路２４８は、ソレノイドコイル１０４の高圧側 からのフィードバック若しくはラップアラウンド信号２８０（「ＨＩ Ｗ／Ａ」 ）を選択するための適切なアドレスをマルチプレクサ１５６に供給する。この電 圧信号２８０はマルチプレクサ１５６を通り信号線２８４へ出力される。マルチ プレクサの出力２８４は比較器２８８として構成された演算増幅器の反転入力に 供給される。基準電圧「ＶＲＥＦ」は、この比較器２８８の非反転入力に接続さ れている。オープンコイル状態が生じている場合、比較器２８８の反転入力の電 圧は、比較器２８８の非反転入力の基準電圧未満である。 従って、信号線２９２上の比較器の出力は論理高となる。一方、オープンコイル 状態が生じていない場合、即ち、ソレノイド１０４が適切に動作している場合） 比較器２８８のライン２９２上の出力は論理低となる。 タイミング回路２４８が、マルチプレクサ１５６に対して高圧側のラップアラ ウンド信号２８０（ＨＩ Ｗ／Ａ）を選択するように命令すると同時に、タイミ ング回路２４８は複数のビットを有するシフトレジスタを含む上側デマルチプレ クサ２７２をアドレス指定する。ライン２９２上の比較器の出力は上側デマルチ プレクサ２７２へシフトインされる。このデマルチプレクサ２７２は複数のビッ トを含み、各ビットは、本発明の回路１００と同様の複数の回路からの高状態及 び低状態のラップアラウンド信号（「ＨＩ Ｗ／Ａ」２８０、「ＬＯ Ｗ／Ａ」 ２９６）の１つに割り当てられている。デマルチプレクサのシフトレジスタ２７ ２の内容は、デマルチプレクサの出力端にパラレルに出力される。このパラレル に出力された信号は、ＣＰＵ２１６によって読み出される「オフ」レジスタ３０ ０へ供給される。このレジスタ３００は、ソレノイド１０４に流れる電流が遮断 される間（即ち、ソレノイドの「オフ」状態の間）、ソレノイドコイル１０３の 状態を記憶するので、「オフ」レジスタ３００と呼ばれている。 同様に、６４番目の１６０マイクロ秒のウィンドウの終了直前の４０マイクロ 秒の間に、タイミング回路２４８は、マルチプレクサ１５６へ低状態のラップア ラウンド信号２９６（ＬＯ Ｗ／Ａ）を信号線２８４を介して出力するように命 令し、この低状態のラップアラウンド信号は比較器２８８によって基準電圧と比 較される。同様に、オープンコイル状態が生じている場合、比較器２８８の出力 は論理高となる。一方、ソレノイド１０４が適正に動作している場合、コンパレ ータ２８８の出力 は論理低となる。何れの場合にしても、比較器２８８の状態は上側デマルチプレ クサ２７２へシフトインされ、次に「オフ」レジスタ３００へシフトインされる 。 ６４個の１６０マイクロ秒ウィンドウからなる１０．２５ミリ秒の間のある時 刻において、タイミング回路２４８は、マルチプレクサ１５６に対して高状態の ラップアラウンド信号２８０の電圧レベルと、低状態のラップアラウンド信号２ ９６の電圧レベルとを通過させ（ただし同時にではない）、比較器２８８におい て基準電圧と比較するように命令する。タイミング回路２４８は、ソレノイド１ ０４がオン状態であることが知られている任意のウィンドウの始めの４０マイク ロ秒の間に以上の動作を行う。この試験は、ソレノイドの電圧の「電圧オン」試 験を表す。タイミング回路２４８は、下側デマルチプレクサ２７６をアドレス指 定して、これらの２つのラップアラウンド信号の試験の結果をデマルチプレクサ ２７６を通して「オン」レジスタ３０４へシフトインし、このレジスタ３０４も またＣＰＵ２１６によって読み出される。 本発明の回路１００はまた、ソレノイドインタフェース集積回路１４０内に設 けられた高圧側インタフェース回路１３６と、ゲートアレイ１２４内に設けられ た高圧側制御回路１４４とを有し、この２つの回路１３６及び１４４は、ソレノ イド１０４の上側若しくは「高圧側」を制御する。この高圧側制御回路１４４は 、ソレノイド１０４の低圧側の制御に用いられている上述されたレジスタ２２４ と同様のソレノイドイネーブルレジスタを有するものであってもよい。高圧側制 御回路１４４の出力は、高圧側インタフェース回路１３６に供給され、その高圧 側インタフェース回路は、その２つの入力が上側センス抵抗器１３２の両端に接 続された比較器を有するものであってよい。 高圧側においてソレノイド１０４の過電流状態が生じている場合、この上側セ ンス抵抗器１３２の両端の電位差は、予め決められた値を超過し、トランジスタ １２８のゲート端子に論理低レベルの電圧を供給することによってこの上側トラ ンジスタ１２８を遮断する。一方、ソレノイド１０４が適正に動作している場合 、この上側センス抵抗器１３２の両端の電圧は、過電流状態を表す閾値を超過せ ず、第２のトランジスタ１２８がオン状態となり、これによってソレノイド１０ ４に電流が流れる。ソレノイドの下側をオン制御する回路に対して、ソレノイド 上側を制御する回路は、パルス幅変調モードで動作する必要はない。即ち、ＤＣ モードで動作してもよい。高圧側制御回路１１４と高圧側インタフェース回路１ ３６は公知の回路から構成されてもよく、これらの制御回路は本発明の広範囲に 亘る技術的範囲の一部をなすものではない。しかし、そのような回路は、制御方 法に応じて省略することができ、例えば、ソレノイド１０４の高圧側は直接電圧 源１０８に接続されていてもよい。 本発明のパルス幅変調された電子的駆動回路１００が、ソレノイドコイルの低 圧側を制御するために用いられるものとして説明された。しかし、これは全くの 例示を意図するものであり、この回路はソレノイドコイル１０４の高圧側もしく は上側に接続されてもよい。更に、本発明の回路１００の特定の機能を実施する ために説明され且つ例示された特定の構成要素は、全くの例示であり、本発明の 技術的範囲を逸脱せずに他の構成要素を用いることができることは理解されなけ ればならない。このような構成要素は、当業者には明らかである。更に、反復時 間「ウィンドウ」の長さも全くの例示であり、各ウィンドウの２５％から７５％ であってよい。 本発明の技術的範囲を逸脱せずに様々な変形変更が可能なことは当業 者には明らかである。従って、本発明の技術的範囲は、上述された明細書の記載 ではなく、添付の請求の範囲に基づいて定められなけれぱならない。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 コロンバス、ロナルド・ジェイ アメリカ合衆国コネチカット州06084・ト ランド・キャンドルウッドドライブ 57 (72)発明者 ゴセ、ジェームズ・エイ アメリカ合衆国コネチカット州06084・ト ランド・シェニシットレイクロード 727 (72)発明者 ジョンストン、デイビッド・ジェイ アメリカ合衆国マサチューセッツ州 01824・チェルムスフォード・ガロウェイ ロード 25 (72)発明者 レオーネ、スティーブン・ブィ アメリカ合衆国フロリダ州32250・ジャク ソンビルビーチ・ラグナビラブールバード 100−ジー11 (72)発明者 サービダン、フランセスコ アメリカ合衆国コネチカット州06111・ニ ューイントン・シプレスロード 187

Claims (1)

1. 【特許請求の範囲】 １．ソレノイド用インタフェース回路であって、 （ａ）前記ソレノイドに選択的に電流を流すためのスイッチング手段と、 （ｂ）前記ソレノイドを流れる電流の量を検出し、前記電流の量を表す電流検出 信号を出力する検出手段と、 （ｃ）前記電流検出信号を、前記ソレノイドを流れる電流の予め決められた量を 表す基準電流信号と比較し、比較の結果を表す比較信号を出力する比較手段であ って、前記電流検出信号が前記基準電流信号を超過する場合、超過した量の前記 電流が前記ソレノイドを流れている過電流状態が生じており、前記電流検出信号 が前記基準電流信号より小さい場合、前記電流が超過しない量で前記ソレノイド を流れている非過電流状態が生じている、前記比較手段と、 （ｄ）前記スイッチング手段を作動させて、前記過電流状態の発生の有無にかか わらず、複数の反復時間ウィンドウの各々の間で第１の予め決められた期間に亘 って前記ソレノイドに電流を流す信号処理手段であって、前記反復時間ウィンド ウの各々の長さが、前記第１の予め決められた期間よりも長い第２の予め決めら れた期間が前記各々の反復時間ウィンドウに存在し、前記第２の予め決められた 期間は、前記第１の予め決められた期間以外の前記各々の反復時間ウィンドウの 長さを有する、前記信号処理手段とを有し、 前記信号処理手段が、 前記比較信号に応じて、前記過電流状態が前記反復時間ウィンドウうちの一つ の任意の時間に亘って生じていない場合、前記反復時間ウィンドウうちの前記一 つの次の前記反復時間ウィンドウの前記第２の期間に亘って前記ソレノイドに電 流を流すべく前記スイッチング手段を作動さ せるイネーブル手段と、 前記過電流状態が、前記反復時間ウィンドウの１つにおいて生じている場合、 前記反復時間ウィンドウ前記１つの次の前記反復時間ウィンドウにおいて前記第 ２の期間に亘って前記ソレノイドに流れる電流を遮断するべく前記スイッチング 手段を禁止するディスエーブル手段とを有することを特徴とするソレノイド用イ ンタフェース回路。 ２．前記信号処理手段が、前記ソレノイドのオープンコイル状態を検出する第２ 検出手段を更に有することを特徴とする請求項１に記載のインタフェース回路。 ３．前記ソレノイドのオープンコイル状態を検出するための前記第２検出手段が 、 予め決められた数の前記反復時間ウィンドウが発生した後に生ずる一つの前記 反復時間ウィンドウの間に起こる第３の予め決められた期間の間に前記ソレノイ ドに流れる電流を遮断するための第２スイッチング手段と、 前記予め決められた第３の期間に前記ソレノイドのオープンコイル状態を検出 する第３検出手段とを有することを特徴とする請求項２に記載のインタフェース 回路。 ４．前記第３の予め決められた期間に前記ソレノイドのオープンコイル状態を検 出する前記第３検出手段が、 前記ソレノイドの両端の電圧をオープンソレノイドコイルの電圧値を表す基準 ソレノイド電圧と比較する第２比較手段と、 比較の結果を表す結果信号を出力する出力手段とを有し、 前記ソレノイドの両端の前記電圧が前記基準ソレノイド電圧より小さい場合、 オープンコイル状態が前記ソレノイドに生じており、前記ソレ ノイドの両端の電圧が、前記基準ソレノイド電圧よりも大きい場合、オープンコ イル状態が前記ソレノイドに生じていないことを特徴とする請求項３に記載のイ ンタフェース回路。 ５．前記信号処理手段が、 １つもしくは複数の状態の電流に応じて第４の予め決められた期間に前記ソレ ノイドを流れる電流を流すために前記スイッチング手段を作動させる第２イネー ブル手段を更に有し、 前記第４の予め決められた期間は、前記複数の反復時間ウィンドウとは別個に 決められることを特徴とする請求項１に記載のインタフェース回路。 ６．前記スイッチング手段が、前記ソレノイドと直列に接続されたトランジスタ を有することを特徴とする請求項１に記載のインタフェース回路。 ７．前記検出手段が、前記ソレノイドと直列に接続された抵抗器を有し、 前記電流検出信号が前記抵抗器の両端の電圧からなることを特徴とする請求項 １に記載のインタフェース回路。 ８．前記反復時間ウィンドウの１つのウィンドウに対して１つ前の前記反復時間 ウィンドウの間に予め決められた時間の間に前記過電流状態が生じた場合、前記 反復時間ウィンドウの前記１つのウィンドウの前記第２の予め決められた期間に 前記ソレノイドを流れる電流を遮断するべく前記スイッチング手段を停止させめ ために、前記比較信号に応答して前記信号処理手段を停止するフィルタ手段を更 に有することを特徴とする請求項１に記載のインタフェース回路。 ９．前記第１の予め決められた期間が、前記反復時間ウィンドウの各々の開始部 分から始まり、 前記第２の予め決められた期間が、前記各々の反復時間ウィンドウの対応する 反復時間ウィンドウの前記第１の予め決められた期間の終了時点から始まりかつ 前記対応する反復時間ウィンドウの終了時点まで継続することを特徴とする請求 項１に記載のインタフェース回路。