JPH1042200A - 画像読み取り装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像読み取り精度の向上を図ることを目的と
する。 【解決手段】 複数個のセンサが一列に配列されたセン
サ部１と、このセンサ部１に対応しリードアウトゲート
４を介して設けたシフトレジスタ２と、このセンサ部１
に対応しシャッターゲート６を介して設けたシャッター
ドレイン５とより成る電子シャッター機能を有する固体
撮像素子ラインセンサ１１が設けられた画像読み取り装
置において、この固体撮像素子ラインセンサ１１の１走
査期間中に複数の電荷蓄積期間Ｔ１，Ｔ２を設けると共
にこの複数の電荷蓄積期間毎に信号電荷をこのシフトレ
ジスタ２に読み出して加算するようにし、このシフトレ
ジスタ２で加算された信号電荷をシフトパルスφ１，φ
２で出力側に転送して画像読み取り信号とするようにし
たものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子シャッター機
能を有する固体撮像素子ラインセンサを使用した画像読
み取り装置に関する。

【０００２】

【従来の技術】従来、図７に示す如き電子シャッター機
能を有する固体撮像素子ラインセンサ（ＣＣＤラインセ
ンサ）を使用した画像読み取り装置が提案されている。

【０００３】この図７において、１は例えば２７００個
の受光素子（センサ）が長手方向に一列に配列されてな
るセンサ部、２はこのセンサ部１に対応して形成したＣ
ＣＤより成るシフトレジスタ、３はこのシフトレジスタ
２の出力端に設けられたディフュージョンアンプであ
る。

【０００４】このセンサ部１とシフトレジスタ２との間
にリードアウトゲート４を設けると共にセンサ部１のシ
フトレジスタ２とは反対側にシャッタードレイン５を設
け、このセンサ部１とこのシャッタードレイン５との間
にシャッターゲート６を設ける。

【０００５】斯る図７に示す如きＣＣＤラインセンサに
おいては、図８Ａに示す如きリードアウトゲートパルス
φＲＯＧをリードアウトゲート４に供給し、センサ部１
の信号電荷をシフトレジスタ２に読み出す如くし、また
このシフトレジスタ２に図８Ｂ及びＣに示す如きシフト
パルスφ１及びφ２を供給し、この信号電荷を出力側に
転送する如くする。

【０００６】また、このシフトレジスタ２の出力端に設
けたディフュージョンアンプ３に図８Ｄに示す如きリセ
ットパルスφＲＳを供給し、このリセットパルスφＲＳ
毎にこのディフュージョンアンプ３をリセットする如く
する。

【０００７】また、シャッターゲート６に図８Ｅに示す
如きシャッターパルスφＳＨＵＴを供給し、このシャッ
ターパルスφＳＨＵＴがハイレベル“１”のときにこの
シャッターゲート６をオンとしてセンサ部１の電荷をシ
ャッタードレイン５に捨てる如くし、このシャッターパ
ルスφＳＨＵＴがローレベル“０”のときに、このセン
サ部１に電荷を蓄積するようにし、これを信号電荷とす
るようにしたものである。

【０００８】斯るＣＣＤラインセンサの出力端であるシ
フトレジスタ２の出力端のディフュージョンアンプ３の
出力側には図２Ｃに示す如き、リセット期間７ａと基準
レベルであるフィールドスルー期間７ｂと信号期間７ｃ
とより成る信号が所定周期で繰り返す画像読み取り信号
７が得られる。

【０００９】

【発明が解決しようとする課題】斯る従来の画像読み取
り装置において、図９Ｂに示す如き黒及び白が斜めに配
された絵の原稿を読み取る場合に例えばＣＣＤラインセ
ンサのセンサ部１の一列に配列された例えば８個の受光
素子Ｓ１，Ｓ２‥‥Ｓ８がこの図９Ｂの原稿に対し図９
Ａに示す如く配され、このＣＣＤラインセンサのセンサ
部１の受光素子Ｓ１，Ｓ２‥‥Ｓ８が図９Ｂの矢印方向
に走査され、このＣＣＤラインセンサのセンサ部１に図
９Ｃに示す如きタイミングでシャッターパルスφＳＨＵ
Ｔが供給されたときは、受光素子Ｓ５，Ｓ６，Ｓ７も真
黒のデータを読み取ることとなり、誤読み取りとなる不
都合があった。

【００１０】また上述原稿をカラーＣＣＤラインセンサ
で、上述の如く読み取ったときは、この黒及び白の境界
部分に色がついてしまう不都合があった。

【００１１】本発明は斯る点に鑑み、上述の如き画像読
み取り装置において、読み取り精度の向上を図ることを
目的とする。

【００１２】

【課題を解決するための手段】本発明は複数個のセンサ
が一列に配列されたセンサ部と、このセンサ部に対応し
リードアウトゲートを介して設けたシフトレジスタと、
このセンサ部に対応しシャッターゲートを介して設けた
シャッタードレインとより成る電子シャッター機能を有
する固体撮像素子ラインセンサが設けられた画像読み取
り装置において、この固体撮像素子ラインセンサの１走
査期間中に複数の電荷蓄積期間を設けると共にこの複数
の電荷蓄積期間毎に信号電荷をこのシフトレジスタに読
み出して加算するようにし、このシフトレジスタで加算
された信号電荷をシフトパルスで出力側に転送して画像
読み取り信号とするようにしたものである。

【００１３】本発明によれば電荷蓄積期間を複数に時分
割し、原稿の複数個所の夫々に対応する電荷蓄積期間の
信号電荷をシフトレジスタにおいて加算し、この加算し
た信号電荷をシフトパルスで出力側に転送して画像読み
取り信号としているので、原稿の読み取り精度が向上す
る。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明画像
読み取り装置の一実施例につき説明しよう。図１におい
て、１１は図７に示す如き、電子シャッター機能を有す
る固体撮像素子ラインセンサ（ＣＣＤラインセンサ）を
示す。また１２は本例による画像読み取り装置を制御す
る中央制御装置（ＣＰＵ）を示し、この中央制御装置１
２よりのスタートパルス及びアドレスデータをタイミン
グゼネレータ１３に供給する。

【００１５】このタイミングゼネレータ１３は、この中
央制御装置１２よりの図３Ａに示す如き、画像読み取り
走査期間毎のスタートパルスに同期した図３Ｃに示す如
き電荷蓄積期間Ｔ１及びＴ２が例えば２分割されたシャ
ッターパルスφＳＨＵＴ、このシャッターパルスφＳＨ
ＵＴの２つの電荷蓄積期間Ｔ１及びＴ２に夫々同期した
画像読み取り走査期間に２回読み出すリードアウトゲー
トパルスφＲＯＧ、図３Ｅ，Ｆに示す如きシフトパルス
φ１，φ２及び図２Ｂに示す如きリセットパルスφＲＳ
を発生し、このタイミングゼネレータ１３で発生したシ
ャッターパルスφＳＨＵＴ、リードアウトゲートパルス
φＲＯＧ、シフトパルスφ１，φ２及びリセットパルス
φＲＳをＣＣＤラインセンサ１１に供給する如くする。

【００１６】このタイミングゼネレータ１３として例え
ば図４に示す如く構成する。この図４において、３０
は、図５Ａに示す如き画像読み取りのスタートパルス３
０ａが供給されるスタートパルス入力端子、３１はシャ
ッターをオフする時間を設定する８ビットのシャッター
レジスタ、３２は１画像読み取り走査の時間を設定する
８ビットのラインレジスタを示す。

【００１７】このスタートパルス入力端子３０に供給さ
れるスタートパルス３０ａを１画像読み取り走査期間の
時間を制御する８ビットのダウンカウンタ３３に供給す
ると共に７ビットのアップカウンタ３４に供給する。ま
たラインレジスタ３２よりの８ビット信号をダウンカウ
ンタ３３のクロック端子に供給すると共にこのダウンカ
ウンタ３３のカウント出力をアップカウンタ３４のエネ
ーブル端子に供給する如くする。

【００１８】このラインレジスタ３２の下位７ビットを
コンパレータ３５の一方の入力端子に供給すると共に７
ビットのアップカウンタ３４の出力信号をこのコンパレ
ータ３５の他方の入力端子に供給する。このコンパレー
タ３５は一方及び他方の入力端子に供給される信号が等
しいときに出力信号を出し、この出力信号をアップカウ
ンタ３４のクリア端子に供給すると共にＤフリップフロ
ップ回路３６のセット端子に供給する。

【００１９】この７ビットのアップカウンタ３４の出力
信号をコンパレータ３７及び３８の夫々の一方の入力端
子に供給する如くする。またスタートパルス入力端子３
０に供給されるスタートパルス３０ａをＤフリップフロ
ップ回路３６のクリア端子に供給する。

【００２０】シャッターレジスタ３１の下位１ビットを
アンド回路３９の一方の入力端子に供給すると共にこの
Ｄフリップフロップ端子３６の出力信号をこのアンド回
路３９の他方の入力端子に供給する。またこのシャッタ
ーレジスタ３１の上位７ビットを加算器４０の一方の入
力端子に供給すると共にこのアンド回路３９の出力信号
をこの加算器４０の他方の入力端子に供給する。

【００２１】この加算器４０の出力信号をリードアウト
ゲートパルスφＲＯＧのパルス幅を決める例えば減算値
を「２」とした減算器４１に供給すると共にコンパレー
タ３７の他方の入力端子に供給する。この減算器４１の
出力信号をコンパレータ３８の他方の入力端子に供給す
る。

【００２２】このコンパレータ３８においては、一方及
び他方の入力端子に供給される信号が等しくなったとき
に出力信号を得、この出力信号をＤフリップフロップ回
路４２のセット端子に供給し、このＤフリップフロップ
回路４２をセットする如くする。またコンパレータ３７
においては、一方及び他方の入力端子に供給される信号
が等しいとき出力信号を得、この出力信号をこのＤフリ
ップフロップ回路４２のクリア端子に供給し、このＤフ
リップフロップ回路４２をクリアする如くする。

【００２３】また、このコンパレータ３７より導出した
シャッターパルス出力端子４３にこのコンパレータ３７
の他方の入力端子に供給される信号がこの一方の入力端
子に供給される信号より大きいときに電荷蓄積期間Ｔ
１，Ｔ２とするローレベル“０”を得、その他の期間は
ハイレベル“１”となるシャッターパルスφＳＨＵＴを
得る如くする。

【００２４】またＤフリップフロップ回路４２の出力端
よりシャッターパルスφＳＨＵＴに同期したリードアウ
トゲートパルスφＲＯＧを得るリードアウトゲートパル
ス出力端子４４を導出する。

【００２５】また、スタートパルス入力端子３０よりの
スタートパルス３０ａをＤフリップフロップ回路４５の
セット端子に供給し、このＤフリップフロップ回路４５
をクロック信号入力端子４７に供給されるクロック信号
に同期してセットすると共に転送スタート信号入力端子
４６に供給されるシャッターパルスφＳＨＵＴの電荷蓄
積期間Ｔ１，Ｔ２が終了後の所定タイミングで発生され
る図５Ｋ（図３Ｄ）に示す如き、転送スタート信号をこ
のＤフリップフロップ回路４５のクリア端子に供給し、
このＤフリップフロップ回路４５をクロック信号に同期
してクリアする如くする。

【００２６】またクロック信号入力端子４７に供給され
るクロック信号をゲート回路４８を介して転送クロック
信号出力端子４９に供給すると共にＤフリップフロップ
回路４５の出力信号をこのゲート回路４８にゲート信号
として供給する。

【００２７】この図４のタイミングゼネレータの動作に
つき図５のタイムチャートを使用して説明する。この図
５においては説明を簡略化するためのラインレジスタ３
２を「９」（画像読み取り周期を１０クロック期間）、
シャッターレジスタ３１を「７」とし、また減算器４１
の減算値を「２」とする。

【００２８】今、図５Ａに示す如き画像読み取りのスタ
ートパルス３０ａがスタートパルス入力端子３０に中央
制御装置１２より供給されたときはダウンカウンタ３３
は図５Ｂに示す如くダウンカウントすると共にアップカ
ウンタ３４は図５Ｃに示す如くアップカウントする。

【００２９】また、このときはＤフリップフロップ回路
３６を図５Ｅに示す如くクリアすると共にＤフリップフ
ロップ回路４５を図５Ｌに示す如くセットする。

【００３０】またコンパレータ３５には図５Ｄに示す如
き出力信号３５ａが得られ、この出力信号３５ａにより
アップカウンタ３４を図５Ｃに示す如くクリアすると共
にＤフリップフロップ回路３６を図５Ｅに示す如くセッ
トする。

【００３１】また、加算器４０の出力側には図５Ｆに示
す如き加算値が得られ、この加算値がコンパレータ３７
の他方の入力端子に供給されると共にこのコンパレータ
３７の一方の入力端子に図５Ｃに示す如きアップカウン
タ３４のカウント値が供給されるので、このコンパレー
タ３７の出力側のシャッターパルス出力端子４３に図５
Ｊに示す如き、電荷蓄積期間Ｔ１，Ｔ２が時間的に２分
割されたシャッターパルスφＳＨＵＴが得られる。

【００３２】コンパレータ３８の一方の入力端子に図５
Ｃに示す如きアップカウンタ３４のカウント値が供給さ
れると共にこのコンパレータ３８の他方の入力端子にこ
の図５Ｆに示す如き加算器４０の出力側に得られる加算
値より「２」を減じた値が供給され、このコンパレータ
３８の出力側に図５Ｇに示す如き２つの信号が得られ、
これによりＤフリップフロップ回路４２をセットする。

【００３３】またコンパレータ３７の一方及び他方の入
力端子に供給される値が等しいときに得られる出力信号
は図５Ｈに示す通りであり、この図５Ｈに示す如き信号
によりＤフリップフロップ回路４２をクリアする。

【００３４】従って、このＤフリップフロップ回路４２
の出力側のリードアウトゲートパルス出力端子４４に得
られるリードアウトゲートパルスφＲＯＧは図５Ｉに示
す如き、２つのシャッターパルスφＳＨＵＴの電荷蓄積
期間Ｔ１及びＴ２に夫々同期した読み出し期間を有する
ものとなる。

【００３５】また、転送スタート信号入力端子４６に図
５Ｋに示す如きリードアウトゲートパルスφＲＯＧの２
つの読み出し期間が経過した後の所定タイミングの転送
スタート信号４６ａを供給し、この転送スタート信号４
６ａをＤフリップフロップ回路４５に供給してクロック
信号に同期し、このＤフリップフロップ回路４５をクリ
アし、このＤフリップフロップ回路４５の出力側に図５
Ｌに示す如きゲート信号を得る。

【００３６】この図５Ｌに示す如きゲート信号によりゲ
ートするので転送パルス出力端子４９には図５Ｍに示す
如きシフトパルスが得られ、この図５Ｍに示す如きシフ
トパルスとこの位相を反転したパルスとでシフトパルス
φ１，φ２を構成し、これによりシフトレジスタ２の信
号電荷を転送する如くする。

【００３７】斯るＣＣＤラインセンサ１１においては、
１画像読み取り走査期間中に２つの電荷蓄積期間Ｔ１及
びＴ２を設けると共にこの２つの電荷蓄積期間Ｔ１及び
Ｔ２毎にシフトレジスタ２に読み出して加算し、このシ
フトレジスタ２で加算された信号電荷をシフトパルスφ
１及びφ２で出力側に転送しているので、このＣＣＤラ
インセンサ１１の出力側には図２Ｃに示す如き、リセッ
トパルスφＲＳによるリセット期間７ａと基準レベルで
あるフィールドスルー期間７ｂと信号期間７ｃとより成
る信号が所定周期で繰り返す画像読み取り信号（撮像信
号）７が得られる。

【００３８】このＣＣＤラインセンサ１１の出力側に得
られる図２Ｃに示す如き画像読み取り信号７を相関二重
サンプリング回路１５に供給する。即ち、このＣＣＤラ
インセンサ１１の出力端子を相関二重サンプリング回路
１５を構成する画像読み取り信号７の基準レベルである
フィールドスルー期間７ｂにオンとなる接続スイッチ１
５ａ及びこの画像読み取り信号７の信号期間７ｃにオン
となるサンプリングスイッチ１５ｂを介して演算増幅回
路１５ｃの反転入力端子−に接続する。

【００３９】この接続スイッチ１５ａ及びサンプリング
スイッチ１５ｂの接続点を基準電圧ホールド用コンデン
サＣ₁ を介して接地すると共に演算増幅回路１５ｃの反
転入力端子−を基準電圧ホールド用のコンデンサＣ₂ を
介して接地する。

【００４０】またＣＣＤラインセンサ１１の出力端子を
相関二重サンプリング回路１５を構成する画像読み取り
信号７の信号期間７ｃにサンプリングスイッチ１５ｂと
連動してオンとなるサンプリングスイッチ１５ｄを介し
て演算増幅回路１５ｃの非反転入力端子＋に接続すると
共にこの非反転入力端子＋を信号電圧ホールド用コンデ
ンサＣ₃ を介して接地する。

【００４１】本例においては、タイミングゼネレータ１
３の出力側に得られる図２Ａに示す如きシフトパルスφ
１を遅延回路１５ｅに供給して、接続スイッチ１５ａを
画像読み取り信号７のフィールドスルー期間７ｂにオン
するスイッチ信号を形成するようにすると共にこのシフ
トパルスφ１を遅延回路１５ｆに供給して、サンプリン
グスイッチ１５ｂ及び１５ｄを画像読み取り信号７の信
号期間７ｃにオンするスイッチ信号を形成する。

【００４２】この相関二重サンプリング回路１５の出力
側即ち演算増幅回路１５ｃの出力側に図２Ｄに示す如
く、画像読み取り信号７の基準レベルであるフィールド
スルー期間７ｂのレベルと信号期間７ｃのレベルとの差
のサンプリングホールド電圧が順次得られる離散的信号
が得られる。

【００４３】この相関二重サンプリングホールド回路１
５の出力側に得られる離散的信号をアナログ信号をデジ
タル信号に変換する分解能が例えば１０ビットのアナロ
グ−デジタル変換回路１６に供給する。

【００４４】このアナログ−デジタル変換回路１６の出
力信号を黒補正回路１７及び白補正回路１８を介してデ
ジタル画像信号出力端子１９に供給する如くする。

【００４５】この黒補正回路１７はＣＣＤラインセンサ
１１のセンサ部１の暗時の出力レベルのばらつきを補正
するもので、シャッタゲート６をオンした状態での出力
レベルのデータを中央制御装置１２に設けたメモリに記
憶し、読み取った信号レベルのデータより、このメモリ
に記憶された黒レベルのデータをデジタル的に引算する
ことにより黒補正するようにしたものである。

【００４６】また白補正回路１８は、光源のシェーディ
ング（光量むら）及びＣＣＤラインセンサ１１のセンサ
部１の感度ばらつきを補正するもので、予め白基準板を
測光したデータを中央制御装置１２に設けたメモリに記
憶し、読み取った信号レベルのデータをこのメモリに記
憶された白レベルのデータでデジタル的に割算して補正
するようにしたものである。

【００４７】本例に依れば電荷蓄積期間を２つに時分割
し、原稿の２つの部分に対応する電荷蓄積期間Ｔ１及び
Ｔ２の夫々の信号電荷をシフトレジスタにおいて、加算
し、この加算した信号電荷をシフトパルスφ１及びφ２
で出力側に転送して画像読み取り信号７としているので
原稿の読み取り精度が向上する。

【００４８】例えば、本例による画像読み取り装置にお
いて、図６Ｂに示す如き黒及び白が斜めに配された絵の
原稿を読み取る場合に、例えばＣＣＤラインセンサ１１
のセンサ部１の一列に配列された例えば８個の受光素子
Ｓ１，Ｓ２‥‥Ｓ８が、この図６Ｂの原稿に対し、図６
Ａに示す如く配され、このＣＣＤラインセンサ１１のセ
ンサ部１の受光素子Ｓ１，Ｓ２‥‥Ｓ８が、図６Ｂの矢
印方向に走査され、このＣＣＤラインセンサ１１のセン
サ部１に図６Ｃに示す如き２つの電荷蓄積期間Ｔ１及び
Ｔ２を有するシャッターパルスφＳＨＵＴが供給された
ときは受光素子Ｓ５及びＳ６の信号電荷は電荷蓄積期間
Ｔ１では真黒データであるが、電荷蓄積期間Ｔ２では白
データを読み取り、之等がシフトレジスタ２で加算さ
れ、受光素子Ｓ５及びＳ６でグレーデータを得ることが
できる。

【００４９】尚上述実施例では１画素読み取り走査期間
におけるシャッターパルスφＳＨＵＴの電荷蓄積期間を
２分割したが、これを３分割以上として、その電荷蓄積
期間毎に信号電荷を読み出してシフトレジスタ２で加算
するようにしても良いことは勿論である。この場合この
電荷蓄積期間の分割数が増大するに従って画像読み取り
精度が向上する。

【００５０】また本発明は上述実施例に限ることなく本
発明の要旨を逸脱することなく、その他種々の構成が採
り得ることは勿論である。

【００５１】

【発明の効果】本発明によればシャッターパルスφＳＨ
ＵＴの電荷蓄積期間を複数に時分割し、原稿の複数個所
の夫々に対応する電荷蓄積期間の信号電荷をシフトレジ
スタにおいて加算し、この加算した信号電荷をシフトパ
ルスで出力側に転送して画像読み取り信号としているの
で、原稿の読み取り精度が向上する利益がある。

【図面の簡単な説明】

【図１】本発明画像読み取り装置の一実施例を示す構成
図である。

【図２】図１の説明に供する線図である。

【図３】本発明の説明に供する線図である。

【図４】タイミングゼネレータの例を示す構成図であ
る。

【図５】図４の説明に供する線図である。

【図６】本発明の説明に供する線図である。

【図７】ＣＣＤラインセンサの例を示す構成図である。

【図８】図７の説明に供する線図である。

【図９】従来の画像読み取り装置の例の説明に供する線
図である。

【符号の説明】

１ センサ部、２ シフトレジスタ、３ ディフュージ
ョンアンプ、４ リードアウトゲート、５ シャッター
ドレイン、６ シャッターゲート、７ 画像読み取り信
号、７ａ リセット期間、７ｂ フィールドスルー期
間、７ｃ 信号期間、１１ ＣＣＤラインセンサ、１２
中央制御装置、１３ タイミングゼネレータ、１５
相関二重サンプリング回路、１６ アナログ−デジタル
変換回路、１７ 黒補正回路、１８ 白補正回路、１９
デジタル画像信号出力端子、φＲＯＧ リードアウト
ゲートパルス、φＲＳ リセットパルス、φＳＨＵＴ
シャッターパルス、Ｔ１，Ｔ２ 電荷蓄積期間

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数個のセンサが一列に配列されたセン
   サ部と、前記センサ部に対応しリードアウトゲートを介
   して設けたシフトレジスタと、前記センサ部に対応しシ
   ャッターゲートを介して設けたシャッタードレインとよ
   り成る電子シャッター機能を有する固体撮像素子ライン
   センサが設けられた画像読み取り装置において、 前記固体撮像素子ラインセンサの１走査期間中に複数の
   電荷蓄積期間を設けると共に前記複数の電荷蓄積期間毎
   に信号電荷を前記シフトレジスタに読み出して加算する
   ようにし、前記シフトレジスタで前記加算された信号電
   荷をシフトパルスで出力側に転送して、画像読み取り信
   号とするようにしたことを特徴とする画像読み取り装
   置。