JPH1041985A - 入力処理回路 - Google Patents
入力処理回路Info
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- JPH1041985A JPH1041985A JP21062596A JP21062596A JPH1041985A JP H1041985 A JPH1041985 A JP H1041985A JP 21062596 A JP21062596 A JP 21062596A JP 21062596 A JP21062596 A JP 21062596A JP H1041985 A JPH1041985 A JP H1041985A
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- JP
- Japan
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- circuit
- signal
- digital
- gain control
- peak
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- Pending
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- Control Of Amplification And Gain Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＡＧＣ回路の制御に必要な入力信号レベルを
正確に検出する入力処理回路を提供すること。 【解決手段】 メタリックケーブルを用いたディジタル
伝送システム１０におけるディジタル処理線路等化回路
１３の前段に設けられる入力処理回路１であって、入力
信号の利得制御を自動的に行うＡＧＣ回路２と、ＡＧＣ
回路２からのアナログ出力信号をディジタル信号に変換
するＡ／Ｄコンバータ３と、Ａ／Ｄコンバータ３によっ
て変換されたディジタル信号からＡＧＣ回路２における
ＤＣオフセット成分の信号を取り除くディジタルハイパ
スフィルタ４と、ディジタルハイパスフィルタ４を通過
した受信信号からピーク信号を検出するピーク検出回路
５と、ピーク検出回路５によって検出されたピーク信号
の大きさを求め、ＡＧＣ回路２における最適レンジを決
定するレンジ決定回路６とを備えるように構成する。
正確に検出する入力処理回路を提供すること。 【解決手段】 メタリックケーブルを用いたディジタル
伝送システム１０におけるディジタル処理線路等化回路
１３の前段に設けられる入力処理回路１であって、入力
信号の利得制御を自動的に行うＡＧＣ回路２と、ＡＧＣ
回路２からのアナログ出力信号をディジタル信号に変換
するＡ／Ｄコンバータ３と、Ａ／Ｄコンバータ３によっ
て変換されたディジタル信号からＡＧＣ回路２における
ＤＣオフセット成分の信号を取り除くディジタルハイパ
スフィルタ４と、ディジタルハイパスフィルタ４を通過
した受信信号からピーク信号を検出するピーク検出回路
５と、ピーク検出回路５によって検出されたピーク信号
の大きさを求め、ＡＧＣ回路２における最適レンジを決
定するレンジ決定回路６とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＩＳＤＮ
（Integrated Services Digital Network ）等のディジ
タル伝送における入力処理回路の分野に関する。
（Integrated Services Digital Network ）等のディジ
タル伝送における入力処理回路の分野に関する。
【０００２】
【従来の技術】従来、ＩＳＤＮ等のディジタル伝送で
は、通常、その伝送路にメタリックケーブルを使用す
る。そして、メタリックケーブルによる伝送路には損失
や位相に周波数特性があり、送信信号波形は受信端で波
形歪みを生じたり、また、線種の違いやブリッジタップ
による損失、周波数特性の変化があるため、伝送路の損
失、周波数特性に対して逆特性となる回路（線路等化回
路）を受信側に設けて元の波形を復元している。
は、通常、その伝送路にメタリックケーブルを使用す
る。そして、メタリックケーブルによる伝送路には損失
や位相に周波数特性があり、送信信号波形は受信端で波
形歪みを生じたり、また、線種の違いやブリッジタップ
による損失、周波数特性の変化があるため、伝送路の損
失、周波数特性に対して逆特性となる回路（線路等化回
路）を受信側に設けて元の波形を復元している。
【０００３】図４は、メタリックケーブルを用いた従来
のディジタル伝送システムを説明するための図である。
図４におけるディジタル伝送システム１０は、大別し
て、線路駆動回路１１と、Ａ／Ｄコンバータ１２と、デ
ィジタル処理線路等化回路１３とから構成されている。
のディジタル伝送システムを説明するための図である。
図４におけるディジタル伝送システム１０は、大別し
て、線路駆動回路１１と、Ａ／Ｄコンバータ１２と、デ
ィジタル処理線路等化回路１３とから構成されている。
【０００４】線路駆動回路１１は、メタリックケーブル
を駆動するための回路であり、Ａ／Ｄコンバータ１２
は、メタリックケーブルを介して入力されるアナログ信
号をディジタル信号に変換してディジタル処理線路等化
回路１３に出力するものである。ディジタル処理線路等
化回路１３は、メタリックケーブルの線路損失による波
形の歪み等を補償するための回路である。
を駆動するための回路であり、Ａ／Ｄコンバータ１２
は、メタリックケーブルを介して入力されるアナログ信
号をディジタル信号に変換してディジタル処理線路等化
回路１３に出力するものである。ディジタル処理線路等
化回路１３は、メタリックケーブルの線路損失による波
形の歪み等を補償するための回路である。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のディジタル伝送システム１０にあっては、コ
ストを低減するため、Ａ／Ｄコンバータ１２に安価な８
ビットタイプのものを使用すると、理論的にダイナミッ
クレンジが小さくなる。この対策として、自動利得制御
回路（以下、ＡＧＣ（Auto Gain Contorol）回路）を追
加することでダイナミックレンジを大きくすることが考
えられる。
うな従来のディジタル伝送システム１０にあっては、コ
ストを低減するため、Ａ／Ｄコンバータ１２に安価な８
ビットタイプのものを使用すると、理論的にダイナミッ
クレンジが小さくなる。この対策として、自動利得制御
回路（以下、ＡＧＣ（Auto Gain Contorol）回路）を追
加することでダイナミックレンジを大きくすることが考
えられる。
【０００６】この場合、ＡＧＣ回路の制御をするため、
ディジタル処理線路等化回路１３に入力される信号の大
きさを正確に求めなければならない。ところが、この入
力信号のレベルは微小であり、Ａ／Ｄコンバータ１２に
ＤＣオフセットがあると、微小信号の大きさを正確に求
めることができないという問題があった。
ディジタル処理線路等化回路１３に入力される信号の大
きさを正確に求めなければならない。ところが、この入
力信号のレベルは微小であり、Ａ／Ｄコンバータ１２に
ＤＣオフセットがあると、微小信号の大きさを正確に求
めることができないという問題があった。
【０００７】以下、ＤＣオフセットの影響について詳し
く説明する。前述したディジタル伝送システム１０で
は、送信信号の大きさは一定値であることから、入力信
号のピーク値によって線路の損失の推定をしている。こ
のため、図５に示すように、ＤＣオフセット成分がある
と、入力信号のピーク値の検出に誤差が生じる。特に、
線路符号がＡＭＩ符号の場合、正パルスは検出すること
とができるが、負パルスは検出することができなかっ
た。
く説明する。前述したディジタル伝送システム１０で
は、送信信号の大きさは一定値であることから、入力信
号のピーク値によって線路の損失の推定をしている。こ
のため、図５に示すように、ＤＣオフセット成分がある
と、入力信号のピーク値の検出に誤差が生じる。特に、
線路符号がＡＭＩ符号の場合、正パルスは検出すること
とができるが、負パルスは検出することができなかっ
た。
【０００８】本発明の課題は、上記問題点を解決するた
めになされたものであり、ＡＧＣ回路の制御に必要な入
力信号レベルを正確に検出する入力処理回路を提供する
ことにある。
めになされたものであり、ＡＧＣ回路の制御に必要な入
力信号レベルを正確に検出する入力処理回路を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の入力処理回路
は、メタリックケーブルを用いたディジタル伝送システ
ムにおけるディジタル処理線路等化回路の前段に設けら
れる入力処理回路であって、入力信号の利得制御を自動
的に行う自動利得制御回路と、前記自動利得制御回路か
らのアナログ出力信号をディジタル信号に変換するＡ／
Ｄ変換回路と、前記Ａ／Ｄ変換回路によって変換された
ディジタル信号から前記自動利得制御回路におけるＤＣ
オフセット成分の信号を取り除く、例えば、Ｈ（ｚ）＝
（ｂ０＋ｂ１ｚ-1）／（１−ａ１ｚ-1）（但し、ｂ０，
ｂ１，ａ１は定数）の伝達関数を有するＩＩＲフィルタ
等からなるディジタルハイパスフィルタと、前記ディジ
タルハイパスフィルタを通過した信号のピークを検出す
るピーク検出回路と、前記ピーク検出回路によって検出
されたピークに基づき、前記自動利得制御回路における
最適レンジを決定するレンジ決定回路と、を備えるよう
に構成している。
は、メタリックケーブルを用いたディジタル伝送システ
ムにおけるディジタル処理線路等化回路の前段に設けら
れる入力処理回路であって、入力信号の利得制御を自動
的に行う自動利得制御回路と、前記自動利得制御回路か
らのアナログ出力信号をディジタル信号に変換するＡ／
Ｄ変換回路と、前記Ａ／Ｄ変換回路によって変換された
ディジタル信号から前記自動利得制御回路におけるＤＣ
オフセット成分の信号を取り除く、例えば、Ｈ（ｚ）＝
（ｂ０＋ｂ１ｚ-1）／（１−ａ１ｚ-1）（但し、ｂ０，
ｂ１，ａ１は定数）の伝達関数を有するＩＩＲフィルタ
等からなるディジタルハイパスフィルタと、前記ディジ
タルハイパスフィルタを通過した信号のピークを検出す
るピーク検出回路と、前記ピーク検出回路によって検出
されたピークに基づき、前記自動利得制御回路における
最適レンジを決定するレンジ決定回路と、を備えるよう
に構成している。
【００１０】また、本発明の入力装置は、メタリックケ
ーブルを用いたディジタル伝送システムにおけるディジ
タル処理線路等化回路の前段に設けられる入力処理回路
であって、入力信号の利得制御を自動的に行う自動利得
制御回路と、前記自動利得制御回路からのアナログ出力
信号から当該自動利得制御回路におけるＤＣオフセット
成分の信号を取り除くアナログハイパスフィルタと、前
記アナログハイパスフィルタを通過したアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換回路と、前記アナ
ログフィルタを通過した信号のピークを検出するピーク
検出回路と、前記ピーク検出回路によって検出されたピ
ークに基づき、前記自動利得制御回路における最適レン
ジを決定するレンジ決定回路とを備えるように構成して
いる。
ーブルを用いたディジタル伝送システムにおけるディジ
タル処理線路等化回路の前段に設けられる入力処理回路
であって、入力信号の利得制御を自動的に行う自動利得
制御回路と、前記自動利得制御回路からのアナログ出力
信号から当該自動利得制御回路におけるＤＣオフセット
成分の信号を取り除くアナログハイパスフィルタと、前
記アナログハイパスフィルタを通過したアナログ信号を
ディジタル信号に変換するＡ／Ｄ変換回路と、前記アナ
ログフィルタを通過した信号のピークを検出するピーク
検出回路と、前記ピーク検出回路によって検出されたピ
ークに基づき、前記自動利得制御回路における最適レン
ジを決定するレンジ決定回路とを備えるように構成して
いる。
【００１１】
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本実施形態にお
ける入力処理回路の構成例を示すブロック図であり、デ
ィジタル伝送システムにおけるディジタル処理線路等化
回路の前段に設けた例を示す。なお、図１において、図
４に示す従来例と同一要素部分には同一符号を付してい
る。
いて本発明を詳細に説明する。図１は、本実施形態にお
ける入力処理回路の構成例を示すブロック図であり、デ
ィジタル伝送システムにおけるディジタル処理線路等化
回路の前段に設けた例を示す。なお、図１において、図
４に示す従来例と同一要素部分には同一符号を付してい
る。
【００１２】本実施形態での入力処理回路１は、図１に
示すように、ＡＧＣ回路（自動利得制御回路）２と、Ａ
／Ｄコンバータ（Ａ／Ｄ変換回路）３と、ディジタルフ
ィルタとなるディジタルハイパスフィルタ（以下、ディ
ジタルＨＰＦ（Hi Pass Filter））４と、ピーク検出回
路５と、レンジ決定回路６とから構成されている。
示すように、ＡＧＣ回路（自動利得制御回路）２と、Ａ
／Ｄコンバータ（Ａ／Ｄ変換回路）３と、ディジタルフ
ィルタとなるディジタルハイパスフィルタ（以下、ディ
ジタルＨＰＦ（Hi Pass Filter））４と、ピーク検出回
路５と、レンジ決定回路６とから構成されている。
【００１３】ＡＧＣ回路２は、アナログ回路によって構
成された、入力信号の利得制御を自動的に行うための回
路であり、実際には、数段階のレンジ切替の機能を有
し、後述するレンジ決定回路６からの制御信号に基づい
て適正レンジに制御される。Ａ／Ｄコンバータ３は、Ａ
ＧＣ回路２から出力されるアナログ信号をディジタル信
号に変換するものである。
成された、入力信号の利得制御を自動的に行うための回
路であり、実際には、数段階のレンジ切替の機能を有
し、後述するレンジ決定回路６からの制御信号に基づい
て適正レンジに制御される。Ａ／Ｄコンバータ３は、Ａ
ＧＣ回路２から出力されるアナログ信号をディジタル信
号に変換するものである。
【００１４】ディジタルＨＰＦ４は、Ａ／Ｄコンバータ
３から出力されるディジタル信号から、ＡＧＣ回路２に
おけるＤＣオフセット成分を取り除き、純粋な信号成分
のみをディジタル処理線路等化回路１３に伝達するため
のフィルタである。
３から出力されるディジタル信号から、ＡＧＣ回路２に
おけるＤＣオフセット成分を取り除き、純粋な信号成分
のみをディジタル処理線路等化回路１３に伝達するため
のフィルタである。
【００１５】ピーク検出回路５は、ディジタルＨＰＦ４
を通過した信号からピーク信号を検出するものであり、
レンジ決定回路６は、ピーク検出回路５によって検出さ
れたピーク信号の大きさを求め、ＡＧＣ回路２における
最適レンジを決定し、その制御信号をＡＧＣ回路２に出
力するものである。そして、ディジタル処理線路等化回
路１３で線路損失による波形の歪みを等化する。
を通過した信号からピーク信号を検出するものであり、
レンジ決定回路６は、ピーク検出回路５によって検出さ
れたピーク信号の大きさを求め、ＡＧＣ回路２における
最適レンジを決定し、その制御信号をＡＧＣ回路２に出
力するものである。そして、ディジタル処理線路等化回
路１３で線路損失による波形の歪みを等化する。
【００１６】以上の構成において、Ａ／Ｄコンバータ３
に、例えば、８ビット程度のビット数の小さな安価なも
のを用いた場合、ダイナミックレンジを確保するために
ＡＧＣ回路２が不可欠となる。このとき、ＡＧＣ回路２
におけるＤＣオフセットの影響による問題に対して、本
実施形態では、ディジタルＨＰＦ４を用いることでＤＣ
オフセットをキャンセルし、ＡＧＣ回路２の制御に必要
な入力信号のレベルを正確に検出するようにしている。
に、例えば、８ビット程度のビット数の小さな安価なも
のを用いた場合、ダイナミックレンジを確保するために
ＡＧＣ回路２が不可欠となる。このとき、ＡＧＣ回路２
におけるＤＣオフセットの影響による問題に対して、本
実施形態では、ディジタルＨＰＦ４を用いることでＤＣ
オフセットをキャンセルし、ＡＧＣ回路２の制御に必要
な入力信号のレベルを正確に検出するようにしている。
【００１７】これによって、仮にＤＣオフセットがあっ
た場合でも、面倒なＤＣオフセットの調整を行わなくて
も、ディジタル処理線路等化回路１３に最適な大きさの
信号を入力することができる。なお、上記ディジタルＨ
ＰＦ４としては、ＤＣオフセットをキャンセルすること
のできるフィルタであれば、どのような構成のものでも
構わない。
た場合でも、面倒なＤＣオフセットの調整を行わなくて
も、ディジタル処理線路等化回路１３に最適な大きさの
信号を入力することができる。なお、上記ディジタルＨ
ＰＦ４としては、ＤＣオフセットをキャンセルすること
のできるフィルタであれば、どのような構成のものでも
構わない。
【００１８】図２は、ディジタルＨＰＦの構成例を示す
図であり、本例でのディジタルＨＰＦ４は、Ｄラッチ回
路４１、加算回路４２，４３、バッファアンプ４４，４
５から構成されている。これは、例えば、伝達関数がＨ
（ｚ）＝（ｂ０＋ｂ１ｚ-1）／（１−ａ１ｚ-1）で表さ
れるＩＩＲフィルタであり、ｂ０＝１，ｂ１＝−１，ａ
１＝０．９９９を代入して周波数特性を計算することに
より、上記ディジタルＨＰＦ４として利用している。
図であり、本例でのディジタルＨＰＦ４は、Ｄラッチ回
路４１、加算回路４２，４３、バッファアンプ４４，４
５から構成されている。これは、例えば、伝達関数がＨ
（ｚ）＝（ｂ０＋ｂ１ｚ-1）／（１−ａ１ｚ-1）で表さ
れるＩＩＲフィルタであり、ｂ０＝１，ｂ１＝−１，ａ
１＝０．９９９を代入して周波数特性を計算することに
より、上記ディジタルＨＰＦ４として利用している。
【００１９】図３は、他の実施形態における入力処理回
路の構成例を示すブロック図である。なお、図３におい
て、図１に示す実施形態と同一要素部分には同一符号を
付している。本実施形態での入力処理回路１’は、図３
に示すように、ＡＧＣ回路２と、アナログハイパスフィ
ルタ（以下、アナログＨＰＦ）７と、Ａ／Ｄコンバータ
８と、ピーク検出回路５と、レンジ決定回路６とから構
成されている。
路の構成例を示すブロック図である。なお、図３におい
て、図１に示す実施形態と同一要素部分には同一符号を
付している。本実施形態での入力処理回路１’は、図３
に示すように、ＡＧＣ回路２と、アナログハイパスフィ
ルタ（以下、アナログＨＰＦ）７と、Ａ／Ｄコンバータ
８と、ピーク検出回路５と、レンジ決定回路６とから構
成されている。
【００２０】すなわち、前述の実施形態では、ディジタ
ルＨＰＦ４によって、ＡＧＣ回路２及びＡ／Ｄコンバー
タ３を通過した受信信号からＤＣオフセット成分を取り
除いていたが、本実施形態では、アナログＨＰＦ７によ
って、ＡＧＣ回路２を通過した時点でＡＧＣ回路２にお
けるＤＣオフセット成分の信号を取り除き、次段のＡ／
Ｄコンバータ８に出力するように構成したものである。
このように構成することで、前述の実施形態と同様の作
用効果を有する入力処理回路１’を得ることができる。
ルＨＰＦ４によって、ＡＧＣ回路２及びＡ／Ｄコンバー
タ３を通過した受信信号からＤＣオフセット成分を取り
除いていたが、本実施形態では、アナログＨＰＦ７によ
って、ＡＧＣ回路２を通過した時点でＡＧＣ回路２にお
けるＤＣオフセット成分の信号を取り除き、次段のＡ／
Ｄコンバータ８に出力するように構成したものである。
このように構成することで、前述の実施形態と同様の作
用効果を有する入力処理回路１’を得ることができる。
【００２１】以上説明したように、本実施形態では、入
力処理回路１（１’）にディジタルＨＰＦ（またはアナ
ログＨＰＦ）を追加することにより、ＡＧＣ回路２にお
けるＤＣオフセット成分を取り除くことができ、ＡＧＣ
回路２の制御に必要な入力信号を正確に得ることができ
る。
力処理回路１（１’）にディジタルＨＰＦ（またはアナ
ログＨＰＦ）を追加することにより、ＡＧＣ回路２にお
けるＤＣオフセット成分を取り除くことができ、ＡＧＣ
回路２の制御に必要な入力信号を正確に得ることができ
る。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＤＣオフセット成分を取り除くことで、安価
なＡ／Ｄ変換回路を使用する際、ＡＧＣ回路の制御に必
要な入力信号レベルを正確に検出することができる。
によれば、ＤＣオフセット成分を取り除くことで、安価
なＡ／Ｄ変換回路を使用する際、ＡＧＣ回路の制御に必
要な入力信号レベルを正確に検出することができる。
【図１】本実施形態における入力処理回路の構成例を示
すブロック図。
すブロック図。
【図２】ディジタルＨＰＦの構成例を示す図。
【図３】本実施形態における入力処理回路の構成例を示
すブロック図。
すブロック図。
【図４】メタリックケーブルを用いた従来のディジタル
伝送システムを説明するための図。
伝送システムを説明するための図。
【図５】ＤＣオフセットの影響を説明するための波形
図。
図。
１ 入力処理回路 ２ ＡＧＣ回路（自動利得制御回路） ３ Ａ／Ｄコンバータ（Ａ／Ｄ変換回路） ４ ディジタルハイパスフィルタ（ディジタルフィル
タ） ５ ピーク検出回路 ６ レンジ決定回路 ７ アナログハイパスフィルタ（アナログＨＰＦ） ８ Ａ／Ｄコンバータ（Ａ／Ｄ変換回路） １０ ディジタル伝送システム １１ 線路駆動回路 １２ Ａ／Ｄコンバータ １３ ディジタル処理線路等化回路 １４ 周波数等化回路 １５ 時間領域等化回路
タ） ５ ピーク検出回路 ６ レンジ決定回路 ７ アナログハイパスフィルタ（アナログＨＰＦ） ８ Ａ／Ｄコンバータ（Ａ／Ｄ変換回路） １０ ディジタル伝送システム １１ 線路駆動回路 １２ Ａ／Ｄコンバータ １３ ディジタル処理線路等化回路 １４ 周波数等化回路 １５ 時間領域等化回路
Claims (3)
- 【請求項１】メタリックケーブルを用いたディジタル伝
送システムにおけるディジタル処理線路等化回路の前段
に設けられる入力処理回路であって、 入力信号の利得制御を自動的に行う自動利得制御回路
と、 前記自動利得制御回路からのアナログ出力信号をディジ
タル信号に変換するＡ／Ｄ変換回路と、 前記Ａ／Ｄ変換回路によって変換されたディジタル信号
から前記自動利得制御回路におけるＤＣオフセット成分
の信号を取り除くディジタルフィルタと、 前記ディジタルフィルタを通過した信号のピークを検出
するピーク検出回路と、 前記ピーク検出回路によって検出されたピークに基づ
き、前記自動利得制御回路における最適レンジを決定す
るレンジ決定回路と、 を備えることを特徴とする入力処理回路。 - 【請求項２】前記ディジタルフィルタは、Ｈ（ｚ）＝
（ｂ０＋ｂ１ｚ-1）／（１−ａ１ｚ-1）（但し、ｂ０，
ｂ１，ａ１は定数）の伝達関数を有するＩＩＲフィルタ
を用いたハイパスフィルタであることを特徴とする請求
項１記載の入力処理装置。 - 【請求項３】メタリックケーブルを用いたディジタル伝
送システムにおけるディジタル処理線路等化回路の前段
に設けられる入力処理回路であって、 入力信号の利得制御を自動的に行う自動利得制御回路
と、 前記自動利得制御回路からのアナログ出力信号から当該
自動利得制御回路におけるＤＣオフセット成分の信号を
取り除くアナログフィルタと、 前記アナログフィルタを通過したアナログ信号をディジ
タル信号に変換するＡ／Ｄ変換回路と、 前記アナログフィルタを通過した信号のピークを検出す
るピーク検出回路と、 前記ピーク検出回路によって検出されたピークに基づ
き、前記自動利得制御回路における最適レンジを決定す
るレンジ決定回路と、 を備えることを特徴とする入力処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21062596A JPH1041985A (ja) | 1996-07-22 | 1996-07-22 | 入力処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21062596A JPH1041985A (ja) | 1996-07-22 | 1996-07-22 | 入力処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041985A true JPH1041985A (ja) | 1998-02-13 |
Family
ID=16592431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21062596A Pending JPH1041985A (ja) | 1996-07-22 | 1996-07-22 | 入力処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041985A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2798526A1 (fr) * | 1999-09-15 | 2001-03-16 | Schneider Electric Ind Sa | Declencheur electronique avec des moyens de correction d'offset |
| JP2001103126A (ja) * | 1999-08-20 | 2001-04-13 | Lucent Technol Inc | 電話回線における直流回線電流の調整方法及び調整装置 |
-
1996
- 1996-07-22 JP JP21062596A patent/JPH1041985A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001103126A (ja) * | 1999-08-20 | 2001-04-13 | Lucent Technol Inc | 電話回線における直流回線電流の調整方法及び調整装置 |
| FR2798526A1 (fr) * | 1999-09-15 | 2001-03-16 | Schneider Electric Ind Sa | Declencheur electronique avec des moyens de correction d'offset |
| US6584365B1 (en) | 1999-09-15 | 2003-06-24 | Square D Company | Electronic trip device with offset correction means |
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