JPH1041746A - 圧電発振器 - Google Patents
圧電発振器Info
- Publication number
- JPH1041746A JPH1041746A JP21532396A JP21532396A JPH1041746A JP H1041746 A JPH1041746 A JP H1041746A JP 21532396 A JP21532396 A JP 21532396A JP 21532396 A JP21532396 A JP 21532396A JP H1041746 A JPH1041746 A JP H1041746A
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- JP
- Japan
- Prior art keywords
- zero adjustment
- piezoelectric oscillator
- data
- capacitance diode
- piezoelectric
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- Pending
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【目的】従来では圧電振動子から構成する圧電発振器に
接続したコンデンサ容量を可変することにより圧電振動
子の中心周波数のゼロ調整を行っていたが、コンデンサ
容量などを機械的に可変することなく、圧電発振器の外
部端子から確実に、かつ容易にゼロ調整を行うことを目
的とする。 【構成】圧電振動子を接続した圧電発振器に可変容量ダ
イオードを介し、その可変容量ダイオードに印加する電
圧信号を、外部端子から入力したデジタル信号でＥＥＰ
ＲＯＭなどのメモリーに電圧出力信号として記憶させ、
ゼロ調整を行う適正電圧データを呼び出す構造にするこ
とで課題を解決した。
接続したコンデンサ容量を可変することにより圧電振動
子の中心周波数のゼロ調整を行っていたが、コンデンサ
容量などを機械的に可変することなく、圧電発振器の外
部端子から確実に、かつ容易にゼロ調整を行うことを目
的とする。 【構成】圧電振動子を接続した圧電発振器に可変容量ダ
イオードを介し、その可変容量ダイオードに印加する電
圧信号を、外部端子から入力したデジタル信号でＥＥＰ
ＲＯＭなどのメモリーに電圧出力信号として記憶させ、
ゼロ調整を行う適正電圧データを呼び出す構造にするこ
とで課題を解決した。
Description
【０００１】
【産業上の利用分野】圧電発振器の発振周波数調整（ゼ
ロ調整）方法に関する。
ロ調整）方法に関する。
【０００２】
【従来の技術】図４に示すような圧電発振器はインバー
タの入出力端子に圧電振動子を接続し、入力端子側と出
力端子側は発振用のコンデンサを経由してグランド（接
地）がなされている。普通インバータの入力端子側にあ
るコンデンサに可変コンデンサを用いることにより、発
振周波数調整（ゼロ調整）が行われる。発振周波数とコ
ンデンサ容量の関係は、コンデンサ容量を大きくするこ
とにより発振周波数は下がってくる。
タの入出力端子に圧電振動子を接続し、入力端子側と出
力端子側は発振用のコンデンサを経由してグランド（接
地）がなされている。普通インバータの入力端子側にあ
るコンデンサに可変コンデンサを用いることにより、発
振周波数調整（ゼロ調整）が行われる。発振周波数とコ
ンデンサ容量の関係は、コンデンサ容量を大きくするこ
とにより発振周波数は下がってくる。
【０００３】圧電発振器に組み込まれる圧電振動子の加
工バラツキによる中心周波数のズレや、圧電発振器を構
成する抵抗、コンデンサなどの半導体素子のバラツキに
よる中心周波数のズレを補正するためのゼロ調整は、コ
ンデンサ容量の増減により行われている。発振周波数が
上下する特性を一例にすれば、圧電発振器を組立、最終
的な周波数調整を、図４に示すような回路構成により発
振周波数のゼロ調整を行う。
工バラツキによる中心周波数のズレや、圧電発振器を構
成する抵抗、コンデンサなどの半導体素子のバラツキに
よる中心周波数のズレを補正するためのゼロ調整は、コ
ンデンサ容量の増減により行われている。発振周波数が
上下する特性を一例にすれば、圧電発振器を組立、最終
的な周波数調整を、図４に示すような回路構成により発
振周波数のゼロ調整を行う。
【０００４】従来一般的に用いられるゼロ調整方法とし
ては、図４（ａ）に示すように適正なコンデンサ容量を
選択する方法や、図４（ｂ）に示すような可変コンデン
サを用いることにより、連続的に発振周波数を可変する
方法や、図４（ｃ）に示すような可変抵抗と可変容量ダ
イオードの組み合わせにより発振周波数を可変する方法
を用いて、圧電発振器を組立、出荷検査の最終工程でゼ
ロ調整部品の調整目盛りを機械的に回しゼロ調整を行っ
ている。
ては、図４（ａ）に示すように適正なコンデンサ容量を
選択する方法や、図４（ｂ）に示すような可変コンデン
サを用いることにより、連続的に発振周波数を可変する
方法や、図４（ｃ）に示すような可変抵抗と可変容量ダ
イオードの組み合わせにより発振周波数を可変する方法
を用いて、圧電発振器を組立、出荷検査の最終工程でゼ
ロ調整部品の調整目盛りを機械的に回しゼロ調整を行っ
ている。
【０００５】
【発明が解決しようとする課題】最近の傾向である高密
度化、高信頼性化、超軽量化、超小型化された電子部
品、セット部品の需要に対応するため、これらの電子部
品、セット部品に組み込む圧電発振器も当然のことなが
ら、小型化と高信頼性化が要求されているのが現状であ
る。一般的な圧電発振器の構造としては、「従来の技
術」にも記述したように、圧電発振器に組み込まれる圧
電振動子の中心周波数のズレや、圧電発振器を構成する
回路構成などによる中心周波数のズレを補正するための
ゼロ調整を機械的に行う必要があり調整の手間や製造コ
ストがかかってしまう。
度化、高信頼性化、超軽量化、超小型化された電子部
品、セット部品の需要に対応するため、これらの電子部
品、セット部品に組み込む圧電発振器も当然のことなが
ら、小型化と高信頼性化が要求されているのが現状であ
る。一般的な圧電発振器の構造としては、「従来の技
術」にも記述したように、圧電発振器に組み込まれる圧
電振動子の中心周波数のズレや、圧電発振器を構成する
回路構成などによる中心周波数のズレを補正するための
ゼロ調整を機械的に行う必要があり調整の手間や製造コ
ストがかかってしまう。
【０００６】一方圧電発振器の容器構造から見ればゼロ
調整を行うために、圧電発振器にフタを被せる前の状態
でゼロ調整を行ったり、圧電発振器の容器の一部にゼロ
調整用に可変するコンデンサなどを調整するための、調
整箇所（穴など）を圧電発振器の容器に加工しておく必
要があり、周波数変化量精度が厳しい圧電発振器を密閉
した容器の状態にできないといった課題がある。前述し
たように、最終的な出荷検査の調整工程で圧電発振器の
ゼロ調整を行う必要上、どうしても圧電発振器を完全に
密閉できないことから、ゼロ調整後のフタを被せる製造
工程における中心周波数のズレの発生や、圧電発振器の
容器に開けられたゼロ調整用の穴により発振動作に対す
る湿度変化といった環境の変化が起こるおそれが考えら
れる。
調整を行うために、圧電発振器にフタを被せる前の状態
でゼロ調整を行ったり、圧電発振器の容器の一部にゼロ
調整用に可変するコンデンサなどを調整するための、調
整箇所（穴など）を圧電発振器の容器に加工しておく必
要があり、周波数変化量精度が厳しい圧電発振器を密閉
した容器の状態にできないといった課題がある。前述し
たように、最終的な出荷検査の調整工程で圧電発振器の
ゼロ調整を行う必要上、どうしても圧電発振器を完全に
密閉できないことから、ゼロ調整後のフタを被せる製造
工程における中心周波数のズレの発生や、圧電発振器の
容器に開けられたゼロ調整用の穴により発振動作に対す
る湿度変化といった環境の変化が起こるおそれが考えら
れる。
【０００７】また、より小型化を目指した圧電発振器の
提供を考えたときの一例として、圧電発振器を樹脂など
でモールド加工したい場合には、モールド成形する工程
においてゼロ調整用の穴の制作は非常に手間が掛かり、
難しい加工となってしまうことから、実際上ゼロ調整を
行うことが不可能となってしまう。
提供を考えたときの一例として、圧電発振器を樹脂など
でモールド加工したい場合には、モールド成形する工程
においてゼロ調整用の穴の制作は非常に手間が掛かり、
難しい加工となってしまうことから、実際上ゼロ調整を
行うことが不可能となってしまう。
【０００８】
【課題を解決するための手段】インバータの入出力端子
に圧電振動子を接続した圧電発振器の、入力端子側のグ
ランドとの間に可変容量ダイオードを配置し、可変容量
ダイオードに印加するゼロ調整電圧を圧電発振器を構成
する２端子からシフトレジスタ方式やカウンタ方式でＥ
ＥＰＲＯＭのメモリーにデジタルデータとして記憶さ
せ、ゼロ調整に適した電圧データを記憶したＥＥＰＲ０
Ｍメモリーのデータを読み出し、読み出したデジタル信
号をアナログ信号に置き換え、置き換えたアナログの電
圧を可変容量ダイオードに印加し、圧電発振器のゼロ調
整を行うことにより課題を解決した。
に圧電振動子を接続した圧電発振器の、入力端子側のグ
ランドとの間に可変容量ダイオードを配置し、可変容量
ダイオードに印加するゼロ調整電圧を圧電発振器を構成
する２端子からシフトレジスタ方式やカウンタ方式でＥ
ＥＰＲＯＭのメモリーにデジタルデータとして記憶さ
せ、ゼロ調整に適した電圧データを記憶したＥＥＰＲ０
Ｍメモリーのデータを読み出し、読み出したデジタル信
号をアナログ信号に置き換え、置き換えたアナログの電
圧を可変容量ダイオードに印加し、圧電発振器のゼロ調
整を行うことにより課題を解決した。
【０００９】
【実施例】以下、添付図面に従ってこの発明の実施例を
説明する。なお、各図において同一の符号は同様の対象
を示すものとする。本発明は、可変容量ダイオードにＥ
ＥＰＲ０Ｍ４のメモリーに記憶されているゼロ調整用の
適正電圧データを、Ｄ／Ａコンバータ８でデシタルから
アナログにし、電圧として印加することにより、インバ
ータ１と圧電振動子２で構成される圧電発振器のゼロ調
整を行うもので、ＥＥＰＲ０Ｍ４に記憶するゼロ調整用
の電圧データをシフトレジスタ回路５や、カウンタ回路
６を用いて、圧電発振器を構成する外部端子（Ｖｄｄ端
子、グランド端子、周波数出力端子以外に端子を設け
る）から制御する手段である。
説明する。なお、各図において同一の符号は同様の対象
を示すものとする。本発明は、可変容量ダイオードにＥ
ＥＰＲ０Ｍ４のメモリーに記憶されているゼロ調整用の
適正電圧データを、Ｄ／Ａコンバータ８でデシタルから
アナログにし、電圧として印加することにより、インバ
ータ１と圧電振動子２で構成される圧電発振器のゼロ調
整を行うもので、ＥＥＰＲ０Ｍ４に記憶するゼロ調整用
の電圧データをシフトレジスタ回路５や、カウンタ回路
６を用いて、圧電発振器を構成する外部端子（Ｖｄｄ端
子、グランド端子、周波数出力端子以外に端子を設け
る）から制御する手段である。
【００１０】シフトレジスタ回路５を用いる方法では、
シリアルデータＳ、クロック信号ＣＫでシフトレジスタ
回路５にゼロ調整用データを送り、シフトレジスタ回路
５よりＥＥＰＲ０Ｍ４へゼロ調整用データを書き込むた
めの、書き込み信号と、Ｄ／Ａコンバータ８へ電圧デー
タとしてＥＥＰＲ０Ｍ４から読み出すための読み出し信
号で圧電発振器のゼロ調整を行うものである。
シリアルデータＳ、クロック信号ＣＫでシフトレジスタ
回路５にゼロ調整用データを送り、シフトレジスタ回路
５よりＥＥＰＲ０Ｍ４へゼロ調整用データを書き込むた
めの、書き込み信号と、Ｄ／Ａコンバータ８へ電圧デー
タとしてＥＥＰＲ０Ｍ４から読み出すための読み出し信
号で圧電発振器のゼロ調整を行うものである。
【００１１】一方、カウンタ回路６を用いる方法では、
クロック信号ＣＫとクリアーデータＣＬでカウンタ回路
６にゼロ調整データを送り、カウンタ回路６よりＥＥＰ
Ｒ０Ｍ４へゼロ調整用データを書き込むための書き込み
信号と、Ｄ／Ａコンバータ８へ電圧データとしてＥＥＰ
Ｒ０Ｍ４から読み出すための読み出し信号で圧電発振器
のゼロ調整を行う手段により、従来のゼロ調整方法を簡
略化し外部端子から制御する手段に改善したゼロ調整方
法である。以下、シフトレジスタ回路５とカウンタ回路
６により制御する概念を説明する。
クロック信号ＣＫとクリアーデータＣＬでカウンタ回路
６にゼロ調整データを送り、カウンタ回路６よりＥＥＰ
Ｒ０Ｍ４へゼロ調整用データを書き込むための書き込み
信号と、Ｄ／Ａコンバータ８へ電圧データとしてＥＥＰ
Ｒ０Ｍ４から読み出すための読み出し信号で圧電発振器
のゼロ調整を行う手段により、従来のゼロ調整方法を簡
略化し外部端子から制御する手段に改善したゼロ調整方
法である。以下、シフトレジスタ回路５とカウンタ回路
６により制御する概念を説明する。
【００１２】図２にはシフトレジスタ回路５によりＥＥ
ＰＲ０Ｍ４へゼロ調整データを送る手段を説明するブロ
ック図である。図２（ａ）、図２（ｂ）は、シフトレジ
スタ回路５には、ゼロ調整データとしてのシリアルデー
タを送る端子Ｓと、シリアルデータをシフトレジスタ回
路５にセットするクロック信号を送る端子ＣＫとがあ
り、ＥＥＰＲ０Ｍ４にはシフトレジスタ回路５からのデ
ータを書き込む端子Ｗと、書き込んだデータをＤ／Ａコ
ンバータ８に電圧出力データとして読み出す端子Ｒとが
ある。図２（ｃ）は、シフトレジスタ回路５へはシリア
ルデータと、クロック信号がシフトレジスタ回路５とカ
ウンタ９へ同時に送られカウンタ９の信号がＥＥＰＲ０
Ｍ４への書き込み信号と読み出し信号となる。
ＰＲ０Ｍ４へゼロ調整データを送る手段を説明するブロ
ック図である。図２（ａ）、図２（ｂ）は、シフトレジ
スタ回路５には、ゼロ調整データとしてのシリアルデー
タを送る端子Ｓと、シリアルデータをシフトレジスタ回
路５にセットするクロック信号を送る端子ＣＫとがあ
り、ＥＥＰＲ０Ｍ４にはシフトレジスタ回路５からのデ
ータを書き込む端子Ｗと、書き込んだデータをＤ／Ａコ
ンバータ８に電圧出力データとして読み出す端子Ｒとが
ある。図２（ｃ）は、シフトレジスタ回路５へはシリア
ルデータと、クロック信号がシフトレジスタ回路５とカ
ウンタ９へ同時に送られカウンタ９の信号がＥＥＰＲ０
Ｍ４への書き込み信号と読み出し信号となる。
【００１３】図２（ａ）では、シリアルデータとクロッ
ク信号により、シフトレジスタ回路５へゼロ調整データ
が送られ、書き込み信号によりＥＥＰＲ０Ｍ４にゼロ調
整用データが記憶される。更に、読み出し信号によりＥ
ＥＰＲ０Ｍ４に記憶されたゼロ調整用信号がＤ／Ａコン
バータ８に出力される。このように、シフトレジスタ回
路５のシリアルデータ、クロック信号と、ＥＥＰＲ０Ｍ
４の書き込み信号、読み出し信号の４つの外部端子で構
成されたブロック図である。同様に、図２（ｂ）では、
ＥＥＰＲ０Ｍ４の書き込み信号、読み出し信号とを一つ
にし外部端子としては、３端子にしたブロック図であ
る。
ク信号により、シフトレジスタ回路５へゼロ調整データ
が送られ、書き込み信号によりＥＥＰＲ０Ｍ４にゼロ調
整用データが記憶される。更に、読み出し信号によりＥ
ＥＰＲ０Ｍ４に記憶されたゼロ調整用信号がＤ／Ａコン
バータ８に出力される。このように、シフトレジスタ回
路５のシリアルデータ、クロック信号と、ＥＥＰＲ０Ｍ
４の書き込み信号、読み出し信号の４つの外部端子で構
成されたブロック図である。同様に、図２（ｂ）では、
ＥＥＰＲ０Ｍ４の書き込み信号、読み出し信号とを一つ
にし外部端子としては、３端子にしたブロック図であ
る。
【００１４】ＥＥＰＲ０Ｍ４の書き込み信号、読み出し
信号の信号切り替えを、カウンタ９がシフトレジスタ回
路５のビット数分のクロック信号をカウントしたか、し
ないかで行うことにより、本発明の特徴でもある図２
（ｃ）での、シフトレジスタ回路５へのシリアルデータ
とクロック信号の２端子だけの構成により、今まで記述
した動作を行うことができるブロック図である。なお、
シフトレジスタ回路５へのシリアルデータを増やし、Ｅ
ＥＰＲ０Ｍ４のビット数を多くし、Ｄ／Ａコンバータ８
の分解能を多くすることによりゼロ調整用信号を細かく
できることから、より精密にゼロ調整制御ができる。ま
た、ＥＥＰＲ０Ｍ４は、書き込み端子Ｗ、読み出し端子
Ｒに信号が接続されていない場合には、Ｄ／Ａコンバー
タ８にＥＥＰＲ０Ｍ４に記憶されているゼロ調整用信号
を出力する回路構成がなされている。
信号の信号切り替えを、カウンタ９がシフトレジスタ回
路５のビット数分のクロック信号をカウントしたか、し
ないかで行うことにより、本発明の特徴でもある図２
（ｃ）での、シフトレジスタ回路５へのシリアルデータ
とクロック信号の２端子だけの構成により、今まで記述
した動作を行うことができるブロック図である。なお、
シフトレジスタ回路５へのシリアルデータを増やし、Ｅ
ＥＰＲ０Ｍ４のビット数を多くし、Ｄ／Ａコンバータ８
の分解能を多くすることによりゼロ調整用信号を細かく
できることから、より精密にゼロ調整制御ができる。ま
た、ＥＥＰＲ０Ｍ４は、書き込み端子Ｗ、読み出し端子
Ｒに信号が接続されていない場合には、Ｄ／Ａコンバー
タ８にＥＥＰＲ０Ｍ４に記憶されているゼロ調整用信号
を出力する回路構成がなされている。
【００１５】一方、図３に示すようにカウンタ回路６に
より、ＥＥＰＲ０Ｍ４へのゼロ調整信号を送ることもで
きる。図２のシフトレジスタ回路５との大きな違いは、
ゼロ調整用信号であるシリアルデータの代わりに、カウ
ンタ回路６の内容をクリアーする端子ＣＬからリセット
信号を入力した後に、カウンタ回路６にクロック信号を
送る端子ＣＫからクロック信号を入力することにより、
カウンタ回路６の値がゼロ調整用データになる。
より、ＥＥＰＲ０Ｍ４へのゼロ調整信号を送ることもで
きる。図２のシフトレジスタ回路５との大きな違いは、
ゼロ調整用信号であるシリアルデータの代わりに、カウ
ンタ回路６の内容をクリアーする端子ＣＬからリセット
信号を入力した後に、カウンタ回路６にクロック信号を
送る端子ＣＫからクロック信号を入力することにより、
カウンタ回路６の値がゼロ調整用データになる。
【００１６】図３（ａ）ではカウンタ回路６へのクロッ
ク信号、クリアー信号と、ＥＥＰＲ０Ｍ４の書き込み信
号、読み出し信号の４つの外部端子で構成されたブロッ
ク図であり、図３（ｂ）では、ＥＥＰＲ０Ｍ４の書き込
み信号、読み出し信号とを一つにし外部端子としては、
３端子にしたブロック図である。また、ＥＥＰＲ０Ｍ４
の書き込み信号、読み出し信号の信号切り替えの信号動
作タイミングをカウンタ回路６のクリアー信号に置き換
えることにより、図３（ｃ）に示すように外部端子を２
端子にすることもできる。カウンタ回路６による動作に
おいても、シフトレジスタ回路５の動作と同様、ＥＥＰ
Ｒ０Ｍ４は、書き込み端子Ｗ、読み出し端子Ｒに信号が
接続それていない場合には、Ｄ／Ａコンバータ８にＥＥ
ＰＲ０Ｍ４に記憶されているゼロ調整用信号を出力する
回路構成がなされている。なお、以上に記述した内容は
インバータ１により構成される圧電発振器の他、トラン
ジスタやＥＣＬなどを用いた回路により構成される圧電
発振器や、ＶＣＸ０などへのゼロ調整方法へも応用する
ことができる。
ク信号、クリアー信号と、ＥＥＰＲ０Ｍ４の書き込み信
号、読み出し信号の４つの外部端子で構成されたブロッ
ク図であり、図３（ｂ）では、ＥＥＰＲ０Ｍ４の書き込
み信号、読み出し信号とを一つにし外部端子としては、
３端子にしたブロック図である。また、ＥＥＰＲ０Ｍ４
の書き込み信号、読み出し信号の信号切り替えの信号動
作タイミングをカウンタ回路６のクリアー信号に置き換
えることにより、図３（ｃ）に示すように外部端子を２
端子にすることもできる。カウンタ回路６による動作に
おいても、シフトレジスタ回路５の動作と同様、ＥＥＰ
Ｒ０Ｍ４は、書き込み端子Ｗ、読み出し端子Ｒに信号が
接続それていない場合には、Ｄ／Ａコンバータ８にＥＥ
ＰＲ０Ｍ４に記憶されているゼロ調整用信号を出力する
回路構成がなされている。なお、以上に記述した内容は
インバータ１により構成される圧電発振器の他、トラン
ジスタやＥＣＬなどを用いた回路により構成される圧電
発振器や、ＶＣＸ０などへのゼロ調整方法へも応用する
ことができる。
【００１７】
【発明の効果】本発明により、ゼロ調整を外部より行え
るようにすることができ、製造工程と検査工程での作業
効率を大幅に改善することができた。また、圧電発振器
の構造も簡略化することができ、加えて密閉容器も可能
となることから、高信頼性の圧電発振器が製造できる。
従って、製品品質も安定し製造の歩留まり改善が図れる
など、製造コストの低減ができた。また密閉容器におい
ても、部品の経時変化により周波数が変化しても再度ゼ
ロ調整ができるため、常に周波数を高精度に保つことが
できる。
るようにすることができ、製造工程と検査工程での作業
効率を大幅に改善することができた。また、圧電発振器
の構造も簡略化することができ、加えて密閉容器も可能
となることから、高信頼性の圧電発振器が製造できる。
従って、製品品質も安定し製造の歩留まり改善が図れる
など、製造コストの低減ができた。また密閉容器におい
ても、部品の経時変化により周波数が変化しても再度ゼ
ロ調整ができるため、常に周波数を高精度に保つことが
できる。
【図１】本発明のゼロ調整方法を構成するブロック図で
ある。
ある。
【図２】本発明でシフトレジスタ回路を用いたブロック
構成図である。
構成図である。
【図３】本発明でカウンタ回路を用いたブロック構成図
である。
である。
【図４】従来のゼロ調整方法の回路例である。
２ 圧電振動子 ３ 可変容量ダイオード ４ ＥＥＰＲ０Ｍ ５ シフトレジスタ回路 ６ カウンタ回路
Claims (4)
- 【請求項１】 発振回路に圧電振動子を接続し、該圧電
振動子に可変容量ダイオードを接続し、該可変容量ダイ
オードに周波数のゼロ調整信号を入力する圧電発振器に
おいて、 該可変容量ダイオードに印加する電圧信号のデータをＥ
ＥＰＲ０Ｍに保存する手段として、圧電発振器を構成す
る端子を介し外部からＥＥＰＲＯＭに適正なゼロ調整電
圧信号の書き込みを行うシフトレジスタ回路を用いたこ
とを特徴とした圧電発振器。 - 【請求項２】 発振回路に圧電振動子を接続し、該圧電
振動子に可変容量ダイオードを接続し、該可変容量ダイ
オードに周波数のゼロ調整信号を入力する圧電発振器に
おいて、 該圧電発振器の入力端子側のグランドとの間に可変容量
ダイオードを配置し、該可変容量ダイオードに印加する
電圧信号のデータをＥＥＰＲ０Ｍに保存する手段とし
て、圧電発振器を構成する端子を介し外部からＥＥＰＲ
ＯＭに適正なゼロ調整電圧信号の書き込みを行うカウン
タ回路を用いたことを特徴とした圧電発振器。 - 【請求項３】 発振回路に圧電振動子を接続し、該圧電
振動子に可変容量ダイオードを接続し、該可変容量ダイ
オードに周波数のゼロ調整信号を該可変容量ダイオード
に印加する電圧信号のデータをＥＥＰＲ０Ｍに保存する
手段を用いた圧電発振器において、 該ＥＥＰＲ０Ｍへのデータ書き込みと該ＥＥＰＲ０Ｍか
らデータ読み出しを同一端子から行うことを特徴とした
圧電発振器。 - 【請求項４】 前記圧電発振器における外部入力信号用
の圧電発振器の端子は、圧電発振器を構成する端子の内
の２端子を用いることを特徴とする請求項１乃至３の圧
電発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532396A JPH1041746A (ja) | 1996-07-26 | 1996-07-26 | 圧電発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532396A JPH1041746A (ja) | 1996-07-26 | 1996-07-26 | 圧電発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041746A true JPH1041746A (ja) | 1998-02-13 |
Family
ID=16670409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21532396A Pending JPH1041746A (ja) | 1996-07-26 | 1996-07-26 | 圧電発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185244B2 (en) | 2003-06-26 | 2007-02-27 | Renesas Technology Corp. | Semiconductor integrated circuit and electronic system |
| JP2013026833A (ja) * | 2011-07-21 | 2013-02-04 | Seiko Epson Corp | 温度補償発振器および電子機器 |
-
1996
- 1996-07-26 JP JP21532396A patent/JPH1041746A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185244B2 (en) | 2003-06-26 | 2007-02-27 | Renesas Technology Corp. | Semiconductor integrated circuit and electronic system |
| JP2013026833A (ja) * | 2011-07-21 | 2013-02-04 | Seiko Epson Corp | 温度補償発振器および電子機器 |
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