JPH1040093A - マイクロコンピュータおよびそのプログラム修正方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＯＴＰ版マイクロコンピュータの内蔵ＲＯＭ
に格納されたプログラムにバグが発見された場合、廃棄
しなければならないという課題があった。 【解決手段】 命令コードにエキストラビットｂ８を付
加し、ワンタイムＰＲＯＭ１６のエキストラビット領域
２６に格納する。命令コードにバグが発見された場合、
ｂ８を“０”に反転させ、修正コードを空領域２４の先
頭アドレスＡ１に書き込む。第１判定回路３０はｂ８を
読み込み、ｂ８＝“１”ならば第１ゲート２８は命令コ
ードを読み込む。ｂ８＝“０”ならば第１ジャンプ命令
生成回路は“ＪＵＭＰ Ａ１”命令を生成して空領域２
４の先頭アドレスＡ１にジャンプさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はマイクロコンピュ
ータおよびそのプログラムの修正方法に関するものであ
る。

【０００２】

【従来の技術】一度だけプログラム可能なＲＯＭ、すな
わちワンタイムＰＲＯＭは通常、ＯＴＰと呼ばれてい
る。代表的なＯＴＰは、ｏｎｅ−ｔｉｍｅ−ｐｒｏｇｒ
ａｍｍａｂｌｅ ＥＰＲＯＭである。ＥＰＲＯＭが紫外
線消去と再書き込みによって何度でもプログラム可能な
のに対して、ＯＴＰはプログラムできるのは１回だけで
あり、消去はできない。ＥＰＲＯＭはプログラム可能回
数に制限がないので便利であるが、石英ガラスから成る
窓が設けられたセラミックス製のパッケージに封緘する
必要があるので高価であるという難点がある。ＯＴＰは
ＥＰＲＯＭと同じウエハプロセスで作製されたベアチッ
プをプラスチックスのパッケージに封緘したものであり
安価であるので、プログラム可能回数が１回だけである
という欠点があるにも拘らず、限定された目的の範囲内
で盛んに用いられている。

【０００３】マイクロコンピュータ（ＭＣＵ）制御によ
る機器を開発する際に、開発の初期段階においてはＯＴ
Ｐ版マイクロコンピュータ（以下では、ＯＴＰ・ＭＣＵ
という）を使用することが一般的に行なわれている。と
いうのは、ターゲット基板では実際に使用するＭＣＵが
機器に実装された状態や他の部品とのインタフェース情
報が正確には分からないから、マスクＲＯＭ版ＭＣＵを
作製する前に、使用予定のＭＣＵを早期に入手してフィ
ールドテストを完了させておく必要があるからである。

【０００４】しかしながら、ＯＴＰのプログラム可能回
数は１回だけであるから、ＯＴＰ・ＭＣＵの内蔵ＲＯＭ
に格納されたプログラムにバグが発見された場合には、
そのＯＴＰ・ＭＣＵを廃棄していた。この結果、機器開
発コストの上昇や資源の無駄使い等を招いていた。

【０００５】これらの問題点を解決するために、従来、
以下の方法が採られていた。 （１）ＯＴＰ・ＭＣＵを作製せずに、ＥＰＲＯＭ版ＭＣ
Ｕを作製する方法。 （２）アドレスとデータとから成る修正情報を格納した
ＥＥＰＲＯＭを外付けし、リセット解除後直後に起動さ
れるスタートルーチンに修正情報をＥＥＰＲＯＭからＯ
ＴＰ・ＭＣＵに内蔵されたレジスタおよびＲＡＭに転送
して格納することにより、ＯＴＰ・ＭＣＵの内蔵ＲＯＭ
に格納されたプログラムを変更する方法。

【０００６】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータおよびそのプログラムの修正方法は以上のように
構成されているので、上記（１）の方法には上述したよ
うにＥＰＲＯＭが高価であるから、機器開発のコストが
上昇してしまうという課題があった。また、上記（２）
の方法には機器にＥＥＰＲＯＭを外付けするためのスペ
ースを確保する必要がある点、およびＭＣＵの端子のう
ち数本が外付けＥＥＰＲＯＭ用に使用され、本来の用途
に使用できる端子数が減ってしまうという課題があっ
た。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、ＯＴＰ・ＭＣＵのＲＯＭに格納さ
れたプログラムのバグを修正できるようにして、瑕疵の
生じたＯＴＰ・ＭＣＵを再利用できるようにしたマイク
ロコンピュータおよびそのプログラムの修正方法を得る
ことを目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、ＣＰＵと、プログラムが格
納されるワンタイムＰＲＯＭと、該ワンタイムＰＲＯＭ
内に設けられ、命令コードに付加されたエキストラビッ
トを格納するエキストラビット領域と、前記エキストラ
ビットを読み込み、該エキストラビットが所定値である
か否かを判定する第１判定回路と、該第１判定回路が出
力する制御信号に基づいて、前記ワンタイムＰＲＯＭか
ら命令コードを読み込んでバスへ送出する第１ゲート
と、前記第１判定回路が出力する前記制御信号に基づい
て、前記ワンタイムＰＲＯＭの空領域の先頭アドレスへ
のジャンプ命令を生成してバスに送出する第１ジャンプ
命令生成回路と、前記第１判定回路が出力する前記制御
信号に基づいて、前記ＣＰＵに内蔵されたプログラムカ
ウンタの内容を保持するラッチとを備えるものである。

【０００９】請求項２記載の発明に係るマイクロコンピ
ュータは、ＣＰＵと、プログラムが格納されるワンタイ
ムＰＲＯＭと、該ワンタイムＰＲＯＭ内に設けられ、命
令コードに付加されたエキストラビットを格納するエキ
ストラビット領域と、前記エキストラビットを読み込
み、該エキストラビットが所定値であるか否かを判定す
る第１判定回路と、該第１判定回路が出力する制御信号
に基づいて、前記ワンタイムＰＲＯＭから命令コードを
読み込んでバスへ送出する第１ゲートと、前記第１判定
回路が出力する制御信号を受信して前記エキストラビッ
トが所定値である回数ｉ（ｉは自然数）をカウントし、
前記ワンタイムＰＲＯＭの空領域の先頭からｉの自然数
倍離れたアドレスへのジャンプ命令を生成してバスに送
出する第２ジャンプ命令生成回路と、前記第１判定回路
が出力する制御信号に基づいて、前記ＣＰＵに内蔵され
たプログラムカウンタの内容を保持するラッチとを備え
るものである。

【００１０】請求項３記載の発明に係るマイクロコンピ
ュータは、ＣＰＵと、プログラムが格納されるワンタイ
ムＰＲＯＭと、該ワンタイムＰＲＯＭから命令コードを
読み込み、その内容が所定値であるか否かを判定する第
２判定回路と、該第２判定回路が出力する制御信号に基
づいて、前記ワンタイムＰＲＯＭから命令コードを読み
込んでバスへ送出する第３ゲートと、前記第２判定回路
が出力する制御信号に基づいて、前記ワンタイムＰＲＯ
Ｍの空領域の先頭アドレスへのジャンプ命令を生成して
バスに送出する第３ジャンプ命令生成回路と、前記第２
判定回路が出力する制御信号に基づいて、前記ＣＰＵに
内蔵されたプログラムカウンタの内容を保持するラッチ
とを備えるものである。

【００１１】請求項４記載の発明に係るマイクロコンピ
ュータは、ＣＰＵと、プログラムが格納されるワンタイ
ムＰＲＯＭと、該ワンタイムＰＲＯＭから命令コードを
読み込み、その内容が所定値であるか否かを判定する第
２判定回路と、該第２判定回路が出力する制御信号に基
づいて、前記ワンタイムＰＲＯＭから命令コードを読み
込んでバスへ送出する第３ゲートと、前記第２判定回路
が出力する制御信号を受信して前記命令コードの内容が
所定値である回数ｉ（ｉは自然数）をカウントし、前記
ワンタイムＰＲＯＭの空領域の先頭からｉの自然数倍離
れたアドレスへのジャンプ命令を生成してバスに送出す
る第３ジャンプ命令生成回路と、前記第２判定回路が出
力する制御信号に基づいて、前記ＣＰＵに内蔵されたプ
ログラムカウンタの内容を保持するラッチとを備えるも
のである。

【００１２】請求項５記載の発明に係るマイクロコンピ
ュータのプログラムの修正方法は、ワンタイムＰＲＯＭ
のエキストラビット領域全体に第１ビットをセットする
ステップと、命令コードにバグが発見されたアドレスの
エキストラビットを第１ビットから第２ビットに反転さ
せるステップと、前記ワンタイムＰＲＯＭの空領域の先
頭アドレスに修正した命令コードを書き込むステップと
を備えるものである。

【００１３】請求項６記載の発明に係るマイクロコンピ
ュータのプログラムの修正方法は、ワンタイムＰＲＯＭ
のエキストラビット領域全体に第１ビットをセットする
ステップと、命令コードにバグが発見されたアドレスの
エキストラビットを第１ビットから第２ビットに反転さ
せるステップと、前記ワンタイムＰＲＯＭの空領域の先
頭アドレスに修正した命令コードを書き込むステップ
と、前記ワンタイムＰＲＯＭの空領域の先頭アドレスに
格納された修正した命令コードにバグが発見された場
合、当該アドレスのエキストラビットを第１ビットから
第２ビットに反転させるステップと、前記ワンタイムＰ
ＲＯＭの空領域の先頭からｎ番目（ｎは３以上の整数）
のアドレスに再修正した命令コードを書き込むステップ
とを備えるものである。

【００１４】請求項７記載の発明に係るマイクロコンピ
ュータのプログラムの修正方法は、ワンタイムＰＲＯＭ
のエキストラビット領域全体に第１ビットをセットする
ステップ（ａ）と、命令コードにバグが発見されたアド
レスのエキストラビットを第１ビットから第２ビットに
反転させるステップ（ｂ）と、命令コードにバグが発見
された回数ｉ（ｉは自然数）をカウントするステップ
（ｃ）と、前記ワンタイムＰＲＯＭの空領域の先頭アド
レスからｉの自然数倍離れたアドレスに修正した命令コ
ードを書き込むステップ（ｄ）と、前記ワンタイムＰＲ
ＯＭの空領域の先頭アドレスからｉの自然数倍離れたア
ドレスに格納された修正した命令コードにバグが発見さ
れた場合、当該アドレスのエキストラビットを第１ビッ
トから第２ビットに反転させるステップ（ｅ）と、前記
ワンタイムＰＲＯＭの空領域の先頭からｉ＋１の自然数
倍離れたアドレスに再修正した命令コードを書き込むス
テップ（ｆ）と、命令コードにバグが発見された回数ｉ
（ｉは自然数）をカウントするステップ（ｇ）とを備
え、上記ステップ（ｅ）からステップ（ｇ）を必要回数
繰り返すものである。

【００１５】請求項８記載の発明に係るマイクロコンピ
ュータのプログラムの修正方法は、ワンタイムＰＲＯＭ
のエキストラビット領域全体に第１ビットをセットする
ステップ（ａ）と、命令コードにバグが発見されたアド
レスのエキストラビットを第１ビットから第２ビットに
反転させるステップ（ｂ）と、命令コードにバグが発見
された回数ｉ（ｉは自然数）をカウントするステップ
（ｃ）と、前記ワンタイムＰＲＯＭの空領域の先頭アド
レスからｉの自然数倍離れたアドレスに修正した命令コ
ードを書き込むステップ（ｄ）とを備え、上記ステップ
（ｂ）からステップ（ｄ）を必要回数繰り返すものであ
る。

【００１６】請求項９記載の発明に係るマイクロコンピ
ュータのプログラムの修正方法は、命令コードにバグが
発見されたワンタイムＰＲＯＭのアドレスに全て所定ビ
ットを書き込むステップと、前記ワンタイムＰＲＯＭの
空領域の先頭アドレスに修正した命令コードを書き込む
ステップとを備えるものである。

【００１７】請求項１０記載の発明に係るマイクロコン
ピュータのプログラムの修正方法は、命令コードにバグ
が発見されたワンタイムＰＲＯＭのアドレスに全て所定
ビットを書き込むステップと、前記ワンタイムＰＲＯＭ
の空領域の先頭アドレスに修正した命令コードを書き込
むステップと、前記ワンタイムＰＲＯＭの空領域の先頭
アドレスに格納された修正した命令コードにバグが発見
された場合、当該アドレスに全て所定ビットを書き込む
ステップと、前記ワンタイムＰＲＯＭの空領域の先頭か
らｎ番目（ｎは３以上の整数）のアドレスに再修正した
命令コードを書き込むステップとを備えるものである。

【００１８】請求項１１記載の発明に係るマイクロコン
ピュータのプログラムの修正方法は、命令コードにバグ
が発見されたアドレスに全て所定ビットを書き込むステ
ップ（ａ）と、命令コードにバグが発見された回数ｉ
（ｉは自然数）をカウントするステップ（ｂ）と、前記
ワンタイムＰＲＯＭの空領域の先頭アドレスからｉの自
然数倍離れたアドレスに修正した命令コードを書き込む
ステップ（ｃ）と、前記ワンタイムＰＲＯＭの空領域の
先頭からｉの自然数倍離れたアドレスに格納された修正
した命令コードにバグが発見された場合、当該アドレス
に全て所定ビットを書き込むステップ（ｄ）と、前記ワ
ンタイムＰＲＯＭの空領域の先頭からｉ＋１の自然数倍
離れたアドレスに再修正した命令コードを書き込むステ
ップ（ｅ）と、命令コードにバグが発見された回数ｉを
カウントするステップ（ｆ）とを備え、上記ステップ
（ｄ）からステップ（ｆ）を必要回数繰り返すものであ
る。

【００１９】請求項１２記載の発明に係るマイクロコン
ピュータのプログラムの修正方法は、命令コードにバグ
が発見されたアドレスに全て所定ビットを書き込むステ
ップ（ａ）と、命令コードにバグが発見された回数ｉ
（ｉは自然数）をカウントするステップ（ｂ）と、前記
ワンタイムＰＲＯＭの空領域の先頭アドレスからｉの自
然数倍離れたアドレスに修正した命令コードを書き込む
ステップ（ｃ）とを備え、上記ステップ（ａ）からステ
ップ（ｃ）を必要回数繰り返すものである。

【００２０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
ＯＴＰ版マイクロコンピュータの要部を示す図であり、
図において、１２はマイクロコンピュータとしてのＯＴ
Ｐ版マイクロコンピュータ（以下、ＯＴＰ・ＭＣＵとい
う）、１４はＣＰＵ、１６はＯＴＰ・ＭＣＵ１２に内蔵
されており、プログラムが格納されるＯＴＰ・ＲＯＭ
（ワンタイムＰＲＯＭ）、１８はアドレスバス、２０は
データバス、２２は修正前のプログラムが格納されるＯ
ＴＰ・ＲＯＭ１６内の真性プログラム格納領域、２４は
ＯＴＰ・ＲＯＭ１６内の空領域である。２６は９ビット
幅に拡張された命令コードのＭＳＢ（ｍｏｓｔ ｓｉｇ
ｎｉｆｉｃａｎｔ ｂｉｔ）、すなわちビット８（ｂ
８）が格納されるエキストラビット領域である。

【００２１】２８はＯＴＰ・ＲＯＭ１６内に格納された
９ビット幅の命令コードのうち下位８ビットを読み出し
てデータバス２０へ出力する第１ゲートである。３０は
ＯＴＰ・ＲＯＭ１６内に格納された９ビット幅の命令コ
ードのＭＳＢ（ｂ８）を読み出し、ｂ８が“１”である
か“０”であるかに応じて所定の処理を行なう第１判定
回路である。３２はＣＰＵ１４が内蔵するプログラムカ
ウンタ、３４はラッチである。３６は第１判定回路３０
が出力する制御信号に基づいてプログラムカウンタ３２
が保持しているアドレス値をラッチ３４に保持させる第
２ゲートである。３８は第１判定回路３０が出力する制
御信号に基づいてＣＰＵ１４の実行アドレスをＯＴＰ・
ＲＯＭ１６の空領域２４の先頭アドレスＡ１へジャンプ
させる“ＪＵＭＰ Ａ１”命令を生成してデータバス２
０へ出力する第１ジャンプ命令生成回路である。

【００２２】次に動作について説明する。先に、ＯＴＰ
のプログラム可能回数は１回だけであると述べたが、Ｏ
ＴＰに“０”を書き込む回数に特に制限はない。つま
り、ＯＴＰを構成するメモリセルを“１”状態から
“０”状態にする（すなわち、“０”を書き込む）動作
はセルトランジスタのフローティングゲートに電荷を注
入してオンさせるだけであるから、“０”を書き込む回
数は“１”状態にあるメモリセルの個数と同じ回数だけ
可能である。この発明に係るマイクロコンピュータおよ
びそのプログラムの修正方法は、ＯＴＰのこの性質を積
極的に利用する。

【００２３】図１に示すように、この実施の形態１によ
るＯＴＰ・ＭＣＵ１２に内蔵されたＯＴＰ・ＲＯＭ１６
には８ビット幅の真性命令コード「ｂ７ｂ６ｂ５・・・
ｂ２ｂ１ｂ０」にエキストラビットｂ８を付加した９ビ
ット幅の命令コード「ｂ８ｂ７ｂ６・・・ｂ２ｂ１ｂ
０」が格納される。エキストラビットｂ８は、この実施
の形態１で使用される特別のビットであり、ＣＰＵ１４
はエキストラビットｂ８を含まない８ビット幅の命令コ
ード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を読み込んで
処理を実行する。

【００２４】この実施の形態１によるＯＴＰ・ＭＣＵ１
２が使用するプログラムは、８ビット幅の真性命令コー
ド「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を複数行集積し
たものであり、ＯＴＰ・ＲＯＭ１６の真性プログラム格
納領域２２内に格納される。ＯＴＰ・ＲＯＭ１６にはエ
キストラビット領域２６が設けられており、このエキス
トラビット領域２６にはエキストラビットｂ８が格納さ
れる。ＯＴＰ・ＭＣＵ１２の出荷時には、エキストラビ
ット領域２６には全て“１”が書き込まれている。

【００２５】図２は、図１に示すＯＴＰ・ＲＯＭ１６の
メモリマップを示す図であり、２３はアドレスＰ１，Ｐ
２，Ｐ３，・・・，Ｐｎが付され、プログラムが格納さ
れるプログラム格納領域、２４は空領域である。

【００２６】８ビット幅の命令コード「ｂ７ｂ６ｂ５・
・・ｂ２ｂ１ｂ０」が複数行集積されたプログラムはプ
ログラム格納領域２３内に格納される。エキストラビッ
トｂ８は、アドレスＰ１からＰｎまで全て“１”状態に
保たれている。また、空領域２４も全て“１”状態であ
る。

【００２７】アドレスＰ１〜Ｐｎに格納されたプログラ
ムは、先頭アドレスＰ１から順に逐次解読して実行され
る。図１に示す第１判定回路３０は、各アドレスに格納
されている９ビット幅の命令コードのうちエキストラビ
ットｂ８だけを読み込んで、ｂ８が“０”であるか
“１”であるかを判定する。ｂ８＝“１”の場合には制
御信号を第１ゲート２８に送信し、ｂ８＝“０”の場合
には制御信号を第２ゲート３６および第１ジャンプ命令
生成回路３８に送信する。

【００２８】次に、プログラムにバグの無い場合の動作
を図１および図２を参照して説明する。第１判定回路３
０は、プログラム格納領域２３の先頭アドレスＰ１に格
納された９ビット幅の命令コードのうちエキストラビッ
トｂ８を読み込む。プログラムにバグの無い場合ｂ８＝
“１”であるから、第１ゲート２８に制御信号を送信す
る。この制御信号を受信した第１ゲート２８は、先頭ア
ドレスＰ１に格納された９ビット幅の命令コードのうち
８ビット幅の真性命令コード「ｂ７ｂ６ｂ５・・・ｂ２
ｂ１ｂ０」を読み込んでデータバス２０へ送出する。Ｃ
ＰＵ１４は、データバス２０からこの真性命令コード
「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を取り込んだ後、
解釈して実行する。以降、第１判定回路３０は、アドレ
スＰ２以降のエキストラビットｂ８を読み込むが、プロ
グラムにバグの無い場合ｂ８は全て“１”であるから、
第１ゲート２８はアドレスＰ２以降の８ビット幅の真性
命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を読み
込んでデータバス２０へ送出することを繰り返す。ＣＰ
Ｕ１４は、データバス２０から真性命令コード「ｂ７ｂ
６ｂ５・・・ｂ２ｂ１ｂ０」を順次取り込み、解釈・実
行を繰り返す。以上の動作を最終アドレスＰｎまで続け
る（ステップＳＴ１）。

【００２９】次に、真性プログラムにバグがある場合の
動作を、図１および図３を参照して説明する。図３に示
すプログラム格納領域２３に格納されたプログラムのア
ドレスＰａの命令コード中にバグが発見された場合、ア
ドレスＰａのエキストラビットｂ８を“１”から“０”
に書き替え、修正した命令コードを空領域２４の先頭ア
ドレスＡ１に書き込む。これらの作業はＯＴＰ・ＲＯＭ
１６を構成するセルトランジスタのうち該当するものの
フローティングゲートに電荷を注入してオンさせること
によって行なう。

【００３０】バグの修正（デバッグ）の完了したプログ
ラムは、次のようにして実行する。プログラム格納領域
２３の先頭アドレスＰ１からアドレスＰａ−１までは、
バグの無い場合と同様に実行する（ステップＳＴ１）。
アドレスＰａのエキストラビットｂ８を読み込んだ第１
判定回路３０は、ｂ８＝“０”であるから、第２ゲート
３６および第１ジャンプ命令生成回路３８に制御信号を
送信する。第２ゲート３６は、ＣＰＵ１４が内蔵するプ
ログラムカウンタ３２の内容、すなわち次に実行すべき
命令コードが格納されているアドレスの値Ｐｂをアドレ
スバス１８を経由してラッチ３４に保持させる。第１ジ
ャンプ命令生成回路３８は、空領域２４の先頭アドレス
Ａ１へのジャンプ命令“ＪＵＭＰ Ａ１”を生成してデ
ータバス２０へ送出する。ＣＰＵ１４は、データバス２
０からアドレスＡ１を取り込んでプログラムカウンタ３
２にセットした後、空領域２４の先頭アドレスＡ１をア
クセスする（ステップＳＴ２）。

【００３１】空領域２４の先頭アドレスＡ１のエキスト
ラビットｂ８は“１”であるから、第１判定回路３０は
第１ゲート２８に制御信号を送信する。第１ゲート２８
は、空領域２４の先頭アドレスＡ１に格納されている修
正後の８ビット命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ
１ｂ０」を読み込んでデータバス２０へ送出する。ＣＰ
Ｕ１４は、データバス２０からこの命令コード「ｂ７ｂ
６ｂ５・・・ｂ２ｂ１ｂ０」を取り込んだ後、解釈して
実行する（ステップＳＴ３）。ＣＰＵ１４は、空領域２
４の先頭アドレスＡ１に格納された命令コードの実行を
完了すると、ラッチ３４が保持している内容（アドレス
値Ｐｂ）をプログラムカウンタ３２にセットした後、プ
ログラム格納領域２３のアドレスＰｂをアクセスする
（ステップＳＴ４）。以後、ＣＰＵ１４はアドレスＰｂ
〜Ｐｎに格納されている命令コードを順次読み込み、逐
次解釈して実行する（ステップＳＴ５）。

【００３２】以上の例ではプログラム格納領域２３に格
納された複数行の命令コードのうち１行の命令コードだ
けにバグが発生した場合を示したが、これは説明を簡易
にするためである。バグは複数行の命令コードにわたっ
て発生することもあるし、１行の命令コードに発生した
バグを修正するために複数行の修正命令コードを作成す
ることもある。このような場合、プログラム格納領域２
３のエキストラビットｂ８を“１”から“０”に書き替
えるアドレスは、図３に示したようにＰａだけでなくＰ
ａを必要な個数だけ分割したＰａ（１），Ｐａ（２），
Ｐａ（３），・・・，Ｐａ（ｎ）が対象になる。すなわ
ち、アドレスＰａ（１），Ｐａ（２），Ｐａ（３），・
・・，Ｐａ（ｎ）のエキストラビットｂ８に“０”がセ
ットされる。これに伴って、修正後の命令コードも空領
域２４のアドレスＡ１を必要な個数だけ分割したＡ１
（１），Ａ１（２），Ａ１（３），・・・，Ａ１（ｎ）
に格納される。このような場合、図１に示す第１判定回
路３０は、アドレスＰａ（１）のエキストラビットｂ８
（Ｐａ（１））の他に次アドレスＰａ（２）のエキスト
ラビットｂ８（Ｐａ（２））も読み込み、次アドレスの
エキストラビットｂ８が“１”状態になるまで読み込み
を続ける。エキストラビットｂ８が“１”状態のアドレ
スＰａ（ｎ＋１）＝Ｐｂを読み込んだ時点で読み込みを
止める。第２ゲート３６はラッチ３４にアドレスＰａ
（ｎ＋１）＝Ｐｂを保持させる。

【００３３】以上のようにこの実施の形態１によれば、
ＯＴＰ・ＭＣＵのＲＯＭに格納されたプログラムにバグ
が発見された場合、簡易にデバッグできるから、瑕疵の
生じたＯＴＰ・ＭＣＵを廃棄せずに再利用できる。この
結果、ＭＣＵ制御による機器開発のＴＡＴ（ｔｕｒｎ
ａｒｏｎｄ ｔｉｍｅ）を短縮できると共に、開発コス
トの低減および省資源化が実現する。

【００３４】実施の形態２．図４は、この発明の実施の
形態２によるＯＴＰ・ＭＣＵの要部を示す図であり、図
において、ＯＴＰ・ＭＣＵ１２、ＣＰＵ１４、ＯＴＰ・
ＲＯＭ１６、アドレスバス１８、データバス２０、真性
プログラム格納領域２２、空領域２４、エキストラビッ
ト領域２６、第１ゲート２８、第１判定回路３０、プロ
グラムカウンタ３２、ラッチ３４、第２ゲート３６は、
図１に示した実施の形態１のものと同じであるので、そ
の説明を割愛する。４０は第１判定回路３０が出力する
制御信号に基づいてＣＰＵ１４の実行アドレスをＯＴＰ
・ＲＯＭ１６の空領域２４のアドレスＡｉ（１＜ｉ＜
ｎ，ｉおよびｎは自然数）へジャンプさせる“ＪＵＭＰ
Ａｉ”命令を生成してデータバス２０へ送出する第２ジ
ャンプ命令生成回路である。

【００３５】第２ゲート３６は、ＣＰＵ１４が内蔵する
プログラムカウンタ３２の内容、すなわち次に実行すべ
き命令コードのアドレス値をアドレスバス１８を経由し
てラッチ３４に保持させる。第２ジャンプ命令生成回路
４０は、読み込んだエキストラビットｂ８が“０”状態
の回数をカウント（初期値＝０）し、カウント値ｉに対
応した空領域２４のアドレスＡｉへのジャンプ命令“Ｊ
ＵＭＰ Ａｉ”を生成してデータバス２０へ出力する。
ＣＰＵ１４は、データバス２０からアドレスＡｉを取り
込んでプログラムカウンタ３２にセットした後、空領域
２４のアドレスＡｉをアクセスする。

【００３６】次に動作について説明する。上述した実施
の形態１では、プログラム格納領域２３に格納されたプ
ログラムの命令コードにバグが発見された場合の対処法
を説明した。この実施の形態２は、空領域２４の先頭ア
ドレスに書き込まれた修正後の命令コードにバグが発見
された場合の対処法、およびプログラム格納領域２３に
格納されたプログラムの複数のアドレスに格納された命
令コードにバグが発見された場合の対処法を提供する。

【００３７】始めに、図４および図５を参照して、空領
域２４の先頭アドレスに書き込まれた修正後の命令コー
ドにバグが発見された場合の対処法を説明する。図５に
示すプログラム格納領域２３に格納されたプログラムの
アドレスＰａの命令コード中にバグが発見された場合、
アドレスＰａのエキストラビットｂ８を“１”から
“０”に書き替え、修正した命令コードを空領域２４の
先頭アドレスＡ１に書き込む。空領域２４の先頭アドレ
スＡ１に書き込んだ修正命令コード中に再びバグが発見
された場合、アドレスＡ１のエキストラビットｂ８を
“１”から“０”に書き替え、再修正した命令コードを
空領域２４のアドレスＡ２に書き込む。これらの作業
は、図４に示すＯＴＰ・ＲＯＭ１６を構成するメモリセ
ルのうち該当するもののセルトランジスタのフローティ
ングゲートに電荷を注入してオンさせることによって行
なう。

【００３８】デバッグの完了したプログラムの実行を図
４および図５を参照して説明する。プログラム格納領域
２３の先頭アドレスＰ１からアドレスＰａ−１までは、
次のように実行する。第１判定回路３０は、プログラム
格納領域２３の先頭アドレスＰ１に格納された９ビット
幅の命令コードのうちエキストラビットｂ８を読み込
み、ｂ８＝“１”であることを確認して第１ゲート２８
に制御信号を送信する。第１ゲート２８は、先頭アドレ
スＰ１に格納された９ビット幅の内容のうち下位８ビッ
トの命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を
読み込んでデータバス２０へ送出する。ＣＰＵ１４は、
データバス２０からこの命令コード「ｂ７ｂ６ｂ５・・
・ｂ２ｂ１ｂ０」を取り込んだ後、解釈して実行する。
以後、アドレスＰａ−１まで以上の動作を繰り返す（ス
テップＳＴ１）。

【００３９】アドレスＰａのエキストラビットｂ８を読
み込んだ第１判定回路３０は、ｂ８＝“０”であるか
ら、第２ゲート３６および第２ジャンプ命令生成回路４
０に制御信号を送信する。第２ゲート３６は、プログラ
ムカウンタ３２の内容（アドレス値Ｐｂ）をアドレスバ
ス１８を経由してラッチ３４に保持させる。第２ジャン
プ命令生成回路４０は、“ＪＵＭＰ Ａ１”命令を生成
してデータバス２０へ送出する（ステップＳＴ２）。

【００４０】ＣＰＵ１４は、データバス２０からアドレ
スＡ１を取り込んでプログラムカウンタ３２にセットし
た後、空領域２４のアドレスＡ１をアクセスする。空領
域２４のアドレスＡ１のエキストラビットｂ８は“０”
であるから、第２ジャンプ命令生成回路４０は、アドレ
スＰａおよびアドレスＡ１の合計２回“０”状態のエキ
ストラビットｂ８を読み込んだから、カウント値ｉはｉ
＝２となっている。したがって、第２ジャンプ命令生成
回路４０は“ＪＵＭＰ Ａ２”命令を生成してデータバ
ス２０へ送出する（ステップＳＴ３）。

【００４１】ＣＰＵ１４は、データバス２０からアドレ
スＡ２を取り込んでプログラムカウンタ３２にセットし
た後、空領域２４のアドレスＡ２をアクセスする。空領
域２４のアドレスＡ２のエキストラビットｂ８は“１”
であるから、第１判定回路３０は第１ゲート２８に制御
信号を送信する。第１ゲート２８は、空領域２４のアド
レスＡ２に格納されている再修正後の８ビット命令コー
ド「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を読み込んでデ
ータバス２０へ送出する。ＣＰＵ１４は、データバス２
０からこの命令コードを取り込んだ後、解釈して実行す
る（ステップＳＴ４）。ＣＰＵ１４は、空領域２４のア
ドレスＡ２に格納された命令コードの実行を完了する
と、ラッチ３４が保持している内容（アドレス値Ｐｂ）
をプログラムカウンタ３２にセットした後、プログラム
格納領域２３のアドレスＰｂをアクセスする（ステップ
ＳＴ５）。以後、アドレスＰｂ〜Ｐｎに格納されている
命令コードを順次読み出し、逐次解釈して実行する（ス
テップＳＴ６）。

【００４２】以上の例ではプログラム格納領域２３に格
納された複数行の命令コードのうち１行の命令コードだ
けにバグが発生した場合を示したが、これは説明を簡易
にするためである。バグは複数行の命令コードにわたっ
て発生することもあるし、１行の命令コードに発生した
バグを修正するために複数行の修正命令コードを作成す
ることもある。このような場合、プログラム格納領域２
３のエキストラビットｂ８を“１”から“０”に書き替
えるアドレスは、図３に示したようにＰａだけでなくＰ
ａを必要な個数だけ分割したＰａ（１），Ｐａ（２），
Ｐａ（３），・・・，Ｐａ（ｎ）が対象になる。すなわ
ち、アドレスＰａ（１），Ｐａ（２），Ｐａ（３），・
・・，Ｐａ（ｎ）のエキストラビットｂ８に“０”がセ
ットされる。これに伴って、修正後の命令コードも空領
域２４のアドレスＡ１を必要な個数だけ分割したＡ１
（１），Ａ１（２），Ａ１（３），・・・，Ａ１（ｎ）
に格納される。このような場合、図１に示す第１判定回
路３０は、アドレスＰａ（１）のエキストラビットｂ８
（Ｐａ（１））の他に次アドレスＰａ（２）のエキスト
ラビットｂ８（Ｐａ（２））も読み込み、次アドレスの
エキストラビットｂ８が“１”状態になるまで読み込み
を続ける。エキストラビットｂ８が“１”状態のアドレ
スＰａ（ｎ＋１）＝Ｐｂを読み込んだ時点で読み込みを
止める。第２ゲート３６はラッチ３４にアドレスＰａ
（ｎ＋１）＝Ｐｂを保持させる。

【００４３】続いて、プログラム格納領域２３に格納さ
れたプログラムの複数のアドレスに格納された命令コー
ドにバグが発見された場合の対処法を説明する。ここで
は、プログラム格納領域２３に格納されたプログラムの
２箇所のアドレスに格納された命令コードにバグが発見
された場合の対処法を図４および図６を参照して説明す
る。以下に述べる手順は、命令コードにバグが発見され
たアドレスが３箇所以上となる場合にも、同様にして適
用することができる。

【００４４】図６に示すプログラム格納領域２３に格納
されたプログラムのアドレスＰａの命令コード中にバグ
が発見された場合、アドレスＰａのエキストラビットｂ
８を“１”から“０”に書き替え、修正した命令コード
を空領域２４の先頭アドレスＡ１に書き込む。その後、
アドレスＰｊの命令コードにもバグが発見された場合、
アドレスＰｊのエキストラビットｂ８を“１”から
“０”に書き替え、修正した命令コードを空領域２４の
アドレスＡ２に書き込む。これらの作業は、図４に示す
ＯＴＰ・ＲＯＭ１６を構成するメモリセルのうち該当す
るもののセルトランジスタのフローティングゲートに電
荷を注入してオンさせることによって行なう。

【００４５】デバッグの完了したプログラムの実行を図
４および図６を参照して説明する。プログラム格納領域
２３の先頭アドレスＰ１からアドレスＰａ−１までは、
次のように実行される。第１判定回路３０は、プログラ
ム格納領域２３の先頭アドレスＰ１に格納された９ビッ
ト幅の命令コードのうちエキストラビットｂ８を読み込
み、ｂ８＝“１”であることを確認して第１ゲート２８
に制御信号を送信する。第１ゲート２８は、先頭アドレ
スＰ１に格納された９ビット幅の内容のうち下位８ビッ
トの命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」を
読み込んでデータバス２０へ送出する。ＣＰＵ１４は、
データバス２０からこの命令コードを取り込んだ後、解
釈して実行する。以後、アドレスＰａ−１まで以上の動
作を繰り返す（ステップＳＴ１）。

【００４６】アドレスＰａのエキストラビットｂ８を読
み込んだ第１判定回路３０は、ｂ８＝“０”であるか
ら、第２ゲート３６および第２ジャンプ命令生成回路４
０に制御信号を送信する。第２ジャンプ命令生成回路４
０は、アドレスＰａのエキストラビットｂ８“０”状態
を１回読み込んだから、カウント値ｉはｉ＝１となって
いる。したがって、第２ジャンプ命令生成回路４０は
“ＪＵＭＰ Ａ１”命令を生成してデータバス２０へ送
出する。また、第２ゲート３６はプログラムカウンタ３
２の内容（アドレス値Ｐｂ）をアドレスバス１８を経由
してラッチ３４に保持させる。ＣＰＵ１４は、データバ
ス２０からアドレスＡ１を取り込んでプログラムカウン
タ３２にセットした後、空領域２４のアドレスＡ１をア
クセスする（ステップＳＴ２）。

【００４７】空領域２４のアドレスＡ１のエキストラビ
ットｂ８は“１”であるから、第１判定回路３０は第１
ゲート２８に制御信号を送信する。第１ゲート２８は、
空領域２４のアドレスＡ１に格納されている修正後の８
ビット命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」
を読み込んでデータバス２０へ送出する。ＣＰＵ１４
は、データバス２０からこの命令コードを取り込んだ
後、解釈して実行する（ステップＳＴ３）。

【００４８】ＣＰＵ１４は、空領域２４のアドレスＡ１
に格納された命令コードの実行を完了すると、ラッチ３
４が保持している内容（アドレス値Ｐｂ）をプログラム
カウンタ３２にセットした後、プログラム格納領域２３
のアドレスＰｂをアクセスする（ステップＳＴ４）。

【００４９】ＣＰＵ１４は、プログラム格納領域２３の
アドレスＰｂからアドレスＰｊ−１まで、ステップＳＴ
１と同様に各アドレスに格納されている命令コードを順
次読み込み、逐次解釈して実行する（ステップＳＴ
５）。

【００５０】アドレスＰｊのエキストラビットｂ８は
“０”であるから、第２ジャンプ命令生成回路４０のカ
ウント値ｉはｉ＝２となる。したがって、第２ジャンプ
命令生成回路４０は“ＪＵＭＰ Ａ２”命令を生成して
データバス２０へ送出する。また、第２ゲート３６はプ
ログラムカウンタ３２の内容（アドレス値Ｐｋ）をアド
レスバス１８を経由してラッチ３４に保持させる。ＣＰ
Ｕ１４は、データバス２０からアドレスＡ２を取り込ん
でプログラムカウンタ３２にセットした後、空領域２４
のアドレスＡ２をアクセスする（ステップＳＴ６）。

【００５１】空領域２４のアドレスＡ２のエキストラビ
ットｂ８は“１”であるから、第１判定回路３０は第１
ゲート２８に制御信号を送信する。第１ゲート２８は、
空領域２４のアドレスＡ２に格納されている修正後の８
ビット命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」
を読み込んでデータバス２０へ送出する。ＣＰＵ１４
は、データバス２０からこの命令コードを取り込んだ
後、解釈して実行する（ステップＳＴ７）。

【００５２】ＣＰＵ１４は、空領域２４のアドレスＡ２
に格納された命令コードの実行を完了すると、ラッチ３
４が保持している内容（アドレス値Ｐｋ）をプログラム
カウンタ３２にセットした後、プログラム格納領域２３
のアドレスＰｋをアクセスする（ステップＳＴ８）。Ｃ
ＰＵ１４は、プログラム格納領域２３のアドレスＰｋか
ら最終アドレスＰｎまで、ステップＳＴ１と同様に各ア
ドレスに格納されている命令コードを順次読み込み、逐
次解釈して実行する（ステップＳＴ９）。

【００５３】以上の例ではプログラム格納領域２３に格
納された複数行の命令コードのうち１行の命令コードだ
けにバグが発生した場合を示したが、これは説明を簡易
にするためである。バグは複数行の命令コードにわたっ
て発生することもあるし、１行の命令コードに発生した
バグを修正するために複数行の修正命令コードを作成す
ることもある。このような場合、プログラム格納領域２
３のエキストラビットｂ８を“１”から“０”に書き替
えるアドレスは、図３に示したようにＰａだけでなくＰ
ａを必要な個数だけ分割したＰａ（１），Ｐａ（２），
Ｐａ（３），・・・，Ｐａ（ｎ）が対象になる。すなわ
ち、アドレスＰａ（１），Ｐａ（２），Ｐａ（３），・
・・，Ｐａ（ｎ）のエキストラビットｂ８に“０”がセ
ットされる。これに伴って、修正後の命令コードも空領
域２４のアドレスＡ１を必要な個数だけ分割したＡ１
（１），Ａ１（２），Ａ１（３），・・・，Ａ１（ｎ）
に格納される。このような場合、図１に示す第１判定回
路３０は、アドレスＰａ（１）のエキストラビットｂ８
（Ｐａ（１））の他に次アドレスＰａ（２）のエキスト
ラビットｂ８（Ｐａ（２））も読み込み、次アドレスの
エキストラビットｂ８が“１”状態になるまで読み込み
を続ける。エキストラビットｂ８が“１”状態のアドレ
スＰａ（ｎ＋１）＝Ｐｂを読み込んだ時点で読み込みを
止める。第２ゲート３６はラッチ３４にアドレスＰａ
（ｎ＋１）＝Ｐｂを保持させる。プログラム格納領域２
３のアドレスＰｊおよび空領域２４のアドレスＡ２につ
いても同様である。

【００５４】以上のようにこの実施の形態２によれば、
空領域の先頭アドレスに書き込まれた修正後の命令コー
ドにバグが発見された場合、およびプログラム格納領域
に格納されたプログラムの複数のアドレスに格納された
命令コードにバグが発見された場合でも、簡易にデバッ
グすることができる。

【００５５】実施の形態３．図７は、この発明の実施の
形態３によるＯＴＰ・ＭＣＵの要部を示す図であり、図
において、１２はＯＴＰ・ＭＣＵ、１４はＣＰＵ、１６
はＯＴＰ・ＭＣＵ１２に内蔵されており、プログラムが
格納されるＯＴＰ・ＲＯＭ、１８はアドレスバス、２０
はデータバスである。２１は修正前のプログラムが格納
されるＯＴＰ・ＲＯＭ１６内のプログラム格納領域であ
り、この実施の形態３では８ビット幅の命令コードを複
数行集積したプログラムが格納される。２５はＯＴＰ・
ＲＯＭ１６内の空領域である。２９はＯＴＰ・ＲＯＭ１
６内に格納された８ビット幅の命令コードを読み出して
データバス２０へ出力する第３ゲートである。

【００５６】３１はＯＴＰ・ＲＯＭ１６内に格納された
８ビット幅の内容を読み出し、その値が“００Ｈ”であ
るか“００Ｈ”以外であるかに応じて所定の処理を行な
う第２判定回路である（“Ｈ”は１６進数であることを
表す）。３２はＣＰＵ１４が内蔵するプログラムカウン
タ、３４はラッチである。３６は第２判定回路３１が出
力する制御信号に基づいてプログラムカウンタ３２の内
容をラッチ３４に保持させる第２ゲートである。４２は
第２判定回路３１が出力する制御信号に基づいてＣＰＵ
１４の実行アドレスをＯＴＰ・ＲＯＭ１６の空領域２５
のアドレスＡｉ（１＜ｉ＜ｎ，ｉおよびｎは自然数）へ
ジャンプさせる“ＪＵＭＰ Ａｉ”命令を生成してデー
タバス２０へ送出する第３ジャンプ命令生成回路であ
る。

【００５７】この実施の形態３では、実施の形態１およ
び実施の形態２のようにエキストラビットｂ８は設けて
いないので、プログラムを構成する各命令コードのビッ
ト幅は「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」の８ビット
である。

【００５８】第２ゲート３６は、ＣＰＵ１４が内蔵する
プログラムカウンタ３２の内容、すなわち次に実行すべ
き命令コードのアドレス値をアドレスバス１８を経由し
てラッチ３４に保持させる。第３ジャンプ命令生成回路
４２は、読み込み内容が“００Ｈ”状態の回数をカウン
ト（初期値＝０）し、カウント値ｉに対応した空領域２
５のアドレスＡｉへのジャンプ命令“ＪＵＭＰ Ａｉ”
を生成してデータバス２０へ出力する。ＣＰＵ１４は、
データバス２０からアドレスＡｉを取り込んでプログラ
ムカウンタ３２にセットした後、空領域２５のアドレス
Ａｉをアクセスする。

【００５９】図８は、図７に示すＯＴＰ・ＲＯＭ１６の
メモリマップを示す図であり、２１はアドレスＰ１，Ｐ
２，Ｐ３，・・・，Ｐｎが付され、プログラムが格納さ
れるプログラム格納領域、２５は空領域である。８ビッ
ト幅の命令コード「ｂ７ｂ６ｂ５・・・ｂ２ｂ１ｂ０」
が複数行集積されたプログラムはプログラム格納領域２
１内に格納される。このとき、プログラムには「０００
０００００」＝“００Ｈ”を命令コードとして使用しな
いようにする（即値が“００Ｈ”の場合には第２判定回
路３１から制御信号を出力しないようにする）。

【００６０】次に動作について説明する。プログラム格
納領域２１のアドレスＰ１〜Ｐｎに格納されたプログラ
ムは、先頭アドレスＰ１から順に逐次解読されて実行さ
れる。図７に示す第２判定回路３１は、各アドレスに格
納されている８ビット幅の内容を読み込んで、それが
“００Ｈ”であるか否かを判定する。読み込み内容が
“００Ｈ”以外の場合には制御信号を第３ゲート２９に
送信し、読み込み内容が“００Ｈ”の場合には制御信号
を第２ゲート３６および第３ジャンプ命令生成回路４２
に送信する。

【００６１】始めに、プログラムにバグの無い場合の動
作を図７および図８を参照して説明する。第２判定回路
３１は、プログラム格納領域２１の先頭アドレスＰ１に
格納された８ビット幅の内容「０１００１０１０」＝
“４ＡＨ”を読み込む。この読み込み内容は“００Ｈ”
以外の場合に該当するから、第２判定回路３１は第３ゲ
ート２９に制御信号を送信する。この制御信号を受信し
た第３ゲート２９は、先頭アドレスＰ１に格納された８
ビット幅の内容「０１００１０１０」＝“４ＡＨ”を命
令コードとして読み込んでデータバス２０へ送出する。
ＣＰＵ１４は、データバス２０からこの命令コードを取
り込んだ後、解釈して実行する。

【００６２】以後、第２判定回路３１は、アドレスＰ２
からアドレスＰｎまでの内容を順次読み込むが、プログ
ラムにバグの無い場合読み込み内容は全て“００Ｈ”以
外であるから、第３ゲート２９はアドレスＰ２からアド
レスＰｎまでの内容を命令コードとして読み込んでデー
タバス２０へ送出することを繰り返す。ＣＰＵ１４は、
データバス２０からこれらの命令コードを順次読み込
み、逐次解釈して実行することを繰り返す（ステップＳ
Ｔ１）。

【００６３】次に、プログラムにバグがある場合の動作
を、図７および図９を参照して説明する。図９に示すプ
ログラム格納領域２１に格納されたプログラムのアドレ
スＰａの命令コード中にバグが発見された場合、アドレ
スＰａの全ビットに“０”を書き込む。図９に示す例で
は、アドレスＰａの内容を「００００００００」＝“０
０Ｈ”に変更する。デバッグして修正した命令コード
は、空領域２５の先頭アドレスＡ１に書き込む。図９に
示す例では、アドレスＡ１に「１００１１０１０」＝
“９ＡＨ”を書き込む。これらの作業はＯＴＰ・ＲＯＭ
１６を構成するメモリセルのうち該当するセルトランジ
スタのフローティングゲートに電荷を注入してオンさせ
ることによって行なう。例えば、アドレスＰａの内容を
「００００００００」＝“００Ｈ”に変更するには、当
初“１”状態を表していたビットに対応するセルトラン
ジスタのフローティングゲートに電荷を注入し、当該セ
ルトランジスタをオンさせて“０”とする。

【００６４】デバッグの完了したプログラムは、次のよ
うにして実行する。プログラム格納領域２１の先頭アド
レスＰ１からアドレスＰａ−１までは、バグの無い場合
と同様に実行する（ステップＳＴ１）。アドレスＰａの
内容を読み込んだ第２判定回路３１は、読み込み内容が
「００００００００」＝“００Ｈ”であるから、第２ゲ
ート３６および第３ジャンプ命令生成回路４２に制御信
号を送信する。第２ゲート３６は、プログラムカウンタ
３２の内容（アドレス値Ｐｂ）をアドレスバス１８を経
由してラッチ３４に保持させる。第３ジャンプ命令生成
回路４２は、空領域２５の先頭アドレスＡ１へのジャン
プ命令“ＪＵＭＰ Ａ１”を生成してデータバス２０へ
送出する。ＣＰＵ１４は、データバス２０からアドレス
Ａ１を取り込んでプログラムカウンタ３２にセットした
後、空領域２５の先頭アドレスＡ１をアクセスする（ス
テップＳＴ２）。

【００６５】空領域２５の先頭アドレスＡ１の内容「１
００１１０１０」＝“９ＡＨ”は“００Ｈ”以外の場合
に該当するから、第２判定回路３１は第３ゲート２９に
制御信号を送信する。第３ゲート２９は、空領域２５の
先頭アドレスＡ１に格納されている修正後の８ビット命
令コード「１００１１０１０」＝“９ＡＨ”を読み込ん
でデータバス２０へ送出する。ＣＰＵ１４は、データバ
ス２０からこの命令コードを取り込んだ後、解釈して実
行する（ステップＳＴ３）。ＣＰＵ１４は、空領域２５
の先頭アドレスＡ１に格納された命令コードの実行を完
了すると、ラッチ３４が保持している内容（アドレス値
Ｐｂ）をプログラムカウンタ３２にセットした後、プロ
グラム格納領域２１のアドレスＰｂをアクセスする（ス
テップＳＴ４）。以後、ＣＰＵ１４はアドレスＰｂ〜Ｐ
ｎに格納されている命令コードを順次読み込み、逐次解
釈して実行する（ステップＳＴ５）。

【００６６】以上の例ではプログラム格納領域２１に格
納された複数行の命令コードのうち１行の命令コードだ
けにバグが発生した場合を示したが、これは説明を簡易
にするためである。バグは複数行の命令コードにわたっ
て発生することもあるし、１行の命令コードに発生した
バグを修正するために複数行の修正命令コードを作成す
ることもある。このような場合、プログラム格納領域２
１の内容を“００Ｈ”に変更するアドレスは、図９に示
したようにＰａだけでなくＰａを必要な個数だけ分割し
たＰａ（１），Ｐａ（２），Ｐａ（３），・・・，Ｐａ
（ｎ）が対象になる。すなわち、アドレスＰａ（１），
Ｐａ（２），Ｐａ（３），・・・，Ｐａ（ｎ）の内容も
“００Ｈ”に変更される。これに伴って、修正後の命令
コードも空領域２５のアドレスＡ１を必要な個数だけ分
割したＡ１（１），Ａ１（２），Ａ１（３），・・・，
Ａ１（ｎ）に格納される。このような場合、図７に示す
第２判定回路３１は、アドレスＰａ（１）の内容の他に
次アドレスＰａ（２）の内容も読み込み、次アドレスの
内容が“００Ｈ”以外になるまで読み込みを続ける。内
容が“００Ｈ”以外のアドレスＰａ（ｎ＋１）＝Ｐｂを
読み込んだ時点で読み込みを止める。第２ゲート３６は
ラッチ３４にアドレスＰａ（ｎ＋１）＝Ｐｂを保持させ
る。

【００６７】次に、図７および図１０を参照して、空領
域２５の先頭アドレスＡ１に書き込まれた修正後の命令
コードにバグが発見された場合の対処法を説明する。

【００６８】図１０に示すプログラム格納領域２１に格
納されたプログラムのアドレスＰａの命令コード中にバ
グが発見された場合、アドレスＰａの全ビットに“０”
を書き込む。すなわち、アドレスＰａの内容を「０００
０００００」＝“００Ｈ”に変更する。デバッグして修
正した命令コードは、空領域２５の先頭アドレスＡ１に
書き込む。空領域２５の先頭アドレスＡ１に書き込んだ
修正命令コード中に再びバグが発見された場合、アドレ
スＡ１の内容を「００００００００」＝“００Ｈ”に変
更し、再修正した命令コード「１１０１００１０」＝
“Ｄ２Ｈ”を空領域２５のアドレスＡ２に書き込む。こ
れらの作業は、図７に示すＯＴＰ・ＲＯＭ１６を構成す
るセルトランジスタのうち該当するもののフローティン
グゲートに電荷を注入してオンさせることによって行な
う。

【００６９】デバッグの完了したプログラムの実行を図
７および図１０を参照して説明する。プログラム格納領
域２１の先頭アドレスＰ１からアドレスＰａ−１まで
は、バグの無い場合と同様に実行する（ステップＳＴ
１）。

【００７０】アドレスＰａの内容を読み込んだ第２判定
回路３１は、読み込み内容が「００００００００」＝
“００Ｈ”であるから、第２ゲート３６および第３ジャ
ンプ命令生成回路４２に制御信号を送信する。第２ゲー
ト３６は、プログラムカウンタ３２の内容（アドレス値
Ｐｂ）をアドレスバス１８を経由してラッチ３４に保持
させる。第３ジャンプ命令生成回路４２は、空領域２５
の先頭アドレスＡ１へのジャンプ命令“ＪＵＭＰ Ａ
１”を生成してデータバス２０へ送出する。ＣＰＵ１４
は、データバス２０からアドレスＡ１を取り込んでプロ
グラムカウンタ３２にセットした後、空領域２５の先頭
アドレスＡ１をアクセスする（ステップＳＴ２）。

【００７１】空領域２５の先頭アドレスＡ１の内容を読
み込んだ第２判定回路３１は、読み込み内容が「０００
０００００」＝“００Ｈ”であるから、第３ジャンプ命
令生成回路４２に制御信号を送信する。第３ジャンプ命
令生成回路４２は、アドレスＰａおよびアドレスＡ１の
合計２回“００Ｈ”状態を読み込んだから、カウント値
ｉはｉ＝２となっている。したがって、第３ジャンプ命
令生成回路４２は“ＪＵＭＰ Ａ２”命令を生成してデ
ータバス２０へ送出する（ステップＳＴ３）。

【００７２】ＣＰＵ１４は、データバス２０からアドレ
スＡ２を取り込んでプログラムカウンタ３２にセットし
た後、空領域２５のアドレスＡ２をアクセスする。空領
域２５のアドレスＡ２の内容「１１０１００１０」＝
“Ｄ２Ｈ”は“００Ｈ”以外に該当するから、第２判定
回路３１は第３ゲート２９に制御信号を送信する。第３
ゲート２９は、空領域２５のアドレスＡ２に格納されて
いる再修正後の８ビット命令コード「１１０１００１
０」＝“Ｄ２Ｈ”を読み込んでデータバス２０へ送出す
る。ＣＰＵ１４は、データバス２０からこの命令コード
を取り込んだ後、解釈して実行する（ステップＳＴ
４）。ＣＰＵ１４は、空領域２５のアドレスＡ２に格納
された命令コードの実行を完了すると、ラッチ３４が保
持している内容（アドレス値Ｐｂ）をプログラムカウン
タ３２にセットした後、プログラム格納領域２１のアド
レスＰｂをアクセスし（ステップＳＴ５）、以後アドレ
スＰｂ〜Ｐｎに格納されている命令コードを順次読み込
み、逐次解釈して実行する（ステップＳＴ６）。

【００７３】以上の例ではプログラム格納領域２１に格
納された複数行の命令コードのうち１行の命令コードだ
けにバグが発生した場合を示したが、これは説明を簡易
にするためである。バグは複数行の命令コードにわたっ
て発生することもあるし、１行の命令コードに発生した
バグを修正するために複数行の修正命令コードを作成す
ることもある。このような場合、プログラム格納領域２
１の内容を“００Ｈ”に変更するアドレスは、図９に示
したようにＰａだけでなくＰａを必要な個数だけ分割し
たＰａ（１），Ｐａ（２），Ｐａ（３），・・・，Ｐａ
（ｎ）が対象になる。すなわち、アドレスＰａ（１），
Ｐａ（２），Ｐａ（３），・・・，Ｐａ（ｎ）の内容も
“００Ｈ”に変更される。これに伴って、修正後の命令
コードも空領域２５のアドレスＡ１を必要な個数だけ分
割したＡ１（１），Ａ１（２），Ａ１（３），・・・，
Ａ１（ｎ）に格納される。このような場合、図７に示す
第２判定回路３１は、アドレスＰａ（１）の内容の他に
次アドレスＰａ（２）の内容も読み込み、次アドレスの
内容が“００Ｈ”以外になるまで読み込みを続ける。内
容が“００Ｈ”以外のアドレスＰａ（ｎ＋１）＝Ｐｂを
読み込んだ時点で読み込みを止める。第２ゲート３６は
ラッチ３４にアドレスＰａ（ｎ＋１）＝Ｐｂを保持させ
る。

【００７４】続いて、プログラム格納領域２１に格納さ
れたプログラムの複数のアドレスに格納された命令コー
ドにバグが発見された場合の対処法を説明する。ここで
は、プログラム格納領域２１に格納されたプログラムの
２箇所のアドレスに格納された命令コードにバグが発見
された場合の対処法を図７および図１１を参照して説明
する。以下に述べる手順は、命令コードにバグが発見さ
れたアドレスが３箇所以上に上る場合にも、同様に適用
することができる。

【００７５】図１１に示すプログラム格納領域２１に格
納されたプログラムのアドレスＰａの命令コード中にバ
グが発見された場合、アドレスＰａの全ビットに“０”
を書き込み、修正した命令コードを空領域２５の先頭ア
ドレスＡ１に書き込む。すなわち、アドレスＰａの内容
を「００００００００」＝“００Ｈ”に変更し、修正し
た命令コード「０１１００１０１」＝“６５Ｈ”を空領
域２５の先頭アドレスＡ１に書き込む。その後、アドレ
スＰｊの命令コードにもバグが発見された場合、アドレ
スＰｊの全ビットに“０”を書き込み、修正した命令コ
ードを空領域２５のアドレスＡ２に書き込む。すなわ
ち、アドレスＰｊの内容を「００００００００」＝“０
０Ｈ”に変更し、修正した命令コード「１１０１１０１
０」＝“ＤＡＨ”を空領域２５のアドレスＡ２に書き込
む。これらの作業は、図７に示すＯＴＰ・ＲＯＭ１６を
構成するセルトランジスタのうち該当するもののフロー
ティングゲートに電荷を注入してオンさせることによっ
て行なう。

【００７６】デバッグの完了したプログラムの実行を図
７および図１１を参照して説明する。プログラム格納領
域２１の先頭アドレスＰ１からアドレスＰａ−１まで
は、バグの無い場合と同様に実行する（ステップＳＴ
１）。

【００７７】アドレスＰａの内容を読み込んだ第２判定
回路３１は、読み込み内容が「００００００００」＝
“００Ｈ”であるから、第２ゲート３６および第３ジャ
ンプ命令生成回路４２に制御信号を送信する。第２ゲー
ト３６は、プログラムカウンタ３２の内容（アドレス値
Ｐｂ）をアドレスバス１８を経由してラッチ３４に保持
させる。第３ジャンプ命令生成回路４２は、空領域２５
の先頭アドレスＡ１へのジャンプ命令“ＪＵＭＰ Ａ
１”を生成してデータバス２０へ送出する（ステップＳ
Ｔ２）。

【００７８】ＣＰＵ１４は、データバス２０からアドレ
スＡ１を取り込んでプログラムカウンタ３２にセットし
た後、空領域２５の先頭アドレスＡ１をアクセスする。
アドレスＡ１の内容を読み込んだ第２判定回路３１は、
読み込み内容「０１１００１０１」＝“６５Ｈ”が“０
０Ｈ”以外であるから、第３ゲート２９に制御信号を送
信する。第３ゲート２９は、アドレスＡ１の命令コード
「０１１００１０１」＝“６５Ｈ”を読み込んでデータ
バス２０へ送出する。ＣＰＵ１４は、データバス２０か
らこの命令コードを取り込んだ後、解釈して実行する
（ステップＳＴ３）。

【００７９】ＣＰＵ１４は、空領域２５のアドレスＡ１
に格納された命令コードの実行を完了すると、ラッチ３
４が保持している内容（アドレス値Ｐｂ）をプログラム
カウンタ３２にセットした後、プログラム格納領域２１
のアドレスＰｂをアクセスする（ステップＳＴ４）。

【００８０】ＣＰＵ１４は、プログラム格納領域２１の
アドレスＰｂからアドレスＰｊ−１まで、ステップＳＴ
１と同様に各アドレスに格納されている命令コードを順
次読み込み、逐次解釈して実行する（ステップＳＴ
５）。

【００８１】アドレスＰｊの内容を読み込んだ第２判定
回路３１は、読み込み内容が「００００００００」＝
“００Ｈ”であるから、第３ジャンプ命令生成回路４２
に制御信号を送信する。第３ジャンプ命令生成回路４２
は、アドレスＰａおよびアドレスＰｊの合計２回“００
Ｈ”状態を読み込んでいるから、カウント値ｉはｉ＝２
となっている。したがって、第３ジャンプ命令生成回路
４２は空領域２５のアドレスＡ２へのジャンプ命令“Ｊ
ＵＭＰ Ａ２”を生成してデータバス２０へ送出する
（ステップＳＴ６）。

【００８２】空領域２５のアドレスＡ２の内容「１１０
１１０１０」＝“ＤＡＨ”は“００Ｈ”以外の場合に該
当するから、第３ゲート２９は、アドレスＡ２の命令コ
ード「１１０１１０１０」＝“ＤＡＨ”を読み込んでデ
ータバス２０へ送出する。ＣＰＵ１４は、データバス２
０からこの命令コードを取り込んだ後、解釈して実行す
る（ステップＳＴ７）。

【００８３】ＣＰＵ１４は、空領域２５のアドレスＡ２
に格納された命令コードの実行を完了すると、ラッチ３
４が保持している内容（アドレス値Ｐｋ）をプログラム
カウンタ３２にセットした後、プログラム格納領域２１
のアドレスＰｋをアクセスする（ステップＳＴ８）。Ｃ
ＰＵ１４は、プログラム格納領域２１のアドレスＰｋか
ら最終アドレスＰｎまで、ステップＳＴ１と同様に各ア
ドレスに格納されている命令コードを順次読み込み、逐
次解釈して実行する（ステップＳＴ９）。

【００８４】以上の例ではプログラム格納領域２１に格
納された複数行の命令コードのうち１行の命令コードだ
けにバグが発生した場合を示したが、これは説明を簡易
にするためである。バグは複数行の命令コードにわたっ
て発生することもあるし、１行の命令コードに発生した
バグを修正するために複数行の修正命令コードを作成す
ることもある。このような場合、プログラム格納領域２
１の内容を“００Ｈ”に変更するアドレスは、図９に示
したようにＰａだけでなくＰａを必要な個数だけ分割し
たＰａ（１），Ｐａ（２），Ｐａ（３），・・・，Ｐａ
（ｎ）が対象になる。すなわち、アドレスＰａ（１），
Ｐａ（２），Ｐａ（３），・・・，Ｐａ（ｎ）の内容も
“００Ｈ”に変更される。これに伴って、修正後の命令
コードも空領域２５のアドレスＡ１を必要な個数だけ分
割したＡ１（１），Ａ１（２），Ａ１（３），・・・，
Ａ１（ｎ）に格納される。このような場合、図７に示す
第２判定回路３１は、アドレスＰａ（１）の内容の他に
次アドレスＰａ（２）の内容も読み込み、次アドレスの
内容が“００Ｈ”以外になるまで読み込みを続ける。内
容が“００Ｈ”以外のアドレスＰａ（ｎ＋１）＝Ｐｂを
読み込んだ時点で読み込みを止める。第２ゲート３６は
ラッチ３４にアドレスＰａ（ｎ＋１）＝Ｐｂを保持させ
る。プログラム格納領域２１のアドレスＰｊおよび空領
域２５のアドレスＡ２についても同様である。

【００８５】以上のようにこの実施の形態３によれば、
エキストラビットを設けることなくＲＯＭに格納された
プログラムのデバッグを行なうことができるので、ＲＯ
Ｍを少容量化することができる。

【００８６】以上、内蔵ＲＯＭがＯＴＰで形成され、こ
のＯＴＰＲＯＭに８ビット幅の命令コードを集積したプ
ログラムを格納するマイクロコンピュータ（ＭＣＵ）を
例に、この発明に係るマイクロコンピュータおよびその
プログラムの修正方法の実施の一形態を説明した。しか
しながら、この発明に係るマイクロコンピュータおよび
そのプログラムの修正方法は、上記した実施の形態１〜
３に限らず広く適用することができるので、以下その点
について説明する。

【００８７】実施の形態１〜３では、ＯＴＰの例として
ｏｎｅ−ｔｉｍｅ−ｐｒｏｇｒａｍｍａｂｌｅ ＥＰＲ
ＯＭを採り上げた。しかしながら、ワンタイムＰＲＯ
Ｍ、すなわち一度だけプログラム可能なＲＯＭは全て、
この発明に係るマイクロコンピュータおよびそのプログ
ラムの修正方法で用いるＯＴＰに含まれる。一例とし
て、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ
ｇａｔｅ ａｒａｙ）を挙げることができる。ＦＰＧ
Ａには種々の実現形態があるが、メモリセルをアンチヒ
ューズで構成するものは、ＥＰＲＯＭのようにメモリセ
ルをＦＡＭＯＳ構造のトランジスタで構成するものと動
作が異なる。アンチヒューズ構造のＯＴＰは、メモリセ
ルを構成するアンチヒューズが出荷時に“１”状態を保
持するように設定されている。“０”の書き込みは、ア
ンチヒューズに高電圧を印加して導通状態にすることに
より行なう。

【００８８】また、実施の形態１〜３では、命令コード
の幅が８ビットの場合を例にして説明したが、これに限
らず、命令コードの幅は、１６ビット，３２ビット，あ
るいは任意のビット幅をとることができる。

【００８９】さらに、実施の形態１〜３では、アドレス
バスとデータバスとの２本のバスを有する２バス方式の
構成例を示したが、アドレスバスとデータバスとを共有
する１バス方式の構成とすることもできる。

【００９０】

【発明の効果】以上のように、請求項１記載の発明によ
れば、マイクロコンピュータを、ＣＰＵと、プログラム
が格納されるワンタイムＰＲＯＭと、該ワンタイムＰＲ
ＯＭ内に設けられ、命令コードに付加されたエキストラ
ビットを格納するエキストラビット領域と、前記エキス
トラビットを読み込み、該エキストラビットが所定値で
あるか否かを判定する第１判定回路と、該第１判定回路
が出力する制御信号に基づいて、前記ワンタイムＰＲＯ
Ｍから命令コードを読み込んでバスへ送出する第１ゲー
トと、前記第１判定回路が出力する前記制御信号に基づ
いて、前記ワンタイムＰＲＯＭの空領域の先頭アドレス
へのジャンプ命令を生成してバスに送出する第１ジャン
プ命令生成回路と、前記第１判定回路が出力する前記制
御信号に基づいて、前記ＣＰＵに内蔵されたプログラム
カウンタの内容を保持するラッチとを備えるように構成
したので、ＯＴＰ版マイクロコンピュータのＲＯＭに格
納されたプログラムにバグが発見された場合、簡易にデ
バッグできるから、瑕疵の生じたＯＴＰ版マイクロコン
ピュータを廃棄せずに再利用できる効果がある。

【００９１】請求項２記載の発明によれば、マイクロコ
ンピュータを、ＣＰＵと、プログラムが格納されるワン
タイムＰＲＯＭと、該ワンタイムＰＲＯＭ内に設けら
れ、命令コードに付加されたエキストラビットを格納す
るエキストラビット領域と、前記エキストラビットを読
み込み、該エキストラビットが所定値であるか否かを判
定する第１判定回路と、該第１判定回路が出力する制御
信号に基づいて、前記ワンタイムＰＲＯＭから命令コー
ドを読み込んでバスへ送出する第１ゲートと、前記第１
判定回路が出力する制御信号を受信して前記エキストラ
ビットが所定値である回数ｉ（ｉは自然数）をカウント
し、前記ワンタイムＰＲＯＭの空領域の先頭からｉの自
然数倍離れたアドレスへのジャンプ命令を生成してバス
に送出する第２ジャンプ命令生成回路と、前記第１判定
回路が出力する制御信号に基づいて、前記ＣＰＵに内蔵
されたプログラムカウンタの内容を保持するラッチとを
備えるように構成したので、ＯＴＰ版マイクロコンピュ
ータのＲＯＭに格納されたプログラムの修正が何度でも
可能になる効果がある。

【００９２】請求項３記載の発明によれば、マイクロコ
ンピュータを、ＣＰＵと、プログラムが格納されるワン
タイムＰＲＯＭと、該ワンタイムＰＲＯＭから命令コー
ドを読み込み、その内容が所定値であるか否かを判定す
る第２判定回路と、該第２判定回路が出力する制御信号
に基づいて、前記ワンタイムＰＲＯＭから命令コードを
読み込んでバスへ送出する第３ゲートと、前記第２判定
回路が出力する制御信号に基づいて、前記ワンタイムＰ
ＲＯＭの空領域の先頭アドレスへのジャンプ命令を生成
してバスに送出する第３ジャンプ命令生成回路と、前記
第２判定回路が出力する制御信号に基づいて、前記ＣＰ
Ｕに内蔵されたプログラムカウンタの内容を保持するラ
ッチとを備えるように構成したので、エキストラビット
領域を設けることなくワンタイムＰＲＯＭに格納された
プログラムのデバッグを行なうことができるから、ワン
タイムＰＲＯＭを少容量化できる効果がある。

【００９３】請求項４記載の発明によれば、マイクロコ
ンピュータを、ＣＰＵと、プログラムが格納されるワン
タイムＰＲＯＭと、該ワンタイムＰＲＯＭから命令コー
ドを読み込み、その内容が所定値であるか否かを判定す
る第２判定回路と、該第２判定回路が出力する制御信号
に基づいて、前記ワンタイムＰＲＯＭから命令コードを
読み込んでバスへ送出する第３ゲートと、前記第２判定
回路が出力する制御信号を受信して前記命令コードの内
容が所定値である回数ｉ（ｉは自然数）をカウントし、
前記ワンタイムＰＲＯＭの空領域の先頭からｉの自然数
倍離れたアドレスへのジャンプ命令を生成してバスに送
出する第３ジャンプ命令生成回路と、前記第２判定回路
が出力する制御信号に基づいて、前記ＣＰＵに内蔵され
たプログラムカウンタの内容を保持するラッチとを備え
るように構成したので、ＯＴＰ版マイクロコンピュータ
のＲＯＭに格納されたプログラムの修正が何度でも可能
になる効果がある。

【００９４】請求項５記載の発明によれば、マイクロコ
ンピュータのプログラムの修正方法を、ワンタイムＰＲ
ＯＭのエキストラビット領域全体に第１ビットをセット
するステップと、命令コードにバグが発見されたアドレ
スのエキストラビットを第１ビットから第２ビットに反
転させるステップと、前記ワンタイムＰＲＯＭの空領域
の先頭アドレスに修正した命令コードを書き込むステッ
プとを備えるように構成したので、ＯＴＰ版マイクロコ
ンピュータのＲＯＭに格納されたプログラムにバグが発
見された場合、簡易にデバッグできるから、瑕疵の生じ
たＯＴＰ版マイクロコンピュータを廃棄せずに再利用で
きる効果がある。

【００９５】請求項６記載の発明によれば、マイクロコ
ンピュータのプログラムの修正方法を、ワンタイムＰＲ
ＯＭのエキストラビット領域全体に第１ビットをセット
するステップと、命令コードにバグが発見されたアドレ
スのエキストラビットを第１ビットから第２ビットに反
転させるステップと、前記ワンタイムＰＲＯＭの空領域
の先頭アドレスに修正した命令コードを書き込むステッ
プと、前記ワンタイムＰＲＯＭの空領域の先頭アドレス
に格納された修正した命令コードにバグが発見された場
合、当該アドレスのエキストラビットを第１ビットから
第２ビットに反転させるステップと、前記ワンタイムＰ
ＲＯＭの空領域の先頭からｎ番目（ｎは３以上の整数）
のアドレスに再修正した命令コードを書き込むステップ
とを備えるように構成したので、ＯＴＰ版マイクロコン
ピュータのＲＯＭに格納されたプログラムの一つのアド
レスに対応する命令コードの修正が２回可能になる効果
がある。

【００９６】請求項７記載の発明によれば、マイクロコ
ンピュータのプログラムの修正方法を、ワンタイムＰＲ
ＯＭのエキストラビット領域全体に第１ビットをセット
するステップ（ａ）と、命令コードにバグが発見された
アドレスのエキストラビットを第１ビットから第２ビッ
トに反転させるステップ（ｂ）と、命令コードにバグが
発見された回数ｉ（ｉは自然数）をカウントするステッ
プ（ｃ）と、前記ワンタイムＰＲＯＭの空領域の先頭ア
ドレスからｉの自然数倍離れたアドレスに修正した命令
コードを書き込むステップ（ｄ）と、前記ワンタイムＰ
ＲＯＭの空領域の先頭アドレスからｉの自然数倍離れた
アドレスに格納された修正した命令コードにバグが発見
された場合、当該アドレスのエキストラビットを第１ビ
ットから第２ビットに反転させるステップ（ｅ）と、前
記ワンタイムＰＲＯＭの空領域の先頭からｉ＋１の自然
数倍離れたアドレスに再修正した命令コードを書き込む
ステップ（ｆ）と、命令コードにバグが発見された回数
ｉ（ｉは自然数）をカウントするステップ（ｇ）とを備
え、上記ステップ（ｅ）からステップ（ｇ）を必要回数
繰り返すように構成したので、ＯＴＰ版マイクロコンピ
ュータのＲＯＭに格納されたプログラムの一つのアドレ
スに対応する命令コードの修正が何度でも可能になる効
果がある。

【００９７】請求項８記載の発明によれば、マイクロコ
ンピュータのプログラムの修正方法を、ワンタイムＰＲ
ＯＭのエキストラビット領域全体に第１ビットをセット
するステップ（ａ）と、命令コードにバグが発見された
アドレスのエキストラビットを第１ビットから第２ビッ
トに反転させるステップ（ｂ）と、命令コードにバグが
発見された回数ｉ（ｉは自然数）をカウントするステッ
プ（ｃ）と、前記ワンタイムＰＲＯＭの空領域の先頭ア
ドレスからｉの自然数倍離れたアドレスに修正した命令
コードを書き込むステップ（ｄ）とを備え、上記ステッ
プ（ｂ）からステップ（ｄ）を必要回数繰り返すように
構成したので、ＯＴＰ版マイクロコンピュータのＲＯＭ
に格納されたプログラムの修正が何度でも可能になる効
果がある。

【００９８】請求項９記載の発明によれば、マイクロコ
ンピュータのプログラムの修正方法を、命令コードにバ
グが発見されたワンタイムＰＲＯＭのアドレスに全て所
定ビットを書き込むステップと、前記ワンタイムＰＲＯ
Ｍの空領域の先頭アドレスに修正した命令コードを書き
込むステップとを備えるように構成したので、エキスト
ラビット領域を設けることなくワンタイムＰＲＯＭに格
納されたプログラムのデバッグを行なうことができるか
ら、ワンタイムＰＲＯＭを少容量化できる効果がある。

【００９９】請求項１０記載の発明によれば、マイクロ
コンピュータのプログラムの修正方法は、命令コードに
バグが発見されたワンタイムＰＲＯＭのアドレスに全て
所定ビットを書き込むステップと、前記ワンタイムＰＲ
ＯＭの空領域の先頭アドレスに修正した命令コードを書
き込むステップと、前記ワンタイムＰＲＯＭの空領域の
先頭アドレスに格納された修正した命令コードにバグが
発見された場合、当該アドレスに全て所定ビットを書き
込むステップと、前記ワンタイムＰＲＯＭの空領域の先
頭からｎ番目（ｎは３以上の整数）のアドレスに再修正
した命令コードを書き込むステップとを備えるように構
成したので、ＯＴＰ版マイクロコンピュータのＲＯＭに
格納されたプログラムの一つのアドレスに対応する命令
コードの修正がエキストラビット領域を設けることな
く、２回可能になる効果がある。

【０１００】請求項１１記載の発明によれば、マイクロ
コンピュータのプログラムの修正方法を、命令コードに
バグが発見されたアドレスに全て所定ビットを書き込む
ステップ（ａ）と、命令コードにバグが発見された回数
ｉ（ｉは自然数）をカウントするステップ（ｂ）と、前
記ワンタイムＰＲＯＭの空領域の先頭アドレスからｉの
自然数倍離れたアドレスに修正した命令コードを書き込
むステップ（ｃ）と、前記ワンタイムＰＲＯＭの空領域
の先頭からｉの自然数倍離れたアドレスに格納された修
正した命令コードにバグが発見された場合、当該アドレ
スに全て所定ビットを書き込むステップ（ｄ）と、前記
ワンタイムＰＲＯＭの空領域の先頭からｉ＋１の自然数
倍離れたアドレスに再修正した命令コードを書き込むス
テップ（ｅ）と、命令コードにバグが発見された回数ｉ
をカウントするステップ（ｆ）とを備え、上記ステップ
（ｄ）からステップ（ｆ）を必要回数繰り返すように構
成したので、ＯＴＰ版マイクロコンピュータのＲＯＭに
格納されたプログラムの一つのアドレスに対応する命令
コードの修正がエキストラビット領域を設けることな
く、何度でも可能になる効果がある。

【０１０１】請求項１２記載の発明によれば、マイクロ
コンピュータのプログラムの修正方法を、命令コードに
バグが発見されたアドレスに全て所定ビットを書き込む
ステップ（ａ）と、命令コードにバグが発見された回数
ｉ（ｉは自然数）をカウントするステップ（ｂ）と、前
記ワンタイムＰＲＯＭの空領域の先頭アドレスからｉの
自然数倍離れたアドレスに修正した命令コードを書き込
むステップ（ｃ）とを備え、上記ステップ（ａ）からス
テップ（ｃ）を必要回数繰り返すように構成したので、
ＯＴＰ版マイクロコンピュータのＲＯＭに格納されたプ
ログラムの修正がエキストラビット領域を設けることな
く、何度でも可能になる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＯＴＰ・ＭＣ
Ｕの要部を示す図である。

【図２】 図１に示すＯＴＰ・ＲＯＭのメモリマップを
示す図である。

【図３】 真性プログラムにバグがある場合の動作を示
す図である。

【図４】 この発明の実施の形態２によるＯＴＰ・ＭＣ
Ｕの要部を示す図である。

【図５】 空領域の先頭アドレスに書き込まれた修正後
の命令コードにバグが発見された場合の対処法を示す図
である。

【図６】 プログラム格納領域に格納されたプログラム
の２箇所のアドレスに格納された命令コードにバグが発
見された場合の対処法を示す図である。

【図７】 この発明の実施の形態３によるＯＴＰ・ＭＣ
Ｕの要部を示す図である。

【図８】 図７に示すＯＴＰ・ＲＯＭのメモリマップを
示す図である。

【図９】 プログラムにバグがある場合の動作を示す図
である。

【図１０】 空領域の先頭アドレスに書き込まれた修正
後の命令コードにバグが発見された場合の対処法を示す
図である。

【図１１】 プログラム格納領域に格納されたプログラ
ムの２箇所のアドレスに格納された命令コードにバグが
発見された場合の対処法を示す図である。

【符号の説明】

１２ ＯＴＰ・ＭＣＵ（マイクロコンピュータ）、１４
ＣＰＵ、１６ ＯＴＰ・ＲＯＭ（ワンタイムＰＲＯ
Ｍ）、２４，２５ 空領域、２６ エキストラビット領
域、２８ 第１ゲート、２９ 第３ゲート、３０ 第１
判定回路、３１第２判定回路、３２ プログラムカウン
タ、３４ ラッチ、３８ 第１ジャンプ命令生成回路、
４０ 第２ジャンプ命令生成回路、４２ 第３ジャンプ
命令生成回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、プログラムが格納されるワン
   タイムＰＲＯＭと、該ワンタイムＰＲＯＭ内に設けら
   れ、命令コードに付加されたエキストラビットを格納す
   るエキストラビット領域と、前記エキストラビットを読
   み込み、該エキストラビットが所定値であるか否かを判
   定する第１判定回路と、該第１判定回路が出力する制御
   信号に基づいて、前記ワンタイムＰＲＯＭから命令コー
   ドを読み込んでバスへ送出する第１ゲートと、前記第１
   判定回路が出力する前記制御信号に基づいて、前記ワン
   タイムＰＲＯＭの空領域の先頭アドレスへのジャンプ命
   令を生成してバスに送出する第１ジャンプ命令生成回路
   と、前記第１判定回路が出力する前記制御信号に基づい
   て、前記ＣＰＵに内蔵されたプログラムカウンタの内容
   を保持するラッチとを備えたマイクロコンピュータ。
2. 【請求項２】 ＣＰＵと、プログラムが格納されるワン
   タイムＰＲＯＭと、該ワンタイムＰＲＯＭ内に設けら
   れ、命令コードに付加されたエキストラビットを格納す
   るエキストラビット領域と、前記エキストラビットを読
   み込み、該エキストラビットが所定値であるか否かを判
   定する第１判定回路と、該第１判定回路が出力する制御
   信号に基づいて、前記ワンタイムＰＲＯＭから命令コー
   ドを読み込んでバスへ送出する第１ゲートと、前記第１
   判定回路が出力する制御信号を受信して前記エキストラ
   ビットが所定値である回数ｉ（ｉは自然数）をカウント
   し、前記ワンタイムＰＲＯＭの空領域の先頭からｉの自
   然数倍離れたアドレスへのジャンプ命令を生成してバス
   に送出する第２ジャンプ命令生成回路と、前記第１判定
   回路が出力する制御信号に基づいて、前記ＣＰＵに内蔵
   されたプログラムカウンタの内容を保持するラッチとを
   備えたマイクロコンピュータ。
3. 【請求項３】 ＣＰＵと、プログラムが格納されるワン
   タイムＰＲＯＭと、該ワンタイムＰＲＯＭから命令コー
   ドを読み込み、その内容が所定値であるか否かを判定す
   る第２判定回路と、該第２判定回路が出力する制御信号
   に基づいて、前記ワンタイムＰＲＯＭから命令コードを
   読み込んでバスへ送出する第３ゲートと、前記第２判定
   回路が出力する制御信号に基づいて、前記ワンタイムＰ
   ＲＯＭの空領域の先頭アドレスへのジャンプ命令を生成
   してバスに送出する第３ジャンプ命令生成回路と、前記
   第２判定回路が出力する制御信号に基づいて、前記ＣＰ
   Ｕに内蔵されたプログラムカウンタの内容を保持するラ
   ッチとを備えたマイクロコンピュータ。
4. 【請求項４】 ＣＰＵと、プログラムが格納されるワン
   タイムＰＲＯＭと、該ワンタイムＰＲＯＭから命令コー
   ドを読み込み、その内容が所定値であるか否かを判定す
   る第２判定回路と、該第２判定回路が出力する制御信号
   に基づいて、前記ワンタイムＰＲＯＭから命令コードを
   読み込んでバスへ送出する第３ゲートと、前記第２判定
   回路が出力する制御信号を受信して前記命令コードの内
   容が所定値である回数ｉ（ｉは自然数）をカウントし、
   前記ワンタイムＰＲＯＭの空領域の先頭からｉの自然数
   倍離れたアドレスへのジャンプ命令を生成してバスに送
   出する第３ジャンプ命令生成回路と、前記第２判定回路
   が出力する制御信号に基づいて、前記ＣＰＵに内蔵され
   たプログラムカウンタの内容を保持するラッチとを備え
   たマイクロコンピュータ。
5. 【請求項５】 ワンタイムＰＲＯＭのエキストラビット
   領域全体に第１ビットをセットするステップと、命令コ
   ードにバグが発見されたアドレスのエキストラビットを
   第１ビットから第２ビットに反転させるステップと、前
   記ワンタイムＰＲＯＭの空領域の先頭アドレスに修正し
   た命令コードを書き込むステップとを備えた請求項１記
   載のマイクロコンピュータのプログラムの修正方法。
6. 【請求項６】 ワンタイムＰＲＯＭのエキストラビット
   領域全体に第１ビットをセットするステップと、命令コ
   ードにバグが発見されたアドレスのエキストラビットを
   第１ビットから第２ビットに反転させるステップと、前
   記ワンタイムＰＲＯＭの空領域の先頭アドレスに修正し
   た命令コードを書き込むステップと、前記ワンタイムＰ
   ＲＯＭの空領域の先頭アドレスに格納された修正した命
   令コードにバグが発見された場合、当該アドレスのエキ
   ストラビットを第１ビットから第２ビットに反転させる
   ステップと、前記ワンタイムＰＲＯＭの空領域の先頭か
   らｎ番目（ｎは３以上の整数）のアドレスに再修正した
   命令コードを書き込むステップとを備えた請求項２記載
   のマイクロコンピュータのプログラムの修正方法。
7. 【請求項７】 ワンタイムＰＲＯＭのエキストラビット
   領域全体に第１ビットをセットするステップ（ａ）と、
   命令コードにバグが発見されたアドレスのエキストラビ
   ットを第１ビットから第２ビットに反転させるステップ
   （ｂ）と、命令コードにバグが発見された回数ｉ（ｉは
   自然数）をカウントするステップ（ｃ）と、前記ワンタ
   イムＰＲＯＭの空領域の先頭アドレスからｉの自然数倍
   離れたアドレスに修正した命令コードを書き込むステッ
   プ（ｄ）と、前記ワンタイムＰＲＯＭの空領域の先頭ア
   ドレスからｉの自然数倍離れたアドレスに格納された修
   正した命令コードにバグが発見された場合、当該アドレ
   スのエキストラビットを第１ビットから第２ビットに反
   転させるステップ（ｅ）と、前記ワンタイムＰＲＯＭの
   空領域の先頭からｉ＋１の自然数倍離れたアドレスに再
   修正した命令コードを書き込むステップ（ｆ）と、命令
   コードにバグが発見された回数ｉ（ｉは自然数）をカウ
   ントするステップ（ｇ）とを備え、上記ステップ（ｅ）
   からステップ（ｇ）を必要回数繰り返すことを特徴とす
   る請求項２記載のマイクロコンピュータのプログラムの
   修正方法。
8. 【請求項８】 ワンタイムＰＲＯＭのエキストラビット
   領域全体に第１ビットをセットするステップ（ａ）と、
   命令コードにバグが発見されたアドレスのエキストラビ
   ットを第１ビットから第２ビットに反転させるステップ
   （ｂ）と、命令コードにバグが発見された回数ｉ（ｉは
   自然数）をカウントするステップ（ｃ）と、前記ワンタ
   イムＰＲＯＭの空領域の先頭アドレスからｉの自然数倍
   離れたアドレスに修正した命令コードを書き込むステッ
   プ（ｄ）とを備え、上記ステップ（ｂ）からステップ
   （ｄ）を必要回数繰り返すことを特徴とする請求項２記
   載のマイクロコンピュータのプログラムの修正方法。
9. 【請求項９】 命令コードにバグが発見されたワンタイ
   ムＰＲＯＭのアドレスに全て所定ビットを書き込むステ
   ップと、前記ワンタイムＰＲＯＭの空領域の先頭アドレ
   スに修正した命令コードを書き込むステップとを備えた
   請求項３記載のマイクロコンピュータのプログラムの修
   正方法。
10. 【請求項１０】 命令コードにバグが発見されたワンタ
    イムＰＲＯＭのアドレスに全て所定ビットを書き込むス
    テップと、前記ワンタイムＰＲＯＭの空領域の先頭アド
    レスに修正した命令コードを書き込むステップと、前記
    ワンタイムＰＲＯＭの空領域の先頭アドレスに格納され
    た修正した命令コードにバグが発見された場合、当該ア
    ドレスに全て所定ビットを書き込むステップと、前記ワ
    ンタイムＰＲＯＭの空領域の先頭からｎ番目（ｎは３以
    上の整数）のアドレスに再修正した命令コードを書き込
    むステップとを備えた請求項４記載のマイクロコンピュ
    ータのプログラムの修正方法。
11. 【請求項１１】 命令コードにバグが発見されたアドレ
    スに全て所定ビットを書き込むステップ（ａ）と、命令
    コードにバグが発見された回数ｉ（ｉは自然数）をカウ
    ントするステップ（ｂ）と、前記ワンタイムＰＲＯＭの
    空領域の先頭アドレスからｉの自然数倍離れたアドレス
    に修正した命令コードを書き込むステップ（ｃ）と、前
    記ワンタイムＰＲＯＭの空領域の先頭からｉの自然数倍
    離れたアドレスに格納された修正した命令コードにバグ
    が発見された場合、当該アドレスに全て所定ビットを書
    き込むステップ（ｄ）と、前記ワンタイムＰＲＯＭの空
    領域の先頭からｉ＋１の自然数倍離れたアドレスに再修
    正した命令コードを書き込むステップ（ｅ）と、命令コ
    ードにバグが発見された回数ｉをカウントするステップ
    （ｆ）とを備え、上記ステップ（ｄ）からステップ
    （ｆ）を必要回数繰り返すことを特徴とする請求項４記
    載のマイクロコンピュータのプログラムの修正方法。
12. 【請求項１２】 命令コードにバグが発見されたアドレ
    スに全て所定ビットを書き込むステップ（ａ）と、命令
    コードにバグが発見された回数ｉ（ｉは自然数）をカウ
    ントするステップ（ｂ）と、前記ワンタイムＰＲＯＭの
    空領域の先頭アドレスからｉの自然数倍離れたアドレス
    に修正した命令コードを書き込むステップ（ｃ）とを備
    え、上記ステップ（ａ）からステップ（ｃ）を必要回数
    繰り返すことを特徴とする請求項４記載のマイクロコン
    ピュータのプログラムの修正方法。