JPH10333990A - キャッシュメモリの検査方法 - Google Patents
キャッシュメモリの検査方法Info
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- JPH10333990A JPH10333990A JP10100617A JP10061798A JPH10333990A JP H10333990 A JPH10333990 A JP H10333990A JP 10100617 A JP10100617 A JP 10100617A JP 10061798 A JP10061798 A JP 10061798A JP H10333990 A JPH10333990 A JP H10333990A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 多重処理システムのキャッシュメモリの検
査方法を提供する。 【解決手段】 キャッシュメモリの検査方法は，キャッ
シュメモリを，キャッシュメモリの検査のための検査領
域４００と，検査プログラムが格納されるコード領域４
１０とに区分する工程と，共有メモリに格納される検査
プログラムをキャッシュメモリ内の検査プログラム領域
に対応させる工程と，共有メモリに格納された検査プロ
グラムを読み出す工程と，キャッシュメモリのコード領
域に検査プログラムを格納する工程と，検査プログラム
を実行する工程とを含む。検査領域とコード領域とに区
分することにより，検査領域のみを集中的に検査するこ
とができる。さらに，キャッシュメモリと共有メモリと
の間のすべてのバスサイクルを，検査に加わったすべて
のプロセッサモジュールが順次に同期を合わせて発生さ
せるので，検査プログラムの信頼性が高まる。
査方法を提供する。 【解決手段】 キャッシュメモリの検査方法は，キャッ
シュメモリを，キャッシュメモリの検査のための検査領
域４００と，検査プログラムが格納されるコード領域４
１０とに区分する工程と，共有メモリに格納される検査
プログラムをキャッシュメモリ内の検査プログラム領域
に対応させる工程と，共有メモリに格納された検査プロ
グラムを読み出す工程と，キャッシュメモリのコード領
域に検査プログラムを格納する工程と，検査プログラム
を実行する工程とを含む。検査領域とコード領域とに区
分することにより，検査領域のみを集中的に検査するこ
とができる。さらに，キャッシュメモリと共有メモリと
の間のすべてのバスサイクルを，検査に加わったすべて
のプロセッサモジュールが順次に同期を合わせて発生さ
せるので，検査プログラムの信頼性が高まる。
Description
【０００１】
【発明の属する技術分野】本発明は，キャッシュメモリ
の検査方法にかかり，特に，各々がキャッシュメモリを
備える複数のプロセッサモジュールと，プロセッサモジ
ュールの共有データを格納する１または２以上の共有メ
モリとがバスを介して接続される多重処理システムにお
けるキャッシュメモリの検査方法に関する。
の検査方法にかかり，特に，各々がキャッシュメモリを
備える複数のプロセッサモジュールと，プロセッサモジ
ュールの共有データを格納する１または２以上の共有メ
モリとがバスを介して接続される多重処理システムにお
けるキャッシュメモリの検査方法に関する。
【０００２】
【従来の技術】コンピュータシステムにおいて，コンピ
ュータの命令を実行するのに要する時間（以下，「実行
時間」と称する。）には，命令を主記憶装置から取り出
して，制御装置へ持ってくる時間や，持ってきた命令が
何であるかを調べる時間や，命令の対象となるデータを
主記憶装置から取り出し，制御装置へ持ってくる時間
や，命令を実行する時間などが含まれる。近年の高度技
術化により，命令を実行する時間は非常に短いものとな
っているが，主記憶装置のアクセスタイムが長ければ，
全体としての実行時間は長くなってしまう。
ュータの命令を実行するのに要する時間（以下，「実行
時間」と称する。）には，命令を主記憶装置から取り出
して，制御装置へ持ってくる時間や，持ってきた命令が
何であるかを調べる時間や，命令の対象となるデータを
主記憶装置から取り出し，制御装置へ持ってくる時間
や，命令を実行する時間などが含まれる。近年の高度技
術化により，命令を実行する時間は非常に短いものとな
っているが，主記憶装置のアクセスタイムが長ければ，
全体としての実行時間は長くなってしまう。
【０００３】ところが，アクセスタイムの短い主記憶装
置は高価であり，特に主記憶装置の容量が非常に大きく
なったときには，その価格は非常に高価なものとなる。
そこで，制御装置と主記憶装置との間にアクセスタイム
の短い記憶装置（以下「キャッシュメモリ」と称す
る。）を置くことが行われている。主記憶装置内のデー
タ等の一部をキャッシュメモリに入れておけば，実行時
間を短くすることが可能である。
置は高価であり，特に主記憶装置の容量が非常に大きく
なったときには，その価格は非常に高価なものとなる。
そこで，制御装置と主記憶装置との間にアクセスタイム
の短い記憶装置（以下「キャッシュメモリ」と称す
る。）を置くことが行われている。主記憶装置内のデー
タ等の一部をキャッシュメモリに入れておけば，実行時
間を短くすることが可能である。
【０００４】一般に，二つ以上のプロセッサモジュール
が主記憶装置を共通に使うことによって動作しているシ
ステムのことを多重処理システムという。多重処理シス
テムにおいても，上記と同様の理由により，各プロセッ
サモジュール内にキャッシュメモリを搭載することが一
般化している。なお，多重処理システムにおけるキャッ
シュメモリには，プロセッサモジュール間で共通に用い
られるデータを入れておくことがある。
が主記憶装置を共通に使うことによって動作しているシ
ステムのことを多重処理システムという。多重処理シス
テムにおいても，上記と同様の理由により，各プロセッ
サモジュール内にキャッシュメモリを搭載することが一
般化している。なお，多重処理システムにおけるキャッ
シュメモリには，プロセッサモジュール間で共通に用い
られるデータを入れておくことがある。
【０００５】ところで，プロセッサモジュール間で共通
に用いられるキャッシュメモリ内のデータを変更する場
合には，キャッシュメモリのデータの一貫性の維持のた
め，他のプロセッサがこれを認識できるようにすべきで
ある。さらに，プロセッサモジュールが共有データが格
納された記憶装置（以下，「共有メモリ」と称する。）
より読み取ったデータを自分のキャッシュメモリに入れ
てからこれを変更した場合には，他のプロセッサが変更
されたデータを共有メモリに対し要求している否かを常
に監視していなければならない。
に用いられるキャッシュメモリ内のデータを変更する場
合には，キャッシュメモリのデータの一貫性の維持のた
め，他のプロセッサがこれを認識できるようにすべきで
ある。さらに，プロセッサモジュールが共有データが格
納された記憶装置（以下，「共有メモリ」と称する。）
より読み取ったデータを自分のキャッシュメモリに入れ
てからこれを変更した場合には，他のプロセッサが変更
されたデータを共有メモリに対し要求している否かを常
に監視していなければならない。
【０００６】すなわち，プロセッサモジュールＡが，プ
ロセッサモジュールＢによって変更されたデータを共有
メモリから読み出そうとする場合，変更されたデータを
有しているプロセッサモジュールＢは，まずプロセッサ
モジュールＡが共有メモリにアクセスするのを抑止し，
プロセッサモジュールＢが変更したデータを共有メモリ
に先に書き込まなければならない。その後，プロセッサ
モジュールＡは共有メモリに改めてアクセスする。この
ようなキャッシュメモリのデータ一貫性にかかわる処理
は極めて複雑であり，しかもその動作は安定的に行われ
ねばならない。
ロセッサモジュールＢによって変更されたデータを共有
メモリから読み出そうとする場合，変更されたデータを
有しているプロセッサモジュールＢは，まずプロセッサ
モジュールＡが共有メモリにアクセスするのを抑止し，
プロセッサモジュールＢが変更したデータを共有メモリ
に先に書き込まなければならない。その後，プロセッサ
モジュールＡは共有メモリに改めてアクセスする。この
ようなキャッシュメモリのデータ一貫性にかかわる処理
は極めて複雑であり，しかもその動作は安定的に行われ
ねばならない。
【０００７】従って，キャッシュメモリを効率よく，か
つ精度よく検査することは，システムの安定化のみなら
ず，開発期間の短縮面においても極めて重要なことであ
り，効率よく，かつ精度よいキャッシュメモリの検査方
法が要請される。以下では，一般的に行われるキャッシ
ュメモリの検査方法について説明する。
つ精度よく検査することは，システムの安定化のみなら
ず，開発期間の短縮面においても極めて重要なことであ
り，効率よく，かつ精度よいキャッシュメモリの検査方
法が要請される。以下では，一般的に行われるキャッシ
ュメモリの検査方法について説明する。
【０００８】図１は，一般的な多重処理システムの構造
を示すものであり，複数のプロセッサモジュール１００
−１，１００−２，・・・と，入出力プロセッサモジュ
ール１１０と，共有メモリ１２０とがシステムバス１３
０を通じて互いに接続されている。各プロセッサモジュ
ールは，中央処理装置（以下，「ＣＰＵ」と称する）１
０２−１，１０２−２，・・・と，キャッシュメモリ１
０４−１，１０４−２，・・・と，を含み，共有メモリ
１２０には検査プログラム１２２が格納されている。
を示すものであり，複数のプロセッサモジュール１００
−１，１００−２，・・・と，入出力プロセッサモジュ
ール１１０と，共有メモリ１２０とがシステムバス１３
０を通じて互いに接続されている。各プロセッサモジュ
ールは，中央処理装置（以下，「ＣＰＵ」と称する）１
０２−１，１０２−２，・・・と，キャッシュメモリ１
０４−１，１０４−２，・・・と，を含み，共有メモリ
１２０には検査プログラム１２２が格納されている。
【０００９】通常，キャッシュメモリ１０４の検査は以
下のように行われる。まず，キャッシュメモリ１０４を
検査するための検査プログラム１２２を共有メモリ１２
０より読み出し，キャッシュメモリ１０４に格納する。
このとき，キャッシュメモリ１０４には，検査プログラ
ムが格納されるコード領域と，検査を行う検査領域とが
混在することになる。その後，検査プログラムを実行
し，キャッシュメモリ１０４の検査を行う。この際，検
査プログラムが実行されている途中で，検査プログラム
が格納されたコード領域にデータが書き込まれることが
ある。この場合には，検査プログラムが壊されてしま
う。キャッシュメモリ検査を続けるためには，ＣＰＵ１
０２は共有メモリ１２０より検査プログラム１２２を再
び読み出さなければならない。このように，従来のキャ
ッシュメモリの検査方法には，キャッシュメモリ１０４
を検査するのに多くの時間を要するという問題があっ
た。
下のように行われる。まず，キャッシュメモリ１０４を
検査するための検査プログラム１２２を共有メモリ１２
０より読み出し，キャッシュメモリ１０４に格納する。
このとき，キャッシュメモリ１０４には，検査プログラ
ムが格納されるコード領域と，検査を行う検査領域とが
混在することになる。その後，検査プログラムを実行
し，キャッシュメモリ１０４の検査を行う。この際，検
査プログラムが実行されている途中で，検査プログラム
が格納されたコード領域にデータが書き込まれることが
ある。この場合には，検査プログラムが壊されてしま
う。キャッシュメモリ検査を続けるためには，ＣＰＵ１
０２は共有メモリ１２０より検査プログラム１２２を再
び読み出さなければならない。このように，従来のキャ
ッシュメモリの検査方法には，キャッシュメモリ１０４
を検査するのに多くの時間を要するという問題があっ
た。
【００１０】さらに，キャッシュメモリの検査が正しく
行われるには，上述したように，キャッシュメモリのデ
ータ一貫性を保つ必要があり，そのための制御が複雑に
なるという問題があった。
行われるには，上述したように，キャッシュメモリのデ
ータ一貫性を保つ必要があり，そのための制御が複雑に
なるという問題があった。
【００１１】
【発明が解決しようとする課題】本発明は，従来のキャ
ッシュメモリの検査方法が有する上記問題点に鑑みてな
されたものであり，本発明の目的は，効率よく，かつ精
度よくキャッシュメモリを検査することの可能な，新規
かつ改良されたキャッシュメモリを提供することであ
る。
ッシュメモリの検査方法が有する上記問題点に鑑みてな
されたものであり，本発明の目的は，効率よく，かつ精
度よくキャッシュメモリを検査することの可能な，新規
かつ改良されたキャッシュメモリを提供することであ
る。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め，請求項１の記載によれば，各々がキャッシュメモリ
を備える複数のプロセッサモジュールと，該プロセッサ
モジュールの共有データを格納する１または２以上の共
有メモリとを共通バスを介して接続して成る多重処理シ
ステムのキャッシュメモリの検査方法であって，キャッ
シュメモリを，キャッシュメモリの検査のための検査領
域と，キャッシュメモリの検査プログラムが格納される
コード領域とに区分する工程と，共有メモリを，各プロ
セッサモジュール数に対応する領域に区分する工程と，
共有メモリに格納される検査プログラムとキャッシュメ
モリのコード領域とを対応させる工程と，共有メモリに
格納された検査プログラムを読み出す工程と，キャッシ
ュメモリのコード領域に検査プログラムを格納する工程
と，検査プログラムを実行する工程とを含むことを特徴
とする，キャッシュメモリの検査方法が提供される。
め，請求項１の記載によれば，各々がキャッシュメモリ
を備える複数のプロセッサモジュールと，該プロセッサ
モジュールの共有データを格納する１または２以上の共
有メモリとを共通バスを介して接続して成る多重処理シ
ステムのキャッシュメモリの検査方法であって，キャッ
シュメモリを，キャッシュメモリの検査のための検査領
域と，キャッシュメモリの検査プログラムが格納される
コード領域とに区分する工程と，共有メモリを，各プロ
セッサモジュール数に対応する領域に区分する工程と，
共有メモリに格納される検査プログラムとキャッシュメ
モリのコード領域とを対応させる工程と，共有メモリに
格納された検査プログラムを読み出す工程と，キャッシ
ュメモリのコード領域に検査プログラムを格納する工程
と，検査プログラムを実行する工程とを含むことを特徴
とする，キャッシュメモリの検査方法が提供される。
【００１３】かかる検査方法によれば，キャッシュメモ
リを，検査プログラムが格納される領域と，検査を行う
領域とに区分する工程を含むことにより，検査プログラ
ムの格納される領域にデータが書き込まれることがなく
なり，検査プログラムを壊すことがなくなる。従って，
再び検査プログラムを読み出すといった不都合が生じる
ことがなくなり，検査時間を短縮することが可能であ
る。
リを，検査プログラムが格納される領域と，検査を行う
領域とに区分する工程を含むことにより，検査プログラ
ムの格納される領域にデータが書き込まれることがなく
なり，検査プログラムを壊すことがなくなる。従って，
再び検査プログラムを読み出すといった不都合が生じる
ことがなくなり，検査時間を短縮することが可能であ
る。
【００１４】さらに，検査プログラムは，請求項２に記
載のように，検査プログラムを起動するプログラム実行
モジュールと，キャッシュメモリのデータ一貫性の維持
のためのプロトコルを満たしつつ，キャッシュメモリを
検査するため，キャッシュメモリの状態に応じてキャッ
シュメモリと共有メモリとの間でハードウェアに最大の
負荷を加えるよう所定のバスサイクルを発生する検査プ
ログラムモジュールとを具備してもよい。
載のように，検査プログラムを起動するプログラム実行
モジュールと，キャッシュメモリのデータ一貫性の維持
のためのプロトコルを満たしつつ，キャッシュメモリを
検査するため，キャッシュメモリの状態に応じてキャッ
シュメモリと共有メモリとの間でハードウェアに最大の
負荷を加えるよう所定のバスサイクルを発生する検査プ
ログラムモジュールとを具備してもよい。
【００１５】さらに好ましくは，各キャッシュメモリ間
のデータの一貫性のために，請求項３に記載のように，
中央演算装置がデータ書き込み命令を実行したときに
は，キャッシュメモリにのみ該データを書き込み，共有
メモリには該データを書き込まないライトバック方式を
採用し，共通バスは，アドレスを指定するバスと，デー
タを転送するバスとを別個に設け，多重処理システム
は，共通バスを監視し，プロセッサモジュールがキャッ
シュメモリのデータにアクセスするのを検知するキャッ
シュコントローラを備え，キャッシュメモリのデータ更
新には，参照されたのが最も古いデータを新しいデータ
に更新する方式を採用するよう構成される。
のデータの一貫性のために，請求項３に記載のように，
中央演算装置がデータ書き込み命令を実行したときに
は，キャッシュメモリにのみ該データを書き込み，共有
メモリには該データを書き込まないライトバック方式を
採用し，共通バスは，アドレスを指定するバスと，デー
タを転送するバスとを別個に設け，多重処理システム
は，共通バスを監視し，プロセッサモジュールがキャッ
シュメモリのデータにアクセスするのを検知するキャッ
シュコントローラを備え，キャッシュメモリのデータ更
新には，参照されたのが最も古いデータを新しいデータ
に更新する方式を採用するよう構成される。
【００１６】かかる検査方法によれば，各キャッシュメ
モリ間のデータの一貫性を維持することが可能であり，
検査プログラムの信頼性を高めることが可能である。
モリ間のデータの一貫性を維持することが可能であり，
検査プログラムの信頼性を高めることが可能である。
【００１７】また，多重処理システムは，請求項４に記
載のように，キャッシュメモリの検査に加わったプロセ
ッサモジュール数を決めるとともに，プロセッサモジュ
ール間に同期化を行う同期化部を備えるようにしてもよ
く，同期化部の同期化は，請求項６に記載のように，各
プロセッサモジュールに所定の一連番号が付す工程と，
共有メモリの特定の領域に格納された同期化フラグ値を
初期化する工程と，同期化フラグ値を，検査が行われる
プロセッサモジュール数として設定する工程と，各プロ
セッサモジュールは，同期化フラグ値がプロセッサモジ
ュールの一連番号と一致するかを判断し，一致した場合
には，同期化フラグ値を所定値だけ減じ，一致しない場
合には，同期化フラグ値が初期化したときの値と一致す
るまで該プロセッサモジュールの検査を行う工程とを含
むようにしてもよい。
載のように，キャッシュメモリの検査に加わったプロセ
ッサモジュール数を決めるとともに，プロセッサモジュ
ール間に同期化を行う同期化部を備えるようにしてもよ
く，同期化部の同期化は，請求項６に記載のように，各
プロセッサモジュールに所定の一連番号が付す工程と，
共有メモリの特定の領域に格納された同期化フラグ値を
初期化する工程と，同期化フラグ値を，検査が行われる
プロセッサモジュール数として設定する工程と，各プロ
セッサモジュールは，同期化フラグ値がプロセッサモジ
ュールの一連番号と一致するかを判断し，一致した場合
には，同期化フラグ値を所定値だけ減じ，一致しない場
合には，同期化フラグ値が初期化したときの値と一致す
るまで該プロセッサモジュールの検査を行う工程とを含
むようにしてもよい。
【００１８】かかる検査方法によれば，キャッシュメモ
リと共有メモリとの間で生じうるすべてのバスサイクル
を，検査に加わったすべてのプロセッサモジュールが順
次に同期をあわせて発生させるので，検査プログラムの
信頼性を高めることが可能である。
リと共有メモリとの間で生じうるすべてのバスサイクル
を，検査に加わったすべてのプロセッサモジュールが順
次に同期をあわせて発生させるので，検査プログラムの
信頼性を高めることが可能である。
【００１９】さらに，多重処理システムは，請求項５に
記載のように，キャッシュメモリの検査の最中にエラー
が生じた場合，関連情報を格納及び管理するためのエラ
ー処理部を備えていてもよい。かかる検査方法によれ
ば，容易にエラー処理を行うことが可能であり，検査プ
ログラムの信頼性が高まる。
記載のように，キャッシュメモリの検査の最中にエラー
が生じた場合，関連情報を格納及び管理するためのエラ
ー処理部を備えていてもよい。かかる検査方法によれ
ば，容易にエラー処理を行うことが可能であり，検査プ
ログラムの信頼性が高まる。
【００２０】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるキャッシュメモリの検査方法の好適な実
施の形態について詳細に説明する。なお，本明細書及び
図面において，実質的に同一の機能構成を有する構成要
素については，同一の符号を付することにより重複説明
を省略する。
本発明にかかるキャッシュメモリの検査方法の好適な実
施の形態について詳細に説明する。なお，本明細書及び
図面において，実質的に同一の機能構成を有する構成要
素については，同一の符号を付することにより重複説明
を省略する。
【００２１】キャッシュメモリは，データを保持するデ
ータ領域と，データのアドレスやアクセス履歴を保持す
るタグ領域から成る。どちらの領域も複数のブロックに
分割して管理され，データ領域のブロックとタグ領域の
ブロックとは一対一で対応している。データ領域を構成
する各ブロックを特にラインと呼び，その大きさをライ
ン・サイズと呼ぶ。キャッシュメモリと，共有メモリと
の間のデータ転送はライン単位で行う。１ビットのデー
タが必要な場合でも，ライン全体のデータをやりとりす
る。このため，キャッシュメモリとＣＰＵや共有メモリ
との間のデータ転送はすべてライン・サイズを最小単位
として行われることになる。
ータ領域と，データのアドレスやアクセス履歴を保持す
るタグ領域から成る。どちらの領域も複数のブロックに
分割して管理され，データ領域のブロックとタグ領域の
ブロックとは一対一で対応している。データ領域を構成
する各ブロックを特にラインと呼び，その大きさをライ
ン・サイズと呼ぶ。キャッシュメモリと，共有メモリと
の間のデータ転送はライン単位で行う。１ビットのデー
タが必要な場合でも，ライン全体のデータをやりとりす
る。このため，キャッシュメモリとＣＰＵや共有メモリ
との間のデータ転送はすべてライン・サイズを最小単位
として行われることになる。
【００２２】キャッシュメモリ設計において重要な要素
の一つとしては，共有メモリのラインをキャッシュメモ
リのラインにマッピングする関数が挙げられる。例え
ば，キャッシュメモリが１６ＫＢ，共有メモリが１６Ｍ
Ｂの大きさを有しており，ライン・サイズが４ビットで
あるとすれば，キャッシュメモリは４Ｋ個のラインを有
し，かつ共有メモリは４Ｍ個のブロックを有することに
なる。従って，共有メモリの４Ｍ個のラインをキャッシ
ュメモリの４Ｋのラインにマッピングするには所定のア
ルゴリズムが必要となる。
の一つとしては，共有メモリのラインをキャッシュメモ
リのラインにマッピングする関数が挙げられる。例え
ば，キャッシュメモリが１６ＫＢ，共有メモリが１６Ｍ
Ｂの大きさを有しており，ライン・サイズが４ビットで
あるとすれば，キャッシュメモリは４Ｋ個のラインを有
し，かつ共有メモリは４Ｍ個のブロックを有することに
なる。従って，共有メモリの４Ｍ個のラインをキャッシ
ュメモリの４Ｋのラインにマッピングするには所定のア
ルゴリズムが必要となる。
【００２３】共有メモリ上のデータをキャッシュメモリ
中のラインに対応付ける方式にはいくつかあり，ダイレ
クト・マッピング（ｄｉｒｅｃｔ ｍａｐｐｉｎｇ）方
式，フル・アソシアティブ（ｆｕｌｌ ａｓｓｏｃｉａ
ｔｉｖｅ）方式，及びセット・アソシアティブ（ｓｅｔ
ａｓｓｏｃｉａｔｉｖｅ）方式の３種類が挙げられ
る。
中のラインに対応付ける方式にはいくつかあり，ダイレ
クト・マッピング（ｄｉｒｅｃｔ ｍａｐｐｉｎｇ）方
式，フル・アソシアティブ（ｆｕｌｌ ａｓｓｏｃｉａ
ｔｉｖｅ）方式，及びセット・アソシアティブ（ｓｅｔ
ａｓｓｏｃｉａｔｉｖｅ）方式の３種類が挙げられ
る。
【００２４】ダイレクト・マッピング方式は，最も基本
的な概念であって，共有メモリのあるラインのデータが
キャッシュメモリのどのラインに置かれるかが常に決ま
っているマッピング方式である。ダイレクト・マッピン
グ方式は，キャッシュメモリの走査時間が短いという長
所があるが，一つのプログラムが，キャッシュメモリの
同じラインにマッピングされる共有メモリのデータを繰
り返して読み出す必要がある場合には，キャッシュメモ
リの内容を更新する必要が生じ，キャッシュメモリと共
有メモリとのデータの転送に時間を要するため，処理時
間がかかるという問題がある。
的な概念であって，共有メモリのあるラインのデータが
キャッシュメモリのどのラインに置かれるかが常に決ま
っているマッピング方式である。ダイレクト・マッピン
グ方式は，キャッシュメモリの走査時間が短いという長
所があるが，一つのプログラムが，キャッシュメモリの
同じラインにマッピングされる共有メモリのデータを繰
り返して読み出す必要がある場合には，キャッシュメモ
リの内容を更新する必要が生じ，キャッシュメモリと共
有メモリとのデータの転送に時間を要するため，処理時
間がかかるという問題がある。
【００２５】フル・アソシアティブ方式は，ダイレクト
・マッピング方式の欠点を解消する方式であり，共有メ
モリの任意のラインのデータがキャッシュメモリの任意
のラインに格納できるようにマッピングされる。従っ
て，キャッシュメモリの内容を更新することが比較的容
易である。しかし，キャッシュメモリの全ラインを走査
するのに時間がかかるという問題がある。
・マッピング方式の欠点を解消する方式であり，共有メ
モリの任意のラインのデータがキャッシュメモリの任意
のラインに格納できるようにマッピングされる。従っ
て，キャッシュメモリの内容を更新することが比較的容
易である。しかし，キャッシュメモリの全ラインを走査
するのに時間がかかるという問題がある。
【００２６】セット・アソシアティブ方式は，ダイレク
ト・マッピング方式とフル・アソシアティブ方式の長所
のみを採用したものである。キャッシュメモリと主記憶
を複数のセット（ラインの集合）に分割し，主記憶上の
あるデータは，各セット中の決められたラインにだけし
か置けないという方式である。各セット中のどのライン
にデータを置けるかは後述する。なお，セット・アソシ
アティブ方式でセット数がｎ個のとき，ｎウエイ・セッ
ト・アソシアティブ（ｎ−ｗａｙ ｓｅｔ ａｓｓｏｃ
ｉａｔｉｖｅ）方式と呼ぶ。上述のダイレクト・マッピ
ング方式は，１ウエイ・セット・アソシアティブ方式で
ある。
ト・マッピング方式とフル・アソシアティブ方式の長所
のみを採用したものである。キャッシュメモリと主記憶
を複数のセット（ラインの集合）に分割し，主記憶上の
あるデータは，各セット中の決められたラインにだけし
か置けないという方式である。各セット中のどのライン
にデータを置けるかは後述する。なお，セット・アソシ
アティブ方式でセット数がｎ個のとき，ｎウエイ・セッ
ト・アソシアティブ（ｎ−ｗａｙ ｓｅｔ ａｓｓｏｃ
ｉａｔｉｖｅ）方式と呼ぶ。上述のダイレクト・マッピ
ング方式は，１ウエイ・セット・アソシアティブ方式で
ある。
【００２７】３種類のマッピング技術に適用できるマッ
ピング関数は以下の（式１）のように表される。 （式１） Ｌt ＝（Ａg ／Ｌ）ｍｏｄ（Ｓc ／（Ｌ＊Ｗ）） ここで，ｍｏｄは，ＡｍｏｄＢという形で，ＡをＢで除
したときの余りを表す。また，Ｌt はデータが格納され
るべきキャッシュメモリのライン番号を表し，Ａg は共
有メモリのアドレス幅を表し，Ｓc はキャッシュメモリ
のアドレス幅を表し，Ｌは１ラインのアドレス幅を表
し，またＷはキャッシュメモリのセット数（例えば，ダ
イレクト・マッピング方式ならＷ＝１，また，２ウエイ
・セット・アソシアティブ方式ならＷ＝２）をそれぞれ
表している。
ピング関数は以下の（式１）のように表される。 （式１） Ｌt ＝（Ａg ／Ｌ）ｍｏｄ（Ｓc ／（Ｌ＊Ｗ）） ここで，ｍｏｄは，ＡｍｏｄＢという形で，ＡをＢで除
したときの余りを表す。また，Ｌt はデータが格納され
るべきキャッシュメモリのライン番号を表し，Ａg は共
有メモリのアドレス幅を表し，Ｓc はキャッシュメモリ
のアドレス幅を表し，Ｌは１ラインのアドレス幅を表
し，またＷはキャッシュメモリのセット数（例えば，ダ
イレクト・マッピング方式ならＷ＝１，また，２ウエイ
・セット・アソシアティブ方式ならＷ＝２）をそれぞれ
表している。
【００２８】図２は，（式１）を用いて共有メモリのデ
ータがキャッシュメモリにマッピングされる例を示した
ものである。なお，１ラインのアドレス幅Ｌ＝６４Ｂと
する。共有メモリのアドレス幅Ａg ＝８ＫＢ（８１９２
Ｂ）とすると，共有メモリのライン数は，Ａg ／Ｌ＝１
２８である（ライン番号０〜１２７で表す。）。また，
キャッシュメモリのアドレス幅Ｓc ＝１ＫＢ（１０２４
Ｂ）とすると，キャッシュメモリのライン数は，Ｓc ／
Ｌ＝１６である（ライン番号０〜１５で表す。）。
ータがキャッシュメモリにマッピングされる例を示した
ものである。なお，１ラインのアドレス幅Ｌ＝６４Ｂと
する。共有メモリのアドレス幅Ａg ＝８ＫＢ（８１９２
Ｂ）とすると，共有メモリのライン数は，Ａg ／Ｌ＝１
２８である（ライン番号０〜１２７で表す。）。また，
キャッシュメモリのアドレス幅Ｓc ＝１ＫＢ（１０２４
Ｂ）とすると，キャッシュメモリのライン数は，Ｓc ／
Ｌ＝１６である（ライン番号０〜１５で表す。）。
【００２９】図２（Ａ）では，共有メモリのライン番号
２４（アドレス１５３６〜１５９９）のデータ及びライ
ン番号２５（アドレス１６００〜１６６３）のデータが
ダイレクト・マッピング方式によってキャッシュメモリ
にマッピングされる工程を示している。ダイレクト・マ
ッピング方式においては，１セットのライン数Ｗ＝１で
あるから，共有メモリのライン番号２４のデータは（式
１）より，２４ｍｏｄ１６＝８であるから，キャッシュ
メモリのライン番号８に格納されることになる。同様
に，共有メモリのライン番号２５のデータは（式１）よ
り，２５ｍｏｄ１６＝９であるから，キャッシュメモリ
のライン番号９に格納されることになる。
２４（アドレス１５３６〜１５９９）のデータ及びライ
ン番号２５（アドレス１６００〜１６６３）のデータが
ダイレクト・マッピング方式によってキャッシュメモリ
にマッピングされる工程を示している。ダイレクト・マ
ッピング方式においては，１セットのライン数Ｗ＝１で
あるから，共有メモリのライン番号２４のデータは（式
１）より，２４ｍｏｄ１６＝８であるから，キャッシュ
メモリのライン番号８に格納されることになる。同様
に，共有メモリのライン番号２５のデータは（式１）よ
り，２５ｍｏｄ１６＝９であるから，キャッシュメモリ
のライン番号９に格納されることになる。
【００３０】図２（Ｂ）では，共有メモリのライン番号
２４（アドレス１５３６〜１５９９）のデータ及びライ
ン番号２５（アドレス１６００〜１６６３）のデータが
２ウエイ・セット・アソシアティブ方式によってキャッ
シュメモリにマッピングされる工程を示している。２ウ
エイ・セット・アソシアティブ方式においては，１セッ
トのライン数Ｗ＝２であるから，共有メモリのライン番
号２４のデータは（式１）より，２４ｍｏｄ（１６／
２）＝０であるから，キャッシュメモリのライン番号０
またはライン番号８に格納されることになる。同様に，
共有メモリのライン番号２５のデータは（式１）より，
２５ｍｏｄ（１６／２）＝１であるから，キャッシュメ
モリのライン番号１またはライン番号９に格納されるこ
とになる。
２４（アドレス１５３６〜１５９９）のデータ及びライ
ン番号２５（アドレス１６００〜１６６３）のデータが
２ウエイ・セット・アソシアティブ方式によってキャッ
シュメモリにマッピングされる工程を示している。２ウ
エイ・セット・アソシアティブ方式においては，１セッ
トのライン数Ｗ＝２であるから，共有メモリのライン番
号２４のデータは（式１）より，２４ｍｏｄ（１６／
２）＝０であるから，キャッシュメモリのライン番号０
またはライン番号８に格納されることになる。同様に，
共有メモリのライン番号２５のデータは（式１）より，
２５ｍｏｄ（１６／２）＝１であるから，キャッシュメ
モリのライン番号１またはライン番号９に格納されるこ
とになる。
【００３１】図３は，本発明に係るキャッシュメモリ検
査方法の適用される多重処理システムの構成を示したブ
ロック図であり，プロセッサ１０２−１，・・・，１０
２−ｍ，及び，キャッシュメモリ１０４−１，・・・１
０４−ｍをそれぞれ備えたプロセッサモジュール１００
−１，・・・，１００−ｍと，プロセッサ１１２−１，
・・・，１１２−ｎ，及び，局部メモリ１１４−１，・
・・，１１４−ｎをそれぞれ備えた入力／出力プロセッ
サ１１０−１，・・・，１１０−ｎと，共有メモリ１２
０と，がシステムバス１３０を介して接続されている。
査方法の適用される多重処理システムの構成を示したブ
ロック図であり，プロセッサ１０２−１，・・・，１０
２−ｍ，及び，キャッシュメモリ１０４−１，・・・１
０４−ｍをそれぞれ備えたプロセッサモジュール１００
−１，・・・，１００−ｍと，プロセッサ１１２−１，
・・・，１１２−ｎ，及び，局部メモリ１１４−１，・
・・，１１４−ｎをそれぞれ備えた入力／出力プロセッ
サ１１０−１，・・・，１１０−ｎと，共有メモリ１２
０と，がシステムバス１３０を介して接続されている。
【００３２】システムバス１３０は，アドレスサイクル
とデータサイクルを区別して使用する。また，キャッシ
ュの設計を難しくしている点の一つに，キャッシュメモ
リ内のデータと共有メモリ上のデータの一貫性を確保す
ることがある。他のプロセッサモジュールが共有メモリ
にアクセスし，キャッシュの知らない間にその内容を変
更できたとしたら，特に難しい問題となってくる。本実
施の形態では，キャッシュメモリ内のデータと共有メモ
リ上のデータの一貫性を確保する方法として，キャッシ
ュコントローラがバスを監視（「スヌーピング（ｓｎｏ
ｏｐｉｎｇ）」とも呼ばれる。）し，他のプロセッサモ
ジュールがキャッシュメモリにあるデータにアクセスす
るのを検知できるように，キャッシュコントローラを設
計する方法を用いる。
とデータサイクルを区別して使用する。また，キャッシ
ュの設計を難しくしている点の一つに，キャッシュメモ
リ内のデータと共有メモリ上のデータの一貫性を確保す
ることがある。他のプロセッサモジュールが共有メモリ
にアクセスし，キャッシュの知らない間にその内容を変
更できたとしたら，特に難しい問題となってくる。本実
施の形態では，キャッシュメモリ内のデータと共有メモ
リ上のデータの一貫性を確保する方法として，キャッシ
ュコントローラがバスを監視（「スヌーピング（ｓｎｏ
ｏｐｉｎｇ）」とも呼ばれる。）し，他のプロセッサモ
ジュールがキャッシュメモリにあるデータにアクセスす
るのを検知できるように，キャッシュコントローラを設
計する方法を用いる。
【００３３】キャッシュメモリ内のデータは最終的には
共有メモリに書き込まなければならないが，本発明で
は，各キャッシュメモリ間のデータの一貫性を維持する
ため，書き込み方式としてライトバック（ｗｒｉｔｅ
ｂａｃｋ）方式を採用する。ライトバック方式とは，Ｃ
ＰＵがデータ書き込み命令を実行したときは，キャッシ
ュメモリにだけデータを書き込んで，共有メモリにはデ
ータを書き込まないという方式である。共有メモリへの
データの書き込みは，キャッシュメモリのうち該当する
ラインが更新される時点で行う。ライトバック方式を採
用することにより，共有メモリへのアクセス頻度を少な
くし，バスの使用率を低くすることができるため，シス
テム性能は上がる。ただし，キャッシュメモリに要求す
るデータが存在しない場合には，共有メモリからキャッ
シュデータへのデータ読み出しと共有メモリの内容の更
新を同時に行わなければならない。
共有メモリに書き込まなければならないが，本発明で
は，各キャッシュメモリ間のデータの一貫性を維持する
ため，書き込み方式としてライトバック（ｗｒｉｔｅ
ｂａｃｋ）方式を採用する。ライトバック方式とは，Ｃ
ＰＵがデータ書き込み命令を実行したときは，キャッシ
ュメモリにだけデータを書き込んで，共有メモリにはデ
ータを書き込まないという方式である。共有メモリへの
データの書き込みは，キャッシュメモリのうち該当する
ラインが更新される時点で行う。ライトバック方式を採
用することにより，共有メモリへのアクセス頻度を少な
くし，バスの使用率を低くすることができるため，シス
テム性能は上がる。ただし，キャッシュメモリに要求す
るデータが存在しない場合には，共有メモリからキャッ
シュデータへのデータ読み出しと共有メモリの内容の更
新を同時に行わなければならない。
【００３４】キャッシュメモリ内のデータの更新には，
ＬＲＵ（Ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ）方
式を採用する。ＬＲＵ方式とは，参照されたのが最も古
いデータを新しいデータに更新する方式である。
ＬＲＵ（Ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ）方
式を採用する。ＬＲＵ方式とは，参照されたのが最も古
いデータを新しいデータに更新する方式である。
【００３５】本発明に係るキャッシュメモリ検査方法
は，まず，キャッシュメモリをキャッシュメモリ検査の
ための検査領域とキャッシュメモリ検査プログラムの位
置するコード領域とに区分する。次いで，共有メモリ上
に格納される検査プログラムをキャッシュメモリ内の検
査プログラム領域に対応するよう配置させる。
は，まず，キャッシュメモリをキャッシュメモリ検査の
ための検査領域とキャッシュメモリ検査プログラムの位
置するコード領域とに区分する。次いで，共有メモリ上
に格納される検査プログラムをキャッシュメモリ内の検
査プログラム領域に対応するよう配置させる。
【００３６】図４は，ダイレクト・マッピング方式を用
いるキャッシュメモリにおける領域区分と共有メモリに
おける検査プログラムの位置を示すものであり，キャッ
シュメモリの領域は，検査領域４００とコード領域４１
０とに区分される。ここで，キャッシュメモリ検査の条
件としては，キャッシュメモリの大きさＳc は１ＭＢ，
共有メモリの大きさＳM は１ＧＢとなっている。さら
に，ダイレクト・マッピング方式における実検査空間Ｓ
t は７６８ＫＢであり，コード空間Ｓi は２５６ＫＢで
ある。
いるキャッシュメモリにおける領域区分と共有メモリに
おける検査プログラムの位置を示すものであり，キャッ
シュメモリの領域は，検査領域４００とコード領域４１
０とに区分される。ここで，キャッシュメモリ検査の条
件としては，キャッシュメモリの大きさＳc は１ＭＢ，
共有メモリの大きさＳM は１ＧＢとなっている。さら
に，ダイレクト・マッピング方式における実検査空間Ｓ
t は７６８ＫＢであり，コード空間Ｓi は２５６ＫＢで
ある。
【００３７】図５は，２ウエイ・セット・アソシアティ
ブ方式を用いるキャッシュメモリにおける領域区分と共
有メモリにおける検査プログラムの位置を示すものであ
り，ここで，キャッシュメモリ検査の条件は図４の場合
と同一であるが，図５に示したように，２ウエイ・セッ
ト・アソシアティブにおける実検査空間Ｓt は５１２Ｋ
Ｂで，コード空間Ｓi は５１２ＫＢである。
ブ方式を用いるキャッシュメモリにおける領域区分と共
有メモリにおける検査プログラムの位置を示すものであ
り，ここで，キャッシュメモリ検査の条件は図４の場合
と同一であるが，図５に示したように，２ウエイ・セッ
ト・アソシアティブにおける実検査空間Ｓt は５１２Ｋ
Ｂで，コード空間Ｓi は５１２ＫＢである。
【００３８】以上のように，キャッシュメモリの領域を
区分し，区分された領域に対応するよう共有メモリに検
査プログラムを位置させれば，キャッシュメモリの検査
効率を最大化することができ，これによりキャッシュメ
モリ検査の最中にキャッシュメモリフラッシュによる不
要なキャッシュ関連バスサイクルを生じなくて済む。
区分し，区分された領域に対応するよう共有メモリに検
査プログラムを位置させれば，キャッシュメモリの検査
効率を最大化することができ，これによりキャッシュメ
モリ検査の最中にキャッシュメモリフラッシュによる不
要なキャッシュ関連バスサイクルを生じなくて済む。
【００３９】一方，図４及び図５のように，検査プログ
ラムを共有メモリに位置させた後，共有メモリに格納さ
れた検査プログラムを読み出し，キャッシュメモリのコ
ード領域に格納してから検査プログラムを実行し，検査
プログラムにプログラミングされた検査の手順に沿って
キャッシュメモリを検査する。
ラムを共有メモリに位置させた後，共有メモリに格納さ
れた検査プログラムを読み出し，キャッシュメモリのコ
ード領域に格納してから検査プログラムを実行し，検査
プログラムにプログラミングされた検査の手順に沿って
キャッシュメモリを検査する。
【００４０】これにつきさらに詳しく述べると，キャッ
シュメモリを検査するマスタは他の全モジュールが一律
にキャッシュメモリ検査を進めるよう同期化を行う。こ
の際，全モジュールのキャッシュ機能に対する検査が共
有メモリに基づいて行われる。検査の最中にエラーが生
じたとすれば，エラーの生じたモジュールがエラー関連
情報を共有メモリに所定の形態で格納させる。マスタ
は，各同期化時点毎にエラーが生じたかを点検し，エラ
ーが生じた場合には，すべてのモジュールにキャッシュ
メモリの検査を停止させ，エラーの生じた状況と関連情
報を出力装置に表示することによって，使用者がそれに
即した処置を行うようにする。
シュメモリを検査するマスタは他の全モジュールが一律
にキャッシュメモリ検査を進めるよう同期化を行う。こ
の際，全モジュールのキャッシュ機能に対する検査が共
有メモリに基づいて行われる。検査の最中にエラーが生
じたとすれば，エラーの生じたモジュールがエラー関連
情報を共有メモリに所定の形態で格納させる。マスタ
は，各同期化時点毎にエラーが生じたかを点検し，エラ
ーが生じた場合には，すべてのモジュールにキャッシュ
メモリの検査を停止させ，エラーの生じた状況と関連情
報を出力装置に表示することによって，使用者がそれに
即した処置を行うようにする。
【００４１】図６は，キャッシュ検査のための機能ブロ
ック別の全体的な流れ図である。キャッシュ検査用のプ
ログラムは，使用者インタフェース部，検査プログラム
部，同期化部及びエラー処理部からなる。使用者インタ
フェース部は検査プログラムを起動するプログラム実行
部を具備し，使用者から入力されたキャッシュメモリ関
連情報を受け取って初期化する（ステップＳ６００）。
キャッシュメモリ関連情報としては，キャッシュメモリ
の大きさ，ラインの大きさ，キャッシュマッピング方
式，共有メモリの開始アドレスと終了アドレスなどが挙
げられる。
ック別の全体的な流れ図である。キャッシュ検査用のプ
ログラムは，使用者インタフェース部，検査プログラム
部，同期化部及びエラー処理部からなる。使用者インタ
フェース部は検査プログラムを起動するプログラム実行
部を具備し，使用者から入力されたキャッシュメモリ関
連情報を受け取って初期化する（ステップＳ６００）。
キャッシュメモリ関連情報としては，キャッシュメモリ
の大きさ，ラインの大きさ，キャッシュマッピング方
式，共有メモリの開始アドレスと終了アドレスなどが挙
げられる。
【００４２】図７は，使用者インタフェース部の動作フ
ローを示すものである。まず，割り込みを与えることに
より各プロセッサモジュールを一時的に動作控え状態に
する（ステップＳ７００）。次いで，各プロセッサモジ
ュールが装着されるスロットに対した構成を生成する
（ステップＳ７１０）。その後，使用者がキャッシュマ
ッピング方式を選択すれば（ステップＳ７２０），共有
メモリにコードを再配置し（ステップＳ７３０），検査
領域を設定する（ステップＳ７４０）。次に，キャッシ
ュメモリ検査の繰返し回数を決めてから（ステップＳ７
５０），キャッシュメモリ検査のためのメニューをディ
スプレーする（ステップＳ７６０）。
ローを示すものである。まず，割り込みを与えることに
より各プロセッサモジュールを一時的に動作控え状態に
する（ステップＳ７００）。次いで，各プロセッサモジ
ュールが装着されるスロットに対した構成を生成する
（ステップＳ７１０）。その後，使用者がキャッシュマ
ッピング方式を選択すれば（ステップＳ７２０），共有
メモリにコードを再配置し（ステップＳ７３０），検査
領域を設定する（ステップＳ７４０）。次に，キャッシ
ュメモリ検査の繰返し回数を決めてから（ステップＳ７
５０），キャッシュメモリ検査のためのメニューをディ
スプレーする（ステップＳ７６０）。
【００４３】同期化部は，キャッシュメモリ検査に加わ
ったプロセッサモジュール数を決め，キャッシュメモリ
の検査効率を最大にするため，プロセッサモジュール間
に同期化を行う（ステップＳ６１０，Ｓ６３０）。図８
は，同期化部における同期化を行う動作を示す流れ図で
ある。まず，共有メモリに特定の領域を与えて同期化を
示す同期化フラグ値を格納し，始めは０に初期化する
（ステップＳ８００）。次いで，キャッシュメモリを検
査するマスタが同期化フラグ値を読み出した上で，同期
化フラグ値が０であるか検査する（ステップＳ８０
５）。もし０でなければ同期化エラーと処理し（ステッ
プＳ８１５），同期化フラグ値が０であれば，マスタは
同期化フラグ値をモジュールＲＱ数として設定する（ス
テップＳ８２０）。ここで，ＲＱとは多重処理システム
においてシステムバス使用を要求できるバスマスタ役割
を果たすプロセッサモジュールを言い，各ＲＱモードに
は一連番号が付されている。例えば，ＲＱが５つなら
ば，各ＲＱは１から５までの一連番号を有することにな
る。一方，各ＲＱは自身の一連番号と同期化フラグ値が
一致するかを比較し（ステップＳ８２５），一致すれば
（ステップＳ８３０），同期化フラグ値を１だけ減じる
（ステップＳ８３５）。このように各ＲＱにより同期化
フラグ値が０となるまでチェックし続け，同期化を完成
する（ステップＳ８４０，８４５）。
ったプロセッサモジュール数を決め，キャッシュメモリ
の検査効率を最大にするため，プロセッサモジュール間
に同期化を行う（ステップＳ６１０，Ｓ６３０）。図８
は，同期化部における同期化を行う動作を示す流れ図で
ある。まず，共有メモリに特定の領域を与えて同期化を
示す同期化フラグ値を格納し，始めは０に初期化する
（ステップＳ８００）。次いで，キャッシュメモリを検
査するマスタが同期化フラグ値を読み出した上で，同期
化フラグ値が０であるか検査する（ステップＳ８０
５）。もし０でなければ同期化エラーと処理し（ステッ
プＳ８１５），同期化フラグ値が０であれば，マスタは
同期化フラグ値をモジュールＲＱ数として設定する（ス
テップＳ８２０）。ここで，ＲＱとは多重処理システム
においてシステムバス使用を要求できるバスマスタ役割
を果たすプロセッサモジュールを言い，各ＲＱモードに
は一連番号が付されている。例えば，ＲＱが５つなら
ば，各ＲＱは１から５までの一連番号を有することにな
る。一方，各ＲＱは自身の一連番号と同期化フラグ値が
一致するかを比較し（ステップＳ８２５），一致すれば
（ステップＳ８３０），同期化フラグ値を１だけ減じる
（ステップＳ８３５）。このように各ＲＱにより同期化
フラグ値が０となるまでチェックし続け，同期化を完成
する（ステップＳ８４０，８４５）。
【００４４】検査プログラム部は，各キャッシュメモリ
間のデータの一貫性を維持しつつ，キャッシュメモリを
検査するため，キャッシュメモリの状態に応じてキャッ
シュメモリと共有メモリとの間で所定のバスサイクルを
生じる（ステップＳ６２０）。
間のデータの一貫性を維持しつつ，キャッシュメモリを
検査するため，キャッシュメモリの状態に応じてキャッ
シュメモリと共有メモリとの間で所定のバスサイクルを
生じる（ステップＳ６２０）。
【００４５】エラー処理部は，検査の最中にエラーが生
じれば（ステップＳ６４０），関連情報を格納及び管理
する（ステップＳ６５０）。検査プログラム部により検
査が進めば，すべての処理装置はデータ比較エラー，バ
スサイクルエラーなどの場合に対しプログラム実行をエ
ラー処理部に伝送する。そうすると，エラー処理部はエ
ラー状況にかかわる情報を共有メモリの特定の領域に所
定の形態で格納させる。
じれば（ステップＳ６４０），関連情報を格納及び管理
する（ステップＳ６５０）。検査プログラム部により検
査が進めば，すべての処理装置はデータ比較エラー，バ
スサイクルエラーなどの場合に対しプログラム実行をエ
ラー処理部に伝送する。そうすると，エラー処理部はエ
ラー状況にかかわる情報を共有メモリの特定の領域に所
定の形態で格納させる。
【００４６】以上，添付図面を参照しながら本発明にか
かるキャッシュメモリの検査方法の好適な実施形態につ
いて説明したが，本発明はかかる例に限定されない。当
業者であれば，特許請求の範囲に記載された技術的思想
の範疇内において各種の変更例または修正例に想到し得
ることは明らかであり，それらについても当然に本発明
の技術的範囲に属するものと了解される。
かるキャッシュメモリの検査方法の好適な実施形態につ
いて説明したが，本発明はかかる例に限定されない。当
業者であれば，特許請求の範囲に記載された技術的思想
の範疇内において各種の変更例または修正例に想到し得
ることは明らかであり，それらについても当然に本発明
の技術的範囲に属するものと了解される。
【００４７】
【発明の効果】本発明によれば，キャッシュ領域の全面
を検査領域と検査プログラム領域とに区分することによ
って，検査領域のみを集中的に検査でき，よって検査性
能が飛躍的に向上する。
を検査領域と検査プログラム領域とに区分することによ
って，検査領域のみを集中的に検査でき，よって検査性
能が飛躍的に向上する。
【００４８】さらに，キャッシュと共有メモリとの間で
生じ得る全てのバスサイクルを，検査に加わった全ての
プロセッサモジュールが順次に同期を合わせて発生させ
るので，検査プログラムの信頼性を高めることが可能で
ある。
生じ得る全てのバスサイクルを，検査に加わった全ての
プロセッサモジュールが順次に同期を合わせて発生させ
るので，検査プログラムの信頼性を高めることが可能で
ある。
【００４９】さらに，ライトバック方式を採用したの
で，共有メモリへのアクセス頻度を少なくし，共通バス
の使用率を低くすることができるため，システム効率を
上げることが可能である。
で，共有メモリへのアクセス頻度を少なくし，共通バス
の使用率を低くすることができるため，システム効率を
上げることが可能である。
【図１】多重処理システムの構造を示す説明図である。
【図２】（式１）を用いて共有メモリのデータがキャッ
シュメモリにマッピングされる一例を示す説明図であ
る。
シュメモリにマッピングされる一例を示す説明図であ
る。
【図３】本発明に係るキャッシュメモリ検査方法が適用
される好ましい多重処理システムの構成を示したブロッ
ク図である。
される好ましい多重処理システムの構成を示したブロッ
ク図である。
【図４】ダイレクト・マッピング方式を用いるキャッシ
ュメモリにおける領域区分と共有メモリにおける検査プ
ログラムの位置を示す説明図である。
ュメモリにおける領域区分と共有メモリにおける検査プ
ログラムの位置を示す説明図である。
【図５】２ウエイ・セット・アソシアティブ方式を用い
たキャッシュメモリにおける領域区分と共有メモリにお
ける検査プログラムの位置を示すための説明図である。
たキャッシュメモリにおける領域区分と共有メモリにお
ける検査プログラムの位置を示すための説明図である。
【図６】キャッシュ検査のための機能ブロック別の全体
的な流れ図である。
的な流れ図である。
【図７】使用者インタフェース部の動作を示す流れ図で
ある。
ある。
【図８】同期化部における同期化を行う動作を示す流れ
図である。
図である。
４００ 検査領域 ４１０ コード領域 Ｓt 検査領域のアドレス Ｓc キャッシュメモリのアドレス幅 Ｓm 共有メモリのアドレス幅
Claims (6)
- 【請求項１】 各々が中央演算装置及びキャッシュメモ
リを備える複数のプロセッサモジュールと，該プロセッ
サモジュールの共有データを格納する１または２以上の
共有メモリとを共通バスを介して接続して成る多重処理
システムのキャッシュメモリの検査方法であって，前記
キャッシュメモリを，前記キャッシュメモリの検査のた
めの検査領域と，前記キャッシュメモリの検査プログラ
ムが格納されるコード領域と，に区分する工程と，前記
共有メモリを，前記各プロセッサモジュール数に対応す
る領域に区分する工程と，前記共有メモリに格納される
検査プログラムと前記キャッシュメモリのコード領域と
を対応させる工程と，前記共有メモリに格納された検査
プログラムを読み出す工程と，前記キャッシュメモリの
コード領域に前記検査プログラムを格納する工程と，前
記検査プログラムを実行する工程と，を含むことを特徴
とする，キャッシュメモリの検査方法。 - 【請求項２】 前記検査プログラムは，前記検査プログ
ラムを起動するプログラム実行モジュールと，前記キャ
ッシュメモリのデータ一貫性の維持のためのプロトコル
を満たしつつ，前記キャッシュメモリを検査するため，
前記キャッシュメモリの状態に応じて前記キャッシュメ
モリと共有メモリとの間でハードウェアに最大の負荷を
加えるよう所定のバスサイクルを発生する検査プログラ
ムモジュールとを具備することを特徴とする，請求項１
に記載のキャッシュメモリの検査方法。 - 【請求項３】 前記中央演算装置がデータ書き込み命令
を実行したときには，前記キャッシュメモリにのみ該デ
ータを書き込み，前記共有メモリには該データを書き込
まないライトバック方式を採用し，前記共通バスは，ア
ドレスを指定するバスと，データを転送するバスとを別
個に設け，前記多重処理システムは，前記共通バスを監
視し，前記プロセッサモジュールが前記キャッシュメモ
リのデータにアクセスするのを検知するキャッシュコン
トローラを備え，前記キャッシュメモリのデータ更新に
は，参照されたのが最も古いデータを新しいデータに更
新する方式を採用することを特徴とする，請求項１また
は２に記載のキャッシュメモリの検査方法。 - 【請求項４】 前記多重処理システムは，前記キャッシ
ュメモリの検査に加わったプロセッサモジュール数を決
めるとともに，前記プロセッサモジュール間に同期化を
行う同期化部を備えたことを特徴とする，請求項１，２
または３のいずれかに記載のキャッシュメモリの検査方
法。 - 【請求項５】 前記多重処理システムは，前記キャッシ
ュメモリの検査の最中にエラーが生じた場合，関連情報
を格納及び管理するためのエラー処理部を備えたことを
特徴とする，請求項１，２，３または４のいずれかに記
載のキャッシュメモリの検査方法。 - 【請求項６】 前記同期化部の同期化は，前記各プロセ
ッサモジュールに所定の一連番号が付す工程と，前記共
有メモリの特定の領域に格納された同期化フラグ値を初
期化する工程と，前記同期化フラグ値を，検査が行われ
る前記プロセッサモジュール数として設定する工程と，
前記各プロセッサモジュールは，前記同期化フラグ値が
前記プロセッサモジュールの一連番号と一致するかを判
断し，一致した場合には，前記同期化フラグ値を所定値
だけ減じ，一致しない場合には，前記同期化フラグ値が
初期化したときの値と一致するまで該プロセッサモジュ
ールの検査を行う工程と，を含むことを特徴とする，請
求項４に記載のキャッシュメモリの検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113734A (ja) * | 2003-07-31 | 2010-05-20 | Intel Corp | プロセッサ間割り込み |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3288304B2 (ja) * | 1998-07-01 | 2002-06-04 | 富士通株式会社 | キャッシュ試験装置およびキャッシュ試験方法 |
| US6446241B1 (en) * | 1999-07-15 | 2002-09-03 | Texas Instruments Incorporated | Automated method for testing cache |
| US20030212935A1 (en) * | 2002-05-09 | 2003-11-13 | Roark Rodney W. | Circuit and method for accelerating the test time of a serial access memory device |
| US7155637B2 (en) | 2003-01-31 | 2006-12-26 | Texas Instruments Incorporated | Method and apparatus for testing embedded memory on devices with multiple processor cores |
| US20050066248A1 (en) * | 2003-09-18 | 2005-03-24 | Reid Hayhow | Methods and systems for determining memory requirements for device testing |
| US8769361B2 (en) * | 2003-10-07 | 2014-07-01 | Advantest (Singapore) Pte Ltd | Cost estimation for device testing |
| DE102004009497B3 (de) * | 2004-02-27 | 2005-06-30 | Infineon Technologies Ag | Chipintegriertes Mehrprozessorsystem und Verfahren zur Kommunikation zwischen mehreren Prozessoren eines chipintegrierten Mehrprozessorsystems |
| KR20050120341A (ko) * | 2004-06-18 | 2005-12-22 | 엘지전자 주식회사 | 다중 씨피유에서의 메모리 카드 공유 장치 |
| US20060015776A1 (en) * | 2004-07-16 | 2006-01-19 | Yu-Mei Lee | Built-in computer power-on memory test method |
| US7587635B2 (en) * | 2004-10-04 | 2009-09-08 | Cisco Technology, Inc. | Method of debugging “active” unit using “non-intrusive source-level debugger” on “standby” unit of high availability system |
| US20060143401A1 (en) * | 2004-12-27 | 2006-06-29 | Jacob Doweck | Method and apparatus for prefetching based on cache fill buffer hits |
| JP5068188B2 (ja) * | 2008-01-21 | 2012-11-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリのテストを実行する方法、コンピュータ・プログラム、およびシステム |
| US8176362B2 (en) * | 2008-03-24 | 2012-05-08 | International Business Machines Corporation | Online multiprocessor system reliability defect testing |
| US8868975B2 (en) * | 2011-07-26 | 2014-10-21 | International Business Machines Corporation | Testing and operating a multiprocessor chip with processor redundancy |
| WO2013103877A1 (en) * | 2012-01-05 | 2013-07-11 | Unisys Corporation | Method and system for testing a cache memory architecture |
| CN102722467A (zh) * | 2012-05-31 | 2012-10-10 | 深圳市江波龙电子有限公司 | 一种多处理器设备及其程序运行方法 |
| KR101477017B1 (ko) * | 2013-03-29 | 2014-12-29 | 주식회사 알티베이스 | 공유메모리 내의 인덱스 운용 장치 및 방법 |
| WO2016003417A1 (en) * | 2014-06-30 | 2016-01-07 | Hewlett-Packard Development Company, L.P. | Access cache line from lower level cache |
| CN106294033B (zh) * | 2015-05-13 | 2019-06-21 | 阿里巴巴集团控股有限公司 | 一种多机房缓存同步功能的测试方法及装置 |
| JP2017097633A (ja) * | 2015-11-25 | 2017-06-01 | 日立オートモティブシステムズ株式会社 | 車両制御装置 |
| CN109214616B (zh) | 2017-06-29 | 2023-04-07 | 上海寒武纪信息科技有限公司 | 一种信息处理装置、系统和方法 |
| CN109426553A (zh) | 2017-08-21 | 2019-03-05 | 上海寒武纪信息科技有限公司 | 任务切分装置及方法、任务处理装置及方法、多核处理器 |
| WO2019001418A1 (zh) | 2017-06-26 | 2019-01-03 | 上海寒武纪信息科技有限公司 | 数据共享系统及其数据共享方法 |
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| CN109117415B (zh) * | 2017-06-26 | 2024-05-14 | 上海寒武纪信息科技有限公司 | 数据共享系统及其数据共享方法 |
| KR102648790B1 (ko) * | 2018-12-19 | 2024-03-19 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그 동작 방법 |
| US11847090B1 (en) * | 2022-06-21 | 2023-12-19 | Winbond Electronics Corporation | SPI bus synchronization |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686621A (en) * | 1983-06-30 | 1987-08-11 | Honeywell Information Systems Inc. | Test apparatus for testing a multilevel cache system with graceful degradation capability |
| US4783736A (en) | 1985-07-22 | 1988-11-08 | Alliant Computer Systems Corporation | Digital computer with multisection cache |
| JPH0221342A (ja) | 1987-02-27 | 1990-01-24 | Hitachi Ltd | マルチプロセッサシステム及びマルチプロセッサシステムにおける論理キャッシュメモリのアクセス方法 |
| US5247649A (en) | 1988-05-06 | 1993-09-21 | Hitachi, Ltd. | Multi-processor system having a multi-port cache memory |
| US4905141A (en) | 1988-10-25 | 1990-02-27 | International Business Machines Corporation | Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification |
| US4982402A (en) * | 1989-02-03 | 1991-01-01 | Digital Equipment Corporation | Method and apparatus for detecting and correcting errors in a pipelined computer system |
| JPH0359741A (ja) | 1989-07-28 | 1991-03-14 | Mitsubishi Electric Corp | キャッシュメモリ |
| US5073891A (en) * | 1990-02-14 | 1991-12-17 | Intel Corporation | Method and apparatus for testing memory |
| JPH0799508B2 (ja) | 1990-10-15 | 1995-10-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | キャッシュ記憶機構を動的に区分する方法およびキャッシュ記憶機構システム |
| US5493668A (en) | 1990-12-14 | 1996-02-20 | International Business Machines Corporation | Multiple processor system having software for selecting shared cache entries of an associated castout class for transfer to a DASD with one I/O operation |
| US5634027A (en) | 1991-11-20 | 1997-05-27 | Kabushiki Kaisha Toshiba | Cache memory system for multiple processors with collectively arranged cache tag memories |
| US5355471A (en) * | 1992-08-14 | 1994-10-11 | Pyramid Technology Corporation | Multiprocessor cache coherency tester that exercises the coherency logic exhaustively and also detects errors in a processor using an automatic CPU sort |
| GB2275119B (en) | 1993-02-03 | 1997-05-14 | Motorola Inc | A cached processor |
| US5406504A (en) * | 1993-06-30 | 1995-04-11 | Digital Equipment | Multiprocessor cache examiner and coherency checker |
| US5533196A (en) * | 1994-01-31 | 1996-07-02 | Intel Corporation | Method and apparatus for testing for a sufficient write voltage level during power up of a SRAM array |
| US5537635A (en) | 1994-04-04 | 1996-07-16 | International Business Machines Corporation | Method and system for assignment of reclaim vectors in a partitioned cache with a virtual minimum partition size |
| US5638382A (en) | 1994-06-29 | 1997-06-10 | Intel Corporation | Built-in self test function for a processor including intermediate test results |
| US5671231A (en) | 1994-07-07 | 1997-09-23 | Dell Usa, L.P. | Method and apparatus for performing cache snoop testing on a cache system |
| US5644751A (en) | 1994-10-03 | 1997-07-01 | International Business Machines Corporation | Distributed file system (DFS) cache management based on file access characteristics |
| US5651134A (en) | 1994-10-26 | 1997-07-22 | Ncr Corporation | Method for configuring a cache memory to store only data, only code, or code and data based on the operating characteristics of the application program |
| US5644705A (en) * | 1995-01-11 | 1997-07-01 | International Business Machines Corporation | Method and apparatus for addressing and testing more than two ATA/IDE disk drive assemblies using an ISA bus |
| US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
| US5784382A (en) * | 1995-03-01 | 1998-07-21 | Unisys Corporation | Method and apparatus for dynamically testing a memory within a computer system |
| US5592616A (en) | 1995-06-07 | 1997-01-07 | Dell Usa, Lp | Method for performing efficient memory testing on large memory arrays using test code executed from cache memory |
| US5539878A (en) * | 1995-06-16 | 1996-07-23 | Elonex Technologies, Inc. | Parallel testing of CPU cache and instruction units |
| EP0762280B1 (en) * | 1995-08-30 | 2001-11-14 | Motorola, Inc. | Data processor with built-in emulation circuit |
| US5913022A (en) * | 1995-08-31 | 1999-06-15 | Schlumberger Technologies, Inc. | Loading hardware pattern memory in automatic test equipment for testing circuits |
| US5592432A (en) * | 1995-09-05 | 1997-01-07 | Emc Corp | Cache management system using time stamping for replacement queue |
| US5793941A (en) * | 1995-12-04 | 1998-08-11 | Advanced Micro Devices, Inc. | On-chip primary cache testing circuit and test method |
| US5740353A (en) * | 1995-12-14 | 1998-04-14 | International Business Machines Corporation | Method and apparatus for creating a multiprocessor verification environment |
| US5666513A (en) | 1996-01-05 | 1997-09-09 | Unisys Corporation | Automatic reconfiguration of multiple-way cache system allowing uninterrupted continuing processor operation |
| US5677913A (en) | 1996-07-01 | 1997-10-14 | Sun Microsystems, Inc. | Method and apparatus for efficient self testing of on-chip memory |
| US5748897A (en) * | 1996-07-02 | 1998-05-05 | Sun Microsystems, Inc. | Apparatus and method for operating an aggregation of server computers using a dual-role proxy server computer |
| US5958072A (en) * | 1997-01-13 | 1999-09-28 | Hewlett-Packard Company | Computer-system processor-to-memory-bus interface having repeating-test-event generation hardware |
-
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113734A (ja) * | 2003-07-31 | 2010-05-20 | Intel Corp | プロセッサ間割り込み |
Also Published As
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