JPH1032242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1032242A JPH1032242A JP18595796A JP18595796A JPH1032242A JP H1032242 A JPH1032242 A JP H1032242A JP 18595796 A JP18595796 A JP 18595796A JP 18595796 A JP18595796 A JP 18595796A JP H1032242 A JPH1032242 A JP H1032242A
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- silicon nitride
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Abstract
(57)【要約】
【課題】絶縁膜に対して開口部を形成する際に、歩留ま
りを低下させず、低コストにする。 【解決手段】配線層１上にＰ−ＴＥＯＳ膜２及びＰ−Ｓ
ｉＮ膜３からなるパッシベーション膜４を形成し、その
上にポリイミド膜８を形成し、さらにその上にフォトレ
ジストマスク９を形成する。次にマスク９を用いてポリ
イミド膜８に開口部２１を形成する。続いて、加熱を行
い、フォトレジストマスクを溶融して、上記開口部２１
の側壁上をフォトレジストで覆う。この後、異方性エッ
チングによって、パッシベーション膜４に開口部２２を
開口する。
りを低下させず、低コストにする。 【解決手段】配線層１上にＰ−ＴＥＯＳ膜２及びＰ−Ｓ
ｉＮ膜３からなるパッシベーション膜４を形成し、その
上にポリイミド膜８を形成し、さらにその上にフォトレ
ジストマスク９を形成する。次にマスク９を用いてポリ
イミド膜８に開口部２１を形成する。続いて、加熱を行
い、フォトレジストマスクを溶融して、上記開口部２１
の側壁上をフォトレジストで覆う。この後、異方性エッ
チングによって、パッシベーション膜４に開口部２２を
開口する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特に絶縁膜に対して開口部を形成する工
程の改良に関する。
造方法に係り、特に絶縁膜に対して開口部を形成する工
程の改良に関する。
【０００２】
【従来の技術】一般に、半導体装置においては、パッケ
ージング工程及び使用環境から半導体素子を機械的、化
学的に保護するため、パッシベーション膜やポリイミド
膜を形成することにより信頼性を向上させている。
ージング工程及び使用環境から半導体素子を機械的、化
学的に保護するため、パッシベーション膜やポリイミド
膜を形成することにより信頼性を向上させている。
【０００３】図３はパッシベーション膜やポリイミド膜
を有するＭＯＳダイナミックＲＡＭを製造する際の従来
の方法による工程を示す断面図である。まず、図３
（ａ）に示すように、半導体基板上または基板上の層間
絶縁膜上に、アルミニウムからなる配線層１を形成し、
その上にプラズマＴＥＯＳ膜（以下、ＰーＴＥＯＳ膜と
称する）２及びプラズマ窒化シリコン膜（以下、ＰーＳ
ｉＮ膜と称する）３を堆積してパッシベーション膜４を
形成する。続いて、上記配線層１に対応した位置に開口
部を有するフォトレジストマスク５を形成する。次に、
上記フォトレジストマスク５を用いたケミカルドライエ
ッチング法（以下、ＣＤＥと称する）によりＰ−ＳｉＮ
膜３を選択的にエッチング除去し、続いて、ウェットエ
ッチング法によってＰ−ＴＥＯＳ膜２を選択的にエッチ
ング除去し、パッシベーション膜４に対し上記配線層１
に通じる開口部を形成する。
を有するＭＯＳダイナミックＲＡＭを製造する際の従来
の方法による工程を示す断面図である。まず、図３
（ａ）に示すように、半導体基板上または基板上の層間
絶縁膜上に、アルミニウムからなる配線層１を形成し、
その上にプラズマＴＥＯＳ膜（以下、ＰーＴＥＯＳ膜と
称する）２及びプラズマ窒化シリコン膜（以下、ＰーＳ
ｉＮ膜と称する）３を堆積してパッシベーション膜４を
形成する。続いて、上記配線層１に対応した位置に開口
部を有するフォトレジストマスク５を形成する。次に、
上記フォトレジストマスク５を用いたケミカルドライエ
ッチング法（以下、ＣＤＥと称する）によりＰ−ＳｉＮ
膜３を選択的にエッチング除去し、続いて、ウェットエ
ッチング法によってＰ−ＴＥＯＳ膜２を選択的にエッチ
ング除去し、パッシベーション膜４に対し上記配線層１
に通じる開口部を形成する。
【０００４】続いて、図３（ｂ）に示すように、フォト
レジストマスク５を除去した後、ポリイミド膜６を全面
に堆積し、別のフォトレジストマスク７を形成し、ポリ
イミド膜６に対して上記配線層１に通じる開口部を再び
形成する。
レジストマスク５を除去した後、ポリイミド膜６を全面
に堆積し、別のフォトレジストマスク７を形成し、ポリ
イミド膜６に対して上記配線層１に通じる開口部を再び
形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の方法で
は、パッシベーション膜４とポリイミド膜６の加工を２
回に分けて行うために、同一箇所を開口するのにもかか
わらず、フォトレジストを２回パターニングしなければ
ならず、スループットが悪いという問題があった。
は、パッシベーション膜４とポリイミド膜６の加工を２
回に分けて行うために、同一箇所を開口するのにもかか
わらず、フォトレジストを２回パターニングしなければ
ならず、スループットが悪いという問題があった。
【０００６】一方、パッシベーション膜４を形成した後
に、続いてポリイミド膜６を堆積し、この後、同じフォ
トレジストマスクを用いてエッチングを行い、１回で開
口部を形成することが考えられる。つまり、図３（ｃ）
に示すように、Ｐ−ＴＥＯＳ膜２、Ｐ−ＳｉＮ膜３から
なるパッシベーション膜４を形成し、続いてポリイミド
膜８を形成した後に、フォトレジストマスク９を用いて
パッシベーション膜４及びポリイミド膜８をウェットエ
ッチング法により選択的にエッチング除去するものであ
る。しかし、この方法では、Ｐ−ＴＥＯＳ膜２をウェッ
トエッチングする際に、ポリイミド膜８とＰ−ＳｉＮ膜
３との界面にエッチング液が侵入して、両者の密着性が
劣化してしまう。
に、続いてポリイミド膜６を堆積し、この後、同じフォ
トレジストマスクを用いてエッチングを行い、１回で開
口部を形成することが考えられる。つまり、図３（ｃ）
に示すように、Ｐ−ＴＥＯＳ膜２、Ｐ−ＳｉＮ膜３から
なるパッシベーション膜４を形成し、続いてポリイミド
膜８を形成した後に、フォトレジストマスク９を用いて
パッシベーション膜４及びポリイミド膜８をウェットエ
ッチング法により選択的にエッチング除去するものであ
る。しかし、この方法では、Ｐ−ＴＥＯＳ膜２をウェッ
トエッチングする際に、ポリイミド膜８とＰ−ＳｉＮ膜
３との界面にエッチング液が侵入して、両者の密着性が
劣化してしまう。
【０００７】そこで、一つのフォトレジストマスクを用
いてポリイミド膜８とパッシベーション膜４を開口する
場合、異方性エッチングの一つである反応性イオンエッ
チング法（以下、ＲＩＥと称する）によりパッシベーシ
ョン膜４を除去する必要がある。しかし、この場合に
は、図３（ｃ）に示すように、まず、現像液でポリイミ
ド膜８をエッチングした時に、ひさし状に残ったフォト
レジストマスク９の下部に空洞ができてしまう。つま
り、フォトレジストマスク９とＰ−ＳｉＮ膜３との間の
ポリイミド膜８が開口部の周辺部だけエッチング除去さ
れて、後退してしまう。次に、ＲＩＥ法でパッシベーシ
ョン膜４をエッチングする際、生成されるフロロカーボ
ン系堆積物１０がこの後退によってできた空洞に溜って
しまい、この堆積物１０の除去が不可能になるという問
題があった。また、この場合、後の高温工程で、堆積物
１０から配線１中に不純物が拡散され、配線抵抗が高く
なって信頼性が低下するという問題があった。
いてポリイミド膜８とパッシベーション膜４を開口する
場合、異方性エッチングの一つである反応性イオンエッ
チング法（以下、ＲＩＥと称する）によりパッシベーシ
ョン膜４を除去する必要がある。しかし、この場合に
は、図３（ｃ）に示すように、まず、現像液でポリイミ
ド膜８をエッチングした時に、ひさし状に残ったフォト
レジストマスク９の下部に空洞ができてしまう。つま
り、フォトレジストマスク９とＰ−ＳｉＮ膜３との間の
ポリイミド膜８が開口部の周辺部だけエッチング除去さ
れて、後退してしまう。次に、ＲＩＥ法でパッシベーシ
ョン膜４をエッチングする際、生成されるフロロカーボ
ン系堆積物１０がこの後退によってできた空洞に溜って
しまい、この堆積物１０の除去が不可能になるという問
題があった。また、この場合、後の高温工程で、堆積物
１０から配線１中に不純物が拡散され、配線抵抗が高く
なって信頼性が低下するという問題があった。
【０００８】一方、２回のリソグラフィによって、パッ
シベーション膜とポリイミド膜の開口を行う場合は、１
回のリソグラフィによる場合よりもコストが上昇すると
いう問題がある。
シベーション膜とポリイミド膜の開口を行う場合は、１
回のリソグラフィによる場合よりもコストが上昇すると
いう問題がある。
【０００９】図４は、パッシベーション膜やポリイミド
膜を有する半導体装置を製造する場合の従来の他の製造
方法による工程を示す断面図である。半導体基板の拡散
領域もしくはポリシリコン等の導電層１１上の所定位置
にバリアメタル及びストッパ材として作用するタングス
テン膜１２を形成し、それ以外の箇所にはシリコン酸化
膜１３を形成する。その上に、シリコン酸化膜１４及び
シリコン窒化膜１５を堆積する。続いて、上記タングス
テン膜１２に対応した位置に開口部を有するフォトレジ
ストマスク１６を形成した後、ＣＦ4 ／Ｏ2 による気相
エッチングによってシリコン窒化膜１５を選択的にエッ
チング除去し、続いて、異方性エッチング、例えばＲＩ
Ｅによってシリコン酸化膜１４を選択的にエッチング除
去して、コンタクトホールを開孔する。引き続き、上記
タングステン膜１２を剥離する。その方法の一つとし
て、ＣＦ4 ／Ｏ2 による気相エッチングを用いるものが
ある。この場合、タングステン膜１２を剥離すると、シ
リコン窒化膜１５とタングステン膜１２のエッチング特
性が同等のため、同時にシリコン窒化膜１５もエッチン
グされる。つまり、シリコン酸化膜１４とフォトレジス
トマスク１６との間に存在するシリコン窒化膜１５が、
図示のように大きく後退する。従って、後工程でシリコ
ン窒化膜１５の上に別の膜を成膜する際に、上述した後
退した部分に穴ができる場合、また形状が変形する場合
があるという問題がある。また、前記図３（ｃ）の場合
の例と同様に、後退による空洞部にＲＩＥによるエッチ
ングの際に生じる堆積物が溜まる。この堆積物にはフッ
素が含まれているので、後工程で形成されるコンタクト
ホール内部の導電層にこのフッ素が拡散し、コンタクト
の抵抗が上昇するという問題がある。従って、信頼性が
低下する。この発明の目的は、歩留まりを低下させず、
低コストな半導体装置の製造方法を提供することにあ
る。
膜を有する半導体装置を製造する場合の従来の他の製造
方法による工程を示す断面図である。半導体基板の拡散
領域もしくはポリシリコン等の導電層１１上の所定位置
にバリアメタル及びストッパ材として作用するタングス
テン膜１２を形成し、それ以外の箇所にはシリコン酸化
膜１３を形成する。その上に、シリコン酸化膜１４及び
シリコン窒化膜１５を堆積する。続いて、上記タングス
テン膜１２に対応した位置に開口部を有するフォトレジ
ストマスク１６を形成した後、ＣＦ4 ／Ｏ2 による気相
エッチングによってシリコン窒化膜１５を選択的にエッ
チング除去し、続いて、異方性エッチング、例えばＲＩ
Ｅによってシリコン酸化膜１４を選択的にエッチング除
去して、コンタクトホールを開孔する。引き続き、上記
タングステン膜１２を剥離する。その方法の一つとし
て、ＣＦ4 ／Ｏ2 による気相エッチングを用いるものが
ある。この場合、タングステン膜１２を剥離すると、シ
リコン窒化膜１５とタングステン膜１２のエッチング特
性が同等のため、同時にシリコン窒化膜１５もエッチン
グされる。つまり、シリコン酸化膜１４とフォトレジス
トマスク１６との間に存在するシリコン窒化膜１５が、
図示のように大きく後退する。従って、後工程でシリコ
ン窒化膜１５の上に別の膜を成膜する際に、上述した後
退した部分に穴ができる場合、また形状が変形する場合
があるという問題がある。また、前記図３（ｃ）の場合
の例と同様に、後退による空洞部にＲＩＥによるエッチ
ングの際に生じる堆積物が溜まる。この堆積物にはフッ
素が含まれているので、後工程で形成されるコンタクト
ホール内部の導電層にこのフッ素が拡散し、コンタクト
の抵抗が上昇するという問題がある。従って、信頼性が
低下する。この発明の目的は、歩留まりを低下させず、
低コストな半導体装置の製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に少なくとも第１の絶縁膜及
び第２の絶縁膜を形成する工程と、上記第２の絶縁膜上
にフォトレジストからなるマスク層を形成する工程と、
上記マスク層を用いて上記第２の絶縁膜を選択的に除去
して第１の開口部を形成する工程と、上記マスク層を溶
融させて上記第１開口部の側壁上をフォトレジストで覆
う工程と、上記マスク層を用いて上記第１の絶縁膜を選
択的に除去して第２の開口部を形成する工程とを具備し
ている。
製造方法は、半導体基板上に少なくとも第１の絶縁膜及
び第２の絶縁膜を形成する工程と、上記第２の絶縁膜上
にフォトレジストからなるマスク層を形成する工程と、
上記マスク層を用いて上記第２の絶縁膜を選択的に除去
して第１の開口部を形成する工程と、上記マスク層を溶
融させて上記第１開口部の側壁上をフォトレジストで覆
う工程と、上記マスク層を用いて上記第１の絶縁膜を選
択的に除去して第２の開口部を形成する工程とを具備し
ている。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態に係る半導体装置の製造方法を工程順に示す断
面図であり、この発明をパッシベーション膜及びポリイ
ミド膜を有するＭＯＳダイナミックＲＡＭの製造方法に
適用したものである。なお、図３と対応する箇所には同
一符号を付して説明を行う。
て図面を参照して説明する。図１は、本発明の第１の実
施の形態に係る半導体装置の製造方法を工程順に示す断
面図であり、この発明をパッシベーション膜及びポリイ
ミド膜を有するＭＯＳダイナミックＲＡＭの製造方法に
適用したものである。なお、図３と対応する箇所には同
一符号を付して説明を行う。
【００１２】図１（ａ）に示すように、層間絶縁膜上の
厚さ８０００オングストロームのＡｌ配線層１上に、厚
さ３０００オングストロームのＰ−ＴＥＯＳ膜２と厚さ
５０００オングストロームのシリコン窒化膜３とからな
るパッシベーション膜４を形成する。続いて、その上
に、厚さ８μｍのポリイミド膜８を形成する。次に、１
４０℃でキュアを行い、ある程度ポリイミド膜８を固め
る。
厚さ８０００オングストロームのＡｌ配線層１上に、厚
さ３０００オングストロームのＰ−ＴＥＯＳ膜２と厚さ
５０００オングストロームのシリコン窒化膜３とからな
るパッシベーション膜４を形成する。続いて、その上
に、厚さ８μｍのポリイミド膜８を形成する。次に、１
４０℃でキュアを行い、ある程度ポリイミド膜８を固め
る。
【００１３】続いて、図１（ｂ）に示すように、配線層
１に対応した位置に開口部を有するフォトレジストマス
ク９を現像処理によって形成すると同時に、このときの
現像液によってポリイミド膜８をエッチング除去する。
この時、フォトレジストマスク９及びシリコン窒化膜３
相互間のポリイミド膜８がフォトレジストマスク９の開
口部よりも約２μｍ程度多くエッチング除去され、フォ
トレジストマスク９の開口部よりも大きな面積の開口部
２１がポリイミド膜８に形成される。
１に対応した位置に開口部を有するフォトレジストマス
ク９を現像処理によって形成すると同時に、このときの
現像液によってポリイミド膜８をエッチング除去する。
この時、フォトレジストマスク９及びシリコン窒化膜３
相互間のポリイミド膜８がフォトレジストマスク９の開
口部よりも約２μｍ程度多くエッチング除去され、フォ
トレジストマスク９の開口部よりも大きな面積の開口部
２１がポリイミド膜８に形成される。
【００１４】続いて、図１（ｃ）に示すように、１８０
℃で２分程度加熱つまりベークすることによってフォト
レジストマスク９を溶融させ、ポリイミド膜８に形成さ
れた開口部２１の側壁をフォトレジストで覆う。
℃で２分程度加熱つまりベークすることによってフォト
レジストマスク９を溶融させ、ポリイミド膜８に形成さ
れた開口部２１の側壁をフォトレジストで覆う。
【００１５】続いて、ＲＩＥによって、Ｐ−ＴＥＯＳ膜
２とシリコン窒化膜３からなるパッシベーション膜４を
エッチング除去し、このパッシベーション膜４に開口部
２２を開口する。この時、エッチングガス中にカーボン
が含まれているため、フロロカーボン系組成物が生成さ
れるが、ポリイミド膜８に形成された開口部２１の側壁
はフォトレジストで覆われており、フロロカーボン系組
成物が溜まる部分が存在しないために、フロロカーボン
系組成物は開口部２１の側壁上に集中して溜まることが
ない。
２とシリコン窒化膜３からなるパッシベーション膜４を
エッチング除去し、このパッシベーション膜４に開口部
２２を開口する。この時、エッチングガス中にカーボン
が含まれているため、フロロカーボン系組成物が生成さ
れるが、ポリイミド膜８に形成された開口部２１の側壁
はフォトレジストで覆われており、フロロカーボン系組
成物が溜まる部分が存在しないために、フロロカーボン
系組成物は開口部２１の側壁上に集中して溜まることが
ない。
【００１６】続いて、電力を３００Ｗ程度に落としたＯ
2 ＲＩＥを行い、フォトレジストマスク９の表面に付着
しているフロロカーボン系堆積物を除去し、引き続き、
シンナー処理を行って残ったフォトレジストマスク９を
剥離する。
2 ＲＩＥを行い、フォトレジストマスク９の表面に付着
しているフロロカーボン系堆積物を除去し、引き続き、
シンナー処理を行って残ったフォトレジストマスク９を
剥離する。
【００１７】この第１の実施の形態においては、ポリイ
ミド膜８をエッチングして開口部２１を形成した後にフ
ォトレジスト９をベークして溶融させるので、フォトレ
ジスト９がだれて、上層膜つまりポリイミド膜８の開口
部２１の側壁面が覆われ、保護される。従って、その側
壁面への堆積物の生成が抑制される。つまり、後工程で
コンタクトホール内の配線１に、堆積物に含まれる不純
物が拡散することを防止することができる。従って、１
回のリソグラフィで下層膜であるＰ−ＴＥＯＳ膜２とシ
リコン窒化膜３とからなるパッシベーション膜４をエッ
チングすることが可能となり、低コストとなる。また、
信頼性も向上する。
ミド膜８をエッチングして開口部２１を形成した後にフ
ォトレジスト９をベークして溶融させるので、フォトレ
ジスト９がだれて、上層膜つまりポリイミド膜８の開口
部２１の側壁面が覆われ、保護される。従って、その側
壁面への堆積物の生成が抑制される。つまり、後工程で
コンタクトホール内の配線１に、堆積物に含まれる不純
物が拡散することを防止することができる。従って、１
回のリソグラフィで下層膜であるＰ−ＴＥＯＳ膜２とシ
リコン窒化膜３とからなるパッシベーション膜４をエッ
チングすることが可能となり、低コストとなる。また、
信頼性も向上する。
【００１８】図２は、本発明の第２の実施の形態に係る
半導体装置の製造方法を工程順に示す断面図であり、こ
の発明をパッシベーション膜及びポリイミド膜を有する
ＭＯＳダイナミックＲＡＭの製造方法に適用したもので
ある。なお、従来例である図４と対応する箇所には同一
符号を付して説明を行う。
半導体装置の製造方法を工程順に示す断面図であり、こ
の発明をパッシベーション膜及びポリイミド膜を有する
ＭＯＳダイナミックＲＡＭの製造方法に適用したもので
ある。なお、従来例である図４と対応する箇所には同一
符号を付して説明を行う。
【００１９】図２（ａ）に示すように、半導体基板の拡
散領域もしくはポリシリコン等の導電層１１上の所定位
置にバリアメタル及びストッパ材として作用するタング
ステン膜１２を形成し、それ以外の箇所にはシリコン酸
化膜１３を形成する。また、その上に、下層膜であるシ
リコン酸化膜１４及び上層膜であるシリコン窒化膜１５
を堆積する。続いて、上記タングステン膜１２に対応し
た位置に開口部を有するフォトレジストマスク１６を形
成した後、ＣＦ4 ／Ｏ2 による気相エッチングによって
シリコン窒化膜１５及びシリコン酸化膜１４を選択的に
エッチング除去して開口部３１を開口する。
散領域もしくはポリシリコン等の導電層１１上の所定位
置にバリアメタル及びストッパ材として作用するタング
ステン膜１２を形成し、それ以外の箇所にはシリコン酸
化膜１３を形成する。また、その上に、下層膜であるシ
リコン酸化膜１４及び上層膜であるシリコン窒化膜１５
を堆積する。続いて、上記タングステン膜１２に対応し
た位置に開口部を有するフォトレジストマスク１６を形
成した後、ＣＦ4 ／Ｏ2 による気相エッチングによって
シリコン窒化膜１５及びシリコン酸化膜１４を選択的に
エッチング除去して開口部３１を開口する。
【００２０】続いて、第１の実施の形態と同様に、１８
０℃で２分程度ベークを行うことにより、図２（ｂ）に
示すように、シリコン窒化膜１５に形成された開口部の
側壁を、溶融したフォトレジストで覆う。
０℃で２分程度ベークを行うことにより、図２（ｂ）に
示すように、シリコン窒化膜１５に形成された開口部の
側壁を、溶融したフォトレジストで覆う。
【００２１】この後、バリアメタル及びストッパ材とし
て作用するタングステン膜１２を、ＣＦ4 ／Ｏ2 による
気相エッチング法によって剥離する。この場合、タング
ステン膜１２のエッチングにはシリコン窒化膜１５のエ
ッチング特性と同等のエッチング法を用いる。つまり、
この第２の実施の形態では、シリコン窒化膜１５の除去
の際のエッチング方法とタングステン膜１２のエッチン
グ方法が同じである。この時、シリコン窒化膜１５に形
成された開口部の側壁は、溶融したフォトレジストで覆
われているため、シリコン窒化膜１５を大きく後退させ
ることなしにタングステン膜１２を完全に剥離して、導
電層１１の表面に通じる開口部を形成することが可能と
なる。
て作用するタングステン膜１２を、ＣＦ4 ／Ｏ2 による
気相エッチング法によって剥離する。この場合、タング
ステン膜１２のエッチングにはシリコン窒化膜１５のエ
ッチング特性と同等のエッチング法を用いる。つまり、
この第２の実施の形態では、シリコン窒化膜１５の除去
の際のエッチング方法とタングステン膜１２のエッチン
グ方法が同じである。この時、シリコン窒化膜１５に形
成された開口部の側壁は、溶融したフォトレジストで覆
われているため、シリコン窒化膜１５を大きく後退させ
ることなしにタングステン膜１２を完全に剥離して、導
電層１１の表面に通じる開口部を形成することが可能と
なる。
【００２２】従来例と比較した場合、ＣＦ4 ／Ｏ2 によ
る気相エッチング法によってタングステン膜１２を剥離
する工程で、シリコン窒化膜１５とタングステン膜１２
のエッチング特性が同等のため、この工程で同時にシリ
コン窒化膜１５も再びエッチングされ、開口部が大きく
後退していた。しかし、この第２の実施の形態において
は、シリコン酸化膜をエッチングした後に、フォトレジ
ストマスクをベークするので、フォトレジストがだれ
て、上層膜であるシリコン窒化膜１５が保護される。つ
まり、その上層膜のシリコン窒化膜１５の後退が抑制さ
れる。この結果、後工程で開口部内の導電層１１に、堆
積物に含まれる不純物が拡散することを防止することが
できる。また、後工程での開口部周辺の形状の変形が起
こりにくくなる。さらに、また、第２の実施の形態のよ
うにシリコン酸化膜１４を除去する時のエッチング法が
ＲＩＥである場合、第１の実施の形態と同様に、ＲＩＥ
によるエッチングの際、上層膜のシリコン窒化膜１５の
開口部の側壁上への堆積物の生成が抑制される。従っ
て、上層膜のシリコン窒化膜１５が保護され、下層膜で
あるシリコン酸化膜１４、さらにその下層膜であるタン
グステン膜１２のエッチングを１回のリソグラフィで行
うことができ、低コストとなる。また、信頼性も向上す
る。
る気相エッチング法によってタングステン膜１２を剥離
する工程で、シリコン窒化膜１５とタングステン膜１２
のエッチング特性が同等のため、この工程で同時にシリ
コン窒化膜１５も再びエッチングされ、開口部が大きく
後退していた。しかし、この第２の実施の形態において
は、シリコン酸化膜をエッチングした後に、フォトレジ
ストマスクをベークするので、フォトレジストがだれ
て、上層膜であるシリコン窒化膜１５が保護される。つ
まり、その上層膜のシリコン窒化膜１５の後退が抑制さ
れる。この結果、後工程で開口部内の導電層１１に、堆
積物に含まれる不純物が拡散することを防止することが
できる。また、後工程での開口部周辺の形状の変形が起
こりにくくなる。さらに、また、第２の実施の形態のよ
うにシリコン酸化膜１４を除去する時のエッチング法が
ＲＩＥである場合、第１の実施の形態と同様に、ＲＩＥ
によるエッチングの際、上層膜のシリコン窒化膜１５の
開口部の側壁上への堆積物の生成が抑制される。従っ
て、上層膜のシリコン窒化膜１５が保護され、下層膜で
あるシリコン酸化膜１４、さらにその下層膜であるタン
グステン膜１２のエッチングを１回のリソグラフィで行
うことができ、低コストとなる。また、信頼性も向上す
る。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、歩留まりを低下させず、低コストな半導体装置の製
造方法を提供できる。
ば、歩留まりを低下させず、低コストな半導体装置の製
造方法を提供できる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す断面図。
製造方法を示す断面図。
【図２】本発明の第２の実施の形態に係る半導体装置の
製造方法を示す断面図。
製造方法を示す断面図。
【図３】従来の半導体装置の製造方法の一例を示す断面
図。
図。
【図４】従来の半導体装置の製造方法の一例を示す断面
図。
図。
１…配線層、２…Ｐ−ＴＥＯＳ膜、３…Ｐ−ＳｉＮ膜、
４…パッシベーション膜、８…ポリイミド膜、９…フォ
トレジストマスク、２１、２２…開口部、１１…導電
層、１２…タングステン膜、１３…シリコン酸化膜、１
４…シリコン酸化膜、１５…シリコン窒化膜、１６…フ
ォトレジストマスク、３１…開口部。
４…パッシベーション膜、８…ポリイミド膜、９…フォ
トレジストマスク、２１、２２…開口部、１１…導電
層、１２…タングステン膜、１３…シリコン酸化膜、１
４…シリコン酸化膜、１５…シリコン窒化膜、１６…フ
ォトレジストマスク、３１…開口部。
Claims (2)
- 【請求項１】 半導体基板上に少なくとも第１の絶縁膜
及び第２の絶縁膜を形成する工程と、 上記第２の絶縁膜上にフォトレジストからなるマスク層
を形成する工程と、 上記マスク層を用いて上記第２の絶縁膜を選択的に除去
して第１の開口部を形成する工程と、 上記マスク層を溶融させて上記第１開口部の側壁上をフ
ォトレジストで覆う工程と、 上記マスク層を用いて上記第１の絶縁膜を選択的に除去
して第２の開口部を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜が、下層がシリコン酸
化膜、上層がシリコン窒化膜からなる２層の絶縁膜であ
り、前記第２の絶縁膜がポリイミド膜であることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18595796A JPH1032242A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18595796A JPH1032242A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032242A true JPH1032242A (ja) | 1998-02-03 |
Family
ID=16179843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18595796A Pending JPH1032242A (ja) | 1996-07-16 | 1996-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449906B2 (en) | 2003-05-13 | 2008-11-11 | Kabushiki Kaisha Nihon Micronics | Probe for testing an electrical device |
-
1996
- 1996-07-16 JP JP18595796A patent/JPH1032242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449906B2 (en) | 2003-05-13 | 2008-11-11 | Kabushiki Kaisha Nihon Micronics | Probe for testing an electrical device |
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