JPH10322208A - Ａ／ｄ変換処理装置 - Google Patents
Ａ／ｄ変換処理装置Info
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- JPH10322208A JPH10322208A JP13101297A JP13101297A JPH10322208A JP H10322208 A JPH10322208 A JP H10322208A JP 13101297 A JP13101297 A JP 13101297A JP 13101297 A JP13101297 A JP 13101297A JP H10322208 A JPH10322208 A JP H10322208A
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Abstract
(57)【要約】
【課題】装置の小型化及び低コスト化を図るとともに、
多チャンネルの信号のリアルタイム処理に有利なＡ／Ｄ
変換処理装置を提供する。 【解決手段】複数の同一周波数のアナログ信号を取り込
む複数の入力端子と、複数の入力端子の出力に対してそ
れぞれが異なる周波数となるように周波数変換処理を実
行する複数の周波数変換手段と、複数の周波数変換手段
の出力から不要波を除去する複数の帯域フィルタと、複
数の帯域フィルタの出力を合成させる合成手段と、合成
手段の出力に対してデジタル信号変換処理を実行するデ
ジタル信号変換処理手段とを備えている。
多チャンネルの信号のリアルタイム処理に有利なＡ／Ｄ
変換処理装置を提供する。 【解決手段】複数の同一周波数のアナログ信号を取り込
む複数の入力端子と、複数の入力端子の出力に対してそ
れぞれが異なる周波数となるように周波数変換処理を実
行する複数の周波数変換手段と、複数の周波数変換手段
の出力から不要波を除去する複数の帯域フィルタと、複
数の帯域フィルタの出力を合成させる合成手段と、合成
手段の出力に対してデジタル信号変換処理を実行するデ
ジタル信号変換処理手段とを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、高周波数のアナ
ログ信号をデジタル信号に変換し処理するＡ／Ｄ変換処
理装置に関する。
ログ信号をデジタル信号に変換し処理するＡ／Ｄ変換処
理装置に関する。
【０００２】
【従来の技術】周知のように、高周波数であるアナログ
信号をデジタル信号に変換し処理するＡ／Ｄ変換処理装
置にあっては、図３に示すような構成を有する装置が適
用されている。
信号をデジタル信号に変換し処理するＡ／Ｄ変換処理装
置にあっては、図３に示すような構成を有する装置が適
用されている。
【０００３】図３において、入力端子１１１〜１１ｎで
は、複数の同一周波数のアナログ信号を受信し、それぞ
れミキサ１２１〜１２ｎの一方の入力端に供給する。ま
た、ミキサ１２１〜１２ｎの他方の入力端には、局部発
振器１３から発生される局部発振信号が供給される。す
なわち、ミキサ１２１〜１２ｎは、それぞれアナログ信
号と局部発振信号とを混合することにより、処理する帯
域に応じた周波数変換を行ない、以後、帯域フィルタ１
４１〜１４ｎへ出力する。
は、複数の同一周波数のアナログ信号を受信し、それぞ
れミキサ１２１〜１２ｎの一方の入力端に供給する。ま
た、ミキサ１２１〜１２ｎの他方の入力端には、局部発
振器１３から発生される局部発振信号が供給される。す
なわち、ミキサ１２１〜１２ｎは、それぞれアナログ信
号と局部発振信号とを混合することにより、処理する帯
域に応じた周波数変換を行ない、以後、帯域フィルタ１
４１〜１４ｎへ出力する。
【０００４】帯域フィルタ１４１〜１４ｎは、ミキサ１
２１〜１２ｎの出力から不要波除去のための帯域制限を
行ない、以後、Ａ／Ｄ(Analog/Digital)変換器１５１〜
１５ｎへ不要波を除去されたアナログ信号を出力する。
Ａ／Ｄ変換器１５１〜１５ｎは、不要波を除去されたア
ナログ信号をデジタル信号に変換し、このデジタル信号
をバッファメモリ１６１〜１６ｎへ蓄積する。
２１〜１２ｎの出力から不要波除去のための帯域制限を
行ない、以後、Ａ／Ｄ(Analog/Digital)変換器１５１〜
１５ｎへ不要波を除去されたアナログ信号を出力する。
Ａ／Ｄ変換器１５１〜１５ｎは、不要波を除去されたア
ナログ信号をデジタル信号に変換し、このデジタル信号
をバッファメモリ１６１〜１６ｎへ蓄積する。
【０００５】これらバッファメモリ１６１〜１６ｎに
は、デジタル信号処理部１７が接続されており、このデ
ジタル信号処理部１７は、それぞれの系統のデジタル信
号をバッファメモリ１６１〜１６ｎから読み出し処理す
る。このとき、それぞれのバッファメモリ１６１〜１６
ｎのデジタル信号間の同期をとるためには、Ａ／Ｄ変換
器１５１〜１５ｎ以降の処理において、統一された同期
タイミングが必要となる。
は、デジタル信号処理部１７が接続されており、このデ
ジタル信号処理部１７は、それぞれの系統のデジタル信
号をバッファメモリ１６１〜１６ｎから読み出し処理す
る。このとき、それぞれのバッファメモリ１６１〜１６
ｎのデジタル信号間の同期をとるためには、Ａ／Ｄ変換
器１５１〜１５ｎ以降の処理において、統一された同期
タイミングが必要となる。
【０００６】そこで、Ａ／Ｄ変換器１５１〜１５ｎ及び
バッファメモリ１６１〜１６ｎのそれぞれの制御端に
は、タイミング信号発生器１８が接続され、このタイミ
ング信号発生器１８からの同期タイミング信号が供給さ
れることになる。このため、Ａ／Ｄ変換器１５１〜１５
ｎ及びバッファメモリ１６１〜１６ｎにおけるデジタル
信号の同期化が実現される。
バッファメモリ１６１〜１６ｎのそれぞれの制御端に
は、タイミング信号発生器１８が接続され、このタイミ
ング信号発生器１８からの同期タイミング信号が供給さ
れることになる。このため、Ａ／Ｄ変換器１５１〜１５
ｎ及びバッファメモリ１６１〜１６ｎにおけるデジタル
信号の同期化が実現される。
【０００７】ところで、デジタル信号処理部１７は、信
号処理を実行するためにそれぞれの系統のバッファメモ
リ１６１〜１６ｎにアクセスしてデジタル信号を読み出
す必要があり、このため、メモリ間のデータ転送に処理
時間を費やしてしまうことになる。これは、多チャンネ
ルのリアルタイム処理が必要な場合に、大きい損失とな
ってしまうことになる。また、Ａ／Ｄ変換器１５１〜１
５ｎ及びバッファメモリ１６１〜１６ｎの同期タイミン
グを、タイミング信号発生器１８を設けることにより実
現しているので、その分、回路構成が大型化し、経済的
不利にもなる。
号処理を実行するためにそれぞれの系統のバッファメモ
リ１６１〜１６ｎにアクセスしてデジタル信号を読み出
す必要があり、このため、メモリ間のデータ転送に処理
時間を費やしてしまうことになる。これは、多チャンネ
ルのリアルタイム処理が必要な場合に、大きい損失とな
ってしまうことになる。また、Ａ／Ｄ変換器１５１〜１
５ｎ及びバッファメモリ１６１〜１６ｎの同期タイミン
グを、タイミング信号発生器１８を設けることにより実
現しているので、その分、回路構成が大型化し、経済的
不利にもなる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
Ａ／Ｄ変換処理装置では、タイミング信号発生器を用い
て信号処理における同期タイミングをとっているため、
その分回路構成が大型化し、経済上不利となっている。
また、デジタル信号処理部が信号処理を行なう際に、各
系統のバッファメモリにいちいちアクセスしなければな
らないため、メモリ間のデータ転送に処理時間を費やし
てしまい、多チャンネルの信号のリアルタイム処理に大
きい損失を与えるという不都合を有している。
Ａ／Ｄ変換処理装置では、タイミング信号発生器を用い
て信号処理における同期タイミングをとっているため、
その分回路構成が大型化し、経済上不利となっている。
また、デジタル信号処理部が信号処理を行なう際に、各
系統のバッファメモリにいちいちアクセスしなければな
らないため、メモリ間のデータ転送に処理時間を費やし
てしまい、多チャンネルの信号のリアルタイム処理に大
きい損失を与えるという不都合を有している。
【０００９】この発明の目的は、装置の小型化及び低コ
スト化を図るとともに、多チャンネルの信号のリアルタ
イム処理に有利なＡ／Ｄ変換処理装置を提供することに
ある。
スト化を図るとともに、多チャンネルの信号のリアルタ
イム処理に有利なＡ／Ｄ変換処理装置を提供することに
ある。
【００１０】
【課題を解決するための手段】この発明に係るＡ／Ｄ変
換処理装置は、複数の同一周波数のアナログ信号を取り
込む複数の入力端子と、複数の入力端子の出力に対して
それぞれが異なる周波数となるように周波数変換処理を
実行する複数の周波数変換手段と、複数の周波数変換手
段の出力から不要波を除去する複数の帯域フィルタと、
複数の帯域フィルタの出力を合成させる合成手段と、合
成手段の出力に対してデジタル信号変換処理を実行する
デジタル信号変換処理手段とを備えるようにしたもので
ある。
換処理装置は、複数の同一周波数のアナログ信号を取り
込む複数の入力端子と、複数の入力端子の出力に対して
それぞれが異なる周波数となるように周波数変換処理を
実行する複数の周波数変換手段と、複数の周波数変換手
段の出力から不要波を除去する複数の帯域フィルタと、
複数の帯域フィルタの出力を合成させる合成手段と、合
成手段の出力に対してデジタル信号変換処理を実行する
デジタル信号変換処理手段とを備えるようにしたもので
ある。
【００１１】この構成によれば、Ａ／Ｄ変換前に各系統
のアナログ信号が複数の周波数変換手段，複数の帯域フ
ィルタ及び合成手段にて周波数多重されるため、Ａ／Ｄ
変換器及びバッファメモリも１系統で済み、デジタル信
号処理部におけるデータ読み出しも１つのバッファメモ
リをアクセスすればよいだけとなる。このため、メモリ
間のデータ転送における処理時間を短縮することがで
き、多チャンネルのリアルタイム処理に有利となる。ま
た、各系統のアナログ信号を一括Ａ／Ｄ変換するための
同期タイミングを発生させる必要がなくなり、これによ
りタイミング信号発生器等を別個に設ける必要がなく、
その分装置の小型化及び低コスト化を図ることができ
る。
のアナログ信号が複数の周波数変換手段，複数の帯域フ
ィルタ及び合成手段にて周波数多重されるため、Ａ／Ｄ
変換器及びバッファメモリも１系統で済み、デジタル信
号処理部におけるデータ読み出しも１つのバッファメモ
リをアクセスすればよいだけとなる。このため、メモリ
間のデータ転送における処理時間を短縮することがで
き、多チャンネルのリアルタイム処理に有利となる。ま
た、各系統のアナログ信号を一括Ａ／Ｄ変換するための
同期タイミングを発生させる必要がなくなり、これによ
りタイミング信号発生器等を別個に設ける必要がなく、
その分装置の小型化及び低コスト化を図ることができ
る。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は、この発明
の一実施の形態を示している。図１において、複数の同
一周波数のアナログ信号は、複数の入力端子２１１〜２
１ｎにより受信され、変調手段であるミキサ２２１〜２
２ｎの一方の入力端に供給される。ミキサ２２１〜２２
ｎの他方の入力端には、局部発振器２３１〜２３ｎから
発生された局部発振信号がそれぞれ供給される。なお、
局部発振器２３１〜２３ｎは、入力端子２１１〜２１ｎ
から出力されるアナログ信号毎に異なる周波数となるよ
うな局部発振信号を発生することになる。
いて図面を参照して詳細に説明する。図１は、この発明
の一実施の形態を示している。図１において、複数の同
一周波数のアナログ信号は、複数の入力端子２１１〜２
１ｎにより受信され、変調手段であるミキサ２２１〜２
２ｎの一方の入力端に供給される。ミキサ２２１〜２２
ｎの他方の入力端には、局部発振器２３１〜２３ｎから
発生された局部発振信号がそれぞれ供給される。なお、
局部発振器２３１〜２３ｎは、入力端子２１１〜２１ｎ
から出力されるアナログ信号毎に異なる周波数となるよ
うな局部発振信号を発生することになる。
【００１３】すなわち、ミキサ２２１〜２２ｎは、それ
ぞれアナログ信号と局部発振信号とを混合することによ
り、処理する帯域に応じた周波数変換を行ない、以後、
帯域フィルタ２４１〜２４ｎへ出力する。
ぞれアナログ信号と局部発振信号とを混合することによ
り、処理する帯域に応じた周波数変換を行ない、以後、
帯域フィルタ２４１〜２４ｎへ出力する。
【００１４】帯域フィルタ２４１〜２４ｎは、ミキサ２
２１〜２２ｎの出力から不要波除去のための帯域制限を
行ない、以後、不要波を除去された信号を合成手段であ
る加算器２５へ出力する。加算器２５は、帯域フィルタ
２４１〜２４ｎのそれぞれの出力を合成し、Ａ／Ｄ変換
器２６へ出力する。Ａ／Ｄ変換器２６は、加算器２５の
出力をデジタル信号に変換し、このデジタル信号をバッ
ファメモリ２７に蓄えている。
２１〜２２ｎの出力から不要波除去のための帯域制限を
行ない、以後、不要波を除去された信号を合成手段であ
る加算器２５へ出力する。加算器２５は、帯域フィルタ
２４１〜２４ｎのそれぞれの出力を合成し、Ａ／Ｄ変換
器２６へ出力する。Ａ／Ｄ変換器２６は、加算器２５の
出力をデジタル信号に変換し、このデジタル信号をバッ
ファメモリ２７に蓄えている。
【００１５】また、バッファメモリ２７には、デジタル
信号処理部２８が接続されており、このデジタル信号処
理部２８は、バッファメモリ２７に蓄積されたデジタル
信号を読み出し、かつデジタル信号処理を実行する。
信号処理部２８が接続されており、このデジタル信号処
理部２８は、バッファメモリ２７に蓄積されたデジタル
信号を読み出し、かつデジタル信号処理を実行する。
【００１６】なお、局部発振器２３１〜２３ｎから発生
される局部発振信号は、加算器２５の合成出力におい
て、お互いが干渉を起こさないような周波数配置となる
ように予め設定されている。
される局部発振信号は、加算器２５の合成出力におい
て、お互いが干渉を起こさないような周波数配置となる
ように予め設定されている。
【００１７】図２は、加算器２５における合成時の周波
数配置の１例を示している。図２において、縦軸は信号
レベルを示しており、横軸は周波数を示している。すな
わち、入力端子２１１〜２１ｎから加算器２５に至る各
系統１〜ｎの信号が周波数毎に配置されている。加算器
２５にて周波数多重された各系統１〜ｎの信号は、Ａ／
Ｄ変換器２６にて一括Ａ／Ｄ変換処理が行なわれて、バ
ッファメモリ２７に蓄積される。ここで、Ａ／Ｄ変換処
理の帯域は、合成帯域全てをカバーされる。
数配置の１例を示している。図２において、縦軸は信号
レベルを示しており、横軸は周波数を示している。すな
わち、入力端子２１１〜２１ｎから加算器２５に至る各
系統１〜ｎの信号が周波数毎に配置されている。加算器
２５にて周波数多重された各系統１〜ｎの信号は、Ａ／
Ｄ変換器２６にて一括Ａ／Ｄ変換処理が行なわれて、バ
ッファメモリ２７に蓄積される。ここで、Ａ／Ｄ変換処
理の帯域は、合成帯域全てをカバーされる。
【００１８】そして、デジタル信号処理部２８では、Ｆ
ＦＴ(Fast Fourier Transform)処理等で周波数分析を行
なうことで、必要な系統の帯域のデジタル信号を抜き出
すことができる。しかも、一括Ａ／Ｄ変換であるため、
各系統１〜ｎ相互間の同期は完全に取れており、各系統
１〜ｎ相互間の信号処理も容易である。
ＦＴ(Fast Fourier Transform)処理等で周波数分析を行
なうことで、必要な系統の帯域のデジタル信号を抜き出
すことができる。しかも、一括Ａ／Ｄ変換であるため、
各系統１〜ｎ相互間の同期は完全に取れており、各系統
１〜ｎ相互間の信号処理も容易である。
【００１９】したがって、上記実施の形態によれば、各
系統１〜ｎの信号は、ミキサ２２１〜２２ｎ，局部発振
器２３１〜２３ｎ，帯域フィルタ２４１〜２４ｎ及び加
算器２５により、Ａ／Ｄ変換前に各系統のアナログ信号
が周波数多重されるため、一括Ａ／Ｄ変換するための同
期タイミングを発生させる必要がなくなる。このため、
タイミング信号発生器等を別個に設ける必要がなく、そ
の分装置の小型化及び低コスト化を図ることができる。
系統１〜ｎの信号は、ミキサ２２１〜２２ｎ，局部発振
器２３１〜２３ｎ，帯域フィルタ２４１〜２４ｎ及び加
算器２５により、Ａ／Ｄ変換前に各系統のアナログ信号
が周波数多重されるため、一括Ａ／Ｄ変換するための同
期タイミングを発生させる必要がなくなる。このため、
タイミング信号発生器等を別個に設ける必要がなく、そ
の分装置の小型化及び低コスト化を図ることができる。
【００２０】また、Ａ／Ｄ変換前に各系統のアナログ信
号が周波数多重される構成であることにより、Ａ／Ｄ変
換器２６及びバッファメモリ２７も１系統で済み、デジ
タル信号処理部２８におけるデータ読み出しも１つのバ
ッファメモリ２７をアクセスすればよいだけとなる。こ
のため、メモリ間のデータ転送における処理時間を短縮
することができ、多チャンネルの信号のリアルタイム処
理に有利となる。
号が周波数多重される構成であることにより、Ａ／Ｄ変
換器２６及びバッファメモリ２７も１系統で済み、デジ
タル信号処理部２８におけるデータ読み出しも１つのバ
ッファメモリ２７をアクセスすればよいだけとなる。こ
のため、メモリ間のデータ転送における処理時間を短縮
することができ、多チャンネルの信号のリアルタイム処
理に有利となる。
【００２１】
【発明の効果】以上詳述したようにこの発明によれば、
装置の小型化及び低コスト化を図るとともに、多チャン
ネルの信号のリアルタイム処理に有利なＡ／Ｄ変換処理
装置を提供することができる。
装置の小型化及び低コスト化を図るとともに、多チャン
ネルの信号のリアルタイム処理に有利なＡ／Ｄ変換処理
装置を提供することができる。
【図１】この発明に係るＡ／Ｄ変換処理装置の一実施の
形態を示すブロック構成図。
形態を示すブロック構成図。
【図２】同実施の形態における加算器で合成された信号
の周波数配置を説明するために示す図。
の周波数配置を説明するために示す図。
【図３】従来のＡ／Ｄ変換処理装置を示すブロック構成
図。
図。
１１１〜１１ｎ，２１１〜２１ｎ…入力端子、 １２１〜１２ｎ，２２１〜２２ｎ…ミキサ、 １３，２３１〜２３ｎ…局部発振器、 １４１〜１４ｎ，２４１〜２４ｎ…帯域フィルタ、 ２５…加算器、 １５１〜１５ｎ，２６…Ａ／Ｄ変換器、 １６１〜１６ｎ，２７…バッファメモリ、 １７，２８…デジタル信号処理部、 １８…タイミング信号発生器。
Claims (3)
- 【請求項１】 複数の同一周波数のアナログ信号を取り
込む複数の入力端子と、 前記複数の入力端子の出力に対してそれぞれが異なる周
波数となるように周波数変換処理を実行する複数の周波
数変換手段と、 前記複数の周波数変換手段の出力から不要波を除去する
複数の帯域フィルタと、 前記複数の帯域フィルタの出力を合成させる合成手段
と、 前記合成手段の出力に対してデジタル信号変換処理を実
行するデジタル信号変換処理手段とを具備してなること
を特徴とするＡ／Ｄ変換処理装置。 - 【請求項２】 前記複数の周波数変換手段は、前記複数
の入力端子から前記合成手段に至る各信号経路毎に異な
る周波数となるような局部発振信号を各信号経路側へ出
力する複数の局部発振手段と、各信号経路中に介在され
ており、前記入力端子の出力と前記局部発振信号とを混
合させることにより変調を行なう複数の変調手段とを有
してなることを特徴とする請求項１記載のＡ／Ｄ変換処
理装置。 - 【請求項３】 前記デジタル信号変換処理手段は、前記
合成手段の出力をデジタル信号に変換するアナログ／デ
ジタル変換手段と、このアナログ／デジタル変換手段の
出力を格納する記憶手段と、この記憶手段にアクセス
し、格納された周波数帯域毎のデジタル信号を読み出
し、かつ信号処理を実行する信号処理手段とを有してな
ることを特徴とする請求項１記載のＡ／Ｄ変換処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13101297A JP3305983B2 (ja) | 1997-05-21 | 1997-05-21 | Ａ／ｄ変換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13101297A JP3305983B2 (ja) | 1997-05-21 | 1997-05-21 | Ａ／ｄ変換処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10322208A true JPH10322208A (ja) | 1998-12-04 |
| JP3305983B2 JP3305983B2 (ja) | 2002-07-24 |
Family
ID=15047927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13101297A Expired - Fee Related JP3305983B2 (ja) | 1997-05-21 | 1997-05-21 | Ａ／ｄ変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305983B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005349041A (ja) * | 2004-06-11 | 2005-12-22 | Aiphone Co Ltd | ナースコールシステム |
| JP2007529148A (ja) * | 2003-07-10 | 2007-10-18 | ハネウェル・インターナショナル・インコーポレーテッド | 航空通信およびナビゲーション用の無線受信機 |
| US8711993B2 (en) | 2010-12-10 | 2014-04-29 | Honeywell International Inc. | Wideband multi-channel receiver with fixed-frequency notch filter for interference rejection |
-
1997
- 1997-05-21 JP JP13101297A patent/JP3305983B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529148A (ja) * | 2003-07-10 | 2007-10-18 | ハネウェル・インターナショナル・インコーポレーテッド | 航空通信およびナビゲーション用の無線受信機 |
| JP2005349041A (ja) * | 2004-06-11 | 2005-12-22 | Aiphone Co Ltd | ナースコールシステム |
| JP4659397B2 (ja) * | 2004-06-11 | 2011-03-30 | アイホン株式会社 | ナースコールシステム |
| US8711993B2 (en) | 2010-12-10 | 2014-04-29 | Honeywell International Inc. | Wideband multi-channel receiver with fixed-frequency notch filter for interference rejection |
| US9042502B2 (en) | 2010-12-10 | 2015-05-26 | Honeywell International Inc. | Wideband multi-channel receiver with fixed-frequency notch filter for interference rejection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305983B2 (ja) | 2002-07-24 |
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Legal Events
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|---|---|---|---|
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