JPH10321487A - Iii−v族化合物半導体ウェハ - Google Patents

Iii−v族化合物半導体ウェハ

Info

Publication number
JPH10321487A
JPH10321487A JP9132033A JP13203397A JPH10321487A JP H10321487 A JPH10321487 A JP H10321487A JP 9132033 A JP9132033 A JP 9132033A JP 13203397 A JP13203397 A JP 13203397A JP H10321487 A JPH10321487 A JP H10321487A
Authority
JP
Japan
Prior art keywords
iii
wafer
compound semiconductor
semiconductor wafer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9132033A
Other languages
English (en)
Other versions
JP3368799B2 (ja
Inventor
Yasunori Miura
祥紀 三浦
Toshiyuki Morimoto
俊之 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP13203397A priority Critical patent/JP3368799B2/ja
Priority to SG1998000854A priority patent/SG67498A1/en
Priority to EP98107445A priority patent/EP0884771B1/en
Priority to TW087106250A priority patent/TW504746B/zh
Priority to DE69838566T priority patent/DE69838566T2/de
Priority to DK98107445T priority patent/DK0884771T3/da
Priority to CN98109520A priority patent/CN1090382C/zh
Priority to KR10-1998-0018444A priority patent/KR100415868B1/ko
Publication of JPH10321487A publication Critical patent/JPH10321487A/ja
Priority to HK99100997A priority patent/HK1015952A1/xx
Priority to US09/588,847 priority patent/US6294019B1/en
Application granted granted Critical
Publication of JP3368799B2 publication Critical patent/JP3368799B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02021Edge treatment, chamfering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281Lateral isolation by selective oxidation of silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 デバイスプロセスで割れが生じにくいIII
−V族化合物半導体ウェハを提供する。 【解決手段】 III−V族化合物半導体からなるウェ
ハ21は、断面がほぼ半径Rの円弧形状を有するように
外周端部が面取りされた、III−V族化合物からなる
基板22と、基板22上に形成されたIII−V族化合
物層からなるエピタキシャル層26とを備える。ウェハ
22の外周端縁から距離Lだけ離れた位置までの部分が
除去されており、距離Lが式R≦L≦3Rの関係を満足
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、III−V族化
合物半導体ウェハに関し、特に、気相エピタキシャル成
長法により成長したエピタキシャル層を有するIII−
V族化合物半導体ウェハに関するものである。
【0002】
【従来の技術】近年、光通信の発達によりフォトダイオ
ードなどの生産量が増加している。フォトダイオードと
して、たとえば、インジウム−リン(以下、InPと称
する)基板の上にクロライド気相成長法によりエピタキ
シャル層を成長した、InPフォトダイオード(以下、
pin−PDと称する)が実用化されている。
【0003】pin−PDを製造する場合には、InP
インゴットを輪切りにしてチャンファー加工、研磨加工
を施しInP基板を形成する。次に、この基板上にII
I−V族化合物層をエピタキシャル成長させたInPウ
ェハ上にZn拡散層や保護膜などを形成する。このよう
な製造工程においては、通常は直径2インチで成長させ
たInPウェハを矩形に切出し、その後Zn拡散層など
を形成するデバイスプロセスに投入しているが、最近で
は、コストダウンを図るために直径2インチの円形のウ
ェハのままデバイスプロセスを行なう場合が多い。
【0004】InPウェハはデバイスプロセスにおいて
ピンセットでつかまれたり、機械で挟まれて搬送される
ことが多いため、ウェハの端部が欠けたり割れたりする
ことがある。これを防止するため、従来より、基板の端
部に面取り部を形成することが行なわれる。たとえば実
開昭58−103144号公報には、GaAs基板の端
部に所定の面取り部を形成して鏡面研磨時のひっかき傷
や、工程移動の際の欠けを防止する技術が記載されてい
る。
【0005】また、特開平6−61201号公報では、
シリコン基板の端部に所定の面取り部を形成してエッジ
クラウンの発生を防止する技術が開示されている。
【0006】
【発明が解決しようとする課題】しかしながら、面取り
部を形成したInP基板上にエピタキシャル層を成長さ
せたウェハをデバイスプロセスに投入した場合には、不
純物導入のための拡散工程、保護膜形成のための熱CV
D工程、異物除去のための超音波洗浄工程などでウェハ
に割れが発生するという問題が生じている。
【0007】そこで、この発明は、このような問題を解
決するためになされたものであり、デバイスプロセスで
割れが生じにくいIII−V族化合物半導体ウェハを提
供することである。
【0008】
【課題を解決するための手段】この発明の1つの局面に
従ったIII−V族化合物半導体ウェハは、断面がほぼ
半径Rの円弧形状を有するように外周縁部が面取りされ
た、III−V族化合物からなる半導体基板と、この基
板上に形成されたIII−V族化合物層とを備える。I
II−V族化合物半導体ウェハの外周端縁から距離Lだ
け離れた位置までの部分が除去されており、距離Lが式
R≦L≦3Rを満足する。
【0009】また、III−V族化合物層は、基板の主
表面にほぼ平行な面として(100)面を有するように
形成されていることが好ましい。
【0010】さらに、除去されて形成されたIII−V
族化合物半導体ウェハの外周端縁の表面粗さRmaxが
2μm以下であることが好ましい。
【0011】この発明の別の局面に従ったIII−V族
化合物半導体ウェハは、III−V族化合物からなる半
導体基板と、この半導体基板上に形成されたIII−V
族化合物層とを備える。III−V族化合物半導体ウェ
ハの外周縁部でエピタキシャル異常成長部が除去されて
いる。ここで、エピタキシャル異常成長部とは、III
−V族化合物層において、相対的に厚さが厚くなってい
る部分をいう。
【0012】また、III−V族化合物半導体ウェハの
外周端縁からの距離が0.1mmまでの部分では半導体
基板が露出していることが好ましい。
【0013】また、断面がほぼ半径rの円弧形状を有す
るようにIII−V族化合物半導体ウェハの外周縁部が
面取りされており、半径rは0.1mm以上であること
が好ましい。
【0014】
【発明の実施の形態】発明者らは、上述したデバイスプ
ロセス中でのウェハの割れの発生を防止するために、ま
ず割れの原因の究明を行なった。その結果、InP基板
上にInGaAsエピタキシャル層を成長させたウェハ
においては、ウェハの周辺部の特定面方位部分でエピタ
キシャル層が異常に高速成長し、この部分で特にウェハ
の割れが多発することを見出した。
【0015】図1は、InP基板上に成長したInGa
Asエピタキシャル層を示す断面図である。図1を参照
して、InP基板1の表面にIII−V族化合物層とし
てのInGaAsエピタキシャル層2が形成されてい
る。矢印(100)、矢印(111)、矢印(011)
は、それぞれ、InP基板1の(100)面、(11
1)面、(011)面を示す。InP基板1の外周縁部
は半径Rの円弧形状である。InGaAsエピタキシャ
ル層2のうち部分2Xでは異常な高速成長のため層が厚
くなっている。また、部分2Yでは、逆に、InGaA
sエピタキシャル層の厚みが薄くなっている。このよう
に、エピタキシャル層2の厚さが部分的に異なるウェハ
をデバイスプロセスに投入すると、InP基板1とIn
GaAsエピタキシャル層2の熱膨張係数が大きく異な
るため、デバイスプロセス中の熱サイクルにより大きな
応力が発生し、厚さが厚い部分2Xにクラックが生じ、
ウェハの割れの原因となることがわかった。
【0016】以上のことから、この発明では、(11
1)面付近で異常成長を起こしたウェハの端部をエピタ
キシャル成長後に点線3で示す位置まで除去することに
より異常成長部をなくしているため、デバイスプロセス
中で割れが生じにくいIII−V族化合物半導体ウェハ
10を得ることができる。
【0017】また、実験を重ねた結果、基板の断面がほ
ぼ半径Rの円弧形状を有するように外周縁部が面取りさ
れたウェハ10では、外周端縁からの距離が0〜Rの部
分において、特に、異常成長部が発生しやすいことを発
見した。したがって、ウェハの端縁から少なくとも距離
Rの部分を取除けば、異常成長部は除去される。一方、
ウェハを除去する量が小さいほどInP基板を有効に活
用できるため、除去量は小さいほどよい。しかしなが
ら、現在の設備での位置決め精度は、現在よく使用して
いる基板の半径R(=0.25mm)にほぼ等しいた
め、除去量には±Rのばらつきがある。したがって、除
去量の上限値を3Rとすれば、最悪の場合でもウェハの
端縁から距離Rの部分を除去することができる。
【0018】また、III−V族化合物層としてのIn
GaAsエピタキシャル層2は、InP基板1の主表面
にほぼ平行な面として(100)面を有するように形成
されていれば、異常成長する部分2Xが(111)面と
なり、上述の条件を満たす可能性が高くなるので好まし
い。
【0019】また、除去されて形成されたIII−V族
化合物半導体ウェハの外周端縁3の表面粗さRmaxが
2μm以下であれば、ウェハの割れにつながる起点が存
在しないためさらに好ましい。
【0020】この発明に従ったIII−V族化合物半導
体ウェハにおいては、図1に示すように、ウェハの外周
端縁部でエピタキシャル異常成長部2Xが除去されてい
るため、デバイスプロセス中で割れが生じにくくなる。
【0021】また、ウェハ10の外周端縁からの距離が
0.1mmまでの部分でInP基板1が露出していれば
デバイスプロセス中で割れが生じにくいことがわかっ
た。
【0022】また、断面がほぼ半径rの円弧形状を有す
るようにウェハ10の外周縁部が面取りされており、r
は0.1mm以上であることが好ましい。ここで、rを
0.1mm以上としたのは、現在半径が0.1mm未満
の面取り用の砥石がないためであり、もしそのような砥
石ができたとしても、砥石を構成するダイヤの粒径が約
0.05μmであるため、十分な加工精度が得られず加
工面の平坦性に問題があるからである。さらに、半径が
0.1mm未満の面取り加工をしたとしても、このよう
な面取りではウェハの端部が尖ったものとなるため、ウ
ェハ研磨中やデバイスプロセス中で、ウェハの端部が欠
けやすくなるという問題があるからである。
【0023】
【実施例】以下、この発明の実施例について、図面を参
照して説明する。図2は、気相エピタキシャル成長装置
を示す模式図である。図3はこの発明に従って製造した
ウェハの断面を示す図である。図4は、図3中のIVで
囲んだ部分の拡大断面図である。図2を参照して、気相
エピタキシャル成長装置11は、反応器12と、駆動手
段13と、ヒータ14a、14bと、ソースボード1
5、16、17と、ソース容器18、19、20とを備
える。反応器12内にインジウム(In)が入ったソー
スボード15、17と、ガリウム(Ga)が入ったソー
スボード16とが設けられる。駆動装置13は基板22
を矢印で示す方向に回転させるために設けられる。As
Cl3 が入ったソース容器18、19と、PCl3 が入
ったソース容器20には、それぞれ、配管101〜10
3を介して水素が送り込まれる。ソース容器18はソー
スボード15と、ソース容器19はソースボード16
と、ソース容器20はソースボード17と配管104〜
106を介してそれぞれ接続される。ヒータ14a、1
4bが反応器12を加熱する。
【0024】このような装置を用いて、まず、ヒータ1
4a、14bの出力を調整して反応器12内に図2の
(B)で示すような温度分布を形成した。次に、イオウ
がドープされたInPからなる基板22を駆動手段13
にセットした。基板22の直径は51mmであり、厚さ
は450μmとした。図3で示すように、基板22の端
部断面の半径Rを0.25mmとした。駆動手段13に
より基板22を図2中の下側へ回転させて移動させた。
この状態でソース容器20に配管103を介して水素ガ
スを送り込むことにより、ソース容器20では以下の
(1)で示す化学反応を起こした。
【0025】
【化1】
【0026】上述の(1)で示す反応により生じたP4
とHClがソースボード17へ送り込まれ、以下の
(2)で示す化学反応が起きた。
【0027】
【化2】
【0028】ソースボード17へ送り込まれたP4 と、
上述の(2)で示す反応により生じたInClとH2
基板22上で以下の(3)で示す化学反応を起こした。
【0029】
【化3】
【0030】(3)で示す式より、図4で示すように基
板22上に厚さ約2μmのInPバッファ層23を成長
させた。
【0031】次に駆動手段13を用いて基板22を図2
中の上側へ回転させて移動させ、ソース容器18へ配管
101、102を介して水素ガスを送り込むことによ
り、ソース容器18、19では以下の(4)で示す反応
を起こさせた。
【0032】
【化4】
【0033】上述の(4)で示した反応により生じたA
4 とHClが配管104を介してソースボード15へ
送り込まれ、以下の(5)で示す化学反応が起きた。
【0034】
【化5】
【0035】また、上述の(4)で示した反応により生
じたAs4 とHClが配管105を介してソースボード
16へ送り込まれることにより、以下の(6)で示す化
学反応が起きた。
【0036】
【化6】
【0037】ソースボード15へ送り込まれたAs4
と、ソースボード15で生じたInClと、ソースボー
ド16で生じたGaClと、ソースボード15、16で
生じたH2 以下の(7)で示す化学反応を起こした。
【0038】
【化7】
【0039】(7)で示す式より、図4で示すように基
板22上に厚さ3μmのInGaAs受光層24を形成
した。
【0040】駆動手段13を用いて基板22を図2中の
下側へ移動させてバッファタンク20に水素ガスを送り
込むことにより、図4で示すように基板22上に厚さ約
1.5μmのInP窓層25を形成した。これにより、
図3で示すように、基板22上にIII−V族化合物層
としてのエピタキシャル層26が形成されたウェハ21
をクロライドVPE法により製造した。
【0041】次に、ウェハ21を反応器12から取出
し、ウェハ21の面のうちエピタキシャル層26が成長
していない面27を真空吸引して保持した。粒度♯80
0で円弧半径0.25mmの図5で示すダイヤモンド砥
石を図3の矢印28で示す方向からウェハ21に接触さ
せ、ウェハ21の端縁からの距離が0.4mmの部分、
すなわち図3中のAで示す部分までを除去した。また、
仕上げ加工時の負荷低減と異常成長部を完全に除去する
ためにウェハ21のエッジからの距離が0.1mm以上
0.2mm以下の部分に面取りを施し、ウェハ21のエ
ッジをBで示す形状とした。
【0042】次に、粒度♯2000、円弧半径0.25
mmのダイヤモンド砥石を用いてウェハ21のエッジか
らの距離が0.1mmの部分を除去し、ウェハ21のエ
ッジをCで示す形状とした。また、ウェハ21のエッジ
からの距離が0.2〜0.25mmの部分の面取りを行
ないウェハ21のエッジをDで示す形状とした。ウェハ
21の端面の表面粗さRmaxが2.0μm以下とな
り、ウェハ21の直径が50mmとなり、本発明による
ウェハが完成した。以上のようにして製造したウェハを
デバイスプロセスに投入したところ、従来発生していた
割れの発生率が約1/5となった。
【0043】図6は上述のような工程で製造したウェハ
の平面図である。図7は図6中のVII−VII線に沿
ってみたへき開断面図である。図8は、異常成長部を除
去していないウェハの図6で示す部分に相当するへき開
断面図である。図7で示すこの発明のウェハ101は、
基板103とエピタキシャル層104により構成され、
ウェハの外周部102での異常成長部が除去できている
ことがわかる。また、図7で示す本発明のウェハ101
では、外周部102に歪がないため、多数の線状の傷が
発生していないことがわかる。一方、異常成長部を除去
していない図8で示すウェハ201は、基板203とエ
ピタキシャル層204により構成され、外周部202の
歪により生ずる多数の線状の傷205が発生しているこ
とがわかる。また、ウェハ201では、異常成長部で
は、平坦部に比べてエピタキシャル膜が約3倍の厚さと
なっている。このことからも、本発明では、異常成長部
を除去することによりウェハの周辺部の歪が有効に除去
されていることがわかる。
【0044】以上、この発明の実施例について説明した
が、この実施例についてはさまざまに変形が可能であ
る。まず、最初に準備する基板の直径は51mmとした
が、これは、基板の直径が50mmよりも小さくなると
50mm用にセットされたデバイスプロセス工程で装置
がウェハをつかみ損ねるなどの問題を回避するためであ
る。そのため、ハンドリングでウェハを搬送する場合に
は、基板の径を51mmとする必要はない。
【0045】また、エピタキシャル成長をさせるために
用いたクロライドVPE法は、エピタキシャル層を高速
成長できるという点でpin−PDのような比較的厚い
エピタキシャル層を必要とする製品には有利であるが、
厚いエピタキシャル層を必要としない場合には有機金属
気相成長法によりエピタキシャル層を製造してもよい。
また、この発明は、エピタキシャル層の成長速度の面方
位依存性を持ったエピタキシャル成長法、すなわち、ハ
イドライド法、有機金属法などのすべての成長法に適用
することができる。
【0046】さらに、ウェハの面取りを行なうには、加
工精度を向上させるため2種類の粒度を有し、一体化し
た砥石を使うことが望ましい。また、ウェハの端部を除
去する際にはエピタキシャル層と砥石が接触するが、砥
石と接触したエピタキシャル層は砥石と接触した後洗浄
することが好ましい。また、エピタキシャル層の端部以
外をレジストまたはテープなどで保護し、端部を除去し
た後このレジストやテープなどを除去してもよい。 ま
た、基板として、InPのみならず、結晶構造が同一で
ある他のIII−V族化合物を用いてもよい。今回開示
された実施例および実施の形態はすべての点で例示であ
って制限的なものではないと考えられるべきである。本
発明の範囲は上記した説明ではなくて特許請求の範囲に
よって示され、特許請求の範囲と均等の意味および範囲
内でのすべての変更が含まれることが意図される。
【0047】
【発明の効果】この発明によれば、エピタキシャル層の
異常成長部がなくなり、プロセス中における割れが少な
いIII−V族化合物半導体ウェハが得られる。その結
果、このウェハを使用することにより、素子を製造する
際のプロセスでの歩留りが向上するという効果が得られ
る。
【図面の簡単な説明】
【図1】異常成長したエピタキシャル層を示す断面図で
ある。
【図2】気相エピタキシャル成長装置を示す図であり、
(A)は装置の構成を示す模式図であり、(B)は反応
器内の温度分布を示す図である。
【図3】研磨されたウェハを示す断面図である。
【図4】図3中のIVで示す部分の拡大断面図である。
【図5】ウェハの端面を研磨するのに用いた砥石の断面
図である。
【図6】この発明により得られたウェハの平面図であ
る。
【図7】図6中のVII−VII線に沿ってみたへき開
断面図である。
【図8】従来のウェハのへき開断面図である。
【符号の説明】
1 InP基板 2 InGaAsエピタキシャル層 21 ウェハ 22 基板 23 InPバッファ層 24 InGaAs受光層 25 InP窓層 26 エピタキシャル層

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 断面がほぼ半径Rの円弧形状を有するよ
    うに外周縁部が面取りされた、III−V族化合物から
    なる半導体基板と、この基板上に形成されたIII−V
    族化合物層とを備えたIII−V族化合物半導体ウェハ
    において、 前記III−V族化合物半導体ウェハ上の外周端縁から
    距離Lだけ離れた位置までの部分が除去されており、 距離Lが式R≦L≦3Rを満足することを特徴とする、
    III−V族化合物半導体ウェハ。
  2. 【請求項2】 前記III−V族化合物層は、前記基板
    の主表面にほぼ平行な面として(100)面を有するよ
    うに形成されていることを特徴とする、請求項1に記載
    のIII−V族化合物半導体ウェハ。
  3. 【請求項3】 除去されて形成された前記III−V族
    化合物半導体ウェハの外周端縁の表面粗さRmaxが2
    μm以下であることを特徴とする、請求項1または2に
    記載のIII−V族化合物半導体ウェハ。
  4. 【請求項4】 III−V族化合物からなる半導体基板
    と、この半導体基板上に形成されたIII−V族化合物
    層とを備えたIII−V族化合物半導体ウェハにおい
    て、 前記III−V族化合物半導体ウェハの外周縁部でエピ
    タキシャル異常成長部が除去されていることを特徴とす
    る、III−V族化合物半導体ウェハ。
  5. 【請求項5】 前記III−V族化合物半導体ウェハの
    外周端縁からの距離が0.1mmまでの部分では前記半
    導体基板が露出していることを特徴とする、請求項4に
    記載のIII−V族化合物半導体ウェハ。
  6. 【請求項6】 断面がほぼ半径rの円弧形状を有するよ
    うに前記III−V族化合物半導体ウェハの外周縁部が
    面取りされており、前記半径rは0.1mm以上である
    ことを特徴とする、請求項4に記載のIII−V族化合
    物半導体ウェハ。
JP13203397A 1997-05-22 1997-05-22 Iii−v族化合物半導体ウェハおよびその製造方法 Expired - Fee Related JP3368799B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP13203397A JP3368799B2 (ja) 1997-05-22 1997-05-22 Iii−v族化合物半導体ウェハおよびその製造方法
EP98107445A EP0884771B1 (en) 1997-05-22 1998-04-23 Group III-V compound semiconductor wafer
TW087106250A TW504746B (en) 1997-05-22 1998-04-23 Method of manufacturing a group III-V compound semiconductor wafer
DE69838566T DE69838566T2 (de) 1997-05-22 1998-04-23 III-V-Verbindungshalbleiter-Scheibe
DK98107445T DK0884771T3 (da) 1997-05-22 1998-04-23 Gruppe III-V-forbindelse halvleder-wafer
SG1998000854A SG67498A1 (en) 1997-05-22 1998-04-23 Group iii-v compound semiconductor wafer
CN98109520A CN1090382C (zh) 1997-05-22 1998-05-22 Iii-v族化合物半导体晶片
KR10-1998-0018444A KR100415868B1 (ko) 1997-05-22 1998-05-22 Ⅲ-ⅴ족화합물반도체웨이퍼
HK99100997A HK1015952A1 (en) 1997-05-22 1999-03-11 Group iii-v compound semiconductor wafer
US09/588,847 US6294019B1 (en) 1997-05-22 2000-06-06 Method of making group III-V compound semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13203397A JP3368799B2 (ja) 1997-05-22 1997-05-22 Iii−v族化合物半導体ウェハおよびその製造方法

Publications (2)

Publication Number Publication Date
JPH10321487A true JPH10321487A (ja) 1998-12-04
JP3368799B2 JP3368799B2 (ja) 2003-01-20

Family

ID=15071936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13203397A Expired - Fee Related JP3368799B2 (ja) 1997-05-22 1997-05-22 Iii−v族化合物半導体ウェハおよびその製造方法

Country Status (10)

Country Link
US (1) US6294019B1 (ja)
EP (1) EP0884771B1 (ja)
JP (1) JP3368799B2 (ja)
KR (1) KR100415868B1 (ja)
CN (1) CN1090382C (ja)
DE (1) DE69838566T2 (ja)
DK (1) DK0884771T3 (ja)
HK (1) HK1015952A1 (ja)
SG (1) SG67498A1 (ja)
TW (1) TW504746B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203071A (ja) * 2005-01-21 2006-08-03 Sumitomo Electric Ind Ltd Iii−v族化合物半導体単結晶基板
US7217640B2 (en) 2003-05-16 2007-05-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2016028009A (ja) * 2015-09-02 2016-02-25 住友電気工業株式会社 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
US9691608B2 (en) 2013-05-29 2017-06-27 Sumitomo Electric Industries, Ltd. Silicon carbide substrate, silicon carbide semiconductor device, and methods for manufacturing silicon carbide substrate and silicon carbide semiconductor device
JP2022098256A (ja) * 2020-12-21 2022-07-01 Jx金属株式会社 リン化インジウム基板、リン化インジウム基板の製造方法及び半導体エピタキシャルウエハ
WO2023171536A1 (ja) * 2022-03-10 2023-09-14 信越半導体株式会社 Iii族窒化物半導体ウエーハ及びその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2003091476A1 (ja) * 2002-04-23 2005-09-02 株式会社日鉱マテリアルズ 無電解めっき方法及び金属めっき層が形成された半導体ウエハー
US7258931B2 (en) * 2002-08-29 2007-08-21 Samsung Electronics Co., Ltd. Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination
DE10302611B4 (de) * 2003-01-23 2011-07-07 Siltronic AG, 81737 Polierte Halbleiterscheibe und Verfahren zu deren Herstellung und Anordnung bestehend aus einer Halbleiterscheibe und einem Schild
JP3534115B1 (ja) * 2003-04-02 2004-06-07 住友電気工業株式会社 エッジ研磨した窒化物半導体基板とエッジ研磨したGaN自立基板及び窒化物半導体基板のエッジ加工方法
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
JP4974051B2 (ja) * 2007-02-01 2012-07-11 住友電気工業株式会社 半導体素子の製造方法
WO2009060913A1 (ja) * 2007-11-08 2009-05-14 Sumco Corporation エピタキシャルウェーハの製造方法
JP5507888B2 (ja) * 2009-05-20 2014-05-28 信越化学工業株式会社 単結晶ダイヤモンド層成長用基板及び単結晶ダイヤモンド基板の製造方法
KR101456112B1 (ko) 2010-07-12 2014-11-04 오티스 엘리베이터 컴파니 속도 및 위치 검출 시스템
TWI473283B (zh) * 2011-09-21 2015-02-11 Nat Univ Tsing Hua 晶片
CN107658211A (zh) * 2017-09-15 2018-02-02 厦门三安光电有限公司 一种半导体晶片的制作方法
CN109849204B (zh) * 2019-01-25 2021-05-18 云南蓝晶科技有限公司 一种蓝宝石晶片的倒边加工方法
US20220208549A1 (en) * 2020-01-29 2022-06-30 Jx Nippon Mining & Metals Corporation Indium phosphide substrate
EP4170700A4 (en) * 2021-09-07 2024-01-03 JX Nippon Mining & Metals Corporation INDIUM PHOSPHIDE SUBSTRATE

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054010A (en) * 1976-01-20 1977-10-18 Headway Research, Inc. Apparatus for grinding edges of planar workpieces
JPS5425185A (en) 1977-07-27 1979-02-24 Matsushita Electric Ind Co Ltd Semiconductor laser device and its manufacture
FR2493604A1 (fr) * 1980-10-31 1982-05-07 Thomson Csf Transistors a effet de champ a grille ultra courte
JPS58103144A (ja) 1981-12-15 1983-06-20 Matsushita Electronics Corp 半導体装置
US5225235A (en) * 1987-05-18 1993-07-06 Osaka Titanium Co., Ltd. Semiconductor wafer and manufacturing method therefor
US4925809A (en) * 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
JP2645478B2 (ja) 1988-10-07 1997-08-25 富士通株式会社 半導体装置の製造方法
EP0416128B1 (en) * 1989-03-17 1995-05-24 Sumitomo Electric Industries Limited Wafer of compound semiconductor
DE4033683A1 (de) 1989-11-30 1991-06-06 Motorola Inc Verfahren zur herstellung von wafern mit einer epitaxialen schicht
DE4033283A1 (de) * 1990-10-19 1992-04-23 Swf Auto Electric Gmbh Scheibenwischeranlage, insbesondere fuer kraftfahrzeuge
JPH05160052A (ja) 1991-12-04 1993-06-25 Sharp Corp エピタキシャルウェハーの製造方法
JPH05259016A (ja) * 1992-03-12 1993-10-08 Mitsubishi Electric Corp ウエハ作製用基板及び半導体ウエハの製造方法
JP2825048B2 (ja) 1992-08-10 1998-11-18 信越半導体株式会社 半導体シリコン基板
JP2759594B2 (ja) * 1993-01-30 1998-05-28 信越半導体株式会社 エピタキシャル基板の製造方法
JP2827885B2 (ja) * 1994-02-12 1998-11-25 信越半導体株式会社 半導体単結晶基板およびその製造方法
US5532173A (en) 1994-07-14 1996-07-02 The United States Of America As Represented By The Secretary Of The Air Force FET optical receiver using backside illumination, indium materials species
JPH08162420A (ja) 1994-12-08 1996-06-21 Sharp Corp エピタキシャルウエハの製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217640B2 (en) 2003-05-16 2007-05-15 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US7638858B2 (en) 2003-05-16 2009-12-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP2006203071A (ja) * 2005-01-21 2006-08-03 Sumitomo Electric Ind Ltd Iii−v族化合物半導体単結晶基板
US9691608B2 (en) 2013-05-29 2017-06-27 Sumitomo Electric Industries, Ltd. Silicon carbide substrate, silicon carbide semiconductor device, and methods for manufacturing silicon carbide substrate and silicon carbide semiconductor device
JP2016028009A (ja) * 2015-09-02 2016-02-25 住友電気工業株式会社 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
JP2022098256A (ja) * 2020-12-21 2022-07-01 Jx金属株式会社 リン化インジウム基板、リン化インジウム基板の製造方法及び半導体エピタキシャルウエハ
WO2023171536A1 (ja) * 2022-03-10 2023-09-14 信越半導体株式会社 Iii族窒化物半導体ウエーハ及びその製造方法
JP2023132225A (ja) * 2022-03-10 2023-09-22 信越半導体株式会社 Iii族窒化物半導体ウエーハ及びその製造方法

Also Published As

Publication number Publication date
KR19980087276A (ko) 1998-12-05
HK1015952A1 (en) 1999-10-22
DE69838566T2 (de) 2008-02-07
JP3368799B2 (ja) 2003-01-20
EP0884771A3 (en) 1999-12-15
EP0884771B1 (en) 2007-10-17
SG67498A1 (en) 1999-09-21
TW504746B (en) 2002-10-01
DE69838566D1 (de) 2007-11-29
DK0884771T3 (da) 2008-02-25
CN1090382C (zh) 2002-09-04
KR100415868B1 (ko) 2004-05-31
CN1201998A (zh) 1998-12-16
US6294019B1 (en) 2001-09-25
EP0884771A2 (en) 1998-12-16

Similar Documents

Publication Publication Date Title
JP3368799B2 (ja) Iii−v族化合物半導体ウェハおよびその製造方法
US7531428B2 (en) Recycling the reconditioned substrates for fabricating compound material wafers
EP1528591B1 (en) Method of manufacturing gallium nitride substrate for semiconductors, and gallium nitride semiconductor substrate
KR100805469B1 (ko) 특히 광학, 전자 공학 또는 광전자 공학용의 기판 제조방법, 및 이 방법에 의한 기판
US6815309B2 (en) Support-integrated donor wafers for repeated thin donor layer separation
US8261730B2 (en) In-situ wafer processing system and method
US8486835B2 (en) Czochralski growth of randomly oriented polysilicon and use of randomly oriented polysilicon dummy wafers
US8133318B2 (en) Epitaxially coated silicon wafer with 110 orientation and method for producing it
JP5125098B2 (ja) 窒化物半導体自立基板の製造方法
US8287649B2 (en) Vertical boat for heat treatment and method for heat treatment of silicon wafer using the same
JP2008028259A (ja) 単結晶GaN基板の製造方法
CN113207308A (zh) 磷化铟基板、半导体外延晶片以及磷化铟基板的制造方法
US20190221435A1 (en) Method of manufacturing bonded wafer
US20060281283A1 (en) Silicon epitaxial wafer, and silicon epitaxial wafer manufacturing method
US20110232564A1 (en) Method of growing gallium nitride crystal and method of manufacturing gallium nitride crystal
JP5518566B2 (ja) 窒化物半導体自立基板の製造方法
US6211088B1 (en) Manufacturing method for semiconductor gas-phase epitaxial wafer
TW200302513A (en) Epitaxial growth method
CN111095487A (zh) 外延晶片的制造方法
CN100401483C (zh) 单晶硅基片的表面处理方法和硅外延片的制造方法
JP2836551B2 (ja) Iii−v族化合物半導体ウエハ
US12065759B2 (en) Indium phosphide substrate
JP2003197547A (ja) シリコンエピタキシャルウェーハの製造方法
Laureyn et al. Large diameter germanium wafers for CPV applications
Zawal The importance of minority carrier lifetime in silicon semiconductor devices

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021015

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071115

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081115

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091115

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101115

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111115

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111115

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121115

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121115

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131115

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees