JPH10313573A - スイッチングレギュレータ及びその２次側整流方法 - Google Patents
スイッチングレギュレータ及びその２次側整流方法Info
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- JPH10313573A JPH10313573A JP9134458A JP13445897A JPH10313573A JP H10313573 A JPH10313573 A JP H10313573A JP 9134458 A JP9134458 A JP 9134458A JP 13445897 A JP13445897 A JP 13445897A JP H10313573 A JPH10313573 A JP H10313573A
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- primary
- switching transistor
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Abstract
(57)【要約】
【課題】 駆動パルスのタイミングのずれに起因する損
失の増加やトランジスタ素子の破壊を未然に防止する。 【解決手段】 ＰＷＭ制御回路５から各々のスイッチン
グ・トランジスタＱ１〜Ｑ３へ伝送される駆動パルスの
うち最も遅延時間が大きい駆動パルスのタイミングに、
他のトランジスタの駆動パルスのタイミングを合わせ
る。このようにして各々のスイッチング・トランジスタ
に伝送される駆動パルスのタイミングを調整することに
より、１次側及び２次側の各々のスイッチング・トラン
ジスタＱ１〜Ｑ３を同期してＯＮ／ＦＦさせる。
失の増加やトランジスタ素子の破壊を未然に防止する。 【解決手段】 ＰＷＭ制御回路５から各々のスイッチン
グ・トランジスタＱ１〜Ｑ３へ伝送される駆動パルスの
うち最も遅延時間が大きい駆動パルスのタイミングに、
他のトランジスタの駆動パルスのタイミングを合わせ
る。このようにして各々のスイッチング・トランジスタ
に伝送される駆動パルスのタイミングを調整することに
より、１次側及び２次側の各々のスイッチング・トラン
ジスタＱ１〜Ｑ３を同期してＯＮ／ＦＦさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機やプリンタ
等に使用されるスイッチングレギュレータ、及びその２
次側整流方法に関するものである。
等に使用されるスイッチングレギュレータ、及びその２
次側整流方法に関するものである。
【０００２】
【従来の技術】従来、スイッチングレギュレータの２次
側整流素子としては、ダイオードが使用されることが一
般的で、トランスを介して１次側から伝達された電力を
ダイオードを整流素子として使用した２次側整流回路で
整流していた。
側整流素子としては、ダイオードが使用されることが一
般的で、トランスを介して１次側から伝達された電力を
ダイオードを整流素子として使用した２次側整流回路で
整流していた。
【０００３】ダイオードを２次側整流素子として使用し
た場合、ダイオードのアノード−カソード間に順電流が
流れた際に、順方向に電圧が降下して損失が発生する。
その値は、ダイオードの中で順万向電圧が最も低いＳＢ
Ｄ（ショットキー・バリア・ダイオード）でも約０．５
Ｖ程度と高いために、スイッチング・レギュレータ全体
で発生する損失に対して、２次側整流素子で発生する損
失は高い割合を占めてしまい、スイッチング・レギュレ
ータの高効率化を妨げる主要素となっていた。
た場合、ダイオードのアノード−カソード間に順電流が
流れた際に、順方向に電圧が降下して損失が発生する。
その値は、ダイオードの中で順万向電圧が最も低いＳＢ
Ｄ（ショットキー・バリア・ダイオード）でも約０．５
Ｖ程度と高いために、スイッチング・レギュレータ全体
で発生する損失に対して、２次側整流素子で発生する損
失は高い割合を占めてしまい、スイッチング・レギュレ
ータの高効率化を妨げる主要素となっていた。
【０００４】そこで、ドレイン−ソース間のＯＮ抵抗が
低いＭＯＳＦＥＴを使用した場合には、ＭＯＳ−ＦＥＴ
の飽和電圧がダイオードの順方向電圧よりも低くできる
点に着目し、２次側整流素子としてＭＯＳ・ＦＥＴを使
用することが盛んに行われている。
低いＭＯＳＦＥＴを使用した場合には、ＭＯＳ−ＦＥＴ
の飽和電圧がダイオードの順方向電圧よりも低くできる
点に着目し、２次側整流素子としてＭＯＳ・ＦＥＴを使
用することが盛んに行われている。
【０００５】図３は、上記の２次側整流素子としてＭＯ
ＳＦＥＴを使用した従来のスイッチングレギュレータの
回路図である。
ＳＦＥＴを使用した従来のスイッチングレギュレータの
回路図である。
【０００６】交流電源より入力端子１，２に入力された
交流電圧を整流ダイオードＤ１により整流し脈流とし
て、これを平滑コンデンサＣ１により平滑する。これを
スイッチング・トランジスタＱ１により高周波スイッチ
ングを行い、トランスＴ１を介して２次側に電力を供給
している。ここで、スイッチング・トランジスタＱ１
は、パルス幅変調（ＰＷＭ）制御回路５により、オン／
オフ時間比を制御されており、制御回路５から図４
（ａ）に示すタイミングで駆動パルスが伝送されてい
る。
交流電圧を整流ダイオードＤ１により整流し脈流とし
て、これを平滑コンデンサＣ１により平滑する。これを
スイッチング・トランジスタＱ１により高周波スイッチ
ングを行い、トランスＴ１を介して２次側に電力を供給
している。ここで、スイッチング・トランジスタＱ１
は、パルス幅変調（ＰＷＭ）制御回路５により、オン／
オフ時間比を制御されており、制御回路５から図４
（ａ）に示すタイミングで駆動パルスが伝送されてい
る。
【０００７】トランスＴ１は１次側と２次側が同極性で
あり、スイッチング・トランジスタＱ１をＯＮさせてい
る時はスイッチング・トランジスタＱ２をＯＮ、スイッ
チング・トランジスタＱ３をＯＦＦさせる。この時、１
次側から２次側に電力が伝達されるので、トランジスタ
Ｑ２のソースからドレインに向かって電流が流れ、チョ
ークコイルＬ１にエネルギーが蓄えられる。
あり、スイッチング・トランジスタＱ１をＯＮさせてい
る時はスイッチング・トランジスタＱ２をＯＮ、スイッ
チング・トランジスタＱ３をＯＦＦさせる。この時、１
次側から２次側に電力が伝達されるので、トランジスタ
Ｑ２のソースからドレインに向かって電流が流れ、チョ
ークコイルＬ１にエネルギーが蓄えられる。
【０００８】トランジスタＱ１をＯＦＦさせている時に
は、トランジスタＱ２をＯＦＦ、トランジスタＱ３をＯ
Ｎさせており、チョークコイルＬ１に蓄えられたエネル
ギーが逆起電力として働くため、トランジスタＱ３のソ
ースからドレイン方向に電流が流れる。つまり、トラン
ジスタＱ１とＱ２には、図４（ａ）に示すタイミングで
駆動パルスを伝達し、トランジスタＱ３には図４（ｂ）
に示すタイミングで駆動パルスが伝達される。
は、トランジスタＱ２をＯＦＦ、トランジスタＱ３をＯ
Ｎさせており、チョークコイルＬ１に蓄えられたエネル
ギーが逆起電力として働くため、トランジスタＱ３のソ
ースからドレイン方向に電流が流れる。つまり、トラン
ジスタＱ１とＱ２には、図４（ａ）に示すタイミングで
駆動パルスを伝達し、トランジスタＱ３には図４（ｂ）
に示すタイミングで駆動パルスが伝達される。
【０００９】このように、１次側スイッチング・トラン
ジスタの駆動パルスに同期させた駆動パルスに従って２
次側スイッチング・トランジスタをＯＮ／ＯＦＦするこ
とで２次側回路で整流を行い、さらに平滑コンデンサＣ
２で平滑し、直流電圧に安定化している。
ジスタの駆動パルスに同期させた駆動パルスに従って２
次側スイッチング・トランジスタをＯＮ／ＯＦＦするこ
とで２次側回路で整流を行い、さらに平滑コンデンサＣ
２で平滑し、直流電圧に安定化している。
【００１０】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
・ＦＥＴをスイッチングレギュレータの２次側整流素子
として使用する場合では、ＰＷＭ制回路５からスイッチ
ング・トランジスタＱ１に伝送された駆動パルスと同期
した駆動パルスをスイッチング・トランジスタＱ２，Ｑ
３に伝送し、このトランジスタＱ２，Ｑ３をトランジス
タＱ１に同期したタイミングで動作させることが必要と
される。
・ＦＥＴをスイッチングレギュレータの２次側整流素子
として使用する場合では、ＰＷＭ制回路５からスイッチ
ング・トランジスタＱ１に伝送された駆動パルスと同期
した駆動パルスをスイッチング・トランジスタＱ２，Ｑ
３に伝送し、このトランジスタＱ２，Ｑ３をトランジス
タＱ１に同期したタイミングで動作させることが必要と
される。
【００１１】このため、ＰＷＭ制御回路により、トラン
ジスタＱ１と同期した駆動パルスをスイッチング・トラ
ンジスタＱ２，Ｑ３へ伝送する制御を行い、図４（ａ）
に示すタイミングでスイッチング・トランジスタＱ１に
駆動パルスを伝送した場合、トランジスタＱ２は図４
（ａ）、トランジスタＱ３は図４（ｂ）に示すタイミン
グの駆動パルスを伝送し、スイッチング．トランジスタ
Ｑ２、Ｑ３を動作させ、２次側の整流を行っていた。
ジスタＱ１と同期した駆動パルスをスイッチング・トラ
ンジスタＱ２，Ｑ３へ伝送する制御を行い、図４（ａ）
に示すタイミングでスイッチング・トランジスタＱ１に
駆動パルスを伝送した場合、トランジスタＱ２は図４
（ａ）、トランジスタＱ３は図４（ｂ）に示すタイミン
グの駆動パルスを伝送し、スイッチング．トランジスタ
Ｑ２、Ｑ３を動作させ、２次側の整流を行っていた。
【００１２】図４（ａ）に示すタイミングでトランジス
タＱ１，Ｑ２に、また図４（ｂ）に示すタイミングでト
ランジスタＱ３に駆動パルスが伝達されれば、各々のス
イッチング・トランジスタＱ１〜Ｑ３のＯＮ／ＯＦＦの
タイミングは同時であるために、理想的な２次側整流を
実現できる。しかし、実際には、ＰＷＭ制御回路５から
各スイッチング・トランジスタＱ１〜Ｑ３までの駆動パ
ルス伝送経路が異なるために、各スイッチング・トラン
ジスタＱ１〜Ｑ３に駆動パルスが到達する時間に差を生
ずる可能性がある。
タＱ１，Ｑ２に、また図４（ｂ）に示すタイミングでト
ランジスタＱ３に駆動パルスが伝達されれば、各々のス
イッチング・トランジスタＱ１〜Ｑ３のＯＮ／ＯＦＦの
タイミングは同時であるために、理想的な２次側整流を
実現できる。しかし、実際には、ＰＷＭ制御回路５から
各スイッチング・トランジスタＱ１〜Ｑ３までの駆動パ
ルス伝送経路が異なるために、各スイッチング・トラン
ジスタＱ１〜Ｑ３に駆動パルスが到達する時間に差を生
ずる可能性がある。
【００１３】例えば、図４（ａ）のタイミングでトラン
ジスタＱ１，Ｑ２に、図４（ｂ）に示すタイミングでト
ランジスタＱ３に制御回路５から駆動パルスを伝送した
ときに、トランジスタＱ１には図４（ｃ）に示すタイミ
ング、トランジスタＱ２には図４（ｄ）に示すタイミン
グ、トランジスタＱ３には図４（ｅ）に示すタイミング
で駆動パルスが伝達されるといった様に、各スイッチン
グ・トランジスタＱ１〜Ｑ３の駆動パルス伝達経路の違
いにより、駆動パルスの伝達に時間差を生ずる場合が考
えられる。
ジスタＱ１，Ｑ２に、図４（ｂ）に示すタイミングでト
ランジスタＱ３に制御回路５から駆動パルスを伝送した
ときに、トランジスタＱ１には図４（ｃ）に示すタイミ
ング、トランジスタＱ２には図４（ｄ）に示すタイミン
グ、トランジスタＱ３には図４（ｅ）に示すタイミング
で駆動パルスが伝達されるといった様に、各スイッチン
グ・トランジスタＱ１〜Ｑ３の駆動パルス伝達経路の違
いにより、駆動パルスの伝達に時間差を生ずる場合が考
えられる。
【００１４】この場合、トランジスタＱ１とＱ２、トラ
ンジスタＱ２とＱ３のＯＮ期間が重なってしまう。その
結果として、２次側整流素子の損失が増加したり、ある
いは２次側整流素子の動作補償領域外となったりする問
題がある。また、各伝達経路にかなりの時間差がある場
合には、２次側整流素子が破損するという問題も抱えて
いた。
ンジスタＱ２とＱ３のＯＮ期間が重なってしまう。その
結果として、２次側整流素子の損失が増加したり、ある
いは２次側整流素子の動作補償領域外となったりする問
題がある。また、各伝達経路にかなりの時間差がある場
合には、２次側整流素子が破損するという問題も抱えて
いた。
【００１５】本発明は上記従来の問題点に鑑み、駆動パ
ルスのタイミングのずれに起因する損失の増加やトラン
ジスタ素子の破壊を未然に防止し、信頼性が高く、高効
率を実現するスイッチングレギュレータ及びその２次側
整流方法を提供することを目的とする。
ルスのタイミングのずれに起因する損失の増加やトラン
ジスタ素子の破壊を未然に防止し、信頼性が高く、高効
率を実現するスイッチングレギュレータ及びその２次側
整流方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明では、入力された交流電圧を整流、平滑
し、その電力を１次側スイッチング・トランジスタでス
イッチングする１次側整流平滑回路と、前記１次側スイ
ッチングトランジスタによりスイッチングされた電力を
２次側に伝達するトランスと、前記トランスの出力をス
イッチングする２次側スイッチングトランジスタのスイ
ッチング動作に基づいて前記トランスの出力を整流し、
且つ平滑する２次側整流平滑回路と、前記１次側スイッ
チングトランジスタのオン／オフ時間比をＰＷＭ制御す
るために１次側用駆動パルスを出力すると共に、前記２
次側スイッチングトランジスタを駆動する２次側用駆動
パルスを前記１次側用駆動パルスに同期させて出力する
制御回路とを備えたスイッチングレギュレータにおい
て、前記１次側用及び２次側用駆動パルスの各伝達経路
の差によって生じる該駆動パルスのタイミングのずれを
調整するタイミング調整手段を前記各伝達経路にそれぞ
れ設けたものである。
に、第１の発明では、入力された交流電圧を整流、平滑
し、その電力を１次側スイッチング・トランジスタでス
イッチングする１次側整流平滑回路と、前記１次側スイ
ッチングトランジスタによりスイッチングされた電力を
２次側に伝達するトランスと、前記トランスの出力をス
イッチングする２次側スイッチングトランジスタのスイ
ッチング動作に基づいて前記トランスの出力を整流し、
且つ平滑する２次側整流平滑回路と、前記１次側スイッ
チングトランジスタのオン／オフ時間比をＰＷＭ制御す
るために１次側用駆動パルスを出力すると共に、前記２
次側スイッチングトランジスタを駆動する２次側用駆動
パルスを前記１次側用駆動パルスに同期させて出力する
制御回路とを備えたスイッチングレギュレータにおい
て、前記１次側用及び２次側用駆動パルスの各伝達経路
の差によって生じる該駆動パルスのタイミングのずれを
調整するタイミング調整手段を前記各伝達経路にそれぞ
れ設けたものである。
【００１７】第２の発明では、上記第１の発明におい
て、前記２次側整流平滑回路は、前記トランスの一方出
力端と第１の出力ノードとの間に接続されたチョークコ
イルと、前記第１の出力ノードと第２の出力ノードの間
に接続された平滑用コンデンサとを備えると共に、前記
２次側スイッチングトランジスタとして、前記トランス
の他方出力端と前記第２の出力ノードとの間に接続され
た第１のスイッチングトランジスタと、前記トランスの
一方出力端と前記第２の出力ノードとの間に接続された
第２のスイッチングトランジスタとを備え、前記２次側
用駆動パルスとして前記第１及び第２のスイッチングト
ランジスタを駆動する駆動パルスの各伝達経路にそれぞ
れ前記タイミング調整手段を設けたものである。
て、前記２次側整流平滑回路は、前記トランスの一方出
力端と第１の出力ノードとの間に接続されたチョークコ
イルと、前記第１の出力ノードと第２の出力ノードの間
に接続された平滑用コンデンサとを備えると共に、前記
２次側スイッチングトランジスタとして、前記トランス
の他方出力端と前記第２の出力ノードとの間に接続され
た第１のスイッチングトランジスタと、前記トランスの
一方出力端と前記第２の出力ノードとの間に接続された
第２のスイッチングトランジスタとを備え、前記２次側
用駆動パルスとして前記第１及び第２のスイッチングト
ランジスタを駆動する駆動パルスの各伝達経路にそれぞ
れ前記タイミング調整手段を設けたものである。
【００１８】第３の発明では、上記第１の発明におい
て、前記２次側整流平滑回路は、前記トランスの一方出
力端が接続された第１の出力ノードと、第２の出力ノー
ドとの間に接続された平滑用コンデンサを備えると共
に、前記トランスの他方出力端と前記第２の出力ノード
との間に接続された前記２次側スイッチングトランジス
タを備えたものである。
て、前記２次側整流平滑回路は、前記トランスの一方出
力端が接続された第１の出力ノードと、第２の出力ノー
ドとの間に接続された平滑用コンデンサを備えると共
に、前記トランスの他方出力端と前記第２の出力ノード
との間に接続された前記２次側スイッチングトランジス
タを備えたものである。
【００１９】第４の発明では、上記第２の発明におい
て、前記トランスは、１次側と２次側を同極性としたも
のである。
て、前記トランスは、１次側と２次側を同極性としたも
のである。
【００２０】第５の発明では、上記第３の発明におい
て、前記トランスは、１次側と２次側を逆極性としたも
のである。
て、前記トランスは、１次側と２次側を逆極性としたも
のである。
【００２１】第６の発明では、上記第１乃至第５の発明
において、前記タイミング調整手段は、ディジタル遅延
回路で構成したものである。
において、前記タイミング調整手段は、ディジタル遅延
回路で構成したものである。
【００２２】第７の発明では、入力された交流電圧を整
流、平滑し、その電力を１次側スイッチング・トランジ
スタでスイッチングする１次側整流平滑回路と、前記１
次側スイッチングトランジスタによりスイッチングされ
た電力を２次側に伝達するトランスと、前記トランスの
出力をスイッチングする２次側スイッチングトランジス
タのスイッチング動作に基づいて前記トランスの出力を
整流し、且つ平滑する２次側整流平滑回路とを備えたス
イッチングレギュレータに対し、前記１次側スイッチン
グトランジスタのオン／オフ時間比をＰＷＭ制御するた
めに１次側用駆動パルスを出力すると共に、前記２次側
スイッチングトランジスタを駆動する２次側用駆動パル
スを前記１次側用駆動パルスに同期させて出力し、前記
１次側用及び２次側用駆動パルスの各伝達経路の差によ
って生じた該駆動パルスのタイミングのずれを調整して
２次側整流を行うようにしたものである。
流、平滑し、その電力を１次側スイッチング・トランジ
スタでスイッチングする１次側整流平滑回路と、前記１
次側スイッチングトランジスタによりスイッチングされ
た電力を２次側に伝達するトランスと、前記トランスの
出力をスイッチングする２次側スイッチングトランジス
タのスイッチング動作に基づいて前記トランスの出力を
整流し、且つ平滑する２次側整流平滑回路とを備えたス
イッチングレギュレータに対し、前記１次側スイッチン
グトランジスタのオン／オフ時間比をＰＷＭ制御するた
めに１次側用駆動パルスを出力すると共に、前記２次側
スイッチングトランジスタを駆動する２次側用駆動パル
スを前記１次側用駆動パルスに同期させて出力し、前記
１次側用及び２次側用駆動パルスの各伝達経路の差によ
って生じた該駆動パルスのタイミングのずれを調整して
２次側整流を行うようにしたものである。
【００２３】第８の発明では、上記第７の発明におい
て、前記２次側用駆動パルスは、前記２次側整流平滑回
路内の２つのスイッチングトランジスタをそれぞれ駆動
する２種類の駆動パルスから成るものである。
て、前記２次側用駆動パルスは、前記２次側整流平滑回
路内の２つのスイッチングトランジスタをそれぞれ駆動
する２種類の駆動パルスから成るものである。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００２５】図１は、本発明の第１実施形態に係るスイ
ッチングレギュレータの構成を示す回路図であり、図３
の従来例と同様の部分には同一符号を付す。
ッチングレギュレータの構成を示す回路図であり、図３
の従来例と同様の部分には同一符号を付す。
【００２６】図３に示す従来回路と異なっている部分
は、ＰＷＭ制御回路５と１次側及び２次側スイッチング
・トランジスタＱ１〜Ｑ３間の伝送経路中にそれぞれデ
ジタル遅延回路６，７，８を設け、ＰＷＭ制御回路５か
ら各々のスイッチング・トランジスタＱ１〜Ｑ３へ伝送
される駆動パルスのうち、遅れが最も大きい駆動パルス
のタイミングまで、デジタル遅延回路により他の２つの
駆動パルスのタイミングを遅延させ、１次側スイッチン
グ・トランジスタと２次側スイッチング・トランジスタ
を同期したタイミングで駆動させるようにしたことであ
る。
は、ＰＷＭ制御回路５と１次側及び２次側スイッチング
・トランジスタＱ１〜Ｑ３間の伝送経路中にそれぞれデ
ジタル遅延回路６，７，８を設け、ＰＷＭ制御回路５か
ら各々のスイッチング・トランジスタＱ１〜Ｑ３へ伝送
される駆動パルスのうち、遅れが最も大きい駆動パルス
のタイミングまで、デジタル遅延回路により他の２つの
駆動パルスのタイミングを遅延させ、１次側スイッチン
グ・トランジスタと２次側スイッチング・トランジスタ
を同期したタイミングで駆動させるようにしたことであ
る。
【００２７】次に、第１実施形態の動作について説明す
る。
る。
【００２８】交流電源により入力端子１，２に入力され
た交流電圧を整流ダイオードＤ１により整流して脈流と
し、これを平滑コンデンサＣ１により平滑する。これを
スイッチング・トランジスタＱ１により高周波スイッチ
ングを行い、トランスＴ１を介して２次側に電力を供給
している。
た交流電圧を整流ダイオードＤ１により整流して脈流と
し、これを平滑コンデンサＣ１により平滑する。これを
スイッチング・トランジスタＱ１により高周波スイッチ
ングを行い、トランスＴ１を介して２次側に電力を供給
している。
【００２９】スイッチング・トランジスタＱ１とＱ２に
は、図４（ａ）に示すタイミングで駆動パルスが伝達さ
れ、スイッチング・トランジスタＱ３には図４（ｂ）に
示すタイミングで駆動パルスを伝達される。
は、図４（ａ）に示すタイミングで駆動パルスが伝達さ
れ、スイッチング・トランジスタＱ３には図４（ｂ）に
示すタイミングで駆動パルスを伝達される。
【００３０】次に、１次側、２次側の３つのスイッチン
グ・トランジスタＱ１〜Ｑ３の伝送経路の違いにより、
各々のスイッチング・トランジスタＱ１〜Ｑ３に伝達さ
れる駆動パルスのタイミングがずれた場合の調整方法を
図４に示したパルスタイミングを例にとって説明する。
グ・トランジスタＱ１〜Ｑ３の伝送経路の違いにより、
各々のスイッチング・トランジスタＱ１〜Ｑ３に伝達さ
れる駆動パルスのタイミングがずれた場合の調整方法を
図４に示したパルスタイミングを例にとって説明する。
【００３１】図４（ａ）に示すパルスタイミングは、Ｐ
ＷＭ制御回路５からスイッチング・トランジスタＱ１と
Ｑ２へ伝送されるＰＷＭ制御回路５から出力された瞬時
の駆動パルスのタイミングであり、図４（ｂ）に示すパ
ルスタイミングは、ＰＷＭ制御回路５からスイッチング
・トランジスタＱ３へ伝送される制御回路５から出力さ
れた瞬時の駆動パルスのタイミングであり、ＰＷＭ制御
回路５により同期させた駆動パルスを各々のスイッチン
グ・トランジスタＱ１〜Ｑ３へ伝送している。
ＷＭ制御回路５からスイッチング・トランジスタＱ１と
Ｑ２へ伝送されるＰＷＭ制御回路５から出力された瞬時
の駆動パルスのタイミングであり、図４（ｂ）に示すパ
ルスタイミングは、ＰＷＭ制御回路５からスイッチング
・トランジスタＱ３へ伝送される制御回路５から出力さ
れた瞬時の駆動パルスのタイミングであり、ＰＷＭ制御
回路５により同期させた駆動パルスを各々のスイッチン
グ・トランジスタＱ１〜Ｑ３へ伝送している。
【００３２】また、図４（ｃ），（ｄ），（ｅ）に示す
パルスタイミングは、デジタル遅延回路６〜８を設けな
かった場合に、各々のスイッチング・トランジスタＱ１
〜Ｑ３の伝送経路の違いによりタイミングがずれた状態
でスイッチング・トランジスタＱ１〜Ｑ３へ伝達される
駆動パルスのタイミングである。図４（ｃ）に示す駆動
パルスのタイミングはトランジスタＱ１へ、図４（ｄ）
に示す駆動パルスのタイミングはトランジスタＱ２へ、
図４（ｅ）に示す駆動パルスのタイミングはトランジス
タＱ３へそれぞれ伝達される。
パルスタイミングは、デジタル遅延回路６〜８を設けな
かった場合に、各々のスイッチング・トランジスタＱ１
〜Ｑ３の伝送経路の違いによりタイミングがずれた状態
でスイッチング・トランジスタＱ１〜Ｑ３へ伝達される
駆動パルスのタイミングである。図４（ｃ）に示す駆動
パルスのタイミングはトランジスタＱ１へ、図４（ｄ）
に示す駆動パルスのタイミングはトランジスタＱ２へ、
図４（ｅ）に示す駆動パルスのタイミングはトランジス
タＱ３へそれぞれ伝達される。
【００３３】伝送経路の違いにより各々のスイッチング
・トランジスタＱ１〜Ｑ３へ伝送されるタイミングがず
れた場合には、各々のスイッチング・トランジスタＱ１
〜Ｑ３へ伝送される駆動パルスのうち、遅れが最も大き
い駆動パルスのタイミングまで、デジタル遅延回路６，
７または８により他の２つの駆動パルスのタイミングを
遅延させる。
・トランジスタＱ１〜Ｑ３へ伝送されるタイミングがず
れた場合には、各々のスイッチング・トランジスタＱ１
〜Ｑ３へ伝送される駆動パルスのうち、遅れが最も大き
い駆動パルスのタイミングまで、デジタル遅延回路６，
７または８により他の２つの駆動パルスのタイミングを
遅延させる。
【００３４】例えば図４（ａ）〜（ｅ）に示すパルスタ
イミングの場合では、３つのスイッチング・トランジス
タＱ１〜Ｑ３のうち、図４（ｅ）のスイッチング・トラ
ンジスタＱ３へ伝達される駆動パルスが最も遅れている
ので、トランジスタＱ１の駆動パルスを（ｔ３−ｔ１）
だけ、トランジスタＱ２の駆動パルスを（ｔ３−ｔ２）
だけ各々のデジタル遅延回路６，７により遅延させて、
各々のスイッチング・トランジスタに同期させたパルス
を伝送している。
イミングの場合では、３つのスイッチング・トランジス
タＱ１〜Ｑ３のうち、図４（ｅ）のスイッチング・トラ
ンジスタＱ３へ伝達される駆動パルスが最も遅れている
ので、トランジスタＱ１の駆動パルスを（ｔ３−ｔ１）
だけ、トランジスタＱ２の駆動パルスを（ｔ３−ｔ２）
だけ各々のデジタル遅延回路６，７により遅延させて、
各々のスイッチング・トランジスタに同期させたパルス
を伝送している。
【００３５】アナログ回路で遅延回路を構成した場合に
は、部品点数の増加などにより回路が複雑になり、調整
も困難であるのに対して、本実施形態のようにデジタル
回路で遅延回路を構成した場合は遅延時間の調整を容易
に行うことができる。
は、部品点数の増加などにより回路が複雑になり、調整
も困難であるのに対して、本実施形態のようにデジタル
回路で遅延回路を構成した場合は遅延時間の調整を容易
に行うことができる。
【００３６】このように、ＰＷＭ制御回路５から１次側
及び２次側各々のスイッチング・トランジスタＱ１〜Ｑ
３までの伝送経路中にデジタル遅延回路６，７，８を設
け、最も遅れたタイミングで伝達された駆動パルスに同
期させた駆動パルスで、他のスイッチング・トランジス
タをＯＮ／ＯＦＦするように遅延時間を調整して２次側
回路で整流を行い、平滑コンデンサＣ２で平滑し、直流
電圧に安定化する。
及び２次側各々のスイッチング・トランジスタＱ１〜Ｑ
３までの伝送経路中にデジタル遅延回路６，７，８を設
け、最も遅れたタイミングで伝達された駆動パルスに同
期させた駆動パルスで、他のスイッチング・トランジス
タをＯＮ／ＯＦＦするように遅延時間を調整して２次側
回路で整流を行い、平滑コンデンサＣ２で平滑し、直流
電圧に安定化する。
【００３７】尚、本実施形態は、隆圧型回路の構成とな
っているが、昇圧型回路に本実施形態の同期整流方式を
採用することも可能である。
っているが、昇圧型回路に本実施形態の同期整流方式を
採用することも可能である。
【００３８】次に、本発明の第２実施形態を説明する。
【００３９】図２は、本発明の第２実施形態に係るスイ
ッチングレギュレータの構成を示す回路図であり、図１
と同様の部分には同一符号を付す。
ッチングレギュレータの構成を示す回路図であり、図１
と同様の部分には同一符号を付す。
【００４０】交流電源により入力端子１，２に入力され
た交流電圧を整流ダイオードＤ１により整流して脈流と
し、これを平滑コンデンサＣ１により平滑する。これを
スイッチング・トランジスタＱ１により高周波スイッチ
ングを行い、トランスＴ２を介して２次側に電力を供給
している。
た交流電圧を整流ダイオードＤ１により整流して脈流と
し、これを平滑コンデンサＣ１により平滑する。これを
スイッチング・トランジスタＱ１により高周波スイッチ
ングを行い、トランスＴ２を介して２次側に電力を供給
している。
【００４１】トランスＴ２は１次側と２次側が逆極性で
あり、スイッチング・トランジスタＱ１をＯＮさせてい
る時はスイッチング・トランジスタＱ２をＯＦＦさせて
おり、この時、トランスＴ２の２次側巻線にエネルギー
が蓄積され、スイッチング・トランジスタＱ１をＯＦＦ
させている時には、スイッチング・トランジスタＱ２を
ＯＮさせ、トランスＴ２の２次側巻線に蓄えられたエネ
ルギーが逆起電力として働くため、スイッチング・トラ
ンジスタＱ２のドレインからソース方向に電流が流れ
る。つまり、スイッチング・トランジスタＱ１には図４
（ａ）に示すタイミングで、またトランジスタＱ２には
図４（ｂ）に示すタイミングで駆動パルスが伝達され
る。
あり、スイッチング・トランジスタＱ１をＯＮさせてい
る時はスイッチング・トランジスタＱ２をＯＦＦさせて
おり、この時、トランスＴ２の２次側巻線にエネルギー
が蓄積され、スイッチング・トランジスタＱ１をＯＦＦ
させている時には、スイッチング・トランジスタＱ２を
ＯＮさせ、トランスＴ２の２次側巻線に蓄えられたエネ
ルギーが逆起電力として働くため、スイッチング・トラ
ンジスタＱ２のドレインからソース方向に電流が流れ
る。つまり、スイッチング・トランジスタＱ１には図４
（ａ）に示すタイミングで、またトランジスタＱ２には
図４（ｂ）に示すタイミングで駆動パルスが伝達され
る。
【００４２】次に、１次側及び２次側の２つのスイッチ
ング・トランジスタＱ１，Ｑ２の伝送経路の違いによ
り、各々のスイッチング．トランジスタに伝達される駆
動パルスのタイミングがずれた場合の時間調整の方法を
図４に示したパルスタイミングを例にとって説明する。
ング・トランジスタＱ１，Ｑ２の伝送経路の違いによ
り、各々のスイッチング．トランジスタに伝達される駆
動パルスのタイミングがずれた場合の時間調整の方法を
図４に示したパルスタイミングを例にとって説明する。
【００４３】本実施形態における図４（ａ）に示すパル
スタイミングは、ＰＷＭ制御回路５からスイッチング・
トランジスタＱ１へ伝送されるＰＷＭ制御回路５から出
力された瞬時の駆動パルスのタイミングであり、図４
（ｂ）に示すパルスタイミングは、ＰＷＭ制御回路５か
らスイッチング・トランジスタＱ２へ伝送される制御回
路５から出力された瞬時の駆動パルスのタイミングであ
り、ＰＷＭ制御回路５により同期させた駆動パルスを各
々のスイッチング・トランジスタＱ１，Ｑ２へ伝送して
いる。
スタイミングは、ＰＷＭ制御回路５からスイッチング・
トランジスタＱ１へ伝送されるＰＷＭ制御回路５から出
力された瞬時の駆動パルスのタイミングであり、図４
（ｂ）に示すパルスタイミングは、ＰＷＭ制御回路５か
らスイッチング・トランジスタＱ２へ伝送される制御回
路５から出力された瞬時の駆動パルスのタイミングであ
り、ＰＷＭ制御回路５により同期させた駆動パルスを各
々のスイッチング・トランジスタＱ１，Ｑ２へ伝送して
いる。
【００４４】また、図４（ｃ），（ｅ）に示すものは、
デジタル遅延回路６，７を設けなかった場合に、各々の
スイッチング・トランジスタＱ１，Ｑ２の伝送経路の違
いによりタイミングがずれた状態でスイッチング・トラ
ンジスタＱ１，Ｑ２へ伝達される駆動パルスのタイミン
グである。図４（ｃ）に示す駆動パルスのタイミングは
トランジスタＱ１へ、図４（ｅ）に示す駆動パルスのタ
イミングはトランジスタＱ２へそれぞれ伝達される。
デジタル遅延回路６，７を設けなかった場合に、各々の
スイッチング・トランジスタＱ１，Ｑ２の伝送経路の違
いによりタイミングがずれた状態でスイッチング・トラ
ンジスタＱ１，Ｑ２へ伝達される駆動パルスのタイミン
グである。図４（ｃ）に示す駆動パルスのタイミングは
トランジスタＱ１へ、図４（ｅ）に示す駆動パルスのタ
イミングはトランジスタＱ２へそれぞれ伝達される。
【００４５】伝送経路の違いにより各々のスイッチング
・トランジスタＱ１，Ｑ２へ伝送されるタイミングがず
れた場合には、各々のスイッチング・トランジスタＱ
１，Ｑ２へ伝送される駆動パルスのうち、遅れが最も大
きい駆動パルスのタイミングまで、デジタル遅延回路６
または７によりもう一方の駆動パルスのタイミングを遅
延させる。
・トランジスタＱ１，Ｑ２へ伝送されるタイミングがず
れた場合には、各々のスイッチング・トランジスタＱ
１，Ｑ２へ伝送される駆動パルスのうち、遅れが最も大
きい駆動パルスのタイミングまで、デジタル遅延回路６
または７によりもう一方の駆動パルスのタイミングを遅
延させる。
【００４６】例えば図４に示すパルスタイミングの場合
では、２つのスイッチング・トランジスタＱ１，Ｑ２の
うち、図４（ｅ）のスイッチング・トランジスタＱ２へ
伝達される駆動パルスが図４（ｃ）よりも遅れているの
で、トランジスタＱ１の駆動パルスを（ｔ３−ｔ１）だ
けデジタル遅延回路６により遅延させて、２つのスイッ
チング・トランジスタに同期させたパルスを伝送する。
では、２つのスイッチング・トランジスタＱ１，Ｑ２の
うち、図４（ｅ）のスイッチング・トランジスタＱ２へ
伝達される駆動パルスが図４（ｃ）よりも遅れているの
で、トランジスタＱ１の駆動パルスを（ｔ３−ｔ１）だ
けデジタル遅延回路６により遅延させて、２つのスイッ
チング・トランジスタに同期させたパルスを伝送する。
【００４７】上記第１及び第２実施形態で示したよう
に、この発明に係るスイッチング・レギュレータは、Ｐ
ＷＭ制御回路と１次側及び２次側スイッチング・トラン
ジスタ間の各々の駆動パルス伝送経路中にデジタル遅延
回路を設け、ＰＷＭ制御回路から各々のスイッチング・
トランジスタへ伝送される駆動パルスのうち最も遅延時
間が大きい駆動パルスのタイミングに、他のトランジス
タの駆動パルスのタイミングを合わせる。このようにし
て各々のスイッチング・トランジスタに伝送される駆動
パルスのタイミングを調整することにより、１次側及び
２次側の各々のスイッチング・トランジスタが同期して
ＯＮ／ＦＦするようになり、駆動パルスのタイミングの
ずれによる損失増加やトランジスタ素子の破壊等の問題
を未然に防ぐことができる。
に、この発明に係るスイッチング・レギュレータは、Ｐ
ＷＭ制御回路と１次側及び２次側スイッチング・トラン
ジスタ間の各々の駆動パルス伝送経路中にデジタル遅延
回路を設け、ＰＷＭ制御回路から各々のスイッチング・
トランジスタへ伝送される駆動パルスのうち最も遅延時
間が大きい駆動パルスのタイミングに、他のトランジス
タの駆動パルスのタイミングを合わせる。このようにし
て各々のスイッチング・トランジスタに伝送される駆動
パルスのタイミングを調整することにより、１次側及び
２次側の各々のスイッチング・トランジスタが同期して
ＯＮ／ＦＦするようになり、駆動パルスのタイミングの
ずれによる損失増加やトランジスタ素子の破壊等の問題
を未然に防ぐことができる。
【００４８】
【発明の効果】以上説明したように、第１の発明である
スイッチングレギュレータによれば、１次側用及び２次
側用駆動パルスの各伝達経路の差によって生じる駆動パ
ルスのタイミングのずれを調整するタイミング調整手段
を各伝達経路にそれぞれ設けたので、駆動パルスのタイ
ミングのずれによる損失増加やトランジスタ素子の破壊
等の問題を未然に防ぐことができる。これにより、高効
率で信頼性の高いスイッチングレギュレータを実現する
ことができる。
スイッチングレギュレータによれば、１次側用及び２次
側用駆動パルスの各伝達経路の差によって生じる駆動パ
ルスのタイミングのずれを調整するタイミング調整手段
を各伝達経路にそれぞれ設けたので、駆動パルスのタイ
ミングのずれによる損失増加やトランジスタ素子の破壊
等の問題を未然に防ぐことができる。これにより、高効
率で信頼性の高いスイッチングレギュレータを実現する
ことができる。
【００４９】第２及び第４の発明であるスイッチングレ
ギュレータによれば、上記第１の発明において、２次側
整流平滑回路内の２つのスイッチングトランジスタを有
する場合につき、第１の発明の効果を簡易かつ的確に実
現することができる。
ギュレータによれば、上記第１の発明において、２次側
整流平滑回路内の２つのスイッチングトランジスタを有
する場合につき、第１の発明の効果を簡易かつ的確に実
現することができる。
【００５０】第３及び第５の発明であるスイッチングレ
ギュレータによれば、上記第１の発明において、上記第
１の発明において、２次側整流平滑回路内の１つのスイ
ッチングトランジスタを有する場合につき、第１の発明
の効果を簡易かつ的確に実現することができる。
ギュレータによれば、上記第１の発明において、上記第
１の発明において、２次側整流平滑回路内の１つのスイ
ッチングトランジスタを有する場合につき、第１の発明
の効果を簡易かつ的確に実現することができる。
【００５１】第６の発明であるスイッチングレギュレー
タによれば、上記第１乃至第５の発明において、タイミ
ング調整手段をディジタル遅延回路で構成したので、タ
イミング調整手段を簡素に構成することができる。
タによれば、上記第１乃至第５の発明において、タイミ
ング調整手段をディジタル遅延回路で構成したので、タ
イミング調整手段を簡素に構成することができる。
【００５２】第７の発明であるスイッチングレギュレー
タの２次側整流方法によれば、上記第１の発明と同等の
効果を奏する。
タの２次側整流方法によれば、上記第１の発明と同等の
効果を奏する。
【００５３】第８の発明であるスイッチングレギュレー
タの２次側整流方法によれば、上記第７の発明におい
て、上記第２の発明と同等の効果を奏する。
タの２次側整流方法によれば、上記第７の発明におい
て、上記第２の発明と同等の効果を奏する。
【図１】本発明の第１実施形態に係るスイッチングレギ
ュレータの構成を示す回路図である。
ュレータの構成を示す回路図である。
【図２】本発明の第２実施形態に係るスイッチングレギ
ュレータの構成を示す回路図である。
ュレータの構成を示す回路図である。
【図３】従来のスイッチングレギュレータの回路図であ
る。
る。
【図４】駆動パルスのタイミングチャートである。
５ ＰＷＭ制御回路 ６，７，８ デジタル遅延回路 Ｑ１〜Ｑ３ スイッチング・トランジスタ Ｃ１，Ｃ２ 平滑コンデンサ Ｔ１，Ｔ２ トランス Ｄ１ 整流ダイオード
Claims (8)
- 【請求項１】 入力された交流電圧を整流、平滑し、そ
の電力を１次側スイッチング・トランジスタでスイッチ
ングする１次側整流平滑回路と、前記１次側スイッチン
グトランジスタによりスイッチングされた電力を２次側
に伝達するトランスと、前記トランスの出力をスイッチ
ングする２次側スイッチングトランジスタのスイッチン
グ動作に基づいて前記トランスの出力を整流し、且つ平
滑する２次側整流平滑回路と、前記１次側スイッチング
トランジスタのオン／オフ時間比をＰＷＭ制御するため
に１次側用駆動パルスを出力すると共に、前記２次側ス
イッチングトランジスタを駆動する２次側用駆動パルス
を前記１次側用駆動パルスに同期させて出力する制御回
路とを備えたスイッチングレギュレータにおいて、 前
記１次側用及び２次側用駆動パルスの各伝達経路の差に
よって生じる該駆動パルスのタイミングのずれを調整す
るタイミング調整手段を前記各伝達経路にそれぞれ設け
たことを特徴とするスイッチングレギュレータ。 - 【請求項２】 前記２次側整流平滑回路は、 前記トランスの一方出力端と第１の出力ノードとの間に
接続されたチョークコイルと、前記第１の出力ノードと
第２の出力ノードの間に接続された平滑用コンデンサと
を備えると共に、前記２次側スイッチングトランジスタ
として、前記トランスの他方出力端と前記第２の出力ノ
ードとの間に接続された第１のスイッチングトランジス
タと、前記トランスの一方出力端と前記第２の出力ノー
ドとの間に接続された第２のスイッチングトランジスタ
とを備え、 前記２次側用駆動パルスとして前記第１及び第２のスイ
ッチングトランジスタを駆動する駆動パルスの各伝達経
路にそれぞれ前記タイミング調整手段を設けたことを特
徴とする請求項１記載のスイッチングレギュレータ。 - 【請求項３】 前記２次側整流平滑回路は、 前記トランスの一方出力端が接続された第１の出力ノー
ドと、第２の出力ノードとの間に接続された平滑用コン
デンサを備えると共に、前記トランスの他方出力端と前
記第２の出力ノードとの間に接続された前記２次側スイ
ッチングトランジスタを備えたことを特徴とする請求項
１記載のスイッチングレギュレータ。 - 【請求項４】 前記トランスは、１次側と２次側が同極
性であることを特徴とする請求項２記載のスイッチング
レギュレータ。 - 【請求項５】 前記トランスは、１次側と２次側が逆極
性であることを特徴とする請求項３記載のスイッチング
レギュレータ。 - 【請求項６】 前記タイミング調整手段は、ディジタル
遅延回路で構成したことを特徴とする請求項１乃至請求
項５記載の記載のスイッチングレギュレータ。 - 【請求項７】 入力された交流電圧を整流、平滑し、そ
の電力を１次側スイッチング・トランジスタでスイッチ
ングする１次側整流平滑回路と、前記１次側スイッチン
グトランジスタによりスイッチングされた電力を２次側
に伝達するトランスと、前記トランスの出力をスイッチ
ングする２次側スイッチングトランジスタのスイッチン
グ動作に基づいて前記トランスの出力を整流し、且つ平
滑する２次側整流平滑回路とを備えたスイッチングレギ
ュレータに対し、 前記１次側スイッチングトランジスタのオン／オフ時間
比をＰＷＭ制御するために１次側用駆動パルスを出力す
ると共に、前記２次側スイッチングトランジスタを駆動
する２次側用駆動パルスを前記１次側用駆動パルスに同
期させて出力し、 前記１次側用及び２次側用駆動パル
スの各伝達経路の差によって生じた該駆動パルスのタイ
ミングのずれを調整して２次側整流を行うことを特徴と
するスイッチングレギュレータの２次側整流方法。 - 【請求項８】 前記２次側用駆動パルスは、前記２次側
整流平滑回路内の２つのスイッチングトランジスタをそ
れぞれ駆動する２種類の駆動パルスから成ることを特徴
とする請求項７記載のスイッチングレギュレータの２次
側整流方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134458A JPH10313573A (ja) | 1997-05-09 | 1997-05-09 | スイッチングレギュレータ及びその２次側整流方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134458A JPH10313573A (ja) | 1997-05-09 | 1997-05-09 | スイッチングレギュレータ及びその２次側整流方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313573A true JPH10313573A (ja) | 1998-11-24 |
Family
ID=15128812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134458A Pending JPH10313573A (ja) | 1997-05-09 | 1997-05-09 | スイッチングレギュレータ及びその２次側整流方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313573A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082460A1 (fr) * | 2000-04-21 | 2001-11-01 | Fujitsu Limited | Convertisseur continu-continu de commutation |
| US20120070178A1 (en) * | 2010-09-17 | 2012-03-22 | Canon Kabushiki Kaisha | Power supply circuit for supplying power to electronic device such as image forming apparatus |
| US8761629B2 (en) | 2010-09-22 | 2014-06-24 | Canon Kabushiki Kaisha | Power supply circuit for supplying power to electronic device such as image forming apparatus |
| JP2015043643A (ja) * | 2013-08-26 | 2015-03-05 | ローム株式会社 | 電力供給装置、ａｃアダプタ、および電子機器 |
| US9564818B2 (en) | 2013-08-26 | 2017-02-07 | Rohm Co., Ltd | DC/DC converter capable of preventing overvoltage and overcurrent, operation method thereof and electronic apparatus |
-
1997
- 1997-05-09 JP JP9134458A patent/JPH10313573A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001082460A1 (fr) * | 2000-04-21 | 2001-11-01 | Fujitsu Limited | Convertisseur continu-continu de commutation |
| US20120070178A1 (en) * | 2010-09-17 | 2012-03-22 | Canon Kabushiki Kaisha | Power supply circuit for supplying power to electronic device such as image forming apparatus |
| US8634734B2 (en) * | 2010-09-17 | 2014-01-21 | Canon Kabushiki Kaisha | Power supply circuit for supplying power to electronic device such as image forming apparatus |
| US8761629B2 (en) | 2010-09-22 | 2014-06-24 | Canon Kabushiki Kaisha | Power supply circuit for supplying power to electronic device such as image forming apparatus |
| JP2015043643A (ja) * | 2013-08-26 | 2015-03-05 | ローム株式会社 | 電力供給装置、ａｃアダプタ、および電子機器 |
| US9564818B2 (en) | 2013-08-26 | 2017-02-07 | Rohm Co., Ltd | DC/DC converter capable of preventing overvoltage and overcurrent, operation method thereof and electronic apparatus |
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