JPH10313573A - スイッチングレギュレータ及びその2次側整流方法 - Google Patents

スイッチングレギュレータ及びその2次側整流方法

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JPH10313573A
JPH10313573A JP9134458A JP13445897A JPH10313573A JP H10313573 A JPH10313573 A JP H10313573A JP 9134458 A JP9134458 A JP 9134458A JP 13445897 A JP13445897 A JP 13445897A JP H10313573 A JPH10313573 A JP H10313573A
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switching
primary
switching transistor
transformer
rectifying
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JP9134458A
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Satoshi Ogawara
敏 小河原
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Canon Inc
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Abstract

(57)【要約】 【課題】 駆動パルスのタイミングのずれに起因する損
失の増加やトランジスタ素子の破壊を未然に防止する。 【解決手段】 PWM制御回路5から各々のスイッチン
グ・トランジスタQ1〜Q3へ伝送される駆動パルスの
うち最も遅延時間が大きい駆動パルスのタイミングに、
他のトランジスタの駆動パルスのタイミングを合わせ
る。このようにして各々のスイッチング・トランジスタ
に伝送される駆動パルスのタイミングを調整することに
より、1次側及び2次側の各々のスイッチング・トラン
ジスタQ1〜Q3を同期してON/FFさせる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複写機やプリンタ
等に使用されるスイッチングレギュレータ、及びその2
次側整流方法に関するものである。
【0002】
【従来の技術】従来、スイッチングレギュレータの2次
側整流素子としては、ダイオードが使用されることが一
般的で、トランスを介して1次側から伝達された電力を
ダイオードを整流素子として使用した2次側整流回路で
整流していた。
【0003】ダイオードを2次側整流素子として使用し
た場合、ダイオードのアノード−カソード間に順電流が
流れた際に、順方向に電圧が降下して損失が発生する。
その値は、ダイオードの中で順万向電圧が最も低いSB
D(ショットキー・バリア・ダイオード)でも約0.5
V程度と高いために、スイッチング・レギュレータ全体
で発生する損失に対して、2次側整流素子で発生する損
失は高い割合を占めてしまい、スイッチング・レギュレ
ータの高効率化を妨げる主要素となっていた。
【0004】そこで、ドレイン−ソース間のON抵抗が
低いMOSFETを使用した場合には、MOS−FET
の飽和電圧がダイオードの順方向電圧よりも低くできる
点に着目し、2次側整流素子としてMOS・FETを使
用することが盛んに行われている。
【0005】図3は、上記の2次側整流素子としてMO
SFETを使用した従来のスイッチングレギュレータの
回路図である。
【0006】交流電源より入力端子1,2に入力された
交流電圧を整流ダイオードD1により整流し脈流とし
て、これを平滑コンデンサC1により平滑する。これを
スイッチング・トランジスタQ1により高周波スイッチ
ングを行い、トランスT1を介して2次側に電力を供給
している。ここで、スイッチング・トランジスタQ1
は、パルス幅変調(PWM)制御回路5により、オン/
オフ時間比を制御されており、制御回路5から図4
(a)に示すタイミングで駆動パルスが伝送されてい
る。
【0007】トランスT1は1次側と2次側が同極性で
あり、スイッチング・トランジスタQ1をONさせてい
る時はスイッチング・トランジスタQ2をON、スイッ
チング・トランジスタQ3をOFFさせる。この時、1
次側から2次側に電力が伝達されるので、トランジスタ
Q2のソースからドレインに向かって電流が流れ、チョ
ークコイルL1にエネルギーが蓄えられる。
【0008】トランジスタQ1をOFFさせている時に
は、トランジスタQ2をOFF、トランジスタQ3をO
Nさせており、チョークコイルL1に蓄えられたエネル
ギーが逆起電力として働くため、トランジスタQ3のソ
ースからドレイン方向に電流が流れる。つまり、トラン
ジスタQ1とQ2には、図4(a)に示すタイミングで
駆動パルスを伝達し、トランジスタQ3には図4(b)
に示すタイミングで駆動パルスが伝達される。
【0009】このように、1次側スイッチング・トラン
ジスタの駆動パルスに同期させた駆動パルスに従って2
次側スイッチング・トランジスタをON/OFFするこ
とで2次側回路で整流を行い、さらに平滑コンデンサC
2で平滑し、直流電圧に安定化している。
【0010】
【発明が解決しようとする課題】しかしながら、MOS
・FETをスイッチングレギュレータの2次側整流素子
として使用する場合では、PWM制回路5からスイッチ
ング・トランジスタQ1に伝送された駆動パルスと同期
した駆動パルスをスイッチング・トランジスタQ2,Q
3に伝送し、このトランジスタQ2,Q3をトランジス
タQ1に同期したタイミングで動作させることが必要と
される。
【0011】このため、PWM制御回路により、トラン
ジスタQ1と同期した駆動パルスをスイッチング・トラ
ンジスタQ2,Q3へ伝送する制御を行い、図4(a)
に示すタイミングでスイッチング・トランジスタQ1に
駆動パルスを伝送した場合、トランジスタQ2は図4
(a)、トランジスタQ3は図4(b)に示すタイミン
グの駆動パルスを伝送し、スイッチング.トランジスタ
Q2、Q3を動作させ、2次側の整流を行っていた。
【0012】図4(a)に示すタイミングでトランジス
タQ1,Q2に、また図4(b)に示すタイミングでト
ランジスタQ3に駆動パルスが伝達されれば、各々のス
イッチング・トランジスタQ1〜Q3のON/OFFの
タイミングは同時であるために、理想的な2次側整流を
実現できる。しかし、実際には、PWM制御回路5から
各スイッチング・トランジスタQ1〜Q3までの駆動パ
ルス伝送経路が異なるために、各スイッチング・トラン
ジスタQ1〜Q3に駆動パルスが到達する時間に差を生
ずる可能性がある。
【0013】例えば、図4(a)のタイミングでトラン
ジスタQ1,Q2に、図4(b)に示すタイミングでト
ランジスタQ3に制御回路5から駆動パルスを伝送した
ときに、トランジスタQ1には図4(c)に示すタイミ
ング、トランジスタQ2には図4(d)に示すタイミン
グ、トランジスタQ3には図4(e)に示すタイミング
で駆動パルスが伝達されるといった様に、各スイッチン
グ・トランジスタQ1〜Q3の駆動パルス伝達経路の違
いにより、駆動パルスの伝達に時間差を生ずる場合が考
えられる。
【0014】この場合、トランジスタQ1とQ2、トラ
ンジスタQ2とQ3のON期間が重なってしまう。その
結果として、2次側整流素子の損失が増加したり、ある
いは2次側整流素子の動作補償領域外となったりする問
題がある。また、各伝達経路にかなりの時間差がある場
合には、2次側整流素子が破損するという問題も抱えて
いた。
【0015】本発明は上記従来の問題点に鑑み、駆動パ
ルスのタイミングのずれに起因する損失の増加やトラン
ジスタ素子の破壊を未然に防止し、信頼性が高く、高効
率を実現するスイッチングレギュレータ及びその2次側
整流方法を提供することを目的とする。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明では、入力された交流電圧を整流、平滑
し、その電力を1次側スイッチング・トランジスタでス
イッチングする1次側整流平滑回路と、前記1次側スイ
ッチングトランジスタによりスイッチングされた電力を
2次側に伝達するトランスと、前記トランスの出力をス
イッチングする2次側スイッチングトランジスタのスイ
ッチング動作に基づいて前記トランスの出力を整流し、
且つ平滑する2次側整流平滑回路と、前記1次側スイッ
チングトランジスタのオン/オフ時間比をPWM制御す
るために1次側用駆動パルスを出力すると共に、前記2
次側スイッチングトランジスタを駆動する2次側用駆動
パルスを前記1次側用駆動パルスに同期させて出力する
制御回路とを備えたスイッチングレギュレータにおい
て、前記1次側用及び2次側用駆動パルスの各伝達経路
の差によって生じる該駆動パルスのタイミングのずれを
調整するタイミング調整手段を前記各伝達経路にそれぞ
れ設けたものである。
【0017】第2の発明では、上記第1の発明におい
て、前記2次側整流平滑回路は、前記トランスの一方出
力端と第1の出力ノードとの間に接続されたチョークコ
イルと、前記第1の出力ノードと第2の出力ノードの間
に接続された平滑用コンデンサとを備えると共に、前記
2次側スイッチングトランジスタとして、前記トランス
の他方出力端と前記第2の出力ノードとの間に接続され
た第1のスイッチングトランジスタと、前記トランスの
一方出力端と前記第2の出力ノードとの間に接続された
第2のスイッチングトランジスタとを備え、前記2次側
用駆動パルスとして前記第1及び第2のスイッチングト
ランジスタを駆動する駆動パルスの各伝達経路にそれぞ
れ前記タイミング調整手段を設けたものである。
【0018】第3の発明では、上記第1の発明におい
て、前記2次側整流平滑回路は、前記トランスの一方出
力端が接続された第1の出力ノードと、第2の出力ノー
ドとの間に接続された平滑用コンデンサを備えると共
に、前記トランスの他方出力端と前記第2の出力ノード
との間に接続された前記2次側スイッチングトランジス
タを備えたものである。
【0019】第4の発明では、上記第2の発明におい
て、前記トランスは、1次側と2次側を同極性としたも
のである。
【0020】第5の発明では、上記第3の発明におい
て、前記トランスは、1次側と2次側を逆極性としたも
のである。
【0021】第6の発明では、上記第1乃至第5の発明
において、前記タイミング調整手段は、ディジタル遅延
回路で構成したものである。
【0022】第7の発明では、入力された交流電圧を整
流、平滑し、その電力を1次側スイッチング・トランジ
スタでスイッチングする1次側整流平滑回路と、前記1
次側スイッチングトランジスタによりスイッチングされ
た電力を2次側に伝達するトランスと、前記トランスの
出力をスイッチングする2次側スイッチングトランジス
タのスイッチング動作に基づいて前記トランスの出力を
整流し、且つ平滑する2次側整流平滑回路とを備えたス
イッチングレギュレータに対し、前記1次側スイッチン
グトランジスタのオン/オフ時間比をPWM制御するた
めに1次側用駆動パルスを出力すると共に、前記2次側
スイッチングトランジスタを駆動する2次側用駆動パル
スを前記1次側用駆動パルスに同期させて出力し、前記
1次側用及び2次側用駆動パルスの各伝達経路の差によ
って生じた該駆動パルスのタイミングのずれを調整して
2次側整流を行うようにしたものである。
【0023】第8の発明では、上記第7の発明におい
て、前記2次側用駆動パルスは、前記2次側整流平滑回
路内の2つのスイッチングトランジスタをそれぞれ駆動
する2種類の駆動パルスから成るものである。
【0024】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
【0025】図1は、本発明の第1実施形態に係るスイ
ッチングレギュレータの構成を示す回路図であり、図3
の従来例と同様の部分には同一符号を付す。
【0026】図3に示す従来回路と異なっている部分
は、PWM制御回路5と1次側及び2次側スイッチング
・トランジスタQ1〜Q3間の伝送経路中にそれぞれデ
ジタル遅延回路6,7,8を設け、PWM制御回路5か
ら各々のスイッチング・トランジスタQ1〜Q3へ伝送
される駆動パルスのうち、遅れが最も大きい駆動パルス
のタイミングまで、デジタル遅延回路により他の2つの
駆動パルスのタイミングを遅延させ、1次側スイッチン
グ・トランジスタと2次側スイッチング・トランジスタ
を同期したタイミングで駆動させるようにしたことであ
る。
【0027】次に、第1実施形態の動作について説明す
る。
【0028】交流電源により入力端子1,2に入力され
た交流電圧を整流ダイオードD1により整流して脈流と
し、これを平滑コンデンサC1により平滑する。これを
スイッチング・トランジスタQ1により高周波スイッチ
ングを行い、トランスT1を介して2次側に電力を供給
している。
【0029】スイッチング・トランジスタQ1とQ2に
は、図4(a)に示すタイミングで駆動パルスが伝達さ
れ、スイッチング・トランジスタQ3には図4(b)に
示すタイミングで駆動パルスを伝達される。
【0030】次に、1次側、2次側の3つのスイッチン
グ・トランジスタQ1〜Q3の伝送経路の違いにより、
各々のスイッチング・トランジスタQ1〜Q3に伝達さ
れる駆動パルスのタイミングがずれた場合の調整方法を
図4に示したパルスタイミングを例にとって説明する。
【0031】図4(a)に示すパルスタイミングは、P
WM制御回路5からスイッチング・トランジスタQ1と
Q2へ伝送されるPWM制御回路5から出力された瞬時
の駆動パルスのタイミングであり、図4(b)に示すパ
ルスタイミングは、PWM制御回路5からスイッチング
・トランジスタQ3へ伝送される制御回路5から出力さ
れた瞬時の駆動パルスのタイミングであり、PWM制御
回路5により同期させた駆動パルスを各々のスイッチン
グ・トランジスタQ1〜Q3へ伝送している。
【0032】また、図4(c),(d),(e)に示す
パルスタイミングは、デジタル遅延回路6〜8を設けな
かった場合に、各々のスイッチング・トランジスタQ1
〜Q3の伝送経路の違いによりタイミングがずれた状態
でスイッチング・トランジスタQ1〜Q3へ伝達される
駆動パルスのタイミングである。図4(c)に示す駆動
パルスのタイミングはトランジスタQ1へ、図4(d)
に示す駆動パルスのタイミングはトランジスタQ2へ、
図4(e)に示す駆動パルスのタイミングはトランジス
タQ3へそれぞれ伝達される。
【0033】伝送経路の違いにより各々のスイッチング
・トランジスタQ1〜Q3へ伝送されるタイミングがず
れた場合には、各々のスイッチング・トランジスタQ1
〜Q3へ伝送される駆動パルスのうち、遅れが最も大き
い駆動パルスのタイミングまで、デジタル遅延回路6,
7または8により他の2つの駆動パルスのタイミングを
遅延させる。
【0034】例えば図4(a)〜(e)に示すパルスタ
イミングの場合では、3つのスイッチング・トランジス
タQ1〜Q3のうち、図4(e)のスイッチング・トラ
ンジスタQ3へ伝達される駆動パルスが最も遅れている
ので、トランジスタQ1の駆動パルスを(t3−t1)
だけ、トランジスタQ2の駆動パルスを(t3−t2)
だけ各々のデジタル遅延回路6,7により遅延させて、
各々のスイッチング・トランジスタに同期させたパルス
を伝送している。
【0035】アナログ回路で遅延回路を構成した場合に
は、部品点数の増加などにより回路が複雑になり、調整
も困難であるのに対して、本実施形態のようにデジタル
回路で遅延回路を構成した場合は遅延時間の調整を容易
に行うことができる。
【0036】このように、PWM制御回路5から1次側
及び2次側各々のスイッチング・トランジスタQ1〜Q
3までの伝送経路中にデジタル遅延回路6,7,8を設
け、最も遅れたタイミングで伝達された駆動パルスに同
期させた駆動パルスで、他のスイッチング・トランジス
タをON/OFFするように遅延時間を調整して2次側
回路で整流を行い、平滑コンデンサC2で平滑し、直流
電圧に安定化する。
【0037】尚、本実施形態は、隆圧型回路の構成とな
っているが、昇圧型回路に本実施形態の同期整流方式を
採用することも可能である。
【0038】次に、本発明の第2実施形態を説明する。
【0039】図2は、本発明の第2実施形態に係るスイ
ッチングレギュレータの構成を示す回路図であり、図1
と同様の部分には同一符号を付す。
【0040】交流電源により入力端子1,2に入力され
た交流電圧を整流ダイオードD1により整流して脈流と
し、これを平滑コンデンサC1により平滑する。これを
スイッチング・トランジスタQ1により高周波スイッチ
ングを行い、トランスT2を介して2次側に電力を供給
している。
【0041】トランスT2は1次側と2次側が逆極性で
あり、スイッチング・トランジスタQ1をONさせてい
る時はスイッチング・トランジスタQ2をOFFさせて
おり、この時、トランスT2の2次側巻線にエネルギー
が蓄積され、スイッチング・トランジスタQ1をOFF
させている時には、スイッチング・トランジスタQ2を
ONさせ、トランスT2の2次側巻線に蓄えられたエネ
ルギーが逆起電力として働くため、スイッチング・トラ
ンジスタQ2のドレインからソース方向に電流が流れ
る。つまり、スイッチング・トランジスタQ1には図4
(a)に示すタイミングで、またトランジスタQ2には
図4(b)に示すタイミングで駆動パルスが伝達され
る。
【0042】次に、1次側及び2次側の2つのスイッチ
ング・トランジスタQ1,Q2の伝送経路の違いによ
り、各々のスイッチング.トランジスタに伝達される駆
動パルスのタイミングがずれた場合の時間調整の方法を
図4に示したパルスタイミングを例にとって説明する。
【0043】本実施形態における図4(a)に示すパル
スタイミングは、PWM制御回路5からスイッチング・
トランジスタQ1へ伝送されるPWM制御回路5から出
力された瞬時の駆動パルスのタイミングであり、図4
(b)に示すパルスタイミングは、PWM制御回路5か
らスイッチング・トランジスタQ2へ伝送される制御回
路5から出力された瞬時の駆動パルスのタイミングであ
り、PWM制御回路5により同期させた駆動パルスを各
々のスイッチング・トランジスタQ1,Q2へ伝送して
いる。
【0044】また、図4(c),(e)に示すものは、
デジタル遅延回路6,7を設けなかった場合に、各々の
スイッチング・トランジスタQ1,Q2の伝送経路の違
いによりタイミングがずれた状態でスイッチング・トラ
ンジスタQ1,Q2へ伝達される駆動パルスのタイミン
グである。図4(c)に示す駆動パルスのタイミングは
トランジスタQ1へ、図4(e)に示す駆動パルスのタ
イミングはトランジスタQ2へそれぞれ伝達される。
【0045】伝送経路の違いにより各々のスイッチング
・トランジスタQ1,Q2へ伝送されるタイミングがず
れた場合には、各々のスイッチング・トランジスタQ
1,Q2へ伝送される駆動パルスのうち、遅れが最も大
きい駆動パルスのタイミングまで、デジタル遅延回路6
または7によりもう一方の駆動パルスのタイミングを遅
延させる。
【0046】例えば図4に示すパルスタイミングの場合
では、2つのスイッチング・トランジスタQ1,Q2の
うち、図4(e)のスイッチング・トランジスタQ2へ
伝達される駆動パルスが図4(c)よりも遅れているの
で、トランジスタQ1の駆動パルスを(t3−t1)だ
けデジタル遅延回路6により遅延させて、2つのスイッ
チング・トランジスタに同期させたパルスを伝送する。
【0047】上記第1及び第2実施形態で示したよう
に、この発明に係るスイッチング・レギュレータは、P
WM制御回路と1次側及び2次側スイッチング・トラン
ジスタ間の各々の駆動パルス伝送経路中にデジタル遅延
回路を設け、PWM制御回路から各々のスイッチング・
トランジスタへ伝送される駆動パルスのうち最も遅延時
間が大きい駆動パルスのタイミングに、他のトランジス
タの駆動パルスのタイミングを合わせる。このようにし
て各々のスイッチング・トランジスタに伝送される駆動
パルスのタイミングを調整することにより、1次側及び
2次側の各々のスイッチング・トランジスタが同期して
ON/FFするようになり、駆動パルスのタイミングの
ずれによる損失増加やトランジスタ素子の破壊等の問題
を未然に防ぐことができる。
【0048】
【発明の効果】以上説明したように、第1の発明である
スイッチングレギュレータによれば、1次側用及び2次
側用駆動パルスの各伝達経路の差によって生じる駆動パ
ルスのタイミングのずれを調整するタイミング調整手段
を各伝達経路にそれぞれ設けたので、駆動パルスのタイ
ミングのずれによる損失増加やトランジスタ素子の破壊
等の問題を未然に防ぐことができる。これにより、高効
率で信頼性の高いスイッチングレギュレータを実現する
ことができる。
【0049】第2及び第4の発明であるスイッチングレ
ギュレータによれば、上記第1の発明において、2次側
整流平滑回路内の2つのスイッチングトランジスタを有
する場合につき、第1の発明の効果を簡易かつ的確に実
現することができる。
【0050】第3及び第5の発明であるスイッチングレ
ギュレータによれば、上記第1の発明において、上記第
1の発明において、2次側整流平滑回路内の1つのスイ
ッチングトランジスタを有する場合につき、第1の発明
の効果を簡易かつ的確に実現することができる。
【0051】第6の発明であるスイッチングレギュレー
タによれば、上記第1乃至第5の発明において、タイミ
ング調整手段をディジタル遅延回路で構成したので、タ
イミング調整手段を簡素に構成することができる。
【0052】第7の発明であるスイッチングレギュレー
タの2次側整流方法によれば、上記第1の発明と同等の
効果を奏する。
【0053】第8の発明であるスイッチングレギュレー
タの2次側整流方法によれば、上記第7の発明におい
て、上記第2の発明と同等の効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るスイッチングレギ
ュレータの構成を示す回路図である。
【図2】本発明の第2実施形態に係るスイッチングレギ
ュレータの構成を示す回路図である。
【図3】従来のスイッチングレギュレータの回路図であ
る。
【図4】駆動パルスのタイミングチャートである。
【符号の説明】
5 PWM制御回路 6,7,8 デジタル遅延回路 Q1〜Q3 スイッチング・トランジスタ C1,C2 平滑コンデンサ T1,T2 トランス D1 整流ダイオード

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 入力された交流電圧を整流、平滑し、そ
    の電力を1次側スイッチング・トランジスタでスイッチ
    ングする1次側整流平滑回路と、前記1次側スイッチン
    グトランジスタによりスイッチングされた電力を2次側
    に伝達するトランスと、前記トランスの出力をスイッチ
    ングする2次側スイッチングトランジスタのスイッチン
    グ動作に基づいて前記トランスの出力を整流し、且つ平
    滑する2次側整流平滑回路と、前記1次側スイッチング
    トランジスタのオン/オフ時間比をPWM制御するため
    に1次側用駆動パルスを出力すると共に、前記2次側ス
    イッチングトランジスタを駆動する2次側用駆動パルス
    を前記1次側用駆動パルスに同期させて出力する制御回
    路とを備えたスイッチングレギュレータにおいて、 前
    記1次側用及び2次側用駆動パルスの各伝達経路の差に
    よって生じる該駆動パルスのタイミングのずれを調整す
    るタイミング調整手段を前記各伝達経路にそれぞれ設け
    たことを特徴とするスイッチングレギュレータ。
  2. 【請求項2】 前記2次側整流平滑回路は、 前記トランスの一方出力端と第1の出力ノードとの間に
    接続されたチョークコイルと、前記第1の出力ノードと
    第2の出力ノードの間に接続された平滑用コンデンサと
    を備えると共に、前記2次側スイッチングトランジスタ
    として、前記トランスの他方出力端と前記第2の出力ノ
    ードとの間に接続された第1のスイッチングトランジス
    タと、前記トランスの一方出力端と前記第2の出力ノー
    ドとの間に接続された第2のスイッチングトランジスタ
    とを備え、 前記2次側用駆動パルスとして前記第1及び第2のスイ
    ッチングトランジスタを駆動する駆動パルスの各伝達経
    路にそれぞれ前記タイミング調整手段を設けたことを特
    徴とする請求項1記載のスイッチングレギュレータ。
  3. 【請求項3】 前記2次側整流平滑回路は、 前記トランスの一方出力端が接続された第1の出力ノー
    ドと、第2の出力ノードとの間に接続された平滑用コン
    デンサを備えると共に、前記トランスの他方出力端と前
    記第2の出力ノードとの間に接続された前記2次側スイ
    ッチングトランジスタを備えたことを特徴とする請求項
    1記載のスイッチングレギュレータ。
  4. 【請求項4】 前記トランスは、1次側と2次側が同極
    性であることを特徴とする請求項2記載のスイッチング
    レギュレータ。
  5. 【請求項5】 前記トランスは、1次側と2次側が逆極
    性であることを特徴とする請求項3記載のスイッチング
    レギュレータ。
  6. 【請求項6】 前記タイミング調整手段は、ディジタル
    遅延回路で構成したことを特徴とする請求項1乃至請求
    項5記載の記載のスイッチングレギュレータ。
  7. 【請求項7】 入力された交流電圧を整流、平滑し、そ
    の電力を1次側スイッチング・トランジスタでスイッチ
    ングする1次側整流平滑回路と、前記1次側スイッチン
    グトランジスタによりスイッチングされた電力を2次側
    に伝達するトランスと、前記トランスの出力をスイッチ
    ングする2次側スイッチングトランジスタのスイッチン
    グ動作に基づいて前記トランスの出力を整流し、且つ平
    滑する2次側整流平滑回路とを備えたスイッチングレギ
    ュレータに対し、 前記1次側スイッチングトランジスタのオン/オフ時間
    比をPWM制御するために1次側用駆動パルスを出力す
    ると共に、前記2次側スイッチングトランジスタを駆動
    する2次側用駆動パルスを前記1次側用駆動パルスに同
    期させて出力し、 前記1次側用及び2次側用駆動パル
    スの各伝達経路の差によって生じた該駆動パルスのタイ
    ミングのずれを調整して2次側整流を行うことを特徴と
    するスイッチングレギュレータの2次側整流方法。
  8. 【請求項8】 前記2次側用駆動パルスは、前記2次側
    整流平滑回路内の2つのスイッチングトランジスタをそ
    れぞれ駆動する2種類の駆動パルスから成ることを特徴
    とする請求項7記載のスイッチングレギュレータの2次
    側整流方法。
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