JPH10307577A

JPH10307577A - 画像データ生成装置、画像データ表示システム、および画像データ生成方法

Info

Publication number: JPH10307577A
Application number: JP10053057A
Authority: JP
Inventors: Toyoji Okada; 豊史岡田
Original assignee: Sony Computer Entertainment Inc
Current assignee: Sony Interactive Entertainment Inc
Priority date: 1997-03-06
Filing date: 1998-03-05
Publication date: 1998-11-17

Abstract

(57)【要約】【課題】疑似的に高解像度の画像を表示することがで
きるようにする。【解決手段】フレームメモリ５８に、所定の解像度の
描画領域５８−１と、他の解像度の表示領域５８−２と
を設け、描画領域５８−１に、例えば１６ビットダイレ
クトカラーの画像を描画し、垂直帰線消去期間に描画領
域５８−１に描画した画像を、Bi-linearテクスチャマ
ッピングの手法により縮小した縮小画像を表示領域５８
−２に、例えば２４ビットフルカラーの縮小画像として
描画する。表示領域５８−２に描画された縮小画像は、
所定の画面に表示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データ生成装
置、画像データ表示システム、および画像データ生成方
法に関し、例えば、高解像度画像をオーバサンプリング
して縮小描画することにより、画像のクオリティを落と
すことなく、ダブルバッファ使用時におけるメモリ使用
量を削減することができるようにした画像データ生成装
置、画像データ表示システム、および画像データ生成方
法に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータやテレビ
ゲーム等に代表されるエンタテインメントシステムのフ
レームメモリを備えるシステムにおいては、フレームメ
モリ上のデータは、ＣＲＴ等の表示装置の同期信号に従
って読み出すようにしている。そして、フレーム毎に描
画を行い、動画像を表示させる場合、通常、フレームメ
モリを表示領域と描画領域の２つに分割するダブルバッ
ファ方式を用いている。

【０００３】ダブルバッファ方式の場合、ＣＲＴの垂直
帰線消去期間に同期して、表示領域と描画領域を切り替
え、フレームメモリの表示領域に描画された画像がＣＲ
Ｔに表示されている間に、次のフレームの画像を描画領
域に描画することにより、スムースな動画を表示するよ
うにしている。

【０００４】

【発明が解決しようとする課題】しかしながら、ダブル
バッファ方式で動画を表示する場合、表示領域と描画領
域が同一のサイズであるため、描画解像度を上げると、
メモリ使用量が増大する課題があった。

【０００５】また、表示解像度以上に精細な描画を行う
ことができない課題があった。

【０００６】さらに、表示画素として必要なだけの情報
を描画画素として描画しなければならない課題があっ
た。

【０００７】本発明はこのような状況に鑑みてなされた
ものであり、ダブルバッファ方式で動画を表示する場
合、限られた容量のフレームメモリを用いて、画像のク
オリティを落とすことなく、フレームメモリの使用量を
軽減させることができるようにするものである。

【０００８】

【課題を解決するための手段】請求項１に記載の画像デ
ータ生成装置は、所定の画像に対応する第１の画像デー
タを記憶するための第１の記憶領域と、第１の画像デー
タが縮小されて得られる第２の画像データを記憶するた
めの第２の記憶領域とを有するメモリと、メモリの第１
の記憶領域から読み出された第１の画像データに対して
縮小処理を施すことにより表示用の第２の画像データを
生成する画像データ生成回路とからなることを特徴とす
る。

【０００９】請求項７に記載の画像データ表示システム
は、ポリゴンデータに基づいてテクスチャマッピング処
理を施すことにより第１の画像データを生成する第１の
画像データ生成回路と、第１の画像データに対し縮小処
理を施して第２の画像データを生成する第２の画像デー
タ生成回路と、第２の画像データを記憶するためのメモ
リと、メモリに記憶されている第２の画像データを表示
する表示手段とを有することを特徴とする。

【００１０】請求項９に記載の画像データ生成方法は、
ポリゴンデータに基づいてテクスチャマッピング処理を
施すことにより所定の画像に対応する第１の画像データ
を生成するステップと、第１の画像データに対し縮小処
理を施して表示用の第２の画像データを生成するステッ
プとからなることを特徴とする。

【００１１】請求項１に記載の画像データ生成装置にお
いては、メモリの第１の領域に、所定の画像に対応する
第１の画像データが記憶され、第２の領域に、第１の画
像データが縮小されて得られる第２の画像データが記憶
され、画像データ生成回路が、メモリの第１の記憶領域
から読み出された第１の画像データに対して縮小処理を
施すことにより表示用の第２の画像データを生成する。

【００１２】請求項７に記載の画像データ表示システム
においては、第１の画像データ生成回路が、ポリゴンデ
ータに基づいてテクスチャマッピング処理を施すことに
より第１の画像データを生成し、第２の画像データ生成
回路が、第１の画像データに対し縮小処理を施して第２
の画像データを生成し、メモリが、第２の画像データを
記憶し、表示手段が、メモリに記憶されている第２の画
像データを表示する。

【００１３】請求項９に記載の画像データ生成方法にお
いては、ポリゴンデータに基づいてテクスチャマッピン
グ処理を施すことにより所定の画像に対応する第１の画
像データが生成され、第１の画像データに対し縮小処理
を施して表示用の第２の画像データが生成される。

【００１４】

【発明の実施の形態】図１乃至図３は、本発明の情報処
理装置を応用した家庭用エンタテインメントシステムの
一例を示している。この家庭用エンタテインメントシス
テムは、エンタテインメントシステム本体２と、このエ
ンタテインメントシステム本体２に接続可能な操作装置
１７および記録装置３８で構成されている。

【００１５】エンタテインメントシステム本体２は、図
１乃至図３に示すように、略四角形状に形成され、その
中央の位置に、図４に示すような光ディスクの一種であ
るＣＤ−ＲＯＭ４０（ゲーム用媒体に相当するディス
ク）を装着するディスク装着部３と、エンタテインメン
トシステム本体の適宜位置にゲームを任意にリセットす
るリセットスイッチ４と、電源のオン／オフをする電源
スイッチ５と、ディスクの装着を操作するディスク操作
スイッチ６と、所謂ゲームにおける操作を行う操作装置
１７および所謂ゲームの設定などを記録しておく記録装
置３８を接続する接続部７Ａ，７Ｂを有している。

【００１６】接続部７Ａ，７Ｂは、図２および図３に示
すように、２段に形成されている。接続部７Ａ，７Ｂの
上段部には、記録装置３８を接続する記録挿入部８が設
けられ、下段部には、操作装置１７を接続する接続端子
挿入部１２が設けられている。

【００１７】記録挿入部８は、横方向に長い長方形状の
挿入孔と、その内部に記録装置３８が挿入されるメモリ
用接続端子部（図示せず）を有している。また、図２に
示すように、記録挿入部８には、記録装置３８が接続さ
れていないときに、メモリ用接続端子部を埃などから保
護するシャッタ９が設けられている。なお、記録装置３
８は、電気的に書換え可能なＲＯＭを有しており、所謂
ゲームに関連するデータを記録するようになされてい
る。

【００１８】記録装置３８を装着する場合、ユーザは、
記録装置３８の先端でシャッタ９を内側方向に押し、さ
らに、記録装置３８を挿入孔に押し込み、メモリ用接続
端子部に接続させる。

【００１９】接続端子挿入部１２は、図２に示すよう
に、横方向に長い長方形形状の挿入孔と、操作装置１７
の接続端子部２６を接続する接続端子１２Ａを有してい
る。

【００２０】操作装置１７は、図１に示すように、両手
の掌で挟持して５本の指が自由自在に動いて操作できる
構造をしており、左右対称に配置された操作部１８，１
９と、操作部１８，１９の中間部に設けたセレクトスイ
ッチ２２およびスタートスイッチ２３と、操作部１８，
１９の前面側に配置された操作部２４，２５と、エンタ
テインメントシステム本体２に接続するための接続端子
部２６およびケーブル２７を有している。

【００２１】図５は、上述のエンタテインメントシステ
ム本体２の内部の電気的構成の一例を示している。

【００２２】エンタテインメントシステム本体２は、メ
インバス４１とサブバス４２の２本のバスを有してい
る。これらのバスは、サブバスインタフェース（ＳＢＵ
ＳＩＦ）４３を介して接続されている。

【００２３】メインバス４１には、マイクロプロセッサ
や第１ベクトル処理装置（ＶＰＥ（vector processing
engine）０）などで構成されるメインＣＰＵ（central
processing unit）４４と、ＲＡＭ（random access mem
ory）で構成されるメインメモリ４５、メインダイレク
トメモリアクセスコントローラ（メインＤＭＡＣ（dire
ct memory access controller）４６、ＭＰＥＧ（Movin
g Picture Experts Group）デコーダ（ＭＤＥＣ）４
７、第２ベクトル処理装置（ＶＰＥ１）４８、およびＧ
ＰＵＩＦ（graphical processing unit interface）７
２を介して画像処理装置（ＧＰＵ）４９が接続されてい
る。ＧＰＵ４９には、ＰＣＲＴＣ（Programmable CRT c
ontroller）８４が設けられている。

【００２４】一方、サブバス４２には、マイクロプロセ
ッサなどで構成されるサブＣＰＵ５０、ＲＡＭで構成さ
れるサブメモリ５１、サブＤＭＡＣ５２、オペレーティ
ングシステムなどのプログラムが記憶されているＲＯＭ
５３、音声処理装置（ＳＰＵ（sound processing uni
t））５４、通信制御部（ＡＴＭ）５５、ディスク装着
部３を兼ねるＣＤ−ＲＯＭドライブ５６、入力部５７が
接続されている。そして、入力部５７の接続端子１２Ａ
には、操作装置１７が接続される。

【００２５】ＳＢＵＳＩＦ４３は、メインバス４１とサ
ブバス４２を接続し、メインバス４１からのデータをサ
ブバス４２に出力するとともに、サブバス４２からのデ
ータをメインバス４１に出力するようになされている。

【００２６】メインＣＰＵ４４は、エンタテインメント
システム本体２の起動時に、サブバス４２に接続されて
いるＲＯＭ５３から、ＳＢＵＳＩＦ４３を介して起動プ
ログラムを読み込み、その起動プログラムを実行し、オ
ペレーティングシステムを動作させるようになされてい
る。

【００２７】また、メインＣＰＵ４４は、ＣＤ−ＲＯＭ
ドライブ５６を制御し、ＣＤ−ＲＯＭドライブ５６にセ
ットされたＣＤ−ＲＯＭ４０からアプリケーションプロ
グラムデータや音声、画像、パラメータデータ等を読み
出し、メインメモリ４５に記憶させるようになされてい
る。

【００２８】また、メインＣＰＵ４４は、ＣＤ−ＲＯＭ
４０から読み出した、複数の基本図形（ポリゴン）で構
成された３次元オブジェクトのデータ（ポリゴンの頂点
（代表点）の座標値など）に対して、第１ベクトル処理
装置（ＶＰＥ０）７１と共同して、非定型処理用のデー
タ（ポリゴン定義情報）を生成するようになされてい
る。第１ベクトル処理装置（ＶＰＥ０）７１は、浮動小
数点の実数を演算する複数の演算素子を有し、並列に浮
動小数点演算を行うようになされている。

【００２９】即ち、メインＣＰＵ４４と、第１ベクトル
処理装置７１は、ジオメトリ処理のうちのポリゴン単位
での細かな操作を必要とする処理、例えば、木の葉が風
で揺れる様子や、自動車のフロントウィンドウの雨の滴
等を表すポリゴンのデータを生成するような処理を行う
ようになされている。そして、演算された頂点情報やシ
ェーディングモード情報等のポリゴン定義情報をパケッ
トとして、メインバス４１を介してメインメモリ４５に
供給するようになされている。

【００３０】ポリゴン定義情報は、描画領域設定情報と
ポリゴン情報とからなる。そして、描画領域設定情報
は、描画領域のフレームバッファアドレスにおけるオフ
セット座標と、描画領域の外部にポリゴンの座標があっ
た場合に、描画をキャンセルするための描画クリッピン
グ領域の座標からなる。また、ポリゴン情報は、ポリゴ
ン属性情報と頂点情報とからなり、ポリゴン属性情報
は、シェーディングモード、αブレンディングモード、
およびテクスチャマッピングモード等を指定する情報で
あり、頂点情報は、頂点描画領域内座標、頂点テクスチ
ャ領域内座標、および頂点色等の情報である。

【００３１】一方、第２ベクトル処理装置（ＶＰＥ１）
４８は、第１ベクトル処理装置７１の場合と同様に、浮
動小数点の実数を演算する複数の演算素子を有し、並列
に浮動小数点演算を行うようになされている。そして、
ユーザによる操作装置１７の操作とマトリクス回路によ
る処理で画像を生成できるもの、即ち、ＶＰＥ１におい
てプログラムが可能な程度の比較的簡単な処理（定型処
理）用のデータ（ポリゴン定義情報）を生成するように
なされている。例えば、ビルや車等の簡単な形状の物体
に対する透視変換、平行光源計算、２次元曲面生成等の
処理を行うようになされている。そして、生成したポリ
ゴン定義情報をＧＰＵＩＦ７２に供給するようになされ
ている。

【００３２】ＧＰＵＩＦ７２は、メインメモリ４５より
メインバス４１を介して供給されるメインＣＰＵ４４か
らのポリゴン定義情報と、第２ベクトル処理装置４８よ
り供給されるポリゴン定義情報とを、衝突しないように
調停しながら、ＧＰＵ４９に供給するようになされてい
る。

【００３３】ＧＰＵ４９は、ＧＰＵＩＦ７２を介して供
給されたポリゴン定義情報に基づいて、フレームメモリ
５８にポリゴンを用いることにより３次元を表す画像
（以下、単に「ポリゴン画像」と称する）を描画するよ
うになされている。ＧＰＵ４９は、フレームメモリ５８
をテクスチャメモリとしても使用できるため、フレーム
メモリ上のピクセルイメージをテクスチャとして、描画
するポリゴンに貼り付けることができる。

【００３４】メインＤＭＡＣ４６は、メインバス４１に
接続されている各回路を対象として、ＤＭＡ転送などの
制御を行うようになされている。また、メインＤＭＡＣ
４６は、ＳＢＵＳＩＦ４３の状態に応じて、サブバス４
２に接続されている各回路を対象としてＤＭＡ転送など
の制御を行うこともできる。また、ＭＤＥＣ４７は、メ
インＣＰＵ４４と並列に動作し、ＭＰＥＧ（Moving Pic
ture Experts Group）方式あるいはＪＰＥＧ（Joint Ph
otographic Experts Group）方式等で圧縮されたデータ
を伸張するようになされている。

【００３５】サブＣＰＵ５０は、ＲＯＭ５３に記憶され
ているプログラムに従って各種動作を行うようになされ
ている。サブＤＭＡＣ５２は、ＳＢＵＳＩＦ４３がメイ
ンバス４１とサブバス４２を切り離している状態におい
てのみ、サブバス４２に接続されている各回路を対象と
してＤＭＡ転送などの制御を行うようになされている。

【００３６】ＳＰＵ５４は、サブＣＰＵ５０やサブＤＭ
ＡＣ５２から供給されるサウンドコマンドに対応して、
サウンドメモリ５９から音声データを読み出してオーデ
ィオ出力としてドライバ２０１を介してスピーカ２０２
から出力するようになされている。

【００３７】通信制御部（ＡＴＭ）５５は、公衆回線等
に接続され、その回線を介してデータの送受信を行うよ
うになされている。

【００３８】入力部５７は、操作装置１７を接続する接
続端子部１２Ａ、他の装置（図示せず）からの画像デー
タを受け取るビデオ入力回路８２、および他の装置から
の音声データを受け取るオーディオ入力回路８３を有し
ている。

【００３９】図６は、ＧＰＵ４９の構成例を示すブロッ
ク図である。プロプロセッサ（ＰＰ（Pre Processor）
９１は、諸パラメータの生成などのポリゴン描画の前処
理を行うようになされている。ここで、諸パラメータと
は、ＰＰ９１以降の後述するＤＤＡ（Digital Differen
tial Analyzer）９２に設定するパラメータや、テクス
チャマッピング部（ＴＭ（Texture Mapping））９３の
動作モード（Alpha Blending ON/OFF,Texture Modulate
ON/OFF等）を指定するパラメータ等のことである。

【００４０】ＤＤＡ９２は、累加算器より構成され、ピ
クセル情報を発生するようになされている。テクスチャ
マッピング部（ＴＭ）９３は、テクスチャマッピング処
理を行うようになされている。メモリインタフェース
（ＭＥＭＩＦ（Memory Interface））９４は、フレーム
メモリ５８にアクセスするためのインタフェース処理を
行うようになされている。

【００４１】フレームメモリ５８は、フレームメモリお
よびテクスチャメモリとして使用され、ポリゴン描画デ
ータやテクスチャデータを記憶するようになされてい
る。フレームメモリ５８に記憶されているテクスチャデ
ータは、テクスチャマッピング部９３によって適宜読み
出され、ポリゴンへの貼り付けに用いられる。

【００４２】ＰＣＲＴＣ８４は、フレームメモリ５８に
記憶された描画データをＭＥＭＩＦ９４を介して読み出
し、２系統のディジタルの映像データとして出力するよ
うになされている。ＤＡコンバータ（ＤＡＣ）９６は、
ＰＣＲＴＣ８４からの一方の系統の映像データをアナロ
グの映像信号に変換した後、出力するようになされてい
る。ＰＣＲＴＣ８４には、ディスプレイ装置（ＣＲＴ）
２００が接続されている。

【００４３】ここで、例として、三角形を描画する場合
について、図７を参照して説明する。図７は、フレーム
メモリ５８の描画領域５８−１（図１２参照）を示して
おり、左上角、右上角、左下角、右下角の座標は、それ
ぞれ、（０，０），（１２８０，０），（０，９６
０），（１２８０，９６０）であり、単位は画素であ
る。図７に示すように、頂点Ａ０（ＸＡ０，ＹＡ０），
Ｂ０（ＸＢ０，ＹＢ０），Ｃ０（ＸＣ０，ＹＣ０）から
なる三角形を画面に描画する場合、まず、頂点Ａ０，Ｂ
０，Ｃ０の各座標が入力データとしてＰＰ９１に与えら
れる。そして、画面上の最上部の頂点のうち、最も左に
位置する頂点（この例の場合、頂点Ａ０）が開始頂点と
される。そして、開始頂点を除いて、最も左に位置する
頂点（この例の場合、頂点Ｂ０）を第２頂点とし、残り
（この例の場合、頂点Ｃ０）を第３頂点とする。このと
き、ＰＰ９１は、開始頂点から第２頂点への傾斜ａ（ｙ
座標が１だけ変位したときのｘ座標の変位量）、開始頂
点から第３頂点への傾斜ｂ、および第２頂点から第３頂
点への傾斜ｃを計算し、ＤＤＡ９２に設定する。簡単の
ため、ここでは第２頂点のＹ座標の値と第３頂点のＹ座
標の値とが同一であるものとする。

【００４４】ＤＤＡ９２においては、ＰＰ９１によって
設定されたデータに基づいて、下記のような計算が行わ
れる。ここで、ＤＤＡ０乃至ＤＤＡ３は変数である。図
７に示される点Ｐ１は、三角形が描画されるときの始
点、点Ｐ２は、三角形が描画されるときの終点、点Ｐ３
は、点Ｐ１および点Ｐ２間の画素を示している。始点Ｐ
１、終点Ｐ２、始点Ｐ１および終点Ｐ２間の点Ｐ３の各
座標は、それぞれ（ＤＤＡ０，ＤＤＡ３），（ＤＤＡ
２，ＤＤＡ３），（ＤＤＡ１，ＤＤＡ３）であり、変数
ＤＤＡ０，ＤＤＡ２，ＤＤＡ１はそれぞれ水平方向の座
標値ｘであり、変数ＤＤＡ３は垂直方向の座標値ｙであ
る。三角形の描画は、以下に示すステップ（０）と、ス
テップ（１）〜（４）の繰り返しによって行われる。

【００４５】（０）ＤＤＡ０の設定値をＸＡ０とし、加
算値をａとする。ＤＤＡ１の設定値をＸＡ０とし、加算
値を１とする。ＤＤＡ２の設定値をＸＡ０とし、加算値
をｂとする。ＤＤＡ３の設定値をＹＡ０とし、加算値を
１とする。（１）ＤＤＡ１の設定値に加算値を加算する。（２）ＤＤＡ１の値 ≧ ＤＤＡ２の値の場合、ＤＤＡ
０，ＤＤＡ２，ＤＤＡ３において、設定値に対する加算
値の加算を行い、ＤＤＡ０の値をＤＤＡ１に設定する。（３）ＤＤＡ３の値 ≧ ＹＢ０の場合、処理を終了す
る。（４）ＤＤＡ１の値を出力ピクセルのｘ座標、ＤＤＡ３
の値を出力ピクセルのｙ座標として出力し、（１）に戻
る。

【００４６】上記処理による三角形の描画は次のように
して行われる。図７に示されるように、点Ｐ３の水平方
向の座標値であるところの変数ＤＤＡ１に順次”１”が
加算されることによって、実線の矢印ｃで示されるよう
に、始点Ｐ１から終点Ｐ２に向かって順次画素単位で描
画が行われる。そして、変数ＤＤＡ１の値が終点ＤＤＡ
２の値以上になると、垂直方向の座標値であるところの
変数ＤＤＡ３に”１”が加算され、同時に、始点Ｐ１の
水平方向の座標値であるところの変数ＤＤＡ０に”ａ”
が加算され、終点Ｐ２の水平方向の座標値であるところ
の変数ＤＤＡ２に”６”が加算される。これによって、
図７中、始点Ｐ１の下部に破線の矢印および実線の矢印
ａで示されているように、始点Ｐ１の位置が変更される
とともに、終点Ｐ２の下部に破線の矢印および実線の矢
印ｂで示されているように、終点Ｐ２の位置が変更され
る。そして、実線の矢印ｃで示されるように、新たに位
置の変更された始点Ｐ１から終点Ｐ２に向かって、上述
と同様に、順次画素単位で描画が行われる。

【００４７】以上のように、ＤＤＡ９２において、ラス
ターに沿って、描画するピクセルの座標を累加算器を用
いて計算する。また、ＤＤＡ９２は、描画座標の他に、
グローシェーディングを実現するために、頂点色の傾斜
も同様にして計算したり、テクスチャ空間内の座標を計
算する。

【００４８】ＤＤＡ９２によって計算されたデータは、
ＴＭ９３に供給される。そして、ＴＭ９３は、ＤＤＡ９
２より供給されたデータに基づいて、フレームメモリ５
８よりテクスチャデータを読み出し、所定の画像（第１
の画像データ）をＭＥＭＩＦ９４を介してフレームメモ
リ５８の描画領域（第１の記憶領域）５８−１に書き込
む。そして、垂直帰線消去期間に、ＴＭ９３は、描画領
域５８−１をテクスチャデータとして、そこに描画した
画像を後述するBi-linearテクスチャマッピングの手法
を用いて縮小画像にし、表示領域５８−２に描画する。

【００４９】ＰＣＲＴＣ８４は、ＭＥＭＩＦ９４を介し
てフレームメモリ５８の表示領域５８−２に描画された
画像の画像データを読み出し、２系統のデジタルのビデ
オ信号として出力する。そのうちの１系統は、ＤＡＣ９
６においてアナログの映像信号に変換された後、出力さ
れる。

【００５０】図８は、フレームメモリ５８に記憶されて
いるピクセルのデータフォーマットを示している。各ピ
クセルは、ビット０乃至ビット１５の１６ビットで表さ
れ、最初のビット０には、透明情報を示すアルファ情報
が格納される。次の５ビット（ビット１乃至５には、青
色（Ｂ）の成分の画素データが格納される。次の５ビッ
ト（ビット６乃至ビット１０）には、緑色（Ｇ）の成分
の画素データが格納される。さらに、次の５ビット（ビ
ット１１乃至１５）には、赤色（Ｒ）の成分の画素デー
タが格納される。

【００５１】図９は、図８に示したフォーマットで記憶
される画素データのうち、Ｒ，Ｇ，Ｂの所定の色成分の
データを隣接する４つのピクセル毎に取り出し、それら
の平均値を算出する平均値出力回路の例を示している。
そして、図９に示すような回路が、Ｒ成分、Ｇ成分、Ｂ
成分用にそれぞれＴＭ９３内に設けられている。

【００５２】即ち、テクスチャリード部（texture rea
d）１０１は、フレームメモリ５８の描画領域（Drawing
Region）５８−１（図１２参照）に記憶されているテ
クスチャデータの所定のピクセルの赤色の成分Ｒ₁を読
み出し、出力するようになされている。同様に、テクス
チャリード部１０２は、フレームメモリ５８から、テク
スチャデータの他の所定のピクセルの赤色の成分Ｒ₂を
読み出し、出力するようになされている。また、テクス
チャリード部１０３は、フレームメモリ５８から、テク
スチャデータの他の所定のピクセルの赤色の成分Ｒ₃を
読み出し、出力するようになされている。さらに、テク
スチャリード部１０４は、フレームメモリ５８から、テ
クスチャデータの他の所定のピクセルの赤色の成分Ｒ₄
を読み出し、出力するようになされている。

【００５３】シフト演算器（Shifter）１０５は、供給
されたテクスチャデータを、ＭＳＢ（most significant
bit）方向に３ビットだけシフトした後、出力するよう
になされている。即ち、５ビットのテクスチャデータを
８ビットのテクスチャデータに変換した後、出力する。
同様に、シフト演算器１０６は、供給されたテクスチャ
データを、ＭＳＢ方向に３ビットだけシフトした後、出
力するようになされている。シフト演算器１０７は、供
給されたテクスチャデータを、ＭＳＢ方向に３ビットだ
けシフトした後、出力するようになされている。さら
に、シフト演算器１０８は、供給されたテクスチャデー
タを、ＭＳＢ方向に３ビットだけシフトした後、出力す
るようになされている。

【００５４】加算器１０９は、シフト演算器１０５から
の出力と、シフト演算器１０６からの出力を加算するよ
うになされている。加算器１１０は、シフト演算器１０
７からの出力と、シフト演算器１０８からの出力を加算
するようになされている。さらに、加算器１１１は、加
算器１０９からの出力と、加算器１１０からの出力を加
算するようになされている。

【００５５】シフト演算器１１２は、加算器１１１から
の出力をＬＳＢ（least significant bit）方向に２ビ
ットだけシフトするようになされている。即ち、加算器
１０９乃至１１１によって加算された４画素の各Ｒ成分
の画素値の合計を４で割り、その平均値を演算するよう
になされている。ピクセル書き込み部（Pixel write）
１１３は、シフト演算器１１２から出力された８ビット
のＲ成分の画素データをフレームメモリ５８の表示領域
（Display Region）５８−２（図１２）に書き込むよう
になされている。

【００５６】そして、上述したように、図示は省略する
が、図９に示した回路と同一の構成の回路が、Ｇ成分、
Ｂ成分用としてＴＭ９３内にそれぞれ設けられている。
それらの回路は、上述した４画素のＲ成分の画素値の平
均値を求めるための処理と同様に、各画素のＧ成分およ
びＢ成分について、４つの画素毎にその平均値が求めら
れ、描画領域５８−２に書き込まれるようになされてい
る。

【００５７】図１０に示されるアルファ値出力回路は、
図６に示したＴＭ９３内に設けられ、図８に示したフォ
ーマットでフレームメモリ５８に記憶される画素データ
のうち、比を表す１ビットのアルファ情報を、描画領域
５８−１の隣接する４つのピクセル毎に取り出し、それ
らの平均値を算出するアルファ値出力回路である。

【００５８】テクスチャリード部１２１は、フレームメ
モリ５８の描画領域５８−１に記憶されている所定のピ
クセルのアルファ情報（α₁）を読み出し、出力するよ
うになされている。同様に、テクスチャリード部１２２
は、描画領域５８−１に記憶されている他の所定のピク
セルのアルファ情報（α₂）を読み出し、出力するよう
になされている。テクスチャリード部１２３は、描画領
域５８−１に記憶されている他の所定のピクセルのアル
ファ情報（α₃）を読み出し、出力するようになされて
いる。さらに、テクスチャリード部１２４は、描画領域
５８−１に記憶されている他の所定のピクセルのアルフ
ァ情報（α₄）を読み出し、出力するようになされてい
る。

【００５９】比較器１２５は、供給されたアルファ情報
（α₁）の値が０または１のいずれであるかを検出する
ようになされている。そして、供給されたアルファ情報
の値が０の場合、アルファレジスタ（Alpha Registor
0）１２９に記憶されている８ビットのアルファ値を出
力し、供給されたアルファ情報の値が１である場合、ア
ルファレジスタ（Alpha Registor1）１３０に記憶され
ているアルファ値を出力するようになされている。

【００６０】比較器１２６乃至１２８も、比較器１２５
の場合と同様に、供給されたアルファ情報の値に応じ
て、アルファレジスタ１２９に記憶されているアルファ
値、またはアルファレジスタ１３０に記憶されているア
ルファ値のいずれかをそれぞれ出力するようになされて
いる。加算器１３１は、比較器１２５の出力と、比較器
１２６の出力を加算するようになされている。加算器１
３２は、比較器１２７の出力と、比較器１２８の出力を
加算するようになされている。加算器１３３は、加算器
１３１の出力と、加算器１３２の出力を加算するように
なされている。

【００６１】シフト演算器１３４は、加算器１３３の出
力をＬＳＢ方向に２ビットだけシフトするようになされ
ている。即ち、加算器１３３から出力された４つの画素
のアルファ値を加算したものを４で割り、その平均値を
算出するようになされている。ピクセル書き込み部１３
５は、シフト演算器１３４から出力されたアルファ値の
平均値（８ビット）をフレームメモリ５８の表示領域５
８−２に書き込むようになされている。

【００６２】そして、図１０に示すような回路が、Ｒ成
分、Ｇ成分、Ｂ成分用にそれぞれＴＭ９３内に設けられ
ている。

【００６３】次に、図１１のフローチャートを参照し
て、図５に示すエンタテインメントシステム本体２の動
作について説明する。最初に、ステップＳ１において、
メインＣＰＵ４４は、ＧＰＵ４９に設けられたフレーム
メモリ５８を初期化するコマンド、図１２に示すよう
に、フレームメモリ５８に描画領域（Drawing Region）
５８−１と表示領域（Display Region）５８−２を設定
するコマンド、および座標のオフセットを設定するコマ
ンド等を作成し、メインメモリ４５に記憶させる。そし
て、メインＤＭＡＣ４６は、メインメモリ４５上に作成
された上記コマンドをＧＰＵＩＦ７２を介してＧＰＵ４
９に転送する。

【００６４】次に、ステップＳ２において、メインＤＭ
ＡＣ４６は、メインメモリ４５に予め準備されているテ
クスチャデータ、およびＣＬＵＴ（Color Look Up Tabl
e）データ等をＧＰＵＩＦ７２を介してＧＰＵ４９に転
送し、図１２に示すように、フレームメモリ５８のテク
スチャバッファ５８−３に配置する。

【００６５】ステップＳ３においては、メインＣＰＵ４
４は、第１ベクトル処理装置（ＶＰＥ０）７１を用い
て、描画に必要なポリゴン定義情報（頂点情報、シェー
ディングモード情報、テクスチャ情報、頂点色情報等）
を計算し、メインメモリ４５に格納する。

【００６６】次に、ステップＳ４に進み、メインＤＭＡ
Ｃ４６は、メインメモリ４５に格納されたポリゴン定義
情報をＧＰＵＩＦ７２を介してＧＰＵ４９に転送する処
理を開始する。

【００６７】次に、ステップＳ５において、ＧＰＵ４９
は、図１３（Ａ）に示すように、ＧＰＵＩＦ７２を介し
て転送されてきたポリゴン定義情報に従って、フレーム
メモリ５８の描画領域５８−１にポリゴン画像の描画を
開始する。

【００６８】ステップＳ６においては、ステップＳ４に
おいて開始された処理が終了した後、メインＣＰＵ４４
は、描画領域５８−１に記憶されているポリゴン画像デ
ータをテクスチャとして、表示領域５８−２にそのポリ
ゴン画像データを用いて新たなポリゴン画像を描画する
ためのポリゴン定義情報をメインメモリ４５に格納す
る。

【００６９】次に、ステップＳ７に進み、メインＤＭＡ
Ｃ４６は、ステップＳ６においてメインメモリ４５に格
納されたポリゴン定義情報を、ＧＰＵＩＦ７２を介して
ＧＰＵ４９に転送する。

【００７０】次に、ステップＳ８において、ＧＰＵ４９
は、図１３（Ｂ）に示すように、フレームメモリ５８上
の描画領域５８−１に描画されたポリゴン画像をテクス
チャとして、その画像を表示領域５８−２に縮小して描
画する。このとき、後述するBi-linearテクスチャマッ
ピングの手法によって、テクスチャと見なしたポリゴン
画像の縮小処理を行う。

【００７１】そして、図１３（Ｃ）に示すように、表示
領域５８−２に描画された画像に対応するビデオ信号が
ＰＣＲＴＣ８４より出力され、所定の表示装置に表示さ
れる。

【００７２】ステップＳ９においては、すべてのフレー
ムについて、上記ポリゴン描画処理が終了したか否かが
判定される。その結果、まだ、すべてのフレームについ
てポリゴン描画処理が終了していないと判定された場
合、ステップＳ２に戻り、ステップＳ２以降の処理が繰
り返し実行される。そして、ステップＳ５において、図
１３（Ｃ）に示すように、描画領域５８−１に次のフレ
ームで表示すべきポリゴン画像が描画される。一方、す
べてのフレームについてポリゴン描画処理が終了したと
判定された場合、処理を終了する。

【００７３】次に、図１４を参照して、Bi-linearテク
スチャマッピングについて説明する。図１４は、フレー
ムメモリ５８の描画領域５８−１の所定の４×４画素の
領域と、それに対応する表示領域５８−２の所定の２×
２画素の領域を示している。描画領域５８−１に描画さ
れる各画素の色解像度は、１６ビットダイレクトカラー
とされる。即ち、図８を参照して上述したように、各画
素は、Ｒ，Ｇ，Ｂそれぞれ５ビット、アルファビットが
１ビットの計１６ビットで表される。

【００７４】まず、この４×４画素のうちの、左上部の
２×２画素の画素値を取り出し、図９に示した平均値出
力回路のテクスチャリード部１０１乃至１０４の入力と
する。入力された各画素の値（５ビットで表される）は
シフト演算部１０５乃至１０８においてそれぞれＭＳＢ
方向に３ビットだけシフトされ（８倍にして８ビットの
値にされ）た後、加算器１０９，１１０，および１１１
によって加算され、シフト演算部１１２によって２ビッ
トだけＬＳＢ方向にシフトされる（４で割られる）。こ
れにより、４つの画素をそれぞれ８倍にして８ビットの
値にしたものの平均値が求められる。

【００７５】各画素のＲ，Ｇ，Ｂの値をそれぞれ８ビッ
トの値にするのは、上述した１６ビットダイレクトカラ
ーで表された各画素の画素値を、２４ビットで表現する
ためである。最終的には、各画素のＲ，Ｇ，Ｂの値は、
それぞれ８ビットのデータとして出力され、ピクセル書
き込み部１１３によって、表示領域への書き込みが行わ
れる。

【００７６】一方、各画素のアルファ情報（この例の場
合、１ビットで表される）は、図１０に示したアルファ
値出力回路のテクスチャリード部１２１乃至１２４に入
力される。その後、比較器１２５乃至１２８によって、
入力されたアルファ情報が０または１のいずれであるか
がそれぞれ検出され、検出結果に応じて、アルファレジ
スタ１２９およびアルファレジスタ１３０に格納されて
いるアルファ値のうちのいずれかが、入力された各アル
ファ情報と置き換えられる。アルファレジスタ１２９，
１３０に設定されるアルファ値は、例えば、１ポリゴン
毎に変更することができる。

【００７７】そして、４つの画素の各アルファ情報が置
き換えられた各アルファ値が、加算器１３１乃至１３３
によって加算された後、シフト演算器１３４によって４
で割られ、４つの画素の各アルファ情報に対応する各ア
ルファ値の平均値が演算される。

【００７８】８ビットで表されるこのアルファ値の平均
値は、ピクセル書き込み部１３５に供給され、ＭＥＭＩ
Ｆ９４を介してフレームメモリ５８の表示領域５８−２
に描画される。このようにして、図１４に示した表示領
域５８−２の画素の左上の画素が描画される。

【００７９】次に、描画領域５８−１の上記４画素の右
隣の４画素について、上述した場合と同様の処理が行わ
れ、対応するデータが表示領域５８−２に書き込まれ
る。以下同様にして、描画領域５８−１に描画されたす
べての画素について、４ビット毎にその平均値が求めら
れ、１つの画素として表示領域５８−２に描画される。

【００８０】ＰＣＲＴＣ（ＣＲＴコントローラ）８４
は、フレームバッファ５８の表示領域５８−２に描画さ
れた各画素の画素値に基づいて、各画素に対応する２系
統のディジタルのビデオ信号を出力する。その１系統
は、ＤＡＣ９６によってアナログ信号に変換された後、
アナログ映像信号として出力される。

【００８１】以上のようにして、描画領域５８−１に描
画されたＲ成分が５ビット、Ｇ成分が５ビット、Ｂ成分
が５ビット、アルファ情報が１ビットで表される１６ビ
ットダイレクトカラーの画像を、縦横それぞれ２分の１
に縮小（画素数を４分の１に縮小）するとともに、２４
ビットフルカラーの画像にして表示領域５８−２に描画
することができる。このようにして、表示領域５８−２
に描画された画像の各画素には、上述したオーバサンプ
リング処理によって描画領域５８−１に描画された画像
の４画素分の情報が反映されるため、実質的に、１画素
以下の精度の情報が含まれることになる。このため、特
に、表示領域から読み出され、表示装置にて表示される
表示画像のポリゴンの周辺（エッジ）が鮮明、かつ、シ
ャープな、解像度の高い画像を表示することが可能とな
る。

【００８２】これにより、描画解像度を表示解像度以上
に上げることができるので、描画のクオリティを落とす
ことなく、メモリ使用量を削減することができる。ま
た、描画解像度を上げることができるので、表示解像度
によらず、詳細なグラフィックスを描画することができ
る。その結果、表示解像度よりも高い解像度の画像を表
示することができる。さらに、一旦描画したポリゴン画
像を、オーバサンプリングし、それを表示するため、１
つの描画画素あたりの色解像度を、表示画素より落とす
ことができる。このため、メモリ使用量を削減すること
ができる。

【００８３】なお、上記実施の形態においては、Bi-lin
earテクスチャサンプリングにおいて、４つの画素の画
素値の平均を求めるようにしたが、他の任意の数の画素
の画素値の平均を求めるようにすることも可能である。
また、上記実施の形態においては、家庭用エンタテイン
メントシステムにディスプレイ装置２００、ドライバ２
０１を介してスピーカ２０２を接続した例について示し
たが、これらを一体型としても、また、携帯型として構
成するようにしてもよい。その場合には、上記ＰＣＲＴ
Ｃ８４は、ＰＬＣＤＣ（Programable Liquid Cristal D
isplay Controller）で、上記ディスプレイ装置２００
はＬＣＤで、構成することが好ましい。

【００８４】

【発明の効果】請求項１に記載の画像データ生成装置、
請求項７に記載の画像データ表示システム、および請求
項９に記載の画像データ生成方法によれば、画像データ
生成回路が、所定の画像に対応する第１の画像データに
対しオーバサンプリングを用いた縮小処理を施して第２
の画像データを得るようにしたので、メモリ容量が最小
限にされながらも、第１の画像データからなる画像の解
像度が高められ、以て第２の画像データの表示解像度が
高められる。

【００８５】さらに、第２の画像データを構成する各画
素は、第１の画像データ中の隣接する４画素の画素値の
平均値であるので、例えば１６ビットダイレクトカラー
の画像を等価的に２４ビットフルカラーの画像とするこ
とができる。

【図面の簡単な説明】

【図１】本発明の情報処理装置を応用した家庭用エンタ
テインメントシステムの一例を示す平面図である。

【図２】図１の家庭用エンタテインメントシステム１の
正面図である。

【図３】図１の家庭用エンタテインメントシステム１の
側面図である。

【図４】図１の家庭用エンタテインメントシステム１で
再生されるＣＤ−ＲＯＭの一例を示す平面図である。

【図５】図１の家庭用エンタテインメントシステム１の
内部の電気的構成例を示すブロック図である。

【図６】ＧＰＵ４９の構成例を示すブロック図である。

【図７】三角形を描画する手順を説明する図である。

【図８】フレームメモリ５８の描画領域に記憶される画
像のピクセルフォーマットの例を示す図である。

【図９】図６のＴＭ９３に内蔵される平均値出力回路の
例を示すブロック図である。

【図１０】図６のＴＭ９３に内蔵されるアルファ値出力
回路の例を示すブロック図である。

【図１１】Bi-linearテクスチャマッピングにおける処
理手順を説明するフローチャートである。

【図１２】フレームメモリ５８に設定される各領域の例
を示す図である。

【図１３】フレームメモリ５８に画像を描画する手順を
示す図である。

【図１４】Bi-linearテクスチャマッピングの動作を説
明する図である。

【符号の説明】

１家庭用エンタテインメントシステム，２エンタ
テインメントシステム本体，３ディスク装着部，
１７操作装置，４０ＣＤ−ＲＯＭ，４１メイ
ンバス，４２サブバス，４３ＳＢＵＳＩＦ，
４４メインＣＰＵ，４５メインメモリ，４６
メインＤＭＡＣ，４７ＭＰＥＧデコーダ，４８
第２ベクトル処理装置，４９画像処理装置（ＧＰ
Ｕ），５０サブＣＰＵ，５１サブメモリ，５
２サブＤＭＡＣ，５３ＲＯＭ，５６ＣＤ−Ｒ
ＯＭドライブ，５８フレームメモリ，５８−１
描画領域，５８−２表示領域，７１第１ベクト
ル処理装置，９３ＴＭ，９４ＭＥＭＩＦ，８４
ＰＣＲＴＣ，９６ＤＡＣ，１０１乃至１０４
テクスチャリード部，１０５乃至１０８，１１２シ
フト演算器，１０９乃至１１１加算器，１１３ピ
クセル書き込み部，１２１乃至１２４テクスチャリ
ード部，１２５乃至１２８比較器，１２９，１３
０アルファレジスタ，１３１乃至１３３加算器，
１３４シフト演算器，１３５ピクセル書き込み部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０６Ｔ 3/40 Ｇ０６Ｆ 15/66 ３５５Ｆ

Claims

【特許請求の範囲】

【請求項１】所定の画像に対応する第１の画像データ
を記憶するための第１の記憶領域と、上記第１の画像デ
ータが縮小されて得られる第２の画像データを記憶する
ための第２の記憶領域とを有するメモリと、上記メモリの第１の記憶領域から読み出された第１の画
像データに対して縮小処理を施すことにより表示用の第
２の画像データを生成する画像データ生成回路とからな
ることを特徴とする画像データ生成装置。
【請求項２】上記縮小処理は、オーバサンプリング処
理であることを特徴とする請求項１に記載の画像データ
生成装置。
【請求項３】上記第１の画像データは、ポリゴンデー
タに基づきテクスチャマッピング処理が施されることに
よって生成されることを特徴とする請求項１に記載の画
像データ生成装置。
【請求項４】上記メモリの第１および第２の記憶領域
以外の記憶領域にテクスチャデータが記憶されることを
特徴とする請求項１に記載の画像データ生成装置。
【請求項５】上記画像データ生成回路は、上記第１の
画像データの所定数の画素の画素値の平均値を上記第２
の画像データの所定の画素の画素値とすることを特徴と
する請求項４に記載の画像データ生成装置。
【請求項６】上記第１の画像データの所定数の画素
は、上記第１の画像データを構成する互いに隣接する４
つの画素であることを特徴とする請求項５に記載の画像
データ生成装置。
【請求項７】ポリゴンデータに基づいてテクスチャマ
ッピング処理を施すことにより第１の画像データを生成
する第１の画像データ生成回路と、上記第１の画像データに対し縮小処理を施して第２の画
像データを生成する第２の画像データ生成回路と、上記第２の画像データを記憶するためのメモリと、上記メモリに記憶されている第２の画像データを表示す
る表示手段とを有することを特徴とする画像データ表示
システム。
【請求項８】上記メモリは、上記第１の画像データを
記憶するための第１の記憶領域、上記第２の画像データ
を記憶するための第２の記憶領域、および上記テクスチ
ャデータを記憶するための第３の記憶領域を有すること
を特徴とする請求項７に記載の画像データ表示システ
ム。
【請求項９】ポリゴンデータに基づいてテクスチャマ
ッピング処理を施すことにより所定の画像に対応する第
１の画像データを生成するステップと、上記第１の画像データに対し縮小処理を施して表示用の
第２の画像データを生成するステップとからなることを
特徴とする画像データ生成方法。
【請求項１０】上記第１の画像データをメモリの第１
の記憶領域に記憶するステップと、上記第２の画像データを上記メモリの第２の記憶領域に
記憶するステップと、上記テクスチャデータを上記メモリの上記第１および第
２の記憶領域以外の記憶領域に記憶するステップとを更
に含むことを特徴とする請求項９に記載の画像データ生
成方法。
【請求項１１】上記メモリの第２の記憶領域に記憶さ
れている第２の画像データの各画素は、上記メモリの第
１の記憶領域に記憶されている第１の画像データを構成
する隣合う所定数の画素の画素値の平均であることを特
徴とする請求項１０に記載の画像データ生成方法。
【請求項１２】上記圧縮処理は、オーバサンプリング
処理であることを特徴とする請求項９に記載の画像デー
タ生成方法。
【請求項１３】上記第１の画像データの所定数の画素
は、上記第１の画像データを構成する互いに隣接する４
つの画素であることを特徴とする請求項９に記載の画像
データ生成方法。