JPH10303711A - ディレイ回路 - Google Patents
ディレイ回路Info
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- JPH10303711A JPH10303711A JP9107094A JP10709497A JPH10303711A JP H10303711 A JPH10303711 A JP H10303711A JP 9107094 A JP9107094 A JP 9107094A JP 10709497 A JP10709497 A JP 10709497A JP H10303711 A JPH10303711 A JP H10303711A
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Abstract
(57)【要約】
【課題】 デバイスの条件変動によるディレイ回路の遅
延量の変動を抑えて極力一定の遅延時間を得ることがで
きるようにすることを課題とする。 【解決手段】 抵抗と容量の時定数による遅延付加部
と、電源間に抵抗とＰチャンネルＭＯＳトランジスタ及
びＮチャンネルＭＯＳトランジスタとを接続し各トラン
ジスタの出力を逆チャンネルのＭＯＳトランジスタのゲ
ートに接続した変動幅調整部と、Ｐ，ＮチャンネルＭＯ
Ｓトランジスタからなる出力インバータ部とから構成さ
れるディレイ回路において、前記逆チャンネルのＭＯＳ
トランジスタの間に前記出力インバータ部が接続され、
前記遅延付加部の出力を前記出力インバータ部に接続す
ることを特徴とする。
延量の変動を抑えて極力一定の遅延時間を得ることがで
きるようにすることを課題とする。 【解決手段】 抵抗と容量の時定数による遅延付加部
と、電源間に抵抗とＰチャンネルＭＯＳトランジスタ及
びＮチャンネルＭＯＳトランジスタとを接続し各トラン
ジスタの出力を逆チャンネルのＭＯＳトランジスタのゲ
ートに接続した変動幅調整部と、Ｐ，ＮチャンネルＭＯ
Ｓトランジスタからなる出力インバータ部とから構成さ
れるディレイ回路において、前記逆チャンネルのＭＯＳ
トランジスタの間に前記出力インバータ部が接続され、
前記遅延付加部の出力を前記出力インバータ部に接続す
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ディレイ回路に関
し、特にＭＯＳ型半導体集積回路を用いたディレイ回路
に関する。
し、特にＭＯＳ型半導体集積回路を用いたディレイ回路
に関する。
【０００２】
【従来の技術】近年の半導体技術は、数十万素子をワン
チップに収容して、論理演算回路等の種々な機能回路が
半導体内に形成されている。ディレイ回路はその遅延時
間を必要とするクロック回路や同期信号発生回路、タイ
ミングマッチ回路等に広く用いられ、その他多方面に活
用されている。
チップに収容して、論理演算回路等の種々な機能回路が
半導体内に形成されている。ディレイ回路はその遅延時
間を必要とするクロック回路や同期信号発生回路、タイ
ミングマッチ回路等に広く用いられ、その他多方面に活
用されている。
【０００３】従来のディレイ回路の１例を図６示す。図
６において、ＭＰ１，ＭＰ２はＰチャンネルＭＯＳトラ
ンジスタ、ＭＮ１はＮチャンネルＭＯＳトランジスタ、
Ｒ１は抵抗、Ｃ１は容量である。ＩＮから入力された信
号は、第１のＰチャンネルＭＯＳトランジスタＭＰ１を
通る。この際に信号が立ち上がる時のみＲ１とＣ１の時
定数によって信号が遅延され出力段インバータ部（ＭＰ
１，ＭＮ１）を通り、入力信号と同相で出力される。
６において、ＭＰ１，ＭＰ２はＰチャンネルＭＯＳトラ
ンジスタ、ＭＮ１はＮチャンネルＭＯＳトランジスタ、
Ｒ１は抵抗、Ｃ１は容量である。ＩＮから入力された信
号は、第１のＰチャンネルＭＯＳトランジスタＭＰ１を
通る。この際に信号が立ち上がる時のみＲ１とＣ１の時
定数によって信号が遅延され出力段インバータ部（ＭＰ
１，ＭＮ１）を通り、入力信号と同相で出力される。
【０００４】
【発明が解決しようとする課題】しかし、図６に示す従
来のディレイ回路では、抵抗Ｒ１と容量Ｃ１で構成され
る時定数回路で遅延時間を設定している為、素子変動が
そのまま遅延時間の変動として現れる。つまりデバイス
のばらつきや、温度や湿度等の条件変動により遅延時間
も大きく変動する。
来のディレイ回路では、抵抗Ｒ１と容量Ｃ１で構成され
る時定数回路で遅延時間を設定している為、素子変動が
そのまま遅延時間の変動として現れる。つまりデバイス
のばらつきや、温度や湿度等の条件変動により遅延時間
も大きく変動する。
【０００５】本発明の目的は、デバイスの条件変動の影
響をできるだけ抑え、一定の遅延が得られる遅延回路を
提供することである。
響をできるだけ抑え、一定の遅延が得られる遅延回路を
提供することである。
【０００６】
【課題を解決するための手段】本発明によるディレイ回
路は前記した目的達成の為、以下の様に構成される。本
発明によるディレイ回路は、第１のＰチャンネルＭＯＳ
トランジスタはソースが正の電源に、ドレインと負の電
源間に抵抗Ｒ１と容量Ｃ１が並列に接続される。第１の
ＰチャンネルＭＯＳトランジスタのドレインが第４のＰ
チャンネルＭＯＳトランジスタのゲートと第２のＮチャ
ンネルＭＯＳトランジスタのゲートに接続される。第１
のＮチャンネルＭＯＳトランジスタはゲートが正の電源
に接続され、ドレインと正の電源間に抵抗２が接続さ
れ、ソースが負の電源に接続される。第２のＰチャンネ
ルＭＯＳトランジスタはソースが正の電源にゲートが負
の電源にドレインが抵抗３に直列に接続される。第２の
ＮチャンネルＭＯＳトランジスタのドレインが第４のＰ
チャンネルＭＯＳトランジスタのドレインに接続され、
ソースが第３のＮチャンネルＭＯＳトランジスタのドレ
インに接続され、ゲートは第１のＰチャンネルＭＯＳト
ランジスタのドレインに接続される。第３のＮチャンネ
ルＭＯＳトランジスタはソースが負の電源にゲートが第
２のＰチャンネルＭＯＳトランジスタのドレインにドレ
インが第２のＮチャンネルＭＯＳトランジスタのソース
に接続される。第３のＰチャンネルＭＯＳトランジスタ
はソースが正の電源にゲートが第１のＮチャンネルＭＯ
Ｓトランジスタのドレインにドレインが第４のＰチャン
ネルＭＯＳトランジスタのソースに接続される。第４の
ＰチャンネルＭＯＳトランジスタはソースが第３のＰチ
ャンネルＭＯＳトランジスタのドレインにゲートが第１
のＰチャンネルＭＯＳトランジスタのドレインにドレイ
ンが第２のＮチャンネルＭＯＳトランジスタのドレイン
に接続される。以上のような構成で、第１のＰチャンネ
ルＭＯＳトランジスタのゲートから入力され、第４のＰ
チャンネルＭＯＳトランジスタと第２のＮチャンネルＭ
ＯＳトランジスタのドレインから出力されることを特徴
とする。
路は前記した目的達成の為、以下の様に構成される。本
発明によるディレイ回路は、第１のＰチャンネルＭＯＳ
トランジスタはソースが正の電源に、ドレインと負の電
源間に抵抗Ｒ１と容量Ｃ１が並列に接続される。第１の
ＰチャンネルＭＯＳトランジスタのドレインが第４のＰ
チャンネルＭＯＳトランジスタのゲートと第２のＮチャ
ンネルＭＯＳトランジスタのゲートに接続される。第１
のＮチャンネルＭＯＳトランジスタはゲートが正の電源
に接続され、ドレインと正の電源間に抵抗２が接続さ
れ、ソースが負の電源に接続される。第２のＰチャンネ
ルＭＯＳトランジスタはソースが正の電源にゲートが負
の電源にドレインが抵抗３に直列に接続される。第２の
ＮチャンネルＭＯＳトランジスタのドレインが第４のＰ
チャンネルＭＯＳトランジスタのドレインに接続され、
ソースが第３のＮチャンネルＭＯＳトランジスタのドレ
インに接続され、ゲートは第１のＰチャンネルＭＯＳト
ランジスタのドレインに接続される。第３のＮチャンネ
ルＭＯＳトランジスタはソースが負の電源にゲートが第
２のＰチャンネルＭＯＳトランジスタのドレインにドレ
インが第２のＮチャンネルＭＯＳトランジスタのソース
に接続される。第３のＰチャンネルＭＯＳトランジスタ
はソースが正の電源にゲートが第１のＮチャンネルＭＯ
Ｓトランジスタのドレインにドレインが第４のＰチャン
ネルＭＯＳトランジスタのソースに接続される。第４の
ＰチャンネルＭＯＳトランジスタはソースが第３のＰチ
ャンネルＭＯＳトランジスタのドレインにゲートが第１
のＰチャンネルＭＯＳトランジスタのドレインにドレイ
ンが第２のＮチャンネルＭＯＳトランジスタのドレイン
に接続される。以上のような構成で、第１のＰチャンネ
ルＭＯＳトランジスタのゲートから入力され、第４のＰ
チャンネルＭＯＳトランジスタと第２のＮチャンネルＭ
ＯＳトランジスタのドレインから出力されることを特徴
とする。
【０００７】このディレイ回路の第１、第３のＮチャン
ネルＭＯＳトランジスタと第２、第３のＰチャンネルＭ
ＯＳトランジスタと第２、第３の抵抗で構成される変動
調整部が、素子変動による遅延時間のばらつきを抑え
る。
ネルＭＯＳトランジスタと第２、第３のＰチャンネルＭ
ＯＳトランジスタと第２、第３の抵抗で構成される変動
調整部が、素子変動による遅延時間のばらつきを抑え
る。
【０００８】上記変動調整部により、抵抗値及び各トラ
ンジスタの条件変動に対し遅延値を一定に保つ様に出力
段インバータ部のスレッシュホールドレベルやスイッチ
ングスピードを調整し、遅延値の変動を抑え安定した遅
延時間を入力信号の立ち上がりに対して付加する。尚、
ここにいう条件変動は、特にトランジスタの製造プロセ
ス上のバラツキや温度、湿度の環境変化を対象としてい
る。
ンジスタの条件変動に対し遅延値を一定に保つ様に出力
段インバータ部のスレッシュホールドレベルやスイッチ
ングスピードを調整し、遅延値の変動を抑え安定した遅
延時間を入力信号の立ち上がりに対して付加する。尚、
ここにいう条件変動は、特にトランジスタの製造プロセ
ス上のバラツキや温度、湿度の環境変化を対象としてい
る。
【０００９】また、本発明は、抵抗と容量の時定数を有
する遅延付加部と、電源間に抵抗とＰチャンネルＭＯＳ
トランジスタ及び抵抗とＮチャンネルＭＯＳトランジス
タとをそれぞれ直列に接続し前記各トランジスタの出力
を逆チャンネルのＭＯＳトランジスタのゲートに接続し
た変動幅調整部と、Ｐ，ＮチャンネルＭＯＳトランジス
タからなる出力インバータ部とから構成されるディレイ
回路において、電源間の両端に接続された前記逆チャン
ネルのＭＯＳトランジスタの間に前記出力インバータ部
が接続され、前記遅延付加部の出力を前記出力インバー
タ部に供給することを特徴とする。また、このディレイ
回路は、前記各抵抗がそれぞれ定電流源であることを特
徴とする。
する遅延付加部と、電源間に抵抗とＰチャンネルＭＯＳ
トランジスタ及び抵抗とＮチャンネルＭＯＳトランジス
タとをそれぞれ直列に接続し前記各トランジスタの出力
を逆チャンネルのＭＯＳトランジスタのゲートに接続し
た変動幅調整部と、Ｐ，ＮチャンネルＭＯＳトランジス
タからなる出力インバータ部とから構成されるディレイ
回路において、電源間の両端に接続された前記逆チャン
ネルのＭＯＳトランジスタの間に前記出力インバータ部
が接続され、前記遅延付加部の出力を前記出力インバー
タ部に供給することを特徴とする。また、このディレイ
回路は、前記各抵抗がそれぞれ定電流源であることを特
徴とする。
【００１０】
〔実施形態１〕次に本発明の実施形態１について図面を
参照して説明する。図１は本発明の一実施形態を示す図
で、ディレイ回路をＣＭＯＳトランジスタにより構成し
た例である。
参照して説明する。図１は本発明の一実施形態を示す図
で、ディレイ回路をＣＭＯＳトランジスタにより構成し
た例である。
【００１１】まず、構成を説明する。図１において、デ
ィレイ回路は遅延付加部と変動幅調整部、出力段インバ
ータ部で構成される。
ィレイ回路は遅延付加部と変動幅調整部、出力段インバ
ータ部で構成される。
【００１２】遅延付加部は、ＰチャンネルＭＯＳトラン
ジスタＭＰ１と抵抗Ｒ１、容量Ｃ１とで構成される。こ
の遅延付加部は抵抗Ｒ１、容量Ｃ１が大きくなると遅延
が大きくなり、抵抗Ｒ１、容量Ｃ１が小さくなると遅延
が小さくなる。図１の回路では入力信号の立ち上がりに
対してのみ大きな遅延が付加される。ＰチャンネルＭＯ
ＳトランジスタＭＰ１のソースは正の電源ＶＤＤに、ド
レインはＲ１とＣ１に接続され、Ｒ１とＣ１のもう一方
の端子は負の電源ＶＳＳに接続され、ＰチャンネルＭＯ
ＳトランジスタＭＰ１のゲートから信号が入力される。
ジスタＭＰ１と抵抗Ｒ１、容量Ｃ１とで構成される。こ
の遅延付加部は抵抗Ｒ１、容量Ｃ１が大きくなると遅延
が大きくなり、抵抗Ｒ１、容量Ｃ１が小さくなると遅延
が小さくなる。図１の回路では入力信号の立ち上がりに
対してのみ大きな遅延が付加される。ＰチャンネルＭＯ
ＳトランジスタＭＰ１のソースは正の電源ＶＤＤに、ド
レインはＲ１とＣ１に接続され、Ｒ１とＣ１のもう一方
の端子は負の電源ＶＳＳに接続され、ＰチャンネルＭＯ
ＳトランジスタＭＰ１のゲートから信号が入力される。
【００１３】変動幅調整部は、ＰチャンネルＭＯＳトラ
ンジスタＭＰ２，ＭＰ３とＮチャンネルＭＯＳトランジ
スタＭＮ１，ＭＮ３と抵抗Ｒ２，Ｒ３とで構成される。
ＮチャンネルＭＯＳトランジスタＭＮ１のドレインは抵
抗Ｒ２に接続され、抵抗Ｒ２のもう一方は正の電源ＶＤ
Ｄに接続され、そのソースは負の電源ＶＳＳに、そのゲ
ートは正の電源ＶＤＤに接続される。ＰチャンネルＭＯ
ＳトランジスタＭＰ２はソースが正の電源に、そのゲー
トが負の電源に、そのドレインが抵抗Ｒ３に、抵抗Ｒ３
のもう一方が負の電源ＶＳＳに接続される。Ｐチャンネ
ルＭＯＳトランジスタＭＰ３はソースが正の電源ＶＤＤ
に、そのゲートがＮチャンネルＭＯＳトランジスタＭＮ
１のドレインに、そのドレインがＰチャンネルＭＯＳト
ランジスタＭＰ４のソースに、接続される。Ｎチャンネ
ルＭＯＳトランジスタＭＮ３はソースが負の電源ＶＳＳ
に、そのドレインがＮチャンネルＭＯＳトランジスタＭ
Ｎ２のソースに、そのゲートがＰチャンネルＭＯＳトラ
ンジスタＭＰ２のドレインに接続される。
ンジスタＭＰ２，ＭＰ３とＮチャンネルＭＯＳトランジ
スタＭＮ１，ＭＮ３と抵抗Ｒ２，Ｒ３とで構成される。
ＮチャンネルＭＯＳトランジスタＭＮ１のドレインは抵
抗Ｒ２に接続され、抵抗Ｒ２のもう一方は正の電源ＶＤ
Ｄに接続され、そのソースは負の電源ＶＳＳに、そのゲ
ートは正の電源ＶＤＤに接続される。ＰチャンネルＭＯ
ＳトランジスタＭＰ２はソースが正の電源に、そのゲー
トが負の電源に、そのドレインが抵抗Ｒ３に、抵抗Ｒ３
のもう一方が負の電源ＶＳＳに接続される。Ｐチャンネ
ルＭＯＳトランジスタＭＰ３はソースが正の電源ＶＤＤ
に、そのゲートがＮチャンネルＭＯＳトランジスタＭＮ
１のドレインに、そのドレインがＰチャンネルＭＯＳト
ランジスタＭＰ４のソースに、接続される。Ｎチャンネ
ルＭＯＳトランジスタＭＮ３はソースが負の電源ＶＳＳ
に、そのドレインがＮチャンネルＭＯＳトランジスタＭ
Ｎ２のソースに、そのゲートがＰチャンネルＭＯＳトラ
ンジスタＭＰ２のドレインに接続される。
【００１４】出力段インバータ部は、ＰチャンネルＭＯ
ＳトランジスタＭＰ４とＮチャンネルＭＯＳトランジス
タＭＮ２で構成される。ＰチャンネルＭＯＳトランジス
タＭＰ４のソースはＰチャンネルＭＯＳトランジスタＭ
Ｐ３のドレインに、そのゲートはＰチャンネルＭＯＳト
ランジスタＭＰ１のドレインに、そのドレインがＮチャ
ンネルＭＯＳトランジスタＭＮ２のソースと出力ＯＵＴ
に接続される。ＮチャンネルＭＯＳトランジスタＭＮ２
はソースがＮチャンネルＭＯＳトランジスタＭＮ３のド
レインに、そのゲートがＰチャンネルＭＯＳトランジス
タＭＰ１のドレインに、ドレインがＰチャンネルＭＯＳ
トランジスタＭＰ４のドレインと出力ＯＵＴに接続され
る。なお、上記抵抗Ｒ１〜Ｒ３は一般に拡散抵抗であ
り、半導体と同様に、環境温度の上昇とともに抵抗値が
小さくなる。また、抵抗Ｒ１〜Ｒ３の各抵抗値は近似し
ているほうが好ましく、また、その抵抗の形成方法も同
一であることが好ましいが、同一に限らなくてもよい。
ＳトランジスタＭＰ４とＮチャンネルＭＯＳトランジス
タＭＮ２で構成される。ＰチャンネルＭＯＳトランジス
タＭＰ４のソースはＰチャンネルＭＯＳトランジスタＭ
Ｐ３のドレインに、そのゲートはＰチャンネルＭＯＳト
ランジスタＭＰ１のドレインに、そのドレインがＮチャ
ンネルＭＯＳトランジスタＭＮ２のソースと出力ＯＵＴ
に接続される。ＮチャンネルＭＯＳトランジスタＭＮ２
はソースがＮチャンネルＭＯＳトランジスタＭＮ３のド
レインに、そのゲートがＰチャンネルＭＯＳトランジス
タＭＰ１のドレインに、ドレインがＰチャンネルＭＯＳ
トランジスタＭＰ４のドレインと出力ＯＵＴに接続され
る。なお、上記抵抗Ｒ１〜Ｒ３は一般に拡散抵抗であ
り、半導体と同様に、環境温度の上昇とともに抵抗値が
小さくなる。また、抵抗Ｒ１〜Ｒ３の各抵抗値は近似し
ているほうが好ましく、また、その抵抗の形成方法も同
一であることが好ましいが、同一に限らなくてもよい。
【００１５】ここで動作の詳細を説明する。遅延付加部
で、ＭＰ１はソースが正の電源、ゲートが入力端子ＩＮ
に接続され、ドレインは抵抗Ｒ１と容量Ｃ１を介して負
の電源に接続される。入力端子の電圧が立ち上がると、
ＭＰ１がＯＦＦし、ＭＰ１のドレインと負の電源間電圧
は０レベルに落ちようとするが、抵抗Ｒ１と容量Ｃ１の
時定数によってなだらかに電圧が落ちる。この時の時定
数τは τ＝Ｃ１×Ｒ１で表されるため、抵抗値が大に
なると回路で得られる遅延も遅くなる。この時定数によ
り入力信号が立ち上がる時のみに遅延が付加される。こ
の状態を図５に示す。入力端子ＩＮの入力信号に対し
て、ＰチャンネルＭＯＳトランジスタＭＰ１のドレイン
には位相的に反転した信号が得られ、その立ち上げ時の
波形に対するインバータ回路のしきい値によって、遅延
時間が変化する。
で、ＭＰ１はソースが正の電源、ゲートが入力端子ＩＮ
に接続され、ドレインは抵抗Ｒ１と容量Ｃ１を介して負
の電源に接続される。入力端子の電圧が立ち上がると、
ＭＰ１がＯＦＦし、ＭＰ１のドレインと負の電源間電圧
は０レベルに落ちようとするが、抵抗Ｒ１と容量Ｃ１の
時定数によってなだらかに電圧が落ちる。この時の時定
数τは τ＝Ｃ１×Ｒ１で表されるため、抵抗値が大に
なると回路で得られる遅延も遅くなる。この時定数によ
り入力信号が立ち上がる時のみに遅延が付加される。こ
の状態を図５に示す。入力端子ＩＮの入力信号に対し
て、ＰチャンネルＭＯＳトランジスタＭＰ１のドレイン
には位相的に反転した信号が得られ、その立ち上げ時の
波形に対するインバータ回路のしきい値によって、遅延
時間が変化する。
【００１６】ＰチャンネルＭＯＳトランジスタＭＰ４と
ＮチャンネルＭＯＳトランジスタＭＮ２で構成される出
力段インバータ部のスレッシュホールド（しきい値）レ
ベルまで、ＭＰ１のドレインと負の電源間電圧ＶＳＳが
レベルダウンするまでの時間と出力段インバータ部のス
イッチングスピードが遅延時間を決める大きな要素であ
る。
ＮチャンネルＭＯＳトランジスタＭＮ２で構成される出
力段インバータ部のスレッシュホールド（しきい値）レ
ベルまで、ＭＰ１のドレインと負の電源間電圧ＶＳＳが
レベルダウンするまでの時間と出力段インバータ部のス
イッチングスピードが遅延時間を決める大きな要素であ
る。
【００１７】半導体製造上のプロセス変化によるトラン
ジスタや抵抗のバラツキ等や、使用上の環境温度等の条
件変動により抵抗成分が大きくなる方に変動した場合、
抵抗Ｒ２の抵抗値が同様に大きくなるのでＰチャンネル
ＭＯＳトランジスタＭＰ３のゲートとソース間電圧が高
くなる。同様に抵抗Ｒ３の抵抗値も大きくなるのでＮチ
ャンネルＭＯＳトランジスタＭＮ３のゲートとソース間
電圧が高くなり、ＭＰ３とＭＮ３のオン抵抗がどちらも
低くなる。そして出力段インバータ部（ＭＰ４とＭＮ
２）のスイッチングスピードが速くなり、この遅延回路
の遅延値を速める方向に作用する。しかし抵抗成分が増
大する側に変動すると、回路自体は遅延時間が大に変動
するので、出力段インバータの動作スピードが速くなる
ぶん変動が抑えられる。
ジスタや抵抗のバラツキ等や、使用上の環境温度等の条
件変動により抵抗成分が大きくなる方に変動した場合、
抵抗Ｒ２の抵抗値が同様に大きくなるのでＰチャンネル
ＭＯＳトランジスタＭＰ３のゲートとソース間電圧が高
くなる。同様に抵抗Ｒ３の抵抗値も大きくなるのでＮチ
ャンネルＭＯＳトランジスタＭＮ３のゲートとソース間
電圧が高くなり、ＭＰ３とＭＮ３のオン抵抗がどちらも
低くなる。そして出力段インバータ部（ＭＰ４とＭＮ
２）のスイッチングスピードが速くなり、この遅延回路
の遅延値を速める方向に作用する。しかし抵抗成分が増
大する側に変動すると、回路自体は遅延時間が大に変動
するので、出力段インバータの動作スピードが速くなる
ぶん変動が抑えられる。
【００１８】また抵抗成分が小さくなる方に変動する
と、抵抗Ｒ２の抵抗値が小さくなるのでＰチャンネルＭ
ＯＳトランジスタＭＰ３のゲートとソース間電圧が小さ
くなる。抵抗Ｒ３の抵抗値も小さくなりＮチャンネルＭ
ＯＳトランジスタＭＮ３のゲートとソース間電圧が低く
なる。これによりＭＰ３とＭＮ３のオン抵抗が増大し、
出力段インバータ部のスイッチングスピードが遅くな
る。抵抗成分が減少すると、回路自体の遅延時間は小に
変動するので、出力段インバータの動作スピードが遅く
なるぶん変動が抑えられる。
と、抵抗Ｒ２の抵抗値が小さくなるのでＰチャンネルＭ
ＯＳトランジスタＭＰ３のゲートとソース間電圧が小さ
くなる。抵抗Ｒ３の抵抗値も小さくなりＮチャンネルＭ
ＯＳトランジスタＭＮ３のゲートとソース間電圧が低く
なる。これによりＭＰ３とＭＮ３のオン抵抗が増大し、
出力段インバータ部のスイッチングスピードが遅くな
る。抵抗成分が減少すると、回路自体の遅延時間は小に
変動するので、出力段インバータの動作スピードが遅く
なるぶん変動が抑えられる。
【００１９】ＰチャンネルＭＯＳトランジスタのオン抵
抗が環境変動により増大すると、ＭＰ２のオン抵抗が大
きくなるために、ＭＮ３のゲートとソース間電圧が低く
なる。結果としてＭＮ２のオン抵抗が増加する。ＭＰ３
も抵抗大に変動しているので、出力段インバータのスレ
ッシュホールドレベルの変動は抑えられ、遅延量は一定
に保たれる。逆にＰチャンネルＭＯＳトランジスタのオ
ン抵抗が減少した場合は、同様にＭＮ２とＭＰ３のオン
抵抗が同時に低くなるために、遅延量が一定に保たれ
る。
抗が環境変動により増大すると、ＭＰ２のオン抵抗が大
きくなるために、ＭＮ３のゲートとソース間電圧が低く
なる。結果としてＭＮ２のオン抵抗が増加する。ＭＰ３
も抵抗大に変動しているので、出力段インバータのスレ
ッシュホールドレベルの変動は抑えられ、遅延量は一定
に保たれる。逆にＰチャンネルＭＯＳトランジスタのオ
ン抵抗が減少した場合は、同様にＭＮ２とＭＰ３のオン
抵抗が同時に低くなるために、遅延量が一定に保たれ
る。
【００２０】同様にＮチャンネルＭＯＳトランジスタが
変動すると、ＮチャンネルＭＯＳトランジスタＭＮ１が
ＰチャンネルＭＯＳトランジスタＭＰ３のゲートとソー
ス間電圧に影響し、ＰチャンネルＭＯＳトランジスタＭ
Ｐ３，ＭＰ４の変動によるスレッシュホールドレベルの
ずれを補正する方向に働く。
変動すると、ＮチャンネルＭＯＳトランジスタＭＮ１が
ＰチャンネルＭＯＳトランジスタＭＰ３のゲートとソー
ス間電圧に影響し、ＰチャンネルＭＯＳトランジスタＭ
Ｐ３，ＭＰ４の変動によるスレッシュホールドレベルの
ずれを補正する方向に働く。
【００２１】以上によって、抵抗成分の変動及びトラン
ジスタの変動による影響を少なくして、常に安定した遅
延が得られる。
ジスタの変動による影響を少なくして、常に安定した遅
延が得られる。
【００２２】〔実施形態２〕図２は図１の回路の変動幅
調整部の構成を一部変更したものである。ＭＮ１とＭＰ
２のゲートを正の電源、負の電源にではなく、別の正の
電源（ＶＤＤ２）に接続する。別の正の電源ＶＤＤ２
は、正負の電源ＶＤＤ，ＶＳＳの中間電位に設定する。
従って、電源ＶＤＤ２は仮想基準電位の接地電位であっ
てもよい。
調整部の構成を一部変更したものである。ＭＮ１とＭＰ
２のゲートを正の電源、負の電源にではなく、別の正の
電源（ＶＤＤ２）に接続する。別の正の電源ＶＤＤ２
は、正負の電源ＶＤＤ，ＶＳＳの中間電位に設定する。
従って、電源ＶＤＤ２は仮想基準電位の接地電位であっ
てもよい。
【００２３】動作については図１と同様である。即ち、
環境条件の変動により、例えば温度が上昇した場合、抵
抗Ｒ１の抵抗値が小さくなった場合、抵抗Ｒ２，Ｒ３も
小さくなり、ＰチャンネルＭＯＳトランジスタＭＰ３の
ゲートとソース間電圧が小さくなり、ＮチャンネルＭＯ
ＳトランジスタＭＮ３のゲートとソース間電圧が低くな
る。これによりＭＰ３とＭＮ３のオン抵抗が増大し、出
力段インバータ部のスイッチングスピードが遅くなる。
抵抗成分が減少すると、回路自体の遅延時間は小に変動
するので、出力段インバータの動作スピードが遅くなる
ぶん変動が抑えられる。また、抵抗Ｒ１の抵抗値が大き
くなった場合も、第１の実施形態の動作と同様である。
環境条件の変動により、例えば温度が上昇した場合、抵
抗Ｒ１の抵抗値が小さくなった場合、抵抗Ｒ２，Ｒ３も
小さくなり、ＰチャンネルＭＯＳトランジスタＭＰ３の
ゲートとソース間電圧が小さくなり、ＮチャンネルＭＯ
ＳトランジスタＭＮ３のゲートとソース間電圧が低くな
る。これによりＭＰ３とＭＮ３のオン抵抗が増大し、出
力段インバータ部のスイッチングスピードが遅くなる。
抵抗成分が減少すると、回路自体の遅延時間は小に変動
するので、出力段インバータの動作スピードが遅くなる
ぶん変動が抑えられる。また、抵抗Ｒ１の抵抗値が大き
くなった場合も、第１の実施形態の動作と同様である。
【００２４】〔実施形態３〕図３は図１の抵抗Ｒ１，Ｒ
２，Ｒ３を定電流源に置き換えたものである。
２，Ｒ３を定電流源に置き換えたものである。
【００２５】この構成では抵抗成分の条件変動の影響が
なく、トランジスタの環境条件変動に対して変動を抑え
る働きがある。
なく、トランジスタの環境条件変動に対して変動を抑え
る働きがある。
【００２６】Ｐチャンネルが変動する場合を説明する。
Ｐチャンネルのオン抵抗が大きくなった場合、ＭＰ２の
オン抵抗が大きくなり、ＭＮ３のゲートとソース間電圧
が低くなる。その影響でＭＮ３のオン抵抗が増大し、Ｍ
Ｎ２のオン抵抗も高くなるので、インバータ（ＭＰ４と
ＭＮ２とで構成）のスレッシュホールドレベルのずれが
矯正される。
Ｐチャンネルのオン抵抗が大きくなった場合、ＭＰ２の
オン抵抗が大きくなり、ＭＮ３のゲートとソース間電圧
が低くなる。その影響でＭＮ３のオン抵抗が増大し、Ｍ
Ｎ２のオン抵抗も高くなるので、インバータ（ＭＰ４と
ＭＮ２とで構成）のスレッシュホールドレベルのずれが
矯正される。
【００２７】またＰチャンネルのオン抵抗が小さくなっ
た場合は、ＭＰ２のオン抵抗が小さくなり、ＭＮ３のゲ
ートとソース間電圧が高くなる。その影響でＭＮ３のオ
ン抵抗が減少し、ＭＮ２のオン抵抗が低くなり、インバ
ータ（ＭＰ４とＭＮ２で構成）のスレッシュホールドレ
ベルが正の電源／２に近づくように矯正される。
た場合は、ＭＰ２のオン抵抗が小さくなり、ＭＮ３のゲ
ートとソース間電圧が高くなる。その影響でＭＮ３のオ
ン抵抗が減少し、ＭＮ２のオン抵抗が低くなり、インバ
ータ（ＭＰ４とＭＮ２で構成）のスレッシュホールドレ
ベルが正の電源／２に近づくように矯正される。
【００２８】Ｎチャンネルの変動の場合も、同様な作用
がＮチャンネルＭＯＳトランジスタＭＮ１と，ＭＰ３，
ＭＰ４に起きる。
がＮチャンネルＭＯＳトランジスタＭＮ１と，ＭＰ３，
ＭＰ４に起きる。
【００２９】〔実施形態４〕図４は図２のＭＮ１とＭＰ
２のゲートを正の電源、負の電源にではなく、別の正の
電源（ＶＤＤ２）に接続し、且つ、抵抗成分Ｒ１，Ｒ
２，Ｒ３を全て定電流源に置き換えたものである。
２のゲートを正の電源、負の電源にではなく、別の正の
電源（ＶＤＤ２）に接続し、且つ、抵抗成分Ｒ１，Ｒ
２，Ｒ３を全て定電流源に置き換えたものである。
【００３０】動作は実施形態３と同様である。例えば、
ＰチャンネルＭＯＳトランジスタＭＰ１，ＭＰ２等が変
動する場合を説明する。Ｐチャンネルのオン抵抗が大き
くなった場合、ＭＰ２のオン抵抗が大きくなり、ＭＮ３
のゲートとソース間電圧が低くなる。その影響でＭＮ３
のオン抵抗が増大し、ＭＮ２のオン抵抗も高くなるの
で、インバータ（ＭＰ４とＭＮ２とで構成）のスレッシ
ュホールドレベルのずれが矯正される。
ＰチャンネルＭＯＳトランジスタＭＰ１，ＭＰ２等が変
動する場合を説明する。Ｐチャンネルのオン抵抗が大き
くなった場合、ＭＰ２のオン抵抗が大きくなり、ＭＮ３
のゲートとソース間電圧が低くなる。その影響でＭＮ３
のオン抵抗が増大し、ＭＮ２のオン抵抗も高くなるの
で、インバータ（ＭＰ４とＭＮ２とで構成）のスレッシ
ュホールドレベルのずれが矯正される。
【００３１】
【発明の効果】以上説明した様に、本発明によるディレ
イ回路は、製造ばらつきや温度による条件変動により、
抵抗値、各トランジスタの条件変動に対して遅延量の変
動を抑制する効果がある。また、本ディレイ回路の遅延
時間は抵抗と容量の時定数で定まるので、単にインバー
タを従属接続した場合よりも、大きな遅延時間を得るこ
とができる。
イ回路は、製造ばらつきや温度による条件変動により、
抵抗値、各トランジスタの条件変動に対して遅延量の変
動を抑制する効果がある。また、本ディレイ回路の遅延
時間は抵抗と容量の時定数で定まるので、単にインバー
タを従属接続した場合よりも、大きな遅延時間を得るこ
とができる。
【図１】本発明による第１実施形態の回路図である。
【図２】本発明による第２実施形態の回路図である。
【図３】本発明による第３実施形態の回路図である。
【図４】本発明による第４実施形態の回路図である。
【図５】本発明を説明する入出力波形である。
【図６】従来例のディレイ回路の回路図である。
Ｒ１ 抵抗１ Ｒ２ 抵抗２ Ｒ３ 抵抗３ Ｃ１ 容量 ＭＮ１ ＮチャンネルＭＯＳトランジスタ１ ＭＮ２ ＮチャンネルＭＯＳトランジスタ２ ＭＮ３ ＮチャンネルＭＯＳトランジスタ３ ＭＮ４ ＮチャンネルＭＯＳトランジスタ４ ＭＰ１ ＰチャンネルＭＯＳトランジスタ１ ＭＰ２ ＰチャンネルＭＯＳトランジスタ２ ＭＰ３ ＰチャンネルＭＯＳトランジスタ３ ＭＰ４ ＰチャンネルＭＯＳトランジスタ４ ＶＤＤ１ 正電圧源 ＶＤＤ２ 正電圧源 ＶＳＳ 負電圧源 ＩＧ１ 定電流源 ＩＧ２ 定電流源 ＩＧ３ 定電流源
Claims (5)
- 【請求項１】 入力が第１のＰチャンネルＭＯＳトラン
ジスタのゲートに接続され、前記第１のＰチャンネルＭ
ＯＳトランジスタのソースが正の電源に接続され、その
ドレインが第４のＰチャンネルＭＯＳトランジスタと第
２のＮチャンネルＭＯＳトランジスタのゲートに接続さ
れ、前記第１のＰチャンネルＭＯＳトランジスタのドレ
インと負の電源間に第１の抵抗が接続され、前記第１の
抵抗へ並列に第１の容量が接続され、第１のＮチャンネ
ルＭＯＳトランジスタのゲートが正の電源に、そのソー
スが負の電源に接続され、そのドレインが第３のＰチャ
ンネルＭＯＳトランジスタのゲートに接続され、前記第
１のＮチャンネルＭＯＳトランジスタのドレインと正の
電源間に第２の抵抗が接続され、第２のＰチャンネルＭ
ＯＳトランジスタのゲートが負の電源に、そのソースが
正の電源に、そのドレインが第３のＮチャンネルＭＯＳ
トランジスタのゲートに接続され、前記第２のＰチャン
ネルＭＯＳトランジスタのドレインと負の電源間に第３
の抵抗が接続され、前記第３のＰチャンネルＭＯＳトラ
ンジスタのソースが正の電源に、そのドレインが前記第
４のＰチャンネルＭＯＳトランジスタのソースに接続さ
れ、前記第４のＰチャンネルＭＯＳトランジスタのドレ
インが前記第２のＮチャンネルＭＯＳトランジスタのド
レインに接続され、前記第２のＮチャンネルＭＯＳトラ
ンジスタのソースが前記第３のＮチャンネルＭＯＳトラ
ンジスタのドレインに接続され、前記第３のＮチャンネ
ルＭＯＳトランジスタのソースが負の電源に接続され、
前記第４のＰチャンネルＭＯＳトランジスタのドレイン
と前記第２のＮチャンネルＭＯＳトランジスタのドレイ
ンが出力に接続されたことを特徴とするディレイ回路。 - 【請求項２】 請求項１に記載のディレイ回路におい
て、正の電源、負の電源を複数用いたことを特徴とする
ディレイ回路。 - 【請求項３】 請求項１に記載のディレイ回路におい
て、前記第１，第２、第３の抵抗がそれぞれ定電流源で
あることを特徴とするディレイ回路。 - 【請求項４】 抵抗と容量の時定数を有する遅延付加部
と、電源間に抵抗とＰチャンネルＭＯＳトランジスタ及
び抵抗とＮチャンネルＭＯＳトランジスタとをそれぞれ
直列に接続し前記各トランジスタの出力を逆チャンネル
のＭＯＳトランジスタのゲートに接続した変動幅調整部
と、Ｐ，ＮチャンネルＭＯＳトランジスタからなる出力
インバータ部とから構成されるディレイ回路において、
電源間の両端に接続された前記逆チャンネルのＭＯＳト
ランジスタの間に前記出力インバータ部が接続され、前
記遅延付加部の出力を前記出力インバータ部に供給する
ことを特徴とするディレイ回路。 - 【請求項５】 請求項４に記載のディレイ回路におい
て、前記各抵抗がそれぞれ定電流源であることを特徴と
するディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09107094A JP3085362B2 (ja) | 1997-04-24 | 1997-04-24 | ディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09107094A JP3085362B2 (ja) | 1997-04-24 | 1997-04-24 | ディレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303711A true JPH10303711A (ja) | 1998-11-13 |
| JP3085362B2 JP3085362B2 (ja) | 2000-09-04 |
Family
ID=14450312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09107094A Expired - Fee Related JP3085362B2 (ja) | 1997-04-24 | 1997-04-24 | ディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085362B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002507A (ja) * | 2013-06-18 | 2015-01-05 | 凸版印刷株式会社 | スイッチ回路 |
-
1997
- 1997-04-24 JP JP09107094A patent/JP3085362B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002507A (ja) * | 2013-06-18 | 2015-01-05 | 凸版印刷株式会社 | スイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3085362B2 (ja) | 2000-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |