JPH10303499A - 半導体レーザ及びその製造方法 - Google Patents
半導体レーザ及びその製造方法Info
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- JPH10303499A JPH10303499A JP12627697A JP12627697A JPH10303499A JP H10303499 A JPH10303499 A JP H10303499A JP 12627697 A JP12627697 A JP 12627697A JP 12627697 A JP12627697 A JP 12627697A JP H10303499 A JPH10303499 A JP H10303499A
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Abstract
(57)【要約】
【課題】選択成長によって半導体のエッチングなしで光
導波路を形成した半導体レーザの電流ブロック層の厚さ
を十分厚くし、ブロック構造におけるサイリスタの耐圧
を向上させ高出力、高温特性の向上を実現する半導体レ
ーザおよびその製造方法の提供。 【解決手段】第一導電型半導体基板上選択成長によって
活性層を含む導波路層を直接形成し（図１（ｂ））、活
性層直上にのみ成長阻止マスクを形成し第二導電型半導
体ブロック層と第一導電型半導体ブロック層の一部を形
成し（図１（ｄ））、活性層直上の成長阻止マスクを除
去し、第一導電型で組成の異なる半導体からなるエッチ
ングストッパー層及び同じ組成の半導体を連続して全面
に積層し（図１（ｆ））、活性層直上にある第一導電型
ブロック層とエッチングストッパー層を選択的に除去し
第二導電型クラッド層で埋め込む。
導波路を形成した半導体レーザの電流ブロック層の厚さ
を十分厚くし、ブロック構造におけるサイリスタの耐圧
を向上させ高出力、高温特性の向上を実現する半導体レ
ーザおよびその製造方法の提供。 【解決手段】第一導電型半導体基板上選択成長によって
活性層を含む導波路層を直接形成し（図１（ｂ））、活
性層直上にのみ成長阻止マスクを形成し第二導電型半導
体ブロック層と第一導電型半導体ブロック層の一部を形
成し（図１（ｄ））、活性層直上の成長阻止マスクを除
去し、第一導電型で組成の異なる半導体からなるエッチ
ングストッパー層及び同じ組成の半導体を連続して全面
に積層し（図１（ｆ））、活性層直上にある第一導電型
ブロック層とエッチングストッパー層を選択的に除去し
第二導電型クラッド層で埋め込む。
Description
【０００１】
【発明の属する技術分野】本発明は、光通信、光計測器
用光源、ファイバアンプや固体レーザの励起用光源及び
光情報処理などに用いて好適とされる半導体レーザ及び
その製造方法に関する。
用光源、ファイバアンプや固体レーザの励起用光源及び
光情報処理などに用いて好適とされる半導体レーザ及び
その製造方法に関する。
【０００２】
【従来の技術】光通信や光情報処理に用いられる半導体
レーザには、素子自身の低価格化と共に、例えば温度調
節なしで動作できるように、高温特性の改善等が要求さ
れている。また、光計測器用光源、ファイバアンプや固
定レーザの励起用光源に用いられる半導体レーザには、
より高い光出力が求められ続けている。
レーザには、素子自身の低価格化と共に、例えば温度調
節なしで動作できるように、高温特性の改善等が要求さ
れている。また、光計測器用光源、ファイバアンプや固
定レーザの励起用光源に用いられる半導体レーザには、
より高い光出力が求められ続けている。
【０００３】そこで、例えば特開平６−１０４５２７号
公報には、高温特性や光出力特性に優れた光半導体素子
を均一性、再現性よく製作すること目的として、大面積
基板上に有機金属気相成長法（ＭＯＶＰＥ）の選択成長
技術を用いて活性層及びＰＮＰＮサイリスタ構造を有す
るブロック層を形成して高出力特性に優れ均一性の良い
半導体レーザを作製する方法が提案されている。
公報には、高温特性や光出力特性に優れた光半導体素子
を均一性、再現性よく製作すること目的として、大面積
基板上に有機金属気相成長法（ＭＯＶＰＥ）の選択成長
技術を用いて活性層及びＰＮＰＮサイリスタ構造を有す
るブロック層を形成して高出力特性に優れ均一性の良い
半導体レーザを作製する方法が提案されている。
【０００４】図５及び図６は、上記特開平６−１０４５
２７号公報に記載される半導体レーザの製作方法の主要
工程を工程順に示した断面図である。なお、図５及び図
６は単に図面作成の都合で分図されたものである。
２７号公報に記載される半導体レーザの製作方法の主要
工程を工程順に示した断面図である。なお、図５及び図
６は単に図面作成の都合で分図されたものである。
【０００５】（１００）ｎ−ＩｎＰ基板１の表面にＳｉ
Ｏ2膜２１を［０１１］方向の２本の平行なストライプ
状に形成し（図５（ａ）参照）、ｎ−ＩｎＰクラッド層
２、多重量子井戸からなる活性層３、ｐ−ＩｎＰクラッ
ド層４からなるダブルヘテロ構造を選択成長する（図５
（ｂ）参照）。
Ｏ2膜２１を［０１１］方向の２本の平行なストライプ
状に形成し（図５（ａ）参照）、ｎ−ＩｎＰクラッド層
２、多重量子井戸からなる活性層３、ｐ−ＩｎＰクラッ
ド層４からなるダブルヘテロ構造を選択成長する（図５
（ｂ）参照）。
【０００６】次に、ＳｉＯ2膜２１を、ｐ−ＩｎＰクラ
ッド層の活性領域上のみを残すようにパターニングを行
い（図５（ｃ）参照）、ｐ−ＩｎＰブロック層５、ｎ−
ＩｎＰブロック層６を選択埋め込み成長する（図５
（ｄ）参照）。
ッド層の活性領域上のみを残すようにパターニングを行
い（図５（ｃ）参照）、ｐ−ＩｎＰブロック層５、ｎ−
ＩｎＰブロック層６を選択埋め込み成長する（図５
（ｄ）参照）。
【０００７】最後に、ＳｉＯ2膜を除去し、ｐ−ＩｎＰ
クラッド層９及びｐ−ＩｎＧａＡｓコンタクト層１１を
成長する（図６（ｅ）参照）。
クラッド層９及びｐ−ＩｎＧａＡｓコンタクト層１１を
成長する（図６（ｅ）参照）。
【０００８】こうして３回の結晶成長を行ったあと、電
極３１、３２を形成して半導体レーザが完成する（図６
（ｆ）参照）。
極３１、３２を形成して半導体レーザが完成する（図６
（ｆ）参照）。
【０００９】この製造方法を用いれば、導波路形成に半
導体のエッチング工程を伴わないため、制御性や歩留ま
りに優れたウェハを作製することができるとともに、活
性層３の両脇は、サイリスタ構造からなるブロック構造
になっているため、高出力特性にある程度優れた構造と
なっている。
導体のエッチング工程を伴わないため、制御性や歩留ま
りに優れたウェハを作製することができるとともに、活
性層３の両脇は、サイリスタ構造からなるブロック構造
になっているため、高出力特性にある程度優れた構造と
なっている。
【００１０】
【発明が解決しようとする課題】しかしながら、この従
来の半導体レーザの製造方法は、ｐ−ＩｎＰブロック層
及びｎ−ＩｎＰブロック層の層厚を厚くすることができ
ず、大電流注入時や高温動作時に、サイリスタがターン
オンするという問題があった。以下に、ブロック層厚を
厚くできない理由を述べる。
来の半導体レーザの製造方法は、ｐ−ＩｎＰブロック層
及びｎ−ＩｎＰブロック層の層厚を厚くすることができ
ず、大電流注入時や高温動作時に、サイリスタがターン
オンするという問題があった。以下に、ブロック層厚を
厚くできない理由を述べる。
【００１１】上記特開平６−１０４５２７号公報記載の
半導体レーザのような、屈折率導波型の半導体レーザの
場合、安定した基本横モードで発振するためには活性層
幅は１．５μｍ程度以下であるのが望ましい。
半導体レーザのような、屈折率導波型の半導体レーザの
場合、安定した基本横モードで発振するためには活性層
幅は１．５μｍ程度以下であるのが望ましい。
【００１２】また、活性層の直上にのみＳｉＯ2膜を残
すようなパターニングを行う為には活性層直上の平坦部
が１．２μｍ以上あることが望ましい。
すようなパターニングを行う為には活性層直上の平坦部
が１．２μｍ以上あることが望ましい。
【００１３】更に、選択成長を用いて活性層を形成する
場合は選択成長が進むにつれて実効的なマスク幅が変化
し成長速度、組成等が変化するため制御性が劣化してく
ることを勘案すると、活性層の位置は、基板から０．１
〜０．２μｍ程度にあることが望ましい。
場合は選択成長が進むにつれて実効的なマスク幅が変化
し成長速度、組成等が変化するため制御性が劣化してく
ることを勘案すると、活性層の位置は、基板から０．１
〜０．２μｍ程度にあることが望ましい。
【００１４】従って、ｎ−ＩｎＰクラッド層２、活性層
３、ｐ−ＩｎＰクラッド層４からなる導波路の高さは
０．３〜０．４μｍ程度になる。
３、ｐ−ＩｎＰクラッド層４からなる導波路の高さは
０．３〜０．４μｍ程度になる。
【００１５】ここで、ｐ−ＩｎＰブロック層とｎ−Ｉｎ
Ｐブロック層をそれぞれ約０．８μｍ以上計約１．６μ
ｍ以上成長させると、ｎ−ＩｎＰブロック層６が活性層
の上部にせり出して成長を始める（図６（ｇ）参照）。
Ｐブロック層をそれぞれ約０．８μｍ以上計約１．６μ
ｍ以上成長させると、ｎ−ＩｎＰブロック層６が活性層
の上部にせり出して成長を始める（図６（ｇ）参照）。
【００１６】従って、ホールが流れる断面積が小さくな
り、素子の直列抵抗が増大し、結果的に、高電流注入時
に発熱し、高出力が得られない、という問題点を有して
いる。
り、素子の直列抵抗が増大し、結果的に、高電流注入時
に発熱し、高出力が得られない、という問題点を有して
いる。
【００１７】また、最悪の場合には、ｎ−ＩｎＰブロッ
ク層が活性層の上でつながってしまい、電流が全く流れ
ない素子が作製され、歩留まりを大幅に落とすことにな
るという問題点を有している。
ク層が活性層の上でつながってしまい、電流が全く流れ
ない素子が作製され、歩留まりを大幅に落とすことにな
るという問題点を有している。
【００１８】従って、ブロック層厚を薄くしたままであ
ると、サイリスタの耐圧がとれず、高電流注入時にター
ンオンし、ブロック層を厚くすると、抵抗が増大し発熱
のために高出力が得られないということになる。
ると、サイリスタの耐圧がとれず、高電流注入時にター
ンオンし、ブロック層を厚くすると、抵抗が増大し発熱
のために高出力が得られないということになる。
【００１９】更に、一方、ブロック層厚を厚くしない
で、各ブロック層の濃度を上げて、サイリスタの耐圧を
増大させようとした場合、接合容量が増大し、高速応答
ができなくなる、という問題もあった。
で、各ブロック層の濃度を上げて、サイリスタの耐圧を
増大させようとした場合、接合容量が増大し、高速応答
ができなくなる、という問題もあった。
【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、選択成長によっ
て半導体のエッチングなしで光導波路を形成した半導体
レーザの電流ブロック層の厚さを十分厚くし、ブロック
構造におけるサイリスタの耐圧を向上させ高出力、高温
特性の向上を実現する半導体レーザおよびその製造方法
を提供することにある。
てなされたものであって、その目的は、選択成長によっ
て半導体のエッチングなしで光導波路を形成した半導体
レーザの電流ブロック層の厚さを十分厚くし、ブロック
構造におけるサイリスタの耐圧を向上させ高出力、高温
特性の向上を実現する半導体レーザおよびその製造方法
を提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体レーザは、活性層を含む光導波路層
が選択成長を用いて形成され、前記光導波路層直上にの
みマスクを残し選択成長によって電流ブロック層が形成
されてなる半導体レーザにおいて、前記電流ブロック層
の一部に組成の異なる半導体を有することを特徴とす
る。
め、本発明の半導体レーザは、活性層を含む光導波路層
が選択成長を用いて形成され、前記光導波路層直上にの
みマスクを残し選択成長によって電流ブロック層が形成
されてなる半導体レーザにおいて、前記電流ブロック層
の一部に組成の異なる半導体を有することを特徴とす
る。
【００２２】また、本発明の半導体レーザの製造方法
は、（ａ）第一導電型半導体基板上に活性層を含む光導
波路層を選択成長を用いて形成する工程と、（ｂ）前記
光導波路層直上にのみ成長阻止マスクを残し選択成長に
よってその両端に第二導電型半導体ブロック層と第一導
電型半導体ブロック層を形成する工程と、（ｃ）さら
に、前記半導体ブロック層と組成の異なる第一導電型半
導体、及び前記半導体ブロック層と同じ組成の第一送電
型半導体を、連続して全面に積層する工程と、（ｄ）前
記活性層直上の前記第一導電型の半導体を選択的に除去
する工程と、（ｅ）第二導電型の半導体で全体を埋め込
む工程と、を含む、ことを特徴とする。
は、（ａ）第一導電型半導体基板上に活性層を含む光導
波路層を選択成長を用いて形成する工程と、（ｂ）前記
光導波路層直上にのみ成長阻止マスクを残し選択成長に
よってその両端に第二導電型半導体ブロック層と第一導
電型半導体ブロック層を形成する工程と、（ｃ）さら
に、前記半導体ブロック層と組成の異なる第一導電型半
導体、及び前記半導体ブロック層と同じ組成の第一送電
型半導体を、連続して全面に積層する工程と、（ｄ）前
記活性層直上の前記第一導電型の半導体を選択的に除去
する工程と、（ｅ）第二導電型の半導体で全体を埋め込
む工程と、を含む、ことを特徴とする。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して具体的に説明する。図１及び図２は、
本発明の最良の実施の形態を説明するための製造工程図
である。なお、図１及び図２は単に図面作成の都合で分
図されたものである。
て図面を参照して具体的に説明する。図１及び図２は、
本発明の最良の実施の形態を説明するための製造工程図
である。なお、図１及び図２は単に図面作成の都合で分
図されたものである。
【００２４】本発明の実施の形態において、第一導電型
半導体基板上に選択成長によって活性層を含む導波路層
を直接形成し（図１（ｂ）参照）、活性層直上にのみ成
長阻止マスクを形成し、第二導電型半導体ブロック層と
第一導電型半導体ブロック層の一部を形成する（図１
（ｄ）参照）。
半導体基板上に選択成長によって活性層を含む導波路層
を直接形成し（図１（ｂ）参照）、活性層直上にのみ成
長阻止マスクを形成し、第二導電型半導体ブロック層と
第一導電型半導体ブロック層の一部を形成する（図１
（ｄ）参照）。
【００２５】次に、活性層直上の成長阻止マスクを除去
し、さらに、第一導電型で上記半導体ブロック層と組成
の異なる半導体からなるエッチングストッパー層、及び
第１導電型で、上記半導体ブロック層と同じ組成の半導
体を、連続して全面に積層する（図２（ｆ）参照）。
し、さらに、第一導電型で上記半導体ブロック層と組成
の異なる半導体からなるエッチングストッパー層、及び
第１導電型で、上記半導体ブロック層と同じ組成の半導
体を、連続して全面に積層する（図２（ｆ）参照）。
【００２６】活性層直上にある第一導電型半導体ブロッ
ク層とエッチングストッパー層を選択的に除去し、第二
導電型クラッド層で埋め込む（図２（ｉ）参照）。
ク層とエッチングストッパー層を選択的に除去し、第二
導電型クラッド層で埋め込む（図２（ｉ）参照）。
【００２７】このような構造及び方法をとることで、活
性層脇のブロック層を十分に厚くすることが可能にな
る。
性層脇のブロック層を十分に厚くすることが可能にな
る。
【００２８】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
【００２９】図１及び図２は、本発明の第一の実施例を
説明するための図であり、主要製造工程を工程順に模式
的に示した断面図である。なお、図１及び図２は単に図
面作成の都合で分図されたものである。
説明するための図であり、主要製造工程を工程順に模式
的に示した断面図である。なお、図１及び図２は単に図
面作成の都合で分図されたものである。
【００３０】（１００）ｎ−ＩｎＰ基板１表面に、Ｓｉ
Ｏ2膜２１を堆積し、ＳｉＯ2膜２１を、［０１１］方向
にストライプが向くようにパターニングした（図１
（ａ）参照）。このとき、マスク間隔は１．５μｍであ
り、マスク幅は５μｍである。
Ｏ2膜２１を堆積し、ＳｉＯ2膜２１を、［０１１］方向
にストライプが向くようにパターニングした（図１
（ａ）参照）。このとき、マスク間隔は１．５μｍであ
り、マスク幅は５μｍである。
【００３１】このマスク開口部へ、ＭＯＶＰＥを用い
て、ｎ−ＩｎＰクラッド層２、ＭＱＷ（Multiple Quan
tum Well；多重量子井戸）からなる活性層３、ｐ−Ｉ
ｎＰクラッド層４を選択成長した（図１（ｂ）参照）。
て、ｎ−ＩｎＰクラッド層２、ＭＱＷ（Multiple Quan
tum Well；多重量子井戸）からなる活性層３、ｐ−Ｉ
ｎＰクラッド層４を選択成長した（図１（ｂ）参照）。
【００３２】ここで、ｎ−ＩｎＰクラッド層２は厚さ１
００ｎｍ、キャリア濃度は１×１０17ｃｍ-3であり、ｐ
−ＩｎＰクラッド層４は厚さ１５０ｎｍ、キャリアの濃
度５×１０17ｃｍ-3とし、またＭＱＷ活性層３は、ＳＣ
Ｈ（Separate ConfinementHeterostructure；分離型閉
じ込めヘテロ構造）層が波長組成１．１３μｍのＩｎＧ
ａＡｓＰで厚さ３３ｎｍ、障壁層が波長組成１．２μｍ
のＩｎＧａＡｓＰで厚さ７ｎｍ、量子井戸層が無歪のと
きの波長組成１．５μｍのＩｎＧａＡｓＰに約０．５％
の圧縮歪を導入した厚さ約５ｎｍの層とし、量子井戸層
数は５とした。
００ｎｍ、キャリア濃度は１×１０17ｃｍ-3であり、ｐ
−ＩｎＰクラッド層４は厚さ１５０ｎｍ、キャリアの濃
度５×１０17ｃｍ-3とし、またＭＱＷ活性層３は、ＳＣ
Ｈ（Separate ConfinementHeterostructure；分離型閉
じ込めヘテロ構造）層が波長組成１．１３μｍのＩｎＧ
ａＡｓＰで厚さ３３ｎｍ、障壁層が波長組成１．２μｍ
のＩｎＧａＡｓＰで厚さ７ｎｍ、量子井戸層が無歪のと
きの波長組成１．５μｍのＩｎＧａＡｓＰに約０．５％
の圧縮歪を導入した厚さ約５ｎｍの層とし、量子井戸層
数は５とした。
【００３３】ｎ側のＳＣＨ層には、厚さ２０ｎｍまで１
×１０18ｃｍ-3のドーピングを行い、それ以降は、ｐ側
のＳＣＨ層までノンドープとした。
×１０18ｃｍ-3のドーピングを行い、それ以降は、ｐ側
のＳＣＨ層までノンドープとした。
【００３４】次に、ストライプマスクＳｉＯ2膜を除去
し、活性層３直上に、ＳｉＯ2マスク２１をパターニン
グし（図１（ｃ）参照）、ｐ−ＩｎＰブロック層５（厚
さ１μｍ、キャリア濃度６×１０17ｃｍ-3）と、ｎ−Ｉ
ｎＰブロック層６（厚さ０．４μｍ、キャリア濃度１×
１０18ｃｍ-3）と、を埋め込み選択成長する（図１
（ｄ）参照）。
し、活性層３直上に、ＳｉＯ2マスク２１をパターニン
グし（図１（ｃ）参照）、ｐ−ＩｎＰブロック層５（厚
さ１μｍ、キャリア濃度６×１０17ｃｍ-3）と、ｎ−Ｉ
ｎＰブロック層６（厚さ０．４μｍ、キャリア濃度１×
１０18ｃｍ-3）と、を埋め込み選択成長する（図１
（ｄ）参照）。
【００３５】つづいて、ＳｉＯ2マスク２１を除去し
（図１（ｅ）参照）、波長組成１．１３μｍのｐ−Ｉｎ
ＧａＡｓＰエッチングストッパー層７（厚さ０．１μ
ｍ、キャリア濃度１×１０18ｃｍ-3）と、ｎ−ＩｎＰブ
ロック層６（厚さ０．６μｍ、キャリア濃度１×１０18
ｃｍ-3）を全面成長する（図２（ｆ）参照）。
（図１（ｅ）参照）、波長組成１．１３μｍのｐ−Ｉｎ
ＧａＡｓＰエッチングストッパー層７（厚さ０．１μ
ｍ、キャリア濃度１×１０18ｃｍ-3）と、ｎ−ＩｎＰブ
ロック層６（厚さ０．６μｍ、キャリア濃度１×１０18
ｃｍ-3）を全面成長する（図２（ｆ）参照）。
【００３６】次に、通常のフォトリソグラフィ技術を用
いて、活性層直上の部分にのみ窓が開いたようなレジス
ト２２のパターニングを行う（図２（ｇ）参照）。
いて、活性層直上の部分にのみ窓が開いたようなレジス
ト２２のパターニングを行う（図２（ｇ）参照）。
【００３７】次に、塩酸燐酸系のエッチャントを用い
て、ｎ−ＩｎＰブロック層６のみ除去した後、硫酸過酸
化水素系のエッチャントを用いて、ＩｎＧａＡｓＰのエ
ッチングストッパー層７のみ除去する（図２（ｈ）参
照）。
て、ｎ−ＩｎＰブロック層６のみ除去した後、硫酸過酸
化水素系のエッチャントを用いて、ＩｎＧａＡｓＰのエ
ッチングストッパー層７のみ除去する（図２（ｈ）参
照）。
【００３８】つづいて、レジストを除去し、ｐ−ＩｎＰ
クラッド層９（厚さ２μｍ、キャリア濃度１×１０18ｃ
ｍ-3）、波長組成１．２μｍのｐ−ＩｎＧａＡｓＰ層１
０（厚さ０．２μｍ、キャリア濃度１×１０18ｃ
ｍ-3）、ｐ−ＩｎＧａＡｓ層１１（厚さ０．２μｍ、キ
ャリア濃度５×１０18ｃｍ-3）をこの順に積層する。
クラッド層９（厚さ２μｍ、キャリア濃度１×１０18ｃ
ｍ-3）、波長組成１．２μｍのｐ−ＩｎＧａＡｓＰ層１
０（厚さ０．２μｍ、キャリア濃度１×１０18ｃ
ｍ-3）、ｐ−ＩｎＧａＡｓ層１１（厚さ０．２μｍ、キ
ャリア濃度５×１０18ｃｍ-3）をこの順に積層する。
【００３９】こうして、４回の結晶成長により形成され
たウェハ表面に、ｎ側電極３１、ｐ側電極３２を形成す
る（図２（ｉ）参照）。
たウェハ表面に、ｎ側電極３１、ｐ側電極３２を形成す
る（図２（ｉ）参照）。
【００４０】共振器長１２００μｍに切り出し、前方に
４％のＡＲ（AntiRefrective）膜（ＳｉＯＮのλ／４
膜）と、後方に９５％の高反射膜（ＳｉＯ2（λ／４
膜）／ａ−Ｓｉ（λ／４膜））／（ＳｉＯ2（λ／４
膜）／ａ−Ｓｉ（λ／４膜）／ＳｉＯ2（λ／２膜））
をつけた。
４％のＡＲ（AntiRefrective）膜（ＳｉＯＮのλ／４
膜）と、後方に９５％の高反射膜（ＳｉＯ2（λ／４
膜）／ａ−Ｓｉ（λ／４膜））／（ＳｉＯ2（λ／４
膜）／ａ−Ｓｉ（λ／４膜）／ＳｉＯ2（λ／２膜））
をつけた。
【００４１】コーティング済みのチップを２００個の素
子を測定したところ、発振閾値電流の平均値は、１８．
５ｍＡで、偏差２．１ｍＡであり、スロープ効率の平均
値は、０．４２Ｗ／Ａ偏差０．０２Ｗ／Ａであった。
子を測定したところ、発振閾値電流の平均値は、１８．
５ｍＡで、偏差２．１ｍＡであり、スロープ効率の平均
値は、０．４２Ｗ／Ａ偏差０．０２Ｗ／Ａであった。
【００４２】ダイヤモンドのヒートシンクにジャンクシ
ョンダウンで組立たところ、Ｉ−Ｌ特性は、駆動電流５
００ｍＡまで飽和が見られず、駆動電流５００ｍＡの時
の光出力は約１９０ｍＷで発振波長は１．４７８μｍで
あった。
ョンダウンで組立たところ、Ｉ−Ｌ特性は、駆動電流５
００ｍＡまで飽和が見られず、駆動電流５００ｍＡの時
の光出力は約１９０ｍＷで発振波長は１．４７８μｍで
あった。
【００４３】また、駆動電流１．４Ａまでブロック構造
におけるＰＮＰＮサイリスタのターンオンによる急激な
光出力の低下は観測されなかった。
におけるＰＮＰＮサイリスタのターンオンによる急激な
光出力の低下は観測されなかった。
【００４４】従来の各ブロック層厚が０．６μｍ程度で
計約１．２μｍのサイリスタ構造のブロック構造では、
駆動電流３００ｍＡ程度から光出力は飽和し始め、駆動
電流８００ｍＡでサイリスタのターンオンが観測され
た。
計約１．２μｍのサイリスタ構造のブロック構造では、
駆動電流３００ｍＡ程度から光出力は飽和し始め、駆動
電流８００ｍＡでサイリスタのターンオンが観測され
た。
【００４５】次に本発明の第二の実施例について図面を
用いて詳細に説明する。図３及び図４は、本発明の第二
の実施例を説明するための図であり、主要製造工程を工
程順に模式的に示した図である。なお、図３及び図４は
単に図面作成の都合で分図されたものである。
用いて詳細に説明する。図３及び図４は、本発明の第二
の実施例を説明するための図であり、主要製造工程を工
程順に模式的に示した図である。なお、図３及び図４は
単に図面作成の都合で分図されたものである。
【００４６】（１００）ｐ−ＩｎＰ基板５１上に、ｐ−
ＩｎＰバッファ層５２（厚さ０．５μｍ、キャリア濃度
１×１０18ｃｍ-3）を成長させたあと、干渉露光とウェ
ットエッチングにより、［０１１］方向へ、周期２０
２．７ｎｍのλ／４シフト回折格子を形成する。
ＩｎＰバッファ層５２（厚さ０．５μｍ、キャリア濃度
１×１０18ｃｍ-3）を成長させたあと、干渉露光とウェ
ットエッチングにより、［０１１］方向へ、周期２０
２．７ｎｍのλ／４シフト回折格子を形成する。
【００４７】この上に、ＳｉＯ2２１を堆積し、これを
［０１１］方向へストライブが向く様にパターニングす
る（図３（ａ）参照）。このとき、マスク間隔は１．５
μｍであり、マスク幅は３μｍである。
［０１１］方向へストライブが向く様にパターニングす
る（図３（ａ）参照）。このとき、マスク間隔は１．５
μｍであり、マスク幅は３μｍである。
【００４８】この開口部へＭＯＶＰＥを用いてＩｎＧａ
ＡｓＰガイド層５３、ＭＱＷからなる活性層３、ｎ−Ｉ
ｎＰクラッド層２の選択成長を行った（図３（ｂ）参
照）。
ＡｓＰガイド層５３、ＭＱＷからなる活性層３、ｎ−Ｉ
ｎＰクラッド層２の選択成長を行った（図３（ｂ）参
照）。
【００４９】ＩｎＧａＡｓＰガイド層５３は波長組成
１．００μｍで厚さ１２０ｎｍ、キャリア濃度は１×１
０17ｃｍ-3であり、埋め込まれた回折格子の高さは、約
２５ｎｍである。
１．００μｍで厚さ１２０ｎｍ、キャリア濃度は１×１
０17ｃｍ-3であり、埋め込まれた回折格子の高さは、約
２５ｎｍである。
【００５０】ＭＱＷ活性層３は、ｐ側ＳＣＨ層として、
波長組成１．０５μｍのＩｎＧａＡｓＰを厚さ３０ｎｍ
（そのうちｐ側の１０ｎｍを７×１０17ｃｍ-3までドー
ピングし）、障壁層が波長組成１．０５μｍのＩｎＧａ
ＡｓＰで厚さ８ｎｍ、量子井戸層が無歪のときの波長組
成１．２９μｍのＩｎＧａＡｓＰに約０．７％の圧縮歪
を導入した厚さ約４．５ｎｍの層とし、量子井戸層数は
１０とし、ｎ側ＳＣＨ層として、波長組成１．０５μｍ
のＩｎＧａＡｓＰを厚さ４０ｎｍでキャリア濃度は１×
１０18ｃｍ-3とした。
波長組成１．０５μｍのＩｎＧａＡｓＰを厚さ３０ｎｍ
（そのうちｐ側の１０ｎｍを７×１０17ｃｍ-3までドー
ピングし）、障壁層が波長組成１．０５μｍのＩｎＧａ
ＡｓＰで厚さ８ｎｍ、量子井戸層が無歪のときの波長組
成１．２９μｍのＩｎＧａＡｓＰに約０．７％の圧縮歪
を導入した厚さ約４．５ｎｍの層とし、量子井戸層数は
１０とし、ｎ側ＳＣＨ層として、波長組成１．０５μｍ
のＩｎＧａＡｓＰを厚さ４０ｎｍでキャリア濃度は１×
１０18ｃｍ-3とした。
【００５１】ｎ−ＩｎＰクラッド層２は厚さ１００ｎ
ｍ、キャリア濃度１×１０18ｃｍ-3とした。
ｍ、キャリア濃度１×１０18ｃｍ-3とした。
【００５２】次に、ストライプマスクＳｉＯ2を除去し
活性層直上にＳｉＯ2マスク２１をパターニングし（図
３（ｃ）参照）、ｐ−ＩｎＰブロック層５９（厚さ０．
１μｍ、キャリア濃度６×１０17ｃｍ-3）と、ｎ−Ｉｎ
Ｐブロック層６（厚さ０．６μｍ、キャリア濃度１×１
０18ｃｍ-3）と、ノンドープのＩｎＰ層５４（厚さ０．
４μｍ）とｐ−ＩｎＰブロック層５（厚さ０．４μｍ、
６×１０17ｃｍ-3）と、を埋め込み選択成長する（図３
（ｄ）参照）。
活性層直上にＳｉＯ2マスク２１をパターニングし（図
３（ｃ）参照）、ｐ−ＩｎＰブロック層５９（厚さ０．
１μｍ、キャリア濃度６×１０17ｃｍ-3）と、ｎ−Ｉｎ
Ｐブロック層６（厚さ０．６μｍ、キャリア濃度１×１
０18ｃｍ-3）と、ノンドープのＩｎＰ層５４（厚さ０．
４μｍ）とｐ−ＩｎＰブロック層５（厚さ０．４μｍ、
６×１０17ｃｍ-3）と、を埋め込み選択成長する（図３
（ｄ）参照）。
【００５３】次に、ＳｉＯ2マスク２１を除去して（図
３（ｅ）参照）、波長組成１．１３μｍのｐ−ＩｎＧａ
ＡｓＰエッチングストッパー層５７（厚さ０．１μｍ、
キャリア濃度１×１０18ｃｍ-3）と、ｐ−ＩｎＰブロッ
ク層５２（厚さ０．６μｍ、キャリア濃度６×１０17ｃ
ｍ-3）を全面成長する（図４（ｆ）参照）。
３（ｅ）参照）、波長組成１．１３μｍのｐ−ＩｎＧａ
ＡｓＰエッチングストッパー層５７（厚さ０．１μｍ、
キャリア濃度１×１０18ｃｍ-3）と、ｐ−ＩｎＰブロッ
ク層５２（厚さ０．６μｍ、キャリア濃度６×１０17ｃ
ｍ-3）を全面成長する（図４（ｆ）参照）。
【００５４】次に、通常のホトリソグラフィ技術を用い
て活性層直上の部分のみ窓が開いたようなレジスト２２
のパターニングを行う（図４（ｇ）参照）。
て活性層直上の部分のみ窓が開いたようなレジスト２２
のパターニングを行う（図４（ｇ）参照）。
【００５５】塩酸燐酸系のエッチャントを用いてｐ−Ｉ
ｎＰブロック層５のみ除去した後、硫酸過酸化水素系の
エッチャントを用いてＩｎＧａＡｓＰのエッチングスト
ッパー層５７のみ除去する（図４（ｈ）参照）。
ｎＰブロック層５のみ除去した後、硫酸過酸化水素系の
エッチャントを用いてＩｎＧａＡｓＰのエッチングスト
ッパー層５７のみ除去する（図４（ｈ）参照）。
【００５６】レジストを除去し、ｎ−ＩｎＰクラッド層
６０（厚さ２μｍ、キャリア濃度１×１０18ｃｍ-3）、
ｎ−ＩｎＧａＡｓ層５６（厚さ０．２μｍ、キャリア濃
度５×１０18ｃｍ-3）を積層する。
６０（厚さ２μｍ、キャリア濃度１×１０18ｃｍ-3）、
ｎ−ＩｎＧａＡｓ層５６（厚さ０．２μｍ、キャリア濃
度５×１０18ｃｍ-3）を積層する。
【００５７】こうして５回の結晶成長により形成された
ウェハ表面に、高速用のメサ溝を形成し、ｎ側電極３
１、ｐ側電極３２を形成した（図４（ｉ）参照）。
ウェハ表面に、高速用のメサ溝を形成し、ｎ側電極３
１、ｐ側電極３２を形成した（図４（ｉ）参照）。
【００５８】このときのメサの上部の幅は８μｍであ
り、ｎ側電極のコンタクト幅は６μｍである。
り、ｎ側電極のコンタクト幅は６μｍである。
【００５９】共振器長３００μｍに切り出し、両端面に
ＡＲ膜（ＳｉＮのλ／４膜：反射率１％以下）をつけ
た。
ＡＲ膜（ＳｉＮのλ／４膜：反射率１％以下）をつけ
た。
【００６０】コーティング済みのチップを２００個の素
子を測定したところ、発振閾値電流の平均値は１１．２
ｍＡで偏差１．５ｍＡであり、スロープ効率の平均値は
０．３３Ｗ／Ａ偏差０．０２Ｗ／Ａであった。発振閾値
電流は１０．２ｍＡ、スロープ効率は０．３５Ｗ／Ａの
素子をボロンナイトライドのヒートシンクにジャンクシ
ョンアップで組立て、８５℃の特性を調べたところ、閾
値３５ｍＡスロープ効率が０．２８Ｗ／Ａと極めて良好
な高温特性を示した。
子を測定したところ、発振閾値電流の平均値は１１．２
ｍＡで偏差１．５ｍＡであり、スロープ効率の平均値は
０．３３Ｗ／Ａ偏差０．０２Ｗ／Ａであった。発振閾値
電流は１０．２ｍＡ、スロープ効率は０．３５Ｗ／Ａの
素子をボロンナイトライドのヒートシンクにジャンクシ
ョンアップで組立て、８５℃の特性を調べたところ、閾
値３５ｍＡスロープ効率が０．２８Ｗ／Ａと極めて良好
な高温特性を示した。
【００６１】本実施例の素子で、−４０℃から＋９０℃
の範囲で、駆動電流８０ｍＡまでＳＭＳＲが４５ｄＢ以
上の極めて安定した単一軸モード発振が得られた。
の範囲で、駆動電流８０ｍＡまでＳＭＳＲが４５ｄＢ以
上の極めて安定した単一軸モード発振が得られた。
【００６２】更に、ブロック層にｉ−ＩｎＰ層（イント
リンシックＩｎＰ層）を挟んだこと及び電極形成時に高
速用のメサ溝を形成したことで、本実施例の素子の容量
は６ｐＦまで低減し、ｐ基板を使用したことで活性層直
上の部分での抵抗も４Ωほどに低下しており−４０℃か
ら＋９０℃の範囲で２．５Ｇｂ／ｓの安定な伝送を実現
した。
リンシックＩｎＰ層）を挟んだこと及び電極形成時に高
速用のメサ溝を形成したことで、本実施例の素子の容量
は６ｐＦまで低減し、ｐ基板を使用したことで活性層直
上の部分での抵抗も４Ωほどに低下しており−４０℃か
ら＋９０℃の範囲で２．５Ｇｂ／ｓの安定な伝送を実現
した。
【００６３】
【発明の効果】以上述べたように本発明の半導体レーザ
によれば、光導波路層の形成には半導体ウェットエッチ
ングを用いていないため、極めて均一な特性を得ること
ができるという効果を奏する。
によれば、光導波路層の形成には半導体ウェットエッチ
ングを用いていないため、極めて均一な特性を得ること
ができるという効果を奏する。
【００６４】また、本発明によれば、ブロック層を厚く
することが可能なため、ブロック構造のサイリスタの耐
圧を大きくすることができ、大電流を注入しても光出力
に飽和が見られず高出力を得ることができる。
することが可能なため、ブロック構造のサイリスタの耐
圧を大きくすることができ、大電流を注入しても光出力
に飽和が見られず高出力を得ることができる。
【００６５】更に、本発明によれば、ｉ層を挿入して
も、十分なブロック層厚がとれるため、高温特性に優
れ、且つ接合容量の小さな高速用の素子を作製すること
ができるという効果を奏する。
も、十分なブロック層厚がとれるため、高温特性に優
れ、且つ接合容量の小さな高速用の素子を作製すること
ができるという効果を奏する。
【図１】本発明の第一の実施例の製造工程及び構造を説
明するための断面図である。
明するための断面図である。
【図２】本発明の第一の実施例の製造工程及び構造を説
明するための断面図である。
明するための断面図である。
【図３】本発明の第二の実施例の製造工程と構造を説明
するための断面図である。
するための断面図である。
【図４】本発明の第二の実施例の製造工程と構造を説明
するための断面図である。
するための断面図である。
【図５】従来の半導体レーザの製造工程と構造を説明す
るための断面図である。
るための断面図である。
【図６】従来の半導体レーザの製造工程と構造を説明す
るための断面図である。
るための断面図である。
１ ｎ型ＩｎＰ基板 ２ ｎ型ＩｎＰクラッド層 ３ 活性層 ４ ｐ型ＩｎＰクラッド層 ５ ｐ型ＩｎＰブロック層 ６ ｎ型ＩｎＰブロック層 ７ ｎ型ＩｎＧａＡｓＰエッチングストッパー層 １０ ｐ型ＩｎＧａＡｓＰキャップ層 １１ ｐ型ＩｎＧａＡｓキャップ層 ２１ ＳｉＯ2膜 ２２ レジスト ３１ ｎ側電極 ３２ ｐ側電極 ５１ ｐ型ＩｎＰ基板 ５２ ｐ型ＩｎＰバッファ層 ５２ Ｉ−ＩｎＰ層 ５３ ｐ型ＩｎＧａＡｓＰエッチングストッパー層 ５４ ｎ型ＩｎＧａＡｓキャップ層
Claims (5)
- 【請求項１】活性層を含む光導波路層が選択成長を用い
て形成され、前記光導波路層直上にのみマスクを残し選
択成長によって電流ブロック層が形成されてなる半導体
レーザにおいて、 前記電流ブロック層の一部に組成の異なる半導体を有す
ることを特徴とする半導体レーザ。 - 【請求項２】（ａ）第一導電型半導体基板上に活性層を
含む光導波路層を選択成長を用いて形成する工程と、 （ｂ）前記光導波路層直上にのみ成長阻止マスクを残し
選択成長によってその両端に第二導電型半導体ブロック
層と第一導電型半導体ブロック層を形成する工程と、 （ｃ）さらに、第一導電型で組成の異なる半導体、及び
同じ組成の半導体を、連続して全面に積層する工程と、 （ｄ）前記活性層直上の前記第一導電型の半導体を選択
的に除去する工程と、 （ｅ）第二導電型の半導体で全体を埋め込む工程と、を
含む、ことを特徴とする半導体レーザの製造方法。 - 【請求項３】基板上に活性層を含む光導波路層が選択成
長を用いて形成され、前記光導波路層直上にのみマスク
を残し選択成長によって電流ブロック層が形成されてな
る半導体レーザにおいて、 前記電流ブロック層が、複数層積層された半導体層から
なり、このうち少なくとも一層が他の半導体層と組成が
異なる、ことを特徴とする半導体レーザ。 - 【請求項４】前記電流ブロック層が、第一から第四の半
導体層を少なくとも含み、 前記第二乃至第四の半導体層は前記基板と同一の第一導
電型とされ、前記第一の半導体層は第二導電型とされ、 前記第一、第二、及び第四の半導体層は同一組成よりな
り、組成が相違した前記第三の半導体層が製造時のエッ
チングストッパー層である、ことを特徴とする請求項３
記載の半導体レーザ。 - 【請求項５】（ａ）第一導電型半導体基板上に選択成長
によって活性層を含む導波路層を直接形成し、 （ｂ）前記活性層直上にのみ成長阻止用マスクを形成し
て第二導電型半導体ブロック層と第一導電型半導体ブロ
ック層の一部を形成し、 （ｃ）前記活性層直上の成長阻止マスクを除去した後、
第一導電型で、前記半導体ブロック層と組成の異なる半
導体からなるエッチングストッパー層及び前記半導体ブ
ロック層と同じ組成の半導体を連続して全面に積層し、 （ｅ）前記活性層直上にある第一導電型の前記半導体層
と前記エッチングストッパー層を選択的に除去し、第二
導電型クラッド層で埋め込む、 上記各工程を含む半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12627697A JP3186645B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体レーザ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12627697A JP3186645B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体レーザ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303499A true JPH10303499A (ja) | 1998-11-13 |
| JP3186645B2 JP3186645B2 (ja) | 2001-07-11 |
Family
ID=14931206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12627697A Expired - Fee Related JP3186645B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体レーザ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186645B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332360A (ja) * | 1999-05-25 | 2000-11-30 | Nec Corp | 半導体レーザの製造方法 |
| EP1215779A2 (en) * | 2000-11-30 | 2002-06-19 | Kabushiki Kaisha Toshiba | Semiconductor laser, method for fabricating thereof, and method for mounting thereof |
| US6498076B1 (en) | 1999-06-17 | 2002-12-24 | Nec Corporation | Method for manufacturing a semiconductor laser |
| US6589806B2 (en) | 1998-06-16 | 2003-07-08 | Nec Electronics Corporation | Method of fabricating semiconductor laser for preventing turn-on of pnpn thyrister |
-
1997
- 1997-04-30 JP JP12627697A patent/JP3186645B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6589806B2 (en) | 1998-06-16 | 2003-07-08 | Nec Electronics Corporation | Method of fabricating semiconductor laser for preventing turn-on of pnpn thyrister |
| JP2000332360A (ja) * | 1999-05-25 | 2000-11-30 | Nec Corp | 半導体レーザの製造方法 |
| US6498076B1 (en) | 1999-06-17 | 2002-12-24 | Nec Corporation | Method for manufacturing a semiconductor laser |
| EP1215779A2 (en) * | 2000-11-30 | 2002-06-19 | Kabushiki Kaisha Toshiba | Semiconductor laser, method for fabricating thereof, and method for mounting thereof |
| EP1215779A3 (en) * | 2000-11-30 | 2005-01-05 | Kabushiki Kaisha Toshiba | Semiconductor laser, method for fabricating thereof, and method for mounting thereof |
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| Publication number | Publication date |
|---|---|
| JP3186645B2 (ja) | 2001-07-11 |
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