JPH10289285A

JPH10289285A - 多値加算器

Info

Publication number: JPH10289285A
Application number: JP11366297A
Authority: JP
Inventors: Kokuriyou Kotobuki; 国梁寿; Kazunori Motohashi; 一則本橋; Ei Chin; 潁陳
Original assignee: Yozan Inc
Current assignee: Yozan Inc
Priority date: 1997-04-16
Filing date: 1997-04-16
Publication date: 1998-10-27

Abstract

(57)【要約】【課題】電圧モード回路により構成する。【解決手段】多値入力の各桁の加算を行う並列加算部
と、当該桁の並列加算部１−ｉから出力された中間加算
和Ｗ_iと、１つ下位桁のキャリーＣ_i-1とを加算する出力
加算部２−ｉとから多値加算器は構成される。並列加算
部は、多値入力の各桁の入力値を加算する加算部と、加
算部の多値出力をディジタルデータに変換する量子化部
と、量子化部から出力されるディジタルデータを中間和
データとキャリーデータに変換する論理変換部とから構
成される。加算部、量子化部、論理変換部、出力加算部
は電圧モード回路により構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値データの加算
を行う低消費電力化された多値加算器に関するものであ
る。

【０００２】

【従来の技術】従来のディジタル回路においては、２値
論理に基づく２値ディジタルシステムが一般に用いられ
ている。しかしながら、２値ディジタルシステムを集積
化する場合には、２値でデータを表しているために、そ
の配線数が増加するようになり、その内部において配線
の占める割合が７０％〜９０％になるといわれている。
このため、高速性、高信頼性、低消費電力性を有するチ
ップとすることが困難となっている。そこで、これを解
決するためにデータを多値化して多値論理に基づくディ
ジタルシステムが研究されている。

【０００３】この一例として、ＳＤ（signed-digit）数
系であるＳＤ数の多値加算器の構成を図１８に示す。な
お、図１８に示すＳＤ数加算器は、４進ＳＤ数の多値加
算器とされており、その３桁分の構成だけが示されてい
る。ＳＤ数系は、対称Ｒ進数表現の一種であり、対称Ｒ
進数と異なる点は、Ｒが偶数でもよく、各桁値ａ_iは、
以下の範囲をとるものである。なお、Ｒは奇数（Ｒ＝２
Ｋ＋１ただし、Ｋは正の整数）でも、偶数（Ｒ＝２Ｋ
ただし、Ｋは２以上の正の整数）でも成立する。ａ_i∈｛−（Ｋ＋１），−Ｋ，・・・，−１，０，１，
・・・，Ｋ，（Ｋ＋１）｝

【０００４】ここで、ＳＤ数の多値の２数Ｘ＝
（ｘ_n-1，ｘ_n-2，・・・ｘ₀），Ｙ＝（ｙ_n-1，ｙ_n-2，
・・・ｙ₀）の加算は、次の３つの手順により行うこと
ができる。第１の手順では、各多値入力桁同士の線形加
算和ｚ_iが求められる。線形加算和ｚ_iは次式で示され
る。ｚ_i＝ｘ_i＋ｙ_i （１）ただし、ｚ_i∈｛−２（Ｋ＋１），・・・，０，・・
・，２（Ｋ＋１）｝である。

【０００５】第２の手順では、線形加算和ｚ_iから中間
和ｗ_iとキャリーｃ_iが求められる。線形加算和ｚ_iと中
間和ｗ_iの関係を次式で示す。Ｒｃ_i＋ｗ_i＝ｚ_i （２）この式（２）を見ると、線形加算和ｚ_iを進数Ｒで割っ
たときの商がキャリーｃ_iとなる。このキャリーｃ_iはｃ
_i∈｛−１，０，１｝であり、そのときの余りが中間和
ｗ_iに相当している。ただし、余りは負の範囲も考慮す
るものとし、余りの絶対値が最小になるようなキャリー
ｃ_iが求められている。

【０００６】第３の手順では、中間和ｗ_iとその下位桁
からのキャリーｃ_i-1との線形加算和ｓ_iが求められる。
この線形加算和ｓ_iは次式で示される。ｓ_i＝ｗ_i＋ｃ_i-1 （３）この（３）式で示される線形加算和ｓ_iがｉ桁の最終出
力となる。上記した第１の手順ないし第３の手順が図１
８に示す構成で順次実行されるようになる。第１の手順
は加算部１０１，１０２，１０３・・・により実行され
て、加算部１０１，１０２，１０３・・・からそれぞれ
線形加算和ｚ_i-1，ｚ_i，ｚ_i+1・・・が出力される。こ
の線形加算和ｚ_i-1，ｚ_i，ｚ_i+1・・・は、ＳＤ数の全
加算器（ＳＤＦＡ）１１１，１１２，１１３に入力さ
れ、ここで上記第２の手順が実行され、中間和ｗ_i-1，
ｗ_i，ｗ_i+1とキャリーｃ_i-1，ｃ_i，ｃ_i+1が出力され
る。そして、線形加算器１２１，１２２，１２３によ
り、上記第３の手順が実行される。これにより、線形加
算器１２１，１２２，１２３からは、・・・（ｉ−１）
桁、ｉ桁、（ｉ＋１）桁・・・の最終出力ｓ_i-1，ｓ_i，
ｓ_i+1がそれぞれ得られる。

【０００７】このような加算部１０１，１０２，１０３
・・・、全加算器１１１，１１２，１１３、および、線
形加算器１２１，１２２，１２３は、従来、電流モード
回路により構成されている。このため、加算部および線
形加算器を結線で構成することができるようになる。こ
の電流モード回路で構成されたＳＤ数の並列加算器の構
成が図１９に示されている。この並列加算器において、
第１の手順を実行する加算部は結線１４１，１４２，１
４３で実行され、第２の手順は全加算器１５１，１５
２，１５３で実行され、第３の手順を実行して最終出力
を得る線形加算器は結線１６１，１６２，１６３で実行
されるようになる。

【０００８】

【発明が解決しようとする課題】従来のＳＤ数の多値加
算器は電流モード回路から構成されており、電流が流れ
込んだり、電流を流し出したりすることにより演算を行
っている。このため、消費電力が大きいという欠点があ
った。そこで、本発明は、低消費電力化されたＳＤ数の
多値加算器を提供することを目的としている。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の多値加算器は、演算桁数並列に設けられ
て、多値入力の各桁の加算を行う全加算器からなる並列
加算部と、該並列加算部の各々から出力される１つ下位
桁のキャリー出力と、当該桁の中間和出力とを加算して
当該桁の多値出力を生成する演算桁数設けられている出
力加算部とからなり、前記全加算部の各々は、２つの多
値入力の当該桁の加算を行う加算部と、該加算部の出力
を量子化する量子化部と、該量子化部の出力を、中間和
出力とキャリー出力とに変換する論理変換部とからな
り、前記全加算部における前記加算部、前記量子化部、
前記論理変換部、前記出力加算部が電圧モード回路から
構成されている。

【００１０】上記多値加算器において、前記加算部は、
電圧モードの反転増幅器と、前記２つの多値入力をそれ
ぞれ前記反転増幅器の入力に印加する第１および第２の
キャパシタと、前記反転増幅器の入力にオフセット電圧
を入力する第３のキャパシタと、前記反転増幅器の入力
と出力との間に接続された第４のキャパシタとから構成
されている。また、前記量子化部は、前記加算部から出
力される多値数を少なくとも表すことのできるビット数
を出力するようにされ、該ビット数に等しい閾値回路を
備えており、該閾値回路には前記加算部から出力される
線形加算和信号と、上位ビットを出力する前段の閾値回
路の出力ビット信号とが入力されており、前記閾値回路
は、入力される信号数に等しいキャパシタと、該キャパ
シタを介して入力された信号の加算和のレベルを識別す
る電圧モードの識別回路から構成されている。

【００１１】さらに、前記論理変換部は、前記量子化部
から出力される量子化データを変換テーブルに基づいて
変換する論理部と、該論理部から出力される中間和デー
タとキャリーデータから、中間和信号とキャリー信号と
を出力するディジタルアナログ変換手段から構成されて
いる。さらにまた、前記出力加算部は、電圧モードの反
転増幅器と、前記論理変換部から出力される中間和信号
とキャリー信号とを、それぞれ前記反転増幅器の入力に
印加する第５および第６のキャパシタと、前記反転増幅
器の入力にオフセット電圧を印加する第７のキャパシタ
と、前記反転増幅器の入力と出力との間に接続された第
８のキャパシタとから構成されている。

【００１２】さらにまた、本発明の多値加算器におい
て、前記並列加算部および出力加算部における入力側に
設けられたキャパシタの入力側端に基準電圧を印加する
第１スイッチ手段と、前記並列加算部および出力加算部
における反転増幅器の入力と出力との間に接続されたキ
ャパシタの出力側端に基準電圧を印加する第２スイッチ
手段とからなるリフレッシュ手段が設けられているもの
である。さらにまた、本発明の多値加算器において、前
記並列加算部および出力加算部における入力側に設けら
れたキャパシタの入力側端に接地電圧を印加する第１ス
イッチ手段と、前記並列加算部および出力加算部におけ
る反転増幅器の入力と出力との間に接続されたキャパシ
タの出力側端に接地電圧を印加する第２スイッチ手段と
からなるスリープ手段が設けられているものである。

【００１３】このような本発明の多値加算器によれば、
電圧モード回路から構成されている加算部、量子化部、
論理変換部、出力加算部から構成されているため、電流
はほとんど流れず、並列加算部はほとんど電力を消費し
ないようになる。従って、きわめて低消費電力化された
ＳＤ数の多値加算器を得ることができるようになる。ま
た、多値加算器を構成する各部にスリープ機能を有させ
ると、さらに消費電力を低減することができる。さら
に、多値加算器を構成する各部にリフレッシュ機能を有
させると、キャパシタに残留した電荷を放出することが
でき、残留電荷による悪影響を除去することができる。

【００１４】

【発明の実施の形態】本発明のＳＤ数の多値加算器の実
施の形態の構成を図１に示す。ただし、図１には（ｉ−
１）桁およびｉ桁の２桁分の加算に関する構成のみが示
されている。図１において、ＳＤ数の多値の２数Ｘ＝
（ｘ_n-1，ｘ_n-2，・・，ｘ_i，・・ｘ₀），Ｙ＝
（ｙ_n-1，ｙ_n-2，・・，ｙ_i，・・，ｙ₀）の加算におけ
る（ｉ−１）桁の多値入力が、並列加算部（ＳＤＡ）１
−（ｉ−１）に入力されて２数Ｘ，Ｙの（ｉ−１）桁で
あるｘ_i-1，ｙ_i-1の線形加算和ｚ_i-1（ｚ_i-1＝ｘ_i-1＋
ｙ_i-1）が演算される。さらに、線形加算和ｚ_i-1から中
間和ｗ_i-1とキャリーｃ_i-1が演算される。線形加算和ｚ
_i-1と中間和ｗ_i-1の関係は、Ｒｃ_i-1＋ｗ_i-1＝ｚ_i-1と
なる。ただし、Ｒは進数である。

【００１５】また、ｉ桁の加算演算が、２数Ｘ，Ｙのｉ
桁であるｘ_i，ｙ_iが並列加算部（ＳＤＡ）１−ｉに入力
されて、その線形加算和ｚ_i（ｚ_i＝ｘ_i＋ｙ_i）が演算さ
れる。さらに、線形加算和ｚ_iから中間和ｗ_iとキャリー
ｃ_iが演算される。線形加算和ｚ_iと中間和ｗ_iの関係
は、Ｒｃ_i＋ｗ_i＝ｚ_iとなる。ただし、Ｒは進数であ
る。並列加算部１−（ｉ−１）から出力される中間和ｗ
_i-1は、出力加算部２−（ｉ−１）に供給されて（ｉ−
２）桁の並列加算部から出力されたキャリーｃ_i-2と加
算され、（ｉ−１）桁の多値の最終出力ｓ_i-1が出力さ
れる。並列加算部１−ｉから出力される中間和ｗ_iは、
出力加算部２−ｉに供給されて（ｉ−１）桁の並列加算
部１−（ｉ−１）から出力されたキャリーｃ_i-1と加算
され、ｉ桁の多値の最終出力ｓ_iが出力される。

【００１６】なお、線形加算和ｚ_i-1，ｚ_iを進数Ｒで割
ったときの商がキャリーｃ_i-1，ｃ_iとなる。このキャリ
ーｃ_i-1，ｃ_iはｃ_i-1∈｛−１，０，１｝，ｃ_i∈｛−
１，０，１｝であり、そのときの余りが中間和ｗ_i-1，
ｗ_iに相当している。ただし、余りは負の範囲も考慮す
るものとし、余りの絶対値が最小になるようなキャリー
ｃ_i-1，ｃ_iが演算により求められている。また、出力加
算部２−（ｉ−１），２−ｉは、図示するように電圧モ
ード回路とされており、ＣＭＯＳ（Complementary Meta
l Oxide Semiconductor）インバータ構成とされている
反転増幅器Ａ１と、反転増幅器Ａ１の入力側に接続され
た２つのキャパシタＣ１，Ｃ２と反転増幅器Ａ１の入出
力間に接続されたキャパシタＣ３により構成されてい
る。なお、キャパシタＣ１，Ｃ２，Ｃ３のキャパシタ値
の比率は１：１：１とされている。

【００１７】並列加算部は上記したように各桁毎に設け
られており、ｎ桁の多値加算器とされる場合にはｎ個の
並列加算部１−１〜１−ｎが並列に設けられる。この並
列加算部の構成を図２に示す。ただし、図２に示す並列
加算部はｉ桁における並列加算部１−ｉを例として示し
ているが、本発明の多値加算器におけるｎ個の並列加算
部は全て同じ構成とされる。図２に示す並列加算部は、
２数Ｘ，Ｙのｉ桁であるｘ_i，ｙ_iの線形加算和−ｚ_iを
演算する加算部１０と、線形加算和−ｚ_iを量子化する
量子化部１１と、量子化されたデータの論理変換を行う
ことにより、中間和ｗ_iとキャリーｃ_iを出力する論理変
換部１２とから構成される。

【００１８】加算部１０の構成を図３に示すが、加算部
１０は電圧モード回路とされており、ＣＭＯＳインバー
タ構成とされている反転増幅器Ａ１１と、反転増幅器Ａ
１１の入力側に接続された３つのキャパシタＣ１１，Ｃ
１２，Ｃ１３と反転増幅器Ａ１１の入出力間に接続され
たキャパシタＣ１４により構成されている。なお、キャ
パシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４のキャパシタ値
は１：１：２：２の比率とされている。キャパシタＣ１
１，Ｃ１２にそれぞれ２数Ｘ，Ｙのｉ桁であるｘ_i，ｙ_i
が印加され、キャパシタＣ１３には線形加算和−ｚ_iの
電圧レベルを調整するためのオフセット電圧Ｖoffが印
加されている。このオフセット電圧Ｖoffの電圧レベル
については後述する。なお、加算部１０の出力は反転さ
れた線形加算和−ｚ_iとされているが、最終出力には影
響を与えないような演算が加算部１０以降において実行
されているので、差し支えない。

【００１９】また、量子化部１１も電圧モード回路とさ
れている。この量子化部１１の構成を図４に示すが、図
４においては多値入力Ｘ，Ｙが４進とされている場合の
量子化部１１の構成が、例として示されている。ここ
で、多値入力Ｘ，Ｙが４進とされている場合、４ｃ_i＋
ｗ_i＝ｚ_iの演算が行われて中間和ｗ_iとキャリーｃ_iが論
理変換部１２から出力されるようになるが、多値入力
Ｘ，Ｙが４進（Ｋ＝２）とされている場合の各桁値ａ_i
の範囲は、ａ_i∈｛−（Ｋ＋１），−Ｋ，・・・，−１，０，１，
・・・，Ｋ，（Ｋ＋１）｝と表せることから、多値入力ｘ_i ，ｙ_iは、ｘ_i∈｛−３，−２，−１，０，１，２，３｝ｙ_i∈｛−３，−２，−１，０，１，２，３｝となる。したがって、線形加算和−ｚ_iはｚ_i∈｛−６，−５，−４，−３，−２，−１，０，
１，２，３，４，５，６｝の範囲をとるようになる。

【００２０】ここで、中間和ｗ_iとキャリーｃ_iを線形加
算和ｚ_iの範囲に応じて次のように決めるものとする。２≦ｚ_iの時ｗ_i＝ｚ_i−４，ｃ_i＝１ −１≦ｚ_i≦１の時ｗ_i＝ｚ_i，ｃ_i＝０ｚ_i≦−２の時ｗ_i＝ｚ_i＋４，ｃ_i＝−１すなわち、線形加算和ｚ_iと中間和ｗ_iとキャリーｃ_iの
関係は、図６に示す図表のようになる。

【００２１】そして、量子化部１１で図６の図表で示さ
れる線形加算和ｚ_iに対応するｂ３，ｂ２，ｂ１，ｂ０
の４ビットのデータが出力されるように量子化される。
この４ビットのデータを得るために、図４に示すように
４つの閾値回路２１，２２，２３，２４が備えられてい
る。第１の閾値回路２１は最上位ビット（ＭＳＢ）ｂ３
を出力し、第２の閾値回路２２は第２ビットｂ２を出力
し、第３の閾値回路２３は第３ビットｂ１を出力し、第
４の閾値回路２４は最下位ビット（ＬＳＢ）ｂ０を出力
する。第１の閾値回路２１ないし第４の閾値回路２４の
詳細な回路の一例を図５に示す。この図に示すように、
第１の閾値回路２１ないし第４の閾値回路２４は電圧に
より動作する電圧モードの回路とされている。

【００２２】第１の閾値回路２１は、線形加算和ｚｉが
一端に印加されるキャパシタＣ２１ａと、電源電圧Ｖｄ
ｄが一端に印加されるキャパシタＣ２１ｂと、アース電
位が一端に印加されるキャパシタＣ２１ｃと、インバー
タを構成するよう縦続接続されたｐチャンネルのＭＯＳ
（Metal Oxide Semiconductor）型電界効果トランジス
タ（ＦＥＴ）Ｔ１１と、ｎチャンネルＭＯＳＦＥＴＴ１
２とから構成される。この２つのＭＯＳＦＥＴＴ１１，
Ｔ１２のゲート同士は接続されており、この部分にキャ
パシタＣ２１ａ，Ｃ２１ｂ，Ｃ２２ｃの他端が接続され
ている。この場合、ｐＭＯＳＦＥＴＴ１１とｎＭＯＳＦ
ＥＴＴ１２のソース間に印加された電源電圧Ｖｄｄの１
／２が、インバータのスレショルド電圧となるように、
インバータは設計されている。すなわち、インバータの
入力電位がＶｄｄ／２を越えるまでは、ＭＳＢｂ３は”
１”となり、入力電位がＶｄｄ／２を越えると”０”に
反転するようになる。

【００２３】また、第２の閾値回路２２は、線形加算和
ｚｉが一端に印加されるキャパシタＣ２２ａと、第１の
閾値回路２１から出力されるＭＳＢｂ３が印加されるキ
ャパシタＣ２２ｂと、電源電圧Ｖｄｄが一端に印加され
るキャパシタＣ２２ｃと、アース電位が一端に印加され
るキャパシタＣ２２ｄと、インバータを構成するよう縦
続接続されたｐチャンネルＭＯＳＦＥＴＴ２１と、ｎチ
ャンネルＭＯＳＦＥＴＴ２２とから構成される。この２
つのＭＯＳＦＥＴＴ２１，Ｔ２２のゲート同士は接続さ
れており、この部分にキャパシタＣ２２ａ，Ｃ２２ｂ，
Ｃ２２ｃ，Ｃ２２ｄの他端が接続されている。この場
合、ｐＭＯＳＦＥＴＴ２１とｎＭＯＳＦＥＴＴ２２のソ
ース間に印加された電源電圧Ｖｄｄの１／２が、インバ
ータのスレショルド電圧となるように、インバータは設
計されている。すなわち、インバータの入力電位がＶｄ
ｄ／２を越えるまでは、第２ビットｂ２は”１”とな
り、入力電位がＶｄｄ／２を越えると”０”に反転する
ようになる。

【００２４】さらに、第３の閾値回路２３は、線形加算
和ｚｉが一端に印加されるキャパシタＣ２３ａと、第１
の閾値回路２１から出力されるＭＳＢｂ３が印加される
キャパシタＣ２３ｂと、第２の閾値回路２２から出力さ
れる第２ビットｂ２が印加されるキャパシタＣ２３ｃ
と、電源電圧Ｖｄｄが一端に印加されるキャパシタＣ２
３ｄと、アース電位が一端に印加されるキャパシタＣ２
３ｅと、インバータを構成するよう縦続接続されたｐチ
ャンネルＭＯＳＦＥＴＴ３１と、ｎチャンネルＭＯＳＦ
ＥＴＴ３２とから構成される。この２つのＭＯＳＦＥＴ
Ｔ３１，Ｔ３２のゲート同士は接続されており、この部
分にキャパシタＣ２３ａ，Ｃ２３ｂ，Ｃ２３ｃ，Ｃ２３
ｄ，Ｃ２３ｅの他端が接続されている。この場合、ｐＭ
ＯＳＦＥＴＴ３１とｎＭＯＳＦＥＴＴ３２のソース間に
印加された電源電圧Ｖｄｄの１／２が、インバータのス
レショルド電圧となるように、インバータは設計されて
いる。すなわち、インバータの入力電位がＶｄｄ／２を
越えるまでは、第３ビットｂ１は”１”となり、入力電
位がＶｄｄ／２を越えると”０”に反転するようにな
る。

【００２５】さらにまた、第４の閾値回路２４は、線形
加算和ｚｉが一端に印加されるキャパシタＣ２４ａと、
第１の閾値回路２１から出力されるＭＳＢｂ３が印加さ
れるキャパシタＣ２４ｂと、第２の閾値回路２２から出
力される第２ビットｂ２が印加されるキャパシタＣ２４
ｃと、第３の閾値回路２３から出力される第３ビットｂ
１が印加されるキャパシタＣ２４ｄと、電源電圧Ｖｄｄ
が一端に印加されるキャパシタＣ２４ｅと、アース電位
が一端に印加されるキャパシタＣ２４ｆと、インバータ
を構成するよう縦続接続されたｐチャンネルＭＯＳＦＥ
ＴＴ４１と、ｎチャンネルＭＯＳＦＥＴＴ４２とから構
成される。この２つのＭＯＳＦＥＴＴ４１，Ｔ４２のゲ
ート同士は接続されており、この部分にキャパシタＣ２
４ａ，Ｃ２４ｂ，Ｃ２４ｃ，Ｃ２４ｄ，Ｃ２４ｅ，Ｃ２
４ｆの他端が接続されている。この場合、ｐＭＯＳＦＥ
ＴＴ４１とｎＭＯＳＦＥＴＴ４２のソース間に印加され
た電源電圧Ｖｄｄの１／２が、インバータのスレショル
ド電圧となるように、インバータは設計されている。す
なわち、インバータの入力電位がＶｄｄ／２を越えるま
では、ＬＳＢｂ０は”１”となり、入力電位がＶｄｄ／
２を越えると”０”に反転するようになる。なお、量子
化部１１におけるインバータを奇数段多段接続して構成
するようにしてもよい。

【００２６】このように構成された量子化部１１に「−
６〜６」までの多値レベルとされた線形加算和ｚｉが入
力されると、図６に示す量子化部出力のような４ビット
のデータｂ３〜ｂ０が出力されるようになる。例えば、
線形加算和ｚｉのレベルが「−６」の時は、「０００
０」の４ビットデータが出力され、線形加算和ｚｉのレ
ベルが「０」の時は「０１１０」の４ビットデータが出
力され、線形加算和ｚｉのレベルが「６」の時は「１１
００」の４ビットデータが出力される。ところで、線形
加算和ｚｉの多値レベル数は、「−６〜６」までの１３
レベル数とされるので、この１３レベル数を「０００
０」から「１１００」までの１づつインクリメントされ
る１３種類のデータで表すようにしている。この際に、
多値レベル「０」を４ビットデータ「０１１０」に対応
させている。なお、多値レベル「０」は「０１１０」に
限らず、「０１１１」〜「１００１」のいずれかの４ビ
ットデータで表すようにしてもよい。多値レベル「０」
に対応させる４ビットデータを変更する際は、多値レベ
ル「０」に対応させる４ビットデータに応じて、オフセ
ット電位を所定の値に変更すると共に、論理部３１の構
成もそれに応じて変更する必要がある。

【００２７】また、図５を見れば明らかなように、量子
化部１１の電源は片電源とされて電源の構成を簡単化で
きるようにされているため、例えば、多値レベル「０」
の時の入力電位は０ボルトではなくオフセットされた所
定電位とされている。この一例を図１４の図表に示す。
図１４は、４進とされた多値入力ｘ_i ，ｙ_iと、多値加
算された最終出力である線形加算和ｓ_iにおける多値の
各数値を表す電位の一例を示している。図１４に示す例
では、電源電圧をＶｄｄとしたときに多値レベルである
数値「３」を表す電位の中央値が７／８Ｖｄｄとされ、
その範囲は±ｄＶ１（＝Ｖｄｄ／１６）とされる。以
下、数値が減少する毎に数値を表す電位の中央値はＶｄ
ｄ／８づつ減少していく。ただし、その範囲はいずれの
数値においても±ｄＶ１（＝Ｖｄｄ／１６）とされてい
る。

【００２８】また、４進とされた多値入力ｘ_i ，ｙ_iの
線形加算和ｚ_iにおける数値「−６〜６」を表す電位の
一例を図１５に示している。線形加算和ｚ_iは量子化部
１１に入力されることから、図１５は量子化部１１の量
子化レベルを示しているともいえる。図１５に示す例で
は、電源電圧をＶｄｄとしたときに多値レベルである数
値「６」を表す電位の中央値が２５／３２Ｖｄｄとさ
れ、その範囲は２５／３２Ｖｄｄ−ｄＶ２（＝２４／３
２Ｖｄｄ）以上とされる。以下、数値が減少する毎に数
値を表す電位の中央値はＶｄｄ／１６づつ減少してい
く。ただし、その範囲は「−６」の数値を除いて±ｄＶ
２（＝Ｖｄｄ／３２）とされている。なお、数値「−
６」における範囲は１／３２Ｖｄｄ＋ｄＶ２（＝２／３
２Ｖｄｄ）以下とされる。

【００２９】ところで、図１４に示す数値「０」の中央
値は４／８Ｖｄｄであり、図１５に示す量子化部１１の
量子化レベルの数値「０」の中央値は１３／３２Ｖｄｄ
とされて、３／３２Ｖｄｄの電位分だけ低くされてい
る。このまま、線形加算和ｚ_iを量子化部１１に入力す
ると、基準とする電位が等しくないことから誤差が発生
する。そこで、誤差を発生させないように加算部１０に
おいてオフセット電圧Ｖｏffを反転増幅器Ａ１１に印加
している。なお、このオフセット電圧Ｖｏffは、反転増
幅器Ａ１１の入力端子の電圧がＶｄｄ／２にバイアスさ
れていることから、Ｖｄｄ・（１／２＋３／３２）＝１
９／３２Ｖｄｄとされている。このようなオフセット電
圧Ｖｏffを反転増幅器Ａ１１に印加することにより、出
力される線形加算和ｚ_iの出力電位レベルを量子化部１
１の量子化レベルに合わせることができる。

【００３０】また、多値入力ｘ_i ，ｙ_iが４進とされて
いる場合における加算部１０の出力が入力される量子化
部１１と論理変換部１２の構成を図７に示す。この図に
示すように、量子化部１１は線形加算和ｚ_iを量子化し
て線形加算和ｚ_iのレベルに応じたｂ３〜ｂ０の４ビッ
トを出力する。この４ビットｂ３〜ｂ０のデータは論理
部３１と二つの加算部３２，３３からなる論理変換部１
２に入力される。論理部３１からは３ビットからなる中
間和データｗ０，ｗ１，ｗ２と、２ビットからなるキャ
リーデータｃ０，ｃ１とが出力される。そして、３ビッ
トからなる中間和データｗ０，ｗ１，ｗ２は、第２のＤ
Ａ変換器３３（ＤＡＣ３）に入力されて、中間和ｗ_iが
出力され、２ビットからなるキャリーデータｃ０，ｃ１
は第１のＤＡ変換器３２（ＤＡＣ２）に入力されてキャ
リーｃ_iが出力されるようになる。

【００３１】次に、論理部３１の詳細構成を図８に示
す。この論理部３１は２つのインバータＩＮＶ１，ＩＮ
Ｖ２、３つのアンドＡＮＤ１，ＡＮＤ２，ＡＮＤ３、３
つの非反転論理素子ＮＩＮ１，ＮＩＮ２，ＮＩＮ３、１
つのオアＯＲ１を組み合わせて次に示す論理式を満足す
るよう構成されている。ｗ０＝ｂ０，ｗ１＝ｂ１，ｗ２＝ｂ２＊反転ｂ１＊反転
ｂ０ｃ０＝ｂ２＊（ｂ０＋ｂ１＊反転ｂ０），ｃ１＝ｂ３なお、論理部３１を構成している論理素子は、例えば、
電圧モード回路であるＣＭＯＳ（Complementary Metal
Oxide Semiconductor）ディジタル回路で構成されてい
る。

【００３２】図８に示す論理部３１における４ビットの
入力データｂ３，ｂ２，ｂ１，ｂ０と、出力される中間
和データｗ０，ｗ１，ｗ２と、キャリーデータｃ０，ｃ
１との関係を示す変換テーブルを図９に示す。この変換
テーブルは前記論理式に基づいて４ビットのデータｂ
３，ｂ２，ｂ１，ｂ０を変換した中間和データｗ０，ｗ
１，ｗ２と、キャリーデータｃ０，ｃ１とを示してい
る。そして、論理部３１から出力される中間和データｗ
０，ｗ１，ｗ２は、第２のＤＡ変換器３３に入力され、
キャリーデータｃ０，ｃ１は第１のＤＡ変換器３２に入
力される。

【００３３】この第１のＤＡ変換器３２の詳細構成を図
１０に、第２のＤＡ変換器３３の詳細構成を図１１に示
す。図１０に示す第１のＤＡ変換器３２は電圧モード回
路とされており、ＣＭＯＳインバータ構成とされている
反転増幅器Ａ４１と、反転増幅器Ａ４１の入力側に接続
された３つのキャパシタＣ４１，Ｃ４２，Ｃ４３と反転
増幅器Ａ４１の入出力間に接続されたキャパシタＣ４４
により構成されている。なお、キャパシタＣ４１，Ｃ４
２，Ｃ４３，Ｃ４４のキャパシタ値は１：２：１：８の
比率とされている。キャパシタＣ４１，Ｃ４２にそれぞ
れキャリーデータｃ０，ｃ１が印加され、キャパシタＣ
４３には出力されるキャリー−ｃの電圧レベルを調整す
るためのオフセット電圧Ｖoff2が印加されている。

【００３４】このオフセット電圧Ｖoff2の電圧レベルは
電源電圧Ｖｄｄとされており、反転増幅器Ａ４１の入力
端子の電位ＶｂがＶｄｄ／２となるように反転増幅器Ａ
４１が設計されているため、キャリー−ｃの電位は、−
（Ｖｄｄ−Ｖｄｄ／２）＊１／８＝−Ｖｄｄ／１６だけ
シフトされるようになる。これにより、キャリーｃの数
値「−１，０，１」の電位は図１６の上段に示すように
なる。このキャリーｃの電位は多値入力ｘ_i ，ｙ_iの数
値に対応する電位と等しくされている。

【００３５】また、図１１に示す第２のＤＡ変換器３３
は電圧モード回路とされており、ＣＭＯＳインバータ構
成とされている反転増幅器Ａ５１と、反転増幅器Ａ５１
の入力側に接続された４つのキャパシタＣ５１，Ｃ５
２，Ｃ５３，Ｃ５４と反転増幅器Ａ５１の入出力間に接
続されたキャパシタＣ５５により構成されている。な
お、キャパシタＣ５１，Ｃ５２，Ｃ５３，Ｃ５４，Ｃ５
５のキャパシタ値は１：２：４：３：８の比率とされて
いる。キャパシタＣ５１，Ｃ５２，Ｃ５３にそれぞれ中
間和データｗ０，ｗ１，ｗ２が印加され、キャパシタＣ
５４には出力される中間和−ｗの電圧レベルを調整する
ためのオフセット電圧Ｖoff3が印加されている。

【００３６】このオフセット電圧Ｖoff3の電圧レベルは
電源電圧Ｖｄｄとされており、反転増幅器Ａ５１の入力
端子の電位ＶｂがＶｄｄ／２となるように反転増幅器Ａ
５１が設計されているため、中間和−ｗの電位は、−
（Ｖｄｄ−Ｖｄｄ／２）＊３／８＝−３Ｖｄｄ／１６だ
けシフトされるようになる。これにより、中間和−ｗの
数値「−２，−１，０，１，２」の電位は図１６の下段
に示すようになる。この中間和−ｗの電位は多値入力ｘ
_i ，ｙ_iの数値に対応する電位と等しくされている。

【００３７】前記した第１のＤＡ変換器３２および第２
のＤＡ変換器３３は図１０及び図１１に示す構成に限ら
ず、図１２および図１３に示す構成としてもよい。以下
に、図１２に示す第１のＤＡ変換器３２の他の構成例、
および、図１３に示す第２のＤＡ変換器３３の他の構成
例を説明する。図１２に示す第１のＤＡ変換器３２の構
成は、図１０に示す第１のＤＡ変換器３２の構成と比較
してキャリーデータｃ０，ｃ１の値により電源電圧Ｖｄ
ｄかグランド電圧ＧＮＤのいずれかを選択して、キャパ
シタＣ４１，Ｃ４２にそれぞれ印加するようにした構成
において相違する。具体的には、キャリーデータｃ０が
「１」とされたときには、キャリーデータｃ０が選択信
号として印加されたマルチプレクサＭＵＸ１において電
源電圧Ｖｄｄが選択されて出力される。また、キャリー
データｃ０が「０」とされたときには、マルチプレクサ
ＭＵＸ１においてグランド電圧ＧＮＤが選択されて出力
される。

【００３８】キャリーデータｃ１が選択信号として印加
されるマルチプレクサＭＵＸ２においても同様であり、
キャリーデータｃ１が「１」とされたときには、マルチ
プレクサＭＵＸ２において電源電圧Ｖｄｄが選択されて
出力され、キャリーデータｃ１が「０」とされたときに
は、マルチプレクサＭＵＸ１においてグランド電圧ＧＮ
Ｄが選択されて出力される。このように、マルチプレク
サＭＵＸ１，ＭＵＸ２により選択された電源電圧Ｖｄｄ
あるいはグランド電圧ＧＮＤをキャパシタＣ４１，Ｃ４
２にそれぞれ印加することにより、キャリーデータｃ
０，ｃ１の信号レベルの劣化を防止することができる。
図１２における他の構成については、前記した図１０に
示す構成と同様とされているので、その説明は省略する
ものとする。

【００３９】また、図１３に示す第２のＤＡ変換器３３
の構成は、図１１に示す第２のＤＡ変換器３３の構成と
比較して中間和データｗ０，ｗ１，ｗ２の値により電源
電圧Ｖｄｄかグランド電圧ＧＮＤのいずれかを選択し
て、キャパシタＣ５１，Ｃ５２，Ｃ５３にそれぞれ印加
するようにした構成において相違する。具体的には、中
間和データｗ０が「１」とされたときには、中間和デー
タｗ０が選択信号として印加されたマルチプレクサＭＵ
Ｘ１０において電源電圧Ｖｄｄが選択されて出力され
る。また、中間和データｗ０が「０」とされたときに
は、マルチプレクサＭＵＸ１０においてグランド電圧Ｇ
ＮＤが選択されて出力される。

【００４０】中間和データｗ１が選択信号として印加さ
れるマルチプレクサＭＵＸ１１、および、中間和データ
ｗ２が選択信号として印加されるマルチプレクサＭＵＸ
１２においても同様であり、中間和データｗ１，ｗ２が
「１」とされたときには、マルチプレクサＭＵＸ１１，
１２において電源電圧Ｖｄｄが選択されて出力され、中
間和データｗ１，ｗ２が「０」とされたときには、マル
チプレクサＭＵＸ１１，１２においてグランド電圧ＧＮ
Ｄが選択されて出力される。このように、マルチプレク
サＭＵＸ１０〜ＭＵＸ１２により選択された電源電圧Ｖ
ｄｄあるいはグランド電圧ＧＮＤをキャパシタＣ５１，
Ｃ５２，Ｃ５３にそれぞれ印加することにより、中間和
データｗ０〜ｗ２の信号レベルの劣化を防止することが
できる。図１３における他の構成については、前記した
図１１に示す構成と同様とされているので、その説明は
省略するものとする。

【００４１】ところで、本発明の多値加算器においては
キャパシタを備える回路が使用されており、キャパシタ
に電荷が残留していると多値加算演算に誤差が生じるお
それがある。そこで、キャパシタの残留電荷を除去する
リフレッシュ機能と、インバータの消費電力をより低消
費電力化するスリープ機能を備える加算回路を図１７に
示す。この加算回路は、前述した本発明の多値加算器に
おける加算部１０、出力加算部２、第１のＤＡ変換器３
２、および、第２のＤＡ変換器３３に直接適用すること
ができると共に、帰還キャパシタに関する構成を取り除
くことにより量子化部１１に適用することができる。

【００４２】以下、図１７に示す加算回路の説明を行
う。この加算回路においては、第１入力キャパシタＣin
１に第１多値入力電圧Ｖin１を印加する第１スイッチＳ
Ｗin１と、第１入力キャパシタＣin１に基準電位Ｖref
を印加する第２スイッチＳＷri１が設けられているとと
もに、インバータＩＮＶの入出力間に接続されたフィー
ドバックキャパシタＣfを短絡する第３スイッチＳＷrが
設けられている。また、第１入力キャパシタＣin１の入
力側を接地する第４スイッチＳＷsi１が設けられてい
る。さらに、フィードバックキャパシタＣfの反転増幅
器ＩＮＶの出力側の端子に、反転増幅器ＩＮＶの出力と
フィードバックキャパシタＣfの出力側との接続を制御
するための第５スイッチＳＷf、フィードバックキャパ
シタＣfの出力側の端子と基準電位Ｖrefとの接続を制御
するための第６スイッチＳＷrf、および、フィードバッ
クキャパシタＣfの出力側の端子と接地との接続を制御
するための第７スイッチＳＷsfが設けられている。

【００４３】さらにまた、第２入力キャパシタＣin２に
第２多値入力電圧Ｖin２を印加する第８スイッチＳＷin
２と、第１入力キャパシタＣin１に基準電位Ｖrefを印
加する第９スイッチＳＷri２が設けられているととも
に、第２入力キャパシタＣin２の入力側を接地する第１
０スイッチＳＷsi２が設けられているこのように構成された加算回路において、第１スイッチ
ＳＷin１，第８スイッチＳＷin２および第５スイッチＳ
Ｗfが導通状態とされ、他のすべてのスイッチが開放状
態とされる通常動作時には、第１多値入力電圧Ｖin１が
第１キャパシタＣin１に入力され、第２多値入力電圧Ｖ
in２が第２キャパシタＣin２に入力されて加算され、加
算結果がインバータＩＮＶの出力端子からＶoutとして
出力される。

【００４４】そして、第１スイッチＳＷin１，第８スイ
ッチＳＷin２および第５スイッチＳＷfが解放されると
共に、第４スイッチＳＷsi１，第１０スイッチＳＷsi２
と第７スイッチＳＷsfが解放され、第２スイッチＳＷri
１、第９スイッチＳＷri２、第６スイッチＳＷrfおよび
第３スイッチＳＷrが閉成されたときには、第１入力キ
ャパシタＣin１，第２入力キャパシタＣin２の入力側、
および、フィードバックキャパシタＣfの出力側に基準
電位Ｖrefが印加されるようになる。さらに、反転増幅
器ＩＮＶの入力側と出力側とが短絡されるため、第１入
力キャパシタンスＣin１，第２入力キャパシタンスＣin
２およびフィードバックキャパシタンスＣfに蓄積され
た残留電荷が解消され、リフレッシュが行われる。この
とき、前記反転増幅器ＩＮＶの出力は基準電位Ｖrefと
なる。なお、基準電圧Ｖrefは電源電圧Ｖddの１／２の
電圧とされる。

【００４５】さらに、第１スイッチＳＷin１，第８スイ
ッチＳＷin２および第５スイッチＳＷfが解放されると
共に、第２スイッチＳＷri１、第９スイッチＳＷri２、
第６スイッチＳＷrfおよび第３スイッチＳＷrが解放さ
れ、第４スイッチＳＷsi１，第１０スイッチＳＷsi２と
第７スイッチＳＷsfが閉成されたときには、この加算回
路はスリープ状態となる。すなわち、反転増幅器ＩＮＶ
はフィードバックキャパシタＣfが接続されていないと
共に、入力が接地電位に接続されたＣＭＯＳインバータ
回路となり、飽和状態で動作することとなる。したがっ
て、インバータを構成しているＣＭＯＳインバータ回路
における電力消費は無視しうる程度となる。なお、接地
電位に替えて電源電位Ｖddを各キャパシタの一端に印加
しても、同様に低消費電力のスリープ状態とすることが
できる。さらに、第１スイッチＳＷri１〜第１０スイッ
チＳＷsi２はリフレッシュ信号、あるいは、スリープ信
号により解放／閉成が制御されて、前記したリフレッシ
ュ動作あるいはスリープ動作を行うように制御されてい
る。

【００４６】なお、以上の説明においては４進数の多値
入力を例にして説明したが、本発明はこれに限るもので
はなく、任意の進数の多値加算器を実現することができ
るものである。また、以上の説明した本発明の多値加算
器の各部は、電圧モード回路とされて構成されている
が、本発明の多値加算器を図示した片電源の電圧モード
回路に替えて正負電源の電圧モード回路により構成する
ようにしてもよい。この場合は、正負の多値数を正負の
電位に割り当てることができるので、オフセット電圧を
印加する必要はなくなる。

【００４７】さらに、インバータ構成の反転増幅器や閾
値回路内のインバータは１段で構成するようにしたが、
本発明はこれに限らず、奇数個のインバータを縦続接続
することにより構成するようにしてもよい。さらにま
た、以上の説明における多値の数値に対応する電位は一
例を示すものであり、本発明はこれに限るものではなく
任意の電位を各数値に割り当てることができる。

【００４８】

【発明の効果】以上説明したように本発明は、電圧モー
ド回路から構成されている加算部、量子化部、論理変換
部、出力加算部から構成されているため、電流はほとん
ど流れず、並列加算部はほとんど電力を消費しないよう
になる。従って、きわめて低消費電力化されたＳＤ数の
多値加算器を得ることができるようになる。また、多値
加算器を構成する各部にスリープ機能を有させると、さ
らに消費電力を低減することができる。さらに、多値加
算器を構成する各部にリフレッシュ機能を有させると、
キャパシタに残留した電荷を放出することができ、残留
電荷による悪影響を除去することができる。

【図面の簡単な説明】

【図１】本発明の多値加算器の実施の形態の一構成例を
示す図である。

【図２】本発明の多値加算器の実施の形態における並列
加算部の構成例を示す図である。

【図３】本発明の多値加算器の実施の形態の並列加算部
における加算部の構成を示す図である。

【図４】本発明の多値加算器の実施の形態の並列加算部
における量子化部の構成を示す図である。

【図５】本発明の多値加算器の実施の形態の並列加算部
における詳細な量子化部の構成を示す図である。

【図６】本発明の多値加算器の実施の形態における線形
加算和、量子化部出力、論理変換部出力間の相互の関係
を示す図表である。

【図７】本発明の多値加算器の実施の形態における４進
の場合の量子化部、および、論理変換部の構成を示す図
である。

【図８】本発明の多値加算器の実施の形態における４進
の場合の論理部の詳細な構成を示す図である。

【図９】本発明の多値加算器の実施の形態における４進
の場合の量子化部出力、中間和データ、中間和、キャリ
ーデータ、キャリー間の相互の関係を示す図表である。

【図１０】本発明の多値加算器の実施の形態における４
進の場合の第１のＤＡ変換器の詳細な構成を示す図であ
る。

【図１１】本発明の多値加算器の実施の形態における４
進の場合の第２のＤＡ変換器の詳細な構成を示す図であ
る。

【図１２】本発明の多値加算器の実施の形態における４
進の場合の第１のＤＡ変換器の他の詳細な構成を示す図
である。

【図１３】本発明の多値加算器の実施の形態における４
進の場合の第２のＤＡ変換器の他の詳細な構成を示す図
である。

【図１４】本発明の多値加算器の実施の形態における４
進の場合の多値入力および多値出力の数値に対する電位
の一例を示す図である。

【図１５】本発明の多値加算器の実施の形態における４
進の場合の線形加算和の数値に対する電位の一例を示す
図である。

【図１６】本発明の多値加算器の実施の形態における４
進の場合の中間和およびキャリーの数値に対する電位の
一例を示す図である。

【図１７】本発明の多値加算器において、リフレッシュ
機能およびスリープ機能を有する加算回路を示す図であ
る。

【図１８】多値加算器の構成を示す図である。

【図１９】従来の電流モードの多値加算器の構成を示す
図である。

【符号の説明】

１並列加算部２出力加算部１０加算部１１量子化部１２論理変換部２１，２２，２３，２４閾値回路３１論理部３２，３３ＤＡ変換器

Claims

【特許請求の範囲】

【請求項１】演算桁数並列に設けられて、多値入力の
各桁の加算を行う全加算器からなる並列加算部と、該並列加算部の各々から出力される１つ下位桁のキャリ
ー出力と、当該桁の中間和出力とを加算して当該桁の多
値出力を生成する演算桁数設けられている出力加算部と
からなり、前記全加算部の各々は、２つの多値入力の当該桁の加算
を行う加算部と、該加算部の出力を量子化する量子化部
と、該量子化部の出力を、中間和出力とキャリー出力と
に変換する論理変換部とからなり、前記全加算部における前記加算部、前記量子化部、前記
論理変換部、前記出力加算部が電圧モード回路から構成
されていることを特徴とする多値加算器。
【請求項２】前記加算部は、電圧モードの反転増幅器
と、前記２つの多値入力をそれぞれ前記反転増幅器の入
力に印加する第１および第２のキャパシタと、前記反転
増幅器の入力にオフセット電圧を入力する第３のキャパ
シタと、前記反転増幅器の入力と出力との間に接続され
た第４のキャパシタとから構成されていることを特徴と
する請求項１記載の多値加算器。
【請求項３】前記量子化部は、前記加算部から出力さ
れる多値数を少なくとも表すことのできるビット数を出
力するようにされ、該ビット数に等しい閾値回路を備え
ており、該閾値回路には前記加算部から出力される線形
加算和信号と、上位ビットを出力する前段の閾値回路の
出力ビット信号とが入力されていることを特徴とする請
求項１記載の多値加算器。
【請求項４】前記閾値回路は、入力される信号数に等
しいキャパシタと、該キャパシタを介して入力された信
号の加算和のレベルを識別する電圧モードの識別回路か
ら構成されていることを特徴とする請求項３記載の多値
加算器。
【請求項５】前記論理変換部は、前記量子化部から出
力される量子化データを変換テーブルに基づいて変換す
る論理部と、該論理部から出力される中間和データとキ
ャリーデータから、中間和信号とキャリー信号とを出力
するディジタルアナログ変換手段から構成されているこ
とを特徴とする請求項１記載の多値加算器。
【請求項６】前記出力加算部は、電圧モードの反転増
幅器と、前記論理変換部から出力される中間和信号とキ
ャリー信号とを、それぞれ前記反転増幅器の入力に印加
する第５および第６のキャパシタと、前記反転増幅器の
入力にオフセット電圧を印加する第７のキャパシタと、
前記反転増幅器の入力と出力との間に接続された第８の
キャパシタとから構成されていることを特徴とする請求
項１記載の多値加算器。
【請求項７】前記並列加算部および出力加算部におけ
る入力側に設けられたキャパシタの入力側端に基準電圧
を印加する第１スイッチ手段と、前記並列加算部および
出力加算部における反転増幅器の入力と出力との間に接
続されたキャパシタの出力側端に基準電圧を印加する第
２スイッチ手段とからなるリフレッシュ手段が設けられ
ていることを特徴とする請求項１記載の多値加算器。
【請求項８】前記並列加算部および出力加算部におけ
る入力側に設けられたキャパシタの入力側端に接地電圧
を印加する第１スイッチ手段と、前記並列加算部および
出力加算部における反転増幅器の入力と出力との間に接
続されたキャパシタの出力側端に接地電圧を印加する第
２スイッチ手段とからなるスリープ手段が設けられてい
ることを特徴とする請求項１記載の多値加算器。