JPH0629846A - マルチモード・アナログ・ディジタル変換器および変換方法 - Google Patents

Abstract

(57)【要約】 【目的】 線形／Ａ法則圧伸／μ法則圧伸伝達関数のい
ずれかを選択してアナログ入力をディジタル出力に変換
するマルチモード・アナログ・ディジタル変換器１０を
提供する。 【構成】 変換器１０は比較器３２、逐次近似レジスタ
１４および電荷リディストリビューション装置１２を有
している。比較器３２は入力電圧を発生電圧と比較す
る。逐次近似レジスタ１４は比較器３２の出力に応答し
て暫定バイナリ・ワードを発生させる。電荷リディスト
リビューション装置１２は暫定バイナリ・ワードおよび
選択した伝達関数に従って発生電圧を発生させる。伝達
関数は線形伝達関数および圧伸伝達関数からなるグルー
プから選択することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に電子システムの分
野に関し、より詳細にはマルチモード・アナログ・ディ
ジタル変換器および方法に関する。

【０００２】

【従来の技術】アナログ・ディジタル変換器（以下ＡＤ
Ｃと略す）は、アナログ入力からディジタル信号を発生
させる電子装置である。ＡＤＣはコンピュータのＩ／Ｏ
インタフェース、研究用試験装置、ディジタルオーディ
オテープレコーダーなどの消費財を含め、多くの分野に
於いてディジタル信号処理装置とアナログ信号処理装置
との間の間隙を埋めている。

【０００３】

【発明が解決しようとする課題】ＡＤＣは数学的伝達関
数に従ってアナログ入力をディジタル出力に変換する。
線形（linear()）、Ａ法則圧伸（A-law companding）お
よびμ法則圧伸（μ-lawcompanding ）は, この技術で
は公知の３つの一般的な伝達関数であり、広く使用され
ている。これまでのＡＤＣは（１）線形伝達関数、
（２）圧伸伝達関数のうちの１つあるいは（３）ユーザ
が選択するいずれかの圧伸伝達関数、のいずれかに従っ
てデータを変換していた。ユーザが選択する線形伝達関
数あるいは圧伸伝達関数によりアナログログ入力をディ
ジタル出力に変換することができるＡＤＣは公知されて
いない。３つの変換モードを全て実行するためには少な
くとも２つの装置が必要であった。

【０００４】したがって、線形伝達関数、Ａ法則圧伸伝
達関数およびμ法則圧伸伝達関数のいずれかによりアナ
ログ入力をディジタル出力に変換する動作ができるＡＤ
Ｃに対するニーズが起こってきた。

【０００５】

【課題を解決する手段】本発明によれば、従来技術によ
るアナログ・ディジタル変換器に付随する不便さおよび
問題点を実質的に取り除くかあるいは低減するアナログ
・ディジタル変換器が提供される。

【０００６】線形伝達関数あるいは圧伸伝達関数に従っ
てアナログ入力をディジタル値に変換するマルチモード
・アナログ・ディジタル変換器を説明する。この変換器
には比較器、逐次近似レジスタおよび電荷リディストリ
ビューション装置が含まれている。比較器には入力電圧
と発生電圧とを比較する。逐次近似レジスタは比較器の
出力に応答して暫定バイナリ・ワード（provisional bi
nary word ）を発生させる。電荷リディストリビューシ
ョン装置は暫定バイナリ・ワードおよび選択した伝達関
数で決まる発生電圧を発生させる。伝達関数は線形伝達
関数および圧伸伝達関数からなるグループから選択され
る。

【０００７】開示した本発明の第１の技術的利点はその
柔軟性（flexibility ）である。ユーザは３つの伝達関
数、すなわち線形伝達関数、Ａ法則圧伸伝達関数あるい
はμ法則圧伸伝達関数のいずれかに従って、アナログ入
力をディジタル出力に転送できる。

【０００８】開示した本発明の第２の技術的利点は小型
なことである。従来技術によるＡＤＣとほぼ同一サイズ
の装置により３つのモードすべての動作が行われる。

【０００９】開示した本発明の第３の技術的利点は正確
なことである。本ＡＤＣは電荷リディストリビューショ
ンの方法によりコンデンサ・アレイを使用している。従
来の写真製版技術を使用して整合したコンデンサのセッ
トをつくることができるので、このコンデンサにより最
終出力の精度が向上する。

【００１０】

【実施例】本発明とその利点をさらに完全に理解するた
めには、添付の図面と共に以下の説明を参照されたい。

【００１１】本発明の好適実施例とその利点は、図１か
ら図２３を参照することにより最も良く理解される。ま
た各図面の同一部分および該当する部分に同一参照番号
が使用されている。

【００１２】開示した本発明を以下の目次に従って説明
する。

【００１３】Ｉ．数学的背景 Ａ．線形 Ｂ．圧伸 １．Ａ法則圧伸 ２．μ法則圧伸 ＩＩ．ＡＤＣの概要 Ａ．実行 Ｂ．動作 ＩＩＩ．電子的実行 Ａ．信号の説明 Ｂ．アナログの概要 Ｃ．ディジタルの概要 Ｄ．ステップ・コンデンサ・アレイ Ｅ．セグメント・コンデンサ・アレイ Ｆ．ステップ・スイッチ Ｇ．セグメント・スイッチ Ｆ．セグメント・アレイ・入力スイッチ Ｉ．ステップ・デコーダ １．ステップ・スイッチ・コントローラ ２．圧伸コントローラ Ｊ．セグメント・アレイ・デコーダ １．セグメント・スイッチ・コントローラ・Ａ ２．セグメント・スイッチ・コントローラ・Ｂ ３．セグメント・スイッチ・コントローラ・Ｃ ４．セグメント・スイッチ・コントローラ・Ｄ ５．セグメント・スイッチ・コントローラ・Ｅ ６．セグメント・スイッチ・コントローラ・Ｆ Ｋ．逐次近似レジスタ １．符号ビット・ラッチ ２．ビット・ラッチ

【００１４】Ｉ．数学的背景 図１のＡおよびＢはそれぞれ線形伝達関数および圧伸伝
達関数をグラフで示す。

【００１５】Ａ．線形 図１に於けるＡでは、水平軸に沿ったディジタル値は簡
潔な関係式により縦軸のアナログ値に関連付けされる。
すなわち

【数１】 ここに、ｙはディジタル値、ｘはアナログ値、Ｘ_max は
最大アナログ値であり、ｍは描かれた直線の傾斜であ
る。想定される入力値があらゆる可能な選択点（all po
ssible choices）の間で一様に分布している場合は線形
伝達関数が適当である。

【００１６】図示した実施例に於いては、線形データ語
は１３ビットの長さである。第１のビットは、当該アナ
ログ出力が選択した基準値以上かあるいは選択した基準
値以下かを示す符号ビットである。

【００１７】Ｂ．圧伸 特定点の回りの精度および差別化が線形性よりも重要で
ある場合、圧伸（圧縮＋伸張）伝達関数が使用される。
図１のＢに於いて、最も重要な値は基本座標系の原点の
近傍の値である。原点から離れているアナログ値よりも
原点付近のアナログ値に対してより大きな割合でディジ
タル値が割り当てられている。描かれた曲線は対数関数
を使用して説明することができる。しかし、ディジタル
電子工学により実行する場合、この対数曲線は１６の直
線セグメントで近似される。この図の中では各セグメン
トの最終点をドットで示しいる。Ａ法則圧伸伝達関数お
よびμ法則圧伸伝達関数は原点の近傍で相互に僅かに異
なる。

【００１８】図示した実施例に於いて、圧伸データ語は
８ビットの長さである。第１のビットは、アナログ出力
が選択した基準値以上かあるいは選択した基準値以下か
を示す符号ビットである。

【００１９】１．Ａ法則圧伸 Ａ法則圧伸伝達関数は次の関係により与えられる。すな
わち

【数２】

【数３】 ここに、Ａ＝８７．６である。

【００２０】２．μ法則圧伸 μ法則圧伸伝達関数は次の関係により与えられる。すな
わち

【数４】 ここに、μ＝２５５である。

【００２１】ＩＩ．ＡＤＣの概要 Ａ．実行 図２は開示したアナログ・ディジタル変換器の高水準の
図を示し、参照番号１０で示す。ＡＤＣ１０は第１のコ
ンデンサ・アレイ１２を含み、このコンデンサ・アレイ
１２にはコンデンサＣ１からＣ５が含まれている。 Ａ
ＤＣ１０は第２のコンデンサ・アレイ１４を含み、この
コンデンサ・アレイ１４にはコンデンサＣ７からＣ１６
が含まれている。図示の通り、アレイ１２の各コンデン
サの第１の端子は一緒につながれてノード１６を形成し
ている。アレイ１２の各コンデンサの第２の端子はステ
ップ・アレイ・スイッチと表示するブロック１８につな
がれている。アレイ１４の各コンデンサの第１の端子は
一緒につながれてノード２０を形成している。アレイ１
４の各コンデンサの第２の端子はセグメント・アレイ・
スイッチと表示するブロック２２につながれている。

【００２２】コンデンサＣ１からＣ５およびＣ７からＣ
１６は、その相対的な容量が正確に分かるように製造さ
れている。図示の通りコンデンサＣ１からＣ５はそれぞ
れ１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃの容量を有してお
り、Ｃは単位容量である。コンデンサＣ７からＣ１６は
それぞれ１Ｃ、１Ｃ、（３１／３２）Ｃ、２Ｃ、４Ｃ、
８Ｃ、１６Ｃ、３２Ｃ、６４Ｃ、１２８Ｃの容量を有し
ている。以下に説明するように電子的に実行する場合、
Ｃ＝０．２ｐＦである。

【００２３】ノード１６はオペ・アンプ２４の反転入力
につながれている。オペ・アンプ２４の非反転入力は電
圧基準値、ＶＭＩＤにつながれており、出力はノード２
６につながれている。ノード１６およびノード２６は２
つの並列回路パスを介して相互につながれている。第１
の回路パスにはスイッチ２８があり、第２の回路パスに
はコンデンサＣ６がある。またコンデンサＣ６も、その
相対的な容量が正確に分かるように製造されている。図
示の通りコンデンサＣ６は３２Ｃの容量を有している。
ノード２６はスイッチ３０により交互にセグメント・ア
レイ・スイッチ２２から分離されたりセグメント・アレ
イ・スイッチ２２へつながれたりする。

【００２４】ノード２０は比較器３２の反転入力につな
がれている。比較器３２の非反転入力は電圧レベル、Ｖ
ＭＩＤにつながれている。比較器３２の出力はディジタ
ル信号ＣＯＭＰＯを発生させる。ノード２０はスイッチ
３４を介して基準電圧ＶＭＩＤにつながれている。ＡＮ
ＡＬＯＧ ＩＮＰＵＴはスイッチ３６によりブロック２
２にスイッチされる。

【００２５】ステップ・アレイ・スイッチ１８およびセ
グメント・アレイ・スイッチ２２は制御バス４０によっ
てディジタル・デコードと表示するブロック３８により
制御される。ステップ・アレイ・スイッチ１８およびセ
グメント・アレイ・スイッチ２２はコンデンサＣ１から
Ｃ５およびＣ７からＣ１６を複数の電圧のうちの１つに
つなぐ。ステップ・アレイ・スイッチ１８はＣ１からＣ
５の各コンデンサを３つの基準電圧の１つ、すなわちＤ
ＡＶＲＭ、ＶＭＩＤあるいはＤＡＶＲＰにつなぐ。セグ
メント・アレイ・スイッチ２２はＣ７からＣ１６の各コ
ンデンサを４つの基準電圧の１つ、すなわちＤＡＶＲ
Ｍ、ＶＭＩＤ、ＤＡＶＲＰあるいはノード２６の電圧に
つなぐ。またセグメント・アレイ・スイッチ２２もＡＮ
ＡＬＯＧＩＮＰＵＴをコンデンサＣ７からＣ１６にスイ
ッチする。

【００２６】ディジタル・デコード・ブロック３８は２
つの入力，ＣＯＭＰＯおよびＭＯＤＥ ＳＥＬＥＣＴを
受信し、ただひとつの出力、ＤＩＧＩＴＡＬ ＯＵＴＰ
ＵＴを発生させる。ＡＤＣ１０がＡＮＡＬＯＧ ＩＮＰ
ＵＴを変換するときに３つの伝達関数のどれを使用する
かはＭＯＤＥ ＳＥＬＥＣＴにより指示される。ＡＤＣ
１０は線形伝達関数、Ａ法則伝達関数あるいはμ法則伝
達関数を使用することができる。ディジタル出力は変換
されたＡＮＡＬＯＧ ＩＮＰＵＴのディジタル値を表
す。ディジタル・デコード・ブロック３８の動作はモー
ド選択入力によって変わるが、以下より詳細に説明す
る。

【００２７】Ｂ．動作 全動作モードに於いて、ＡＤＣ１０は電荷リディストリ
ビューション装置として動作し、逐次近似の方法によっ
てアナログ電圧レベルをディジタル値に変換する。

【００２８】電荷リディストリビューション装置に於い
ては、ノードを既知の基準電圧につなぐことにより初期
の電荷がノードに置かれる。ここではノード１６および
ノード２０はＶＭＩＤにつながれている。このノードは
高インピーダンス装置につながれているため、高インピ
ーダンス装置が動作している間、ノードにおける全電荷
は一定に保たれている。ここではコンデンサＣ１からＣ
５、コンデンサＣ７からＣ１６、オペ・アンプ２４およ
び比較器３２が、ノード１６およびノード２０上の初期
電荷を保持している。

【００２９】ノードあるいは複数のノードに於ける初期
電荷は各コンデンサの第２の端子に異なる基準電圧を選
択的につなぐことにより変化する。選択されたコンデン
サの両端に発生する電位差により当該ノードに於ける初
期電荷の一部分が吸引されたりあるいは反発されたりす
る。この電位差により初期電荷が吸引されるか反発され
るかは、第１の基準電圧と第２の基準電圧との差が正か
負かによって決まる。選択されたコンデンサの端子に於
ける電荷の変化により当該ノードの電圧が変化する。す
なわち、Ｖ_out は、

【数５】 ここに、Ｃ_i は第ｉのコンデンサであり、△Ｖ_i は基準
電圧の切り替えによって生じた第ｉのコンデンサの両端
に於ける電圧降下である。この信号を高入力インピーダ
ンス装置によりバッファリングすることにより、この電
圧は（ノード１６の）中間電圧としてあるいは比較器
（ノード２０）に対する入力として使用される。ここで
はオペ・アンプ２４あるいは比較器３２が高入力インピ
ーダンス装置として動作する。

【００３０】ＡＤＣはアナログ電圧をディジタル値に変
換するが、これには逐次近似の方法を使用し、比較器を
介してアナログ電圧を連続した既知の電圧レベルと逐次
比較する。ＡＤＣは暫定バイナリ・ワードから各電圧レ
ベルを発生させる。既知の電圧レベルがアナログ電圧よ
り大きいことを比較器が示すと、このバイナリ・ワード
をある量だけ減少する。既知の電圧レベルがアナログ電
圧より小さいと、このバイナリ・ワードをある量だけ増
加する。新しいバイナリ・ワードによって示される新し
い電圧レベルは比較器によって前記アナログ電圧と比較
され、前記バイナリ・ワードを修正する。暫定バイナリ
・ワードが入力アナログ電圧に等しくなるまでこの処理
が繰り返される。このような動作の結果として、ｎビッ
トを有するＡＤＣに対してはｎステップの変換ステップ
が必要となるのである。

【００３１】図３のＡおよびＢはそれぞれ線形伝達関数
に対する逐次近似デシジョン・ツリーおよびμ法則圧伸
伝達関数に対する逐次近似デシジョン・ツリーをグラフ
で示す。各モードに於ける暫定バイナリ・ワードのデコ
ードの仕方の相違から、この２つのツリーの間には違い
がある。また線形モードの場合、オペ・アンプ２４の出
力は常にコンデンサＣ７につながっている。圧伸モード
では、オペ・アンプ２４の出力はデコードされた３つの
最上位ビット（ＭＳＢ）に従ってアレイ１４の１つのコ
ンデンサにつながれる。この３ビットは以下の通りとな
っている。すなわち、最上位ビットから最下位ビットで
表して、コンデンサＣ７に対して０００、コンデンサＣ
１０に対して００１、コンデンサＣ１１に対して０１
０、コンデンサＣ１２に対して０１１、というようにコ
ンデンサＣ１６迄の３ビットが決まっている。

【００３２】両動作モードの場合、符号ビットあるいは
ＡＤ１３は入力アナログ値をＶＭＩＤと比較して最初に
決定される。アナログ値がＶＭＩＤより大きいと、続い
て選択されたコンデンサＣ７からＣ１６に対して基準電
圧ＤＡＶＲＰが印加される。アナログ値がＶＭＩＤより
小さいと、続いて選択されたコンデンサＣ７からＣ１６
に対して基準電圧ＤＡＶＲＭが印加される。アレイ１４
に印加された基準電圧と極性の反対の基準電圧、Ｖr 、
がアレイ１２の選択されたコンデンサに対して印加され
る。アレイ１２の出力は反転オペ・アンプ２４を通った
後、アレイ１４により処理される。

【００３３】アレイ１４のＣ９を除く全コンデンサの下
部プレートをアナログ入力電圧、“Ｖ_in”にスイッチす
ることによってアナログ入力電圧が標本化（sampled ）
される。アレイ１２およびアレイ１４は開放スイッチ
（opening switch）３０によって相互に分離されてい
る。コンデンサＣ９の下部プレートとアレイ１４の上部
プレートは動作スイッチ（closing switch）３４によっ
てＶＭＩＤにつながれる。その結果、アナログ入力電圧
に比例した電荷がアレイ１４の上部プレートに蓄積され
る。同時に、コンデンサＣ１からＣ５の下部プレートは
電圧レベルＤＡＶＧＮＤにスイッチされる。スイッチ２
８が閉じると、アレイ１２の上部プレートはオペ・アン
プ２４の出力を介して放電する（このためにＶＭＩＤと
ＤＡＶＧＮＤとは等しくなっている）。

【００３４】スイッチ２８、３４が共に開くと、アレイ
１４の全コンデンサの下部プレートがＤＡＶＧＮＤにス
イッチされる。アナログ入力電圧の符号ビットは比較器
の出力により決定される。説明を簡単にするため、以下
の説明では符号ビットは正であるとする。

【００３５】１．線形 図３のＡに於いて、符号ビットにより決められた通りＶ
ｒは選択された基準電圧、ＤＡＶＲＰあるいはＤＡＶＲ
Ｍに等しい。線形モードでは、正符号により、コンデン
サＣ１６の下部プレートは正の基準電圧Ｖｒにつなが
る。この結果、

【数６】 に比例する変換電圧が比較器の入力の両端に現れる。こ
こで、Ｖ_inはアナログ電圧である。これが変換ステップ
１である。この電圧が負であれば、最上位ビット（ＭＳ
Ｂ）として１つの１が記録される。ついでステップ２の
上側アームで表されるテストが実行される。そうでなけ
れば、１つの０が記録され、コンデンサＣ１６の下部プ
レートはＤＡＶＧＮＤに戻る。

【００３６】ついでコンデンサＣ１５の下部プレートを
Ｖｒにつないで第２のＭＳＢが決定される。これが変換
ステップ２である。ＭＳＢが１であるとすると、

【数７】 に比例する電圧が比較器の入力の両端に現れる。このこ
とは変換ステップ２の上側アームで表されるテストに対
応する。この電圧が負であれば、第２のＭＳＢとして１
が記録される。ついで、図３のＡに示す決定木のステッ
プ３の上側分岐に対応するテストが実行される。そうで
なければ、ステップ３の第２の最上部アームに対応する
テストが実行される。同様にして、ビット１０からビッ
ト５を決定することができる。

【００３７】オペ・アンプ２４の出力はアレイ１４のコ
ンデンサＣ７の下部プレートにつながれる。アレイ１２
に於ける４つの最下位ビットを求めるためにアレイ１４
で行った通り逐次近似法が続けられる。コンデンサＣ１
は常にＤＡＶＧＮＤにつながっている。したがって図３
のＡに示す決定木はさらに８ステップが続いている。符
号ビットがハイ（high）の場合、コンデンサＣ１は正の
基準電圧にスイッチされる。 符号ビットがロウ（low
）の場合、コンデンサＣ１は負の基準電圧にスイッチ
される。

【００３８】２．圧伸 図３のＢに於いて、符号ビットにより決められた通りＶ
ｒは選択された基準電圧、ＤＡＶＲＰあるいはＤＡＶＲ
Ｍ、に等しい。μ法則圧伸モードおよびＡ法則圧伸モー
ドでは、コンデンサＣ９（Ａ法則圧伸の場合はコンデン
サＣ７およびＣ８）、Ｃ１０、Ｃ１１、Ｃ１２の下部プ
レートはＭＳＢを決定するためにＶｒにつながれる。こ
れは変換ステップ１に対応する。コンデンサＣ７からＣ
１６をスイッチする順序は、ディジタル・デコード・ブ
ロック３８でデコードされた暫定バイナリ・ワードの３
つのＭＳＢによって特定される。線形モードと同様、初
期のバイナリ・ワードはゼロが続いた語である。線形の
場合のバイナリ・ワードには１１のゼロがある。圧伸の
場合のバイナリ・ワードには（４つの最下位ビットをカ
ウントして）６つのゼロがあるだけである。圧伸モード
ではオペ・アンプの出力２６はデコードされたセグメン
トに対応するコンデンサにスイッチされる。デコードさ
れたセグメントより下位のコンデンサはＶｒにスイッチ
され、デコードしたセグメントより上位の全てのコンデ
ンサはＤＡＶＧＮＤにスイッチされる。このスキームに
より圧伸モードは圧伸伝達関数から命令された可変変換
ステップを持つことができる。

【００３９】デコードした特定のセグメントは以下のス
キームにより決定される。すなわち、（ｂｉｔ₇ ＝０
ｂｉｔ₆ ＝０ ｂｉｔ₅ ＝０）はセグメント１に対応
し、００１はセグメント２に対応し、０１０はセグメン
ト３に対応し、．．．．．１１１はセグメント８に対応
する。セグメント１からセグメント８はそれぞれコンデ
ンサＣ９（Ａ法則圧伸の場合はコンデンサＣ７およびＣ
８）からＣ１６に対応する。コンデンサの指示子（desi
gnator）が他のコンデンサの指示子より大きい場合、そ
のコンデンサは上位である。コンデンサの指示子が他の
コンデンサの指示子より小さい場合、そのコンデンサは
下位である。例を挙げると、Ｃ９、Ｃ１１、Ｃ１２はコ
ンデンサ１３より下位であり、Ｃ１４、Ｃ１５、Ｃ１６
はコンデンサ１３より上位である。

【００４０】ＭＳＢが１のとき、コンデンサＣ９（Ａ法
則圧伸の場合はコンデンサＣ７およびＣ８）、Ｃ１０、
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４の下部プレートをＶｒ
にスイッチすることにより第２のＭＳＢを決定するが、
このときアレイ１４の残りの下部プレートをＤＡＶＧＮ
Ｄにつないでおく。これは変換ステップ２の上部アーム
に対応する。そうでなければ、コンデンサＣ９（Ａ法則
圧伸の場合はコンデンサＣ７およびＣ８）、Ｃ１０の下
部プレートをＶｒにスイッチする。これは変換ステップ
２の下部アームに対応する。

【００４１】ＭＳＢおよび第２のＭＳＢが共に０である
場合に第３のＭＳＢを決定するには、コンデンサＣ９
（Ａ法則圧伸の場合はコンデンサＣ７およびＣ８）の下
部プレートをＶｒにつなぐ。これは変換ステップ３の最
下部アームに対応する。第３のＭＳＢが１の場合、コン
デンサＣ１０の下部プレートをオペ・アンプ２４の出力
にスイッチする。これは変換ステップ４の第２の最下位
アームに対応する。そうでなければ、μ法則圧伸に対し
ては、コンデンサＣ９の下部プレートはＤＡＶＧＮＤに
戻り、コンデンサＣ７はノード２６の出力につながれ
る。これは変換ステップ４の最下部アームに対応する。
（Ａ法則圧伸に対してはコンデンサＣ７およびＣ８の下
部プレートをノード２６の出力にスイッチする。）

【００４２】ついでアレイ１２は、線形モードに関して
上に説明した手続きと同様な逐次近似法を続けて行う。
３つのＭＳＢがゼロに等しい場合のμ法則圧伸に対して
は、符号ビットがハイの場合、コンデンサＣ１は正の基
準電圧にスイッチされる。符号ビットがロウで、かつ３
つのＭＳＢがすべてゼロの場合は、コンデンサＣ１は負
の基準電圧にスイッチされる。３つのＭＳＢのすべてが
ゼロではない場合、コンデンサＣ１はＤＡＶＧＮＤにス
イッチされる。

【００４３】ＩＩＩ．電子的実行 Ａ．信号の説明 以下に説明する信号が本ＡＤＣに使用されている。

【００４４】ＡＤ１からＡＤ１３は本ＡＤＣの出力１３
ビットである。ＡＤ１は最下位ビットでありＡＤ１３は
符号ビットである。いずれの圧伸モードでもビット５か
らビット９は使用されない。変換動作中これらのビット
は暫定バイナリ・ワードあるいは「試行ビット」（try
bits）を作り上げる。ＡＤＢＵＦはブロックＡＤＩＮの
出力であり、ＡＮＡＬＯＧ ＩＮＰＵＴあるいはＢＵＦ
（バッファ）のいずれかである。ＡＤＬＤはディジタル
ストローブ信号で、アナログからディジタルへのデコー
ド動作を開始する信号である。ＡＤＮＲＳはＡＤＳＭＤ
の反転論理（logical inverse ）であり、３つのライン
制御バスを生成させるためにステップ・スイッチによっ
て使用される。ＡＤＲＳはかなり遅延したＡＤＳＭＤデ
ィジタル信号である。ＡＤＳＭは遅延したＡＤＬＤ入力
信号である。ＡＤＳＭＤはさらに遅延したＡＤＳＭ信号
である。ＡＮＡＬＯＧ ＩＮＰＵＴはディジタル値に変
換されるアナログ電圧レベルである。

【００４５】ＡＵは本ＡＤＣに対するディジタル入力で
あり、ＬＩＮＥＡＲと共に使用される。ＬＩＮＥＡＲが
ロウでかつＡＵがハイの場合、本ＡＤＣはＡ法則伝達関
数に従ってディジタルデータを変換する。両信号がロウ
の場合、本ＡＤＣはμ法則伝達関数に従ってディジタル
データを変換する。Ｂ１Ａ、Ｂ１Ｂ、Ｂ２およびＣから
Ｉは、それぞれコンデンサＣ７からＣ１６の下部プレー
トに印加されるアナログ電圧レベルであり、これらの電
圧はＳＥＧＳＷセルから発生する（Ｂ２はＳＴＰＳＷセ
ルから発生する）。

【００４６】Ｂ１Ａ（０，３）、Ｂ１Ｂ（０，３）、Ｂ
２（０，２）およびＣ（０，３）からＩ（０，３）は４
線の制御バスであって、この制御バスがＳＥＧＳＷセル
を駆動する（バスＢ２（０，２）は３線の制御バスであ
って、この制御バスがＳＴＰＳＷセルを駆動する）。Ｂ
５ＱからＢ９Ｑは、ＡＤＳＡＲブロックの１３ビットの
出力の第５のビットから第９のビットにそれぞれ対応す
る。ＢＩＴはＳＳＷＣＯＮブロックおよびＤＡＳＷＣＯ
ＮＢ、ＤＡＳＷＣＯＮＤ、ＤＡＳＷＣＯＮＥ、ＤＡＳＷ
ＣＯＮＦに対するディジタル入力であり、ＡＤＳＡＲブ
ロックの１３ビットの出力の１ビットに対応する。ＢＳ
Ｗは４線式制御バス、Ｂ１Ａ（０，３）、Ｂ１Ｂ（０，
３）、およびＣ（０，３）からＩ（０，３）、の第４の
信号ラインである。これがハイの場合、本ビットにより
ＡＤＢＵＦはＳＥＧＡＲＲＡＹブロックの第ｎのコンデ
ンサにスイッチされる。

【００４７】ＢＵＦはＳＴＡＲＲＡＹブロックのバッフ
ァされた出力である。ＣＬＫはブロックＳＧＮＬとセル
ＢＩＴＬの中のクロック信号である。ＣＬＲはブロック
ＳＧＮＬとセルＢＩＴＬの中のラッチをクリアする信号
である。ＣＯＭＰＯはＳＥＧＡＲＲＡＹの比較器の出力
である。ＤＡＶＧＮＤは２．５Ｖの基準電圧である。Ｄ
ＡＶＲＭは１Ｖの低インピーダンスかつ高精度の負の基
準電圧である。（ＶＭＩＤ−１．５Ｖ）ＤＡＶＲＰは４
Ｖの低インピーダンスかつ高精度の正の基準電圧であ
る。（ＶＭＩＤ＋１．５Ｖ）ＥＯＣはＡＤＳＡＲブロッ
クから発生するディジタル信号であり、アナログディジ
タル変換が完了したことを示す。

【００４８】ＥＳＡＵはブロックＳＥＧＤＥＣから発生
するディジタル信号であり、３線式制御バス、ＳＴ１
（０，２）、の第１および第２のライン上に信号を発生
させるために使用される。ＧＣＯＮは３線式制御バスＳ
Ｔ１（０，２）からＳＴ５（０，２）およびＢ２（０，
２）の第１のデータ・ラインである。これがロウの場
合、本ビットによりＤＡＶＧＮＤはＳＴＡＲＲＡＹブロ
ックの第ｎのコンデンサにスイッチされる。ＩＢＩＡＳ
１はＳＴＡＲＲＡＹブロックのオペ・アンプに使用する
１８μＡのバイアス電流である。ＩＢＩＡＳ２はＳＥＧ
ＡＲＲＡＹブロックの比較器に使用する３０μＡのバイ
アス電流である。

【００４９】ＬＩＮＥＡＲは本ＡＤＣに対するディジタ
ル入力である。これがハイの場合、本ＡＤＣは線形伝達
関数に従ってＡＮＡＬＯＧ ＩＮＰＵＴをデコードす
る。これがロウの場合、本ＡＤＣはＡＵにより選択され
る圧伸伝達関数に従ってアナログ入力をデコードする。
Ｍ１ＱからＭ３Ｑは、ＡＤＳＡＲブロックの１３ビット
の出力の第１２、第１１、第１０の出力ビットにそれぞ
れ対応する。ＭＣＯＭＰはブロックＳＧＮＬのディジタ
ル出力であり、ＢＩＴＬセルに入力される。第ｎの変換
ステップでは、ＭＣＯＭＰは暫定バイナリ・ワードの第
（１３−ｎ）のビットに対応する。ＭＭＮはブロックＡ
ＤＳＡＲに対するディジタル・クリア信号である。ＮＡ
ＵはＡＵの反転論理である。ＮＢＩＴはＢＩＴの反転論
理である。

【００５０】ＮＣＯＮは３線式制御バス、ＳＴ１（０，
２）からＳＴ５（０，２）およびＢ２（０，２）、の第
３のラインである。これがハイの場合、本ビットにより
ＤＡＶＲＭはＳＴＡＲＲＡＹブロックの第ｎのコンデン
サにスイッチされる。ＮＬＩＮＥＡＲはＬＩＮＥＡＲの
反転論理である。ＮＳＷは４線式制御バス、Ｂ１Ａ
（０，３）、Ｂ１Ｂ（０，３）、およびＣ（０，３）か
らＩ（０，３）、の第３のラインである。これがロウの
場合、本ビットによりＤＡＶＲＭはＳＥＧＡＲＲＡＹブ
ロックの第ｎのコンデンサにスイッチされる。

【００５１】ＯＡＤＢは１組のディジタル信号である。
ＤＡＳＷＣＯＮＣ以外の各セグメント・スイッチ・コン
トローラに１つのＯＡＤＢ信号が入力される。これらの
信号はＳＥＧＤＥＣブロックの中で発生する。ＯＰＩＮ
は１組のディジタル信号である。ＤＡＳＷＣＯＮＦ以外
の各セグメント・スイッチ・コントローラに１つのＯＰ
ＩＮ信号が入力される。これらの信号はＳＥＧＤＥＣブ
ロックの中で発生する。ＰＣＯＮは３線式制御バス、Ｓ
Ｔ１（０，２）からＳＴ５（０，２）およびＢ２（０，
２）、の第２のラインである。これがハイの場合、本ビ
ットによりＤＡＶＲＰをＳＴＡＲＲＡＹブロックの第ｎ
のコンデンサにスイッチする。ＰＳＷは４線式制御バ
ス、Ｂ１Ａ（０，３）、Ｂ１Ｂ（０，３）、およびＣ
（０，３）からＩ（０，３）、の第２のラインである。
これがロウの場合、本ビットによりＤＡＶＲＭはＳＥＧ
ＡＲＲＡＹブロックの第ｎのコンデンサにスイッチされ
る。

【００５２】ＰＷＤＮはＳＥＧＡＲＲＡＹブロックの中
の比較器の電源を断とするディジタル信号である。この
信号はロウでアクティブである。ＳＡＲＣＫは本ＡＤＣ
の外部で発生する主クロック信号である。

【００５３】ＳＡＲＤＩＮはＢＩＴＬセルが受信したＳ
ＡＲＤＯＵＴである。ＳＡＲＤＯＵＴはＳＧＮＬブロッ
クが発生させる出力である。この信号にはロウからハイ
への遷移があり、この信号は各ＢＩＴＬセルを通して流
れる（ripples ）。ＳＡＲＮＣＫはＳＡＲＣＫの反転論
理であり、ブロックＡＤＳＡＲの中で発生しかつ使用さ
れる。ＳＧＮＱはＳＧＱの反転論理である。ＳＧＱはＡ
ＤＳＡＲブロックの１３ビットの出力の第１３のビット
に対応する。

【００５４】ＳＴ１からＳＴ５はコンデンサＣ１からＣ
５の下部プレートにそれぞれ印加されるアナログ電圧で
ある。これらのアナログ電圧はＳＴＰＳＷセルから発生
する。ＳＴ１（０，２）からＳＴ５（０，２）はＳＴＰ
ＳＷセルを駆動する３線式バスである。ＶＭＩＤは低イ
ンピーダンス、高精度の２．５Ｖの半基準電圧（mid-re
ference voltage ）である。ＺＯＵＴはＤＡＳＷＣＯＮ
Ｃ、ＤＡＳＷＣＯＮＤ、ＤＡＳＷＣＯＮＥから発生する
ディジタル信号である。どの圧伸モードの場合でもＺＯ
ＵＴにより次に高位のコンデンサが強制的にＤＡＶＧＮ
Ｄにスイッチされる。ＺＩＮは次に高位のセグメント・
スイッチ・コントローラが受信するＺＯＵＴの入力であ
る。

【００５５】Ｂ．アナログの概要 図４のＡおよびＢは開示したアナログ・ディジタル変換
器のアナログ部（analog half ）の高水準の図であって
一般的に４２で示しＡＤＡＮＡと表示する。ＡＤＡＮＡ
ブロック４２には、ＳＴＡＲＲＡＹと表示するステップ
・コンデンサ・アレイ・ブロック４４と、ＳＥＧＡＲＲ
ＡＹと表示するセグメント・コンデンサ・アレイ・ブロ
ック４６と、ＳＴＰＳＷと表示する６つのステップ・ス
イッチ・セル４８と、ＳＥＧＳＷと表示する９つのセグ
メント・スイッチ・セル４８と、ＡＤＩＮと表示するセ
グメント・アレイ入力スイッチ・ブロック５２とが含ま
れている。

【００５６】ＳＴＡＲＲＡＹブロック４４はバッファさ
れたアナログ出力、ＢＵＦを発生させるが、この出力は
暫定バイナリ・ワードの４つの最低位ビットに対応して
いる。ＳＴＡＲＲＡＹブロック４４の入力には、ＩＢＩ
ＡＳ１、ＶＭＩＤ、ＡＤＳＭおよびＳＴ１からＳＴ５が
ある。ＳＴＡＲＲＡＹブロック４４については図６と共
にさらに詳細に説明する。

【００５７】ＳＥＧＡＲＲＡＹブロック４６はディジタ
ル出力ＣＯＭＰＯを発生させる。ＳＥＧＡＲＲＡＹブロ
ック４６の入力には、ＡＤＳＭ、ＩＢＩＡＳ２、Ｂ１
Ａ、Ｂ１Ｂ、Ｂ２、ＣからＩおよびＶＭＩＤがある。Ｓ
ＥＧＡＲＲＡＹブロック４６については図７と共にさら
に詳細に説明する。

【００５８】ＳＴＰＳＷセル４８は３つの基準電圧の１
つを、ＳＴ１からＳＴ５を介してＳＴＡＲＲＡＹブロッ
ク４４の特定のコンデンサにスイッチするとともに、Ｂ
２を介してＳＥＧＡＲＲＡＹブロック４６の１つのコン
デンサにスイッチする。ＳＴＡＲＲＡＹブロック４４お
よびＳＥＧＡＲＲＡＹブロック４６に対するセルのつな
げかたによって各ＳＴＰＳＷセルが制御するコンデンサ
が決まる。各ＳＴＰＳＷセルには、ＳＴ１、ＳＴ２、Ｓ
Ｔ３、ＳＴ４、ＳＴ５あるいはＢ２のいずれか１つの出
力がある。各セルの入力には、ＤＡＶＲＰ、ＤＡＶＧＮ
Ｄ、ＤＡＶＲＭと３線式制御バス、ＳＴ１（０，２）、
ＳＴ２（０，２）、ＳＴ３（０，２）、ＳＴ４（０，
２）、ＳＴ５（０，２）あるいはＢ２（０，２）のいず
れか１つとがある。ＳＴＰＳＷセル４８については図８
と共にさらに詳細に説明する。

【００５９】ＳＥＧＳＷセル５０は４つの電圧レベルの
１つを、Ｂ１Ａ、Ｂ１Ｂ、Ｂ２、ＣからＩを介してＳＥ
ＧＡＲＲＡＹブロック４６の特定のコンデンサにスイッ
チする。ＳＥＧＡＲＲＡＹブロック４６に対するセルの
つなげかたによって各ＳＥＧＳＷセルが制御するコンデ
ンサが決まる。各ＳＥＧＳＷセルには、Ｂ１Ａ、Ｂ１
Ｂ、Ｂ２、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、あるいはＩのいず
れか１つの出力がある。各セルの入力には、ＤＡＶＲ
Ｍ、ＤＡＶＲＰ、ＤＡＶＧＮＤ、ＡＤＢＵＦと４線式制
御バス、Ｂ１Ａ（０，３）、Ｂ１Ｂ（０，３）、Ｃ
（０，３）、Ｄ（０，３）、Ｅ（０，３）、Ｆ（０，
３）、Ｇ（０，３）、Ｈ（０，３）、あるいはＩ（０，
３）のいずれか１つがある。ＳＥＧＳＷセル５０につい
ては図９と共にさらに詳細に説明する。

【００６０】ＡＤＩＮブロック５２はＡＤＳＭＤの論理
レベルに依存してＡＮＡＬＯＧ ＩＮＰＵＴあるいはＢ
ＵＦのいずれかを出力ＡＤＢＵＦにスイッチする。ＡＤ
ＩＮブロック５２については図１０と共にさらに詳細に
説明する。

【００６１】またＡＤＡＮＡブロック４２は、インバー
タ５６、５８、６０、６２、６４、６６、６８、７０を
有するインバータの連鎖回路を介して入力ＡＤＬＤから
信号ＡＤＳＭＤ、ＡＤＳＭを発生させる。信号ＡＤＳＭ
Ｄは最終インバータ７０から発生する。信号ＡＤＳＭは
第２のインバータ５８の出力から発生する。

【００６２】Ｃ．ディジタルの概要 図５は開示したアナログ・ディジタル変換器のディジタ
ル部（digital half）の高水準の図であって、一般的に
７２で示しＡＤＤＩＧと表示する。ＡＤＤＩＧブロック
７２には、ＳＴＰＤＥＣと表示するステップ・デコーダ
・ブロック７４と、セグメント・アレイ・デコーダ・ブ
ロック７６と、ＡＤＳＡＲと表示する逐次近似レジスタ
７８とが含まれている。ＡＤＤＩＧブロック７２は制御
バス、ＳＴ１（０，２）からＳＴ５（０，２）、Ｂ１Ａ
（０，３）、Ｂ１Ｂ（０，３）、Ｂ２（０，２）、Ｃ
（０，３）、Ｄ（０，３）、Ｅ（０，３）、Ｆ（０，
３）、Ｇ（０，３）、Ｈ（０，３）、Ｉ（０，３）を生
成すると共に、変換終了信号ＥＯＣおよび１３ビットの
ディジタル出力、ＡＤ１からＡＤ１３を発生させる。

【００６３】ＳＴＰＤＥＣブロック７４は５つの３線式
制御バス、ＳＴ１（０，２）からＳＴ５（０，２）を生
成する。ＳＴＰＤＥＣブロック７４の入力には、ＥＳＡ
Ｕ、ＡＤ１からＡＤ４、ＳＧＮＱ、ＡＤＳＭＤがある。
ＳＴＰＤＥＣブロック７４については図１１と共にさら
に詳細に説明する。

【００６４】ＳＥＧＤＥＣブロック７６は１０の４線式
制御バス、Ｂ１Ａ（０，３）、Ｂ１Ｂ（０，３）、Ｂ２
（０，２）、Ｃ（０，３）、Ｄ（０，３）、Ｅ（０，
３）、Ｆ（０，３）、Ｇ（０，３）、Ｈ（０，３）、Ｉ
（０，３）を生成する（Ｂ２（０，２）は３線式制御バ
ス）。 ＳＥＧＤＥＣブロック７６の入力には、ＬＩＮ
ＥＡＲ、ＳＧＮＱ、ＳＧＱ、Ｍ１ＱからＭ３Ｑ、Ｂ５Ｑ
からＢ９Ｑ、ＡＵおよびＡＤＳＭＤがある。ＳＥＧＤＥ
Ｃブロック７６については図１４のＡおよびＢと共にさ
らに詳細に説明する。

【００６５】ＡＤＳＡＲブロック７８は１３ビットのＤ
ＩＧＩＴＡＬ ＯＵＴ、ＡＤ１からＡＤ１３、および変
換終了信号ＥＯＣを発生させる。ＡＤＳＡＲブロック７
８の入力には、ＣＯＭＰＯ、ＳＡＲＣＫ、ＭＭＮがあ
る。ＡＤＳＡＲブロック７８については図２１と共にさ
らに詳細に説明する。

【００６６】Ｄ．ステップ・コンデンサ・アレイ 図６は図４のＡの中で示したＳＴＡＲＲＡＹブロック４
４の模式図である。ＳＴＡＲＲＡＹブロック４４には高
インピーダンスのオペ・アンプ２４が含まれている。オ
ペ・アンプ２４に対する非反転入力は基準電圧ＶＭＩＤ
につながれている。オペ・アンプ２４の反転入力はノー
ド１６につながれている。オペ・アンプ２４の出力はノ
ード２６につながれている。オペ・アンプ２４は入力Ｉ
ＢＩＡＳ１によってバイアスされている。ノード１６は
５つのコンデンサＣ１からＣ５の第１の端子につながれ
ている。各コンデンサＣ１からＣ５の第２の端子は入力
ＳＴ１からＳＴ５につながれている。コンデンサＣ１か
らＣ５はそれぞれ１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃの容
量を有している。ノード２６は出力ＢＵＦを発生させ
る。

【００６７】２つの並行回路パスによりノード１６とノ
ード２６がつながれている。第１の回路パスはＣＭＯＳ
スイッチ２８を介してノード１６とノード２６とをつな
ぐ。図示されている通り入力ＡＤＳＭは、インバータ８
０、８２により反転された後ＣＭＯＳスイッチ２８を制
御する。第２の回路パスはコンデンサＣ６を介してノー
ド１６とノード２６とをつなぐ。コンデンサＣ６の容量
は３２Ｃである。図示した実施例に於いては、Ｃ＝０．
２ｐＦである。

【００６８】Ｅ．セグメント・コンデンサ・アレイ 図７は図４のＢの中で示したＳＥＧＡＲＲＡＹブロック
４６の模式図である。ＳＥＧＡＲＲＡＹブロック４６に
は高入力インピーダンス比較器３２が含まれている。比
較器３２にはノード２０につながれた非反転入力があ
る。比較器３２の反転入力は基準電圧ＶＭＩＤにつなが
れており、ＣＭＯＳスイッチ３４を介してノード２０に
つながれる。図示されている通り入力ＡＤＳＭは、イン
バータ８４、８６により反転された後ＣＭＯＳスイッチ
３４を制御する。比較器３２は入力ＩＢＩＡＳ２によっ
てバイアスされており、電力を保持するためにインバー
タ８８によって反転された入力ＰＷＤＮにより電源断と
することができる。比較器３２の出力にＣＯＭＰＯが発
生する。

【００６９】ノード２０は各コンデンサＣ７からＣ１６
の第１の端子につながれている。各コンデンサＣ７から
Ｃ１６の第２の端子は入力信号、Ｂ１Ａ、Ｂ１Ｂ、Ｂ２
およびＣからＩの１つにそれぞれつながれている。コン
デンサＣ７からＣ１６の容量はそれぞれ１Ｃ、１Ｃ、
（３１／３２）Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２
Ｃ、６４Ｃ、１２８Ｃである。

【００７０】Ｆ．ステップ・スイッチ 図８は図４のＡの中で示したＳＴＰＳＷセル４８の模式
図である。ＳＴＰＳＷセル４８にはｎチャネル・トラン
ジスタ９０、９２およびｐチャネル・トランジスタ９４
が含まれている。トランジスタ９０からトランジスタ９
４のドレインはノード９６につながれている。ノード９
６はＳＴＰＳＷセル４８の出力として働き、信号ＳＴ１
からＳＴ５を発生させる。

【００７１】トランジスタ９０のゲートはインバータ９
８を介して入力ＧＣＯＮにつながれている。トランジス
タ９０のソースは基準電圧ＤＡＶＧＮＤにつながれてい
る。トランジスタ９４のゲートはインバータ１００を介
して入力ＰＣＯＮにつながれている。トランジスタ９４
のソースは基準電圧ＤＡＶＲＰにつながれている。トラ
ンジスタ９２のゲートはインバータ１０２を介して入力
ＮＣＯＮにつながれている。トランジスタ９２のソース
は基準電圧ＤＡＶＲＭにつながれている。

【００７２】ＳＴＰＳＷセル４８に対する入力、ＧＣＯ
Ｎ、ＰＣＯＮ、ＮＣＯＮは３線式制御バス、ＳＴ１
（０，２）からＳＴ５（０，２）およびＢ２（０，２）
の１つを形成している。ノード９６を介したＳＴＰＳＷ
セル４８の出力には制御信号ＳＴ１からＳＴ５の１つが
発生する。制御バスおよび制御ラインは図４のＡに於け
るＳＴＰＳＷセル４８の位置によって特定される。

【００７３】Ｇ．セグメント・スイッチ 図９は図４のＢの中で示したＳＥＧＳＷセル５０の模式
図である。ＳＥＧＳＷセル５０にはｎチャネル・トラン
ジスタ１０４、１０６、１０８、１１０およびｐチャネ
ル・トランジスタ１１２、１１４が含まれている。トラ
ンジスタ１０４からトランジスタ１１４のドレインはノ
ード１１６につながれている。ノード１１６はＳＥＧＳ
Ｗセル５０の出力として働く。トランジスタ１０４、１
０６のゲートはインバータ１１８を介して入力ＧＳＷに
つながれている。トランジスタ１０４、１０６のソース
は基準電圧ＤＡＶＧＮＤにつながれている。トランジス
タ１１２のゲートはインバータ１２０を介して入力ＰＳ
Ｗにつながれている。トランジスタ１１２のソースは基
準電圧ＤＡＶＲＰにつながれている。トランジスタ１０
８のゲートはインバータ１２２を介して入力ＮＳＷにつ
ながれている。トランジスタ１０８のソースは基準電圧
ＤＡＶＲＭにつながれている。トランジスタ１１０のゲ
ートはインバータ１２４を介して入力ＢＳＷにつながれ
ている。またトランジスタ１１４のゲートもインバータ
１２６とインバータ１２４とを介して入力ＢＳＷにつな
がれている。トランジスタ１１０、１１４のソースは入
力ＡＤＢＵＦにつながれている。

【００７４】ＳＥＧＳＷセル５０に対する入力、ＧＳ
Ｗ、ＰＳＷ、ＮＳＷ、ＢＳＷは４線式制御バス、Ｂ１Ａ
（０，３）、Ｂ１Ｂ（０，３）、Ｃ（０，３）、Ｄ
（０，３）、Ｅ（０，３）、Ｆ（０，３）、Ｇ（０，
３）、Ｈ（０，３）、Ｉ（０，３）の１つを形成してい
る。ＳＥＧＳＷセル５０の出力には制御信号、Ｂ１Ａ、
Ｂ１Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、あるいはＩのいずれ
か１つが形成される。制御バスおよび制御ラインは図４
のＢに於けるＳＥＧＳＷセル５０の位置によって特定さ
れる。

【００７５】Ｈ．セグメント・アレイ・入力スイッチ 図１０は図４のＡの中で示したＡＤＩＮブロック５２の
模式図である。本ブロックは入力ＡＤＳＭＤにより入力
ＡＮＡＬＯＧ ＩＮＰＵＴあるいはＢＵＦを交互に出力
ＡＤＢＵＦにつなぐ。ＡＤＩＮブロック５２にはＣＭＯ
Ｓスイッチ１２８、１３０が含まれている。インバータ
１３２、１３４、１３６、１３８によって反転されかつ
遅延された信号ＡＤＳＭＤによってスイッチ１２８の導
通が制御される。同じインバータの連鎖回路によって遅
延された信号ＡＤＳＭＤによってＣＭＯＳスイッチ１３
０の導通が制御される。図示の通り、ＣＭＯＳスイッチ
１２８、１３０は、同時に１つのスイッチだけが導通す
るように、非対称的方法で信号ＡＤＳＭＤに結合され
る。

【００７６】Ｉ．ステップ・デコーダ 図１１は図５の中で示したＳＴＰＤＥＣブロック７４の
高水準の図である。ＳＴＰＤＥＣブロック７４は５つの
３線式制御バス、ＳＴ１（０，２）からＳＴ５（０，
２）を生成する。ＳＴＰＤＥＣブロック７４の入力に
は、ＥＳＡＵ、ＡＤ１からＡＤ４、ＳＧＮＱ、ＡＤＳＭ
Ｄがある。ＳＴＰＤＥＣブロック７４にはＳＳＷＣＯＮ
と表示する４つのステップ・スイッチ・コントローラ・
セル１４０が含まれている。各ＳＳＷＣＯＮセル１４０
は４つの３線式制御バス、ＳＴ２（０，２）からＳＴ５
（０，２）の１つを生成する。各ＳＳＷＣＯＮセル１４
０の入力には、ＡＤＲＳ、ＡＤＮＲＳ、ＢＩＴ、ＮＢＩ
Ｔ、ＳＧＮＱがある。ＢＩＴおよびＮＢＩＴに対する入
力並びに出力制御バスはＳＴＰＤＥＣブロック７４に於
けるＳＳＷＣＯＮセル１４０の位置によって特定され
る。ＳＳＷＣＯＮセル１４０については図１２と共にさ
らに詳細に説明する。

【００７７】ＡＵＣＯＮブロック１２４は３線式制御バ
スＳＴ１（０，２）を生成する。ＡＵＣＯＮブロック１
２４の入力には、ＥＳＡＵおよびＳＧＮＱがある。ＡＵ
ＣＯＮブロック１２４については図１３と共にさらに詳
細に説明する。

【００７８】ＳＴＰＤＥＣブロック７４にはさらにイン
バータ１４４、１４６、１４８、１５０、１５２、１５
４が含まれている。インバータ１４４からインバータ１
５０は入力ＡＤ１からＡＤ４の反転論理を発生させる。
インバータ１４４からインバータ１５０の出力は各ＳＳ
ＷＣＯＮセル１４０のＮＢＩＴ入力に供給される。イン
バータ１５２はＡＤＳＭＤから信号ＡＤＮＲＳを発生さ
せる。 インバータ１５４は信号ＡＤＮＲＳから入力信
号ＡＤＲＳを発生させる。後者の２つの信号は各ＳＳＷ
ＣＯＮセル１４０に入力される。

【００７９】１．ステップ・スイッチ・コントローラ 図１２は図１１の中で示したＳＳＷＣＯＮセル１４０の
模式図である。出力ＧＣＯＮはＮＯＲゲート１５６の出
力から発生する。ゲート１５６の入力にはＡＤＲＳとＮ
ＢＩＴがある。出力ＰＣＯＮは３入力ＮＡＮＤゲート１
５８の出力から発生し、インバータ１６０で反転され
る。ゲート１５８の入力にはＡＤＮＲＳ、ＢＩＴ、ＳＧ
ＮＱがある。出力ＮＣＯＮは３入力ＮＯＲゲート１６２
の出力から発生し、インバータ１６４で反転される。ゲ
ート１６２の入力にはＡＤＲＳ、ＮＢＩＴ、ＳＧＮＱが
ある。

【００８０】２．圧伸コントローラ 図１３は図１１の中で示したＡＵＣＯＮブロック１４２
の模式図である。出力ＧＣＯＮは入力ＥＳＡＵからイン
バータ１６６で反転されて発生する。出力ＰＣＯＮはＮ
ＯＲゲート１６８の出力から発生する。ゲート１６２の
入力にはＥＳＡＵ、ＳＧＮＱがある。出力ＮＣＯＮはＮ
ＡＮＤゲート１７０から発生する。ゲート１７０の入力
にはＧＣＯＮとＳＧＮＱがある。

【００８１】Ｊ．セグメント・アレイ・デコーダ 図１４のＡ、Ｂは、図５の中で示したＳＥＧＤＥＣブロ
ック７６の高水準の図を示す図である。ＳＥＧＤＥＣブ
ロック７６は４線式制御バス、Ｂ１Ａ（０，３）、Ｂ１
Ｂ（０，３）、Ｂ２（０，２）、Ｃ（０，３）からＩ
（０，３）を生成する（Ｂ２（０，２）は３線式制御バ
ス）。 ＳＥＧＤＥＣブロック７６の入力には、ＡＵ、
ＡＤＳＭＤ、Ｍ１ＱからＭ３Ｑ、Ｂ５ＱからＢ９Ｑ、Ｓ
ＧＱ、ＬＩＮＥＡＲがある。ＳＥＧＤＥＣブロック７６
にはＤＡＳＷＣＯＮＡと表示するセグメント・スイッチ
・コントローラ・Ａ・ブロック１７２、ＤＡＳＷＣＯＮ
Ｂと表示するセグメント・スイッチ・コントローラ・Ｂ
・ブロック１７４、ＤＡＳＷＣＯＮＣと表示するセグメ
ント・スイッチ・コントローラ・Ｃ・ブロック１７６、
ＤＡＳＷＣＯＮＤと表示する５つのセグメント・スイッ
チ・コントローラ・Ｄ・ブロック１７８、１８０、１８
２、１８４、１８６、ＤＡＳＷＣＯＮＥと表示するセグ
メント・スイッチ・コントローラ・Ｅ・ブロック１８８
およびＤＡＳＷＣＯＮＦと表示するセグメント・スイッ
チ・コントローラ・Ｆ・ブロック１９０が含まれてい
る。

【００８２】信号ＥＳＡＵはＮＡＮＤゲート１９２の出
力から発生する。ゲート１９２の入力にはＡＤＮＲＳと
ＮＡＮＤゲート１９４の出力とがある。ゲート１９４の
入力にはＮＬＩＮＥＡＲとＯＲゲート１９６の出力とが
ある。ゲート１９６の入力にはＡＵと３入力ＮＡＮＤゲ
ート１９８の出力とがある。ゲート１９８の入力にはイ
ンバータ２００によって反転されたＭ１Ｑ、インバータ
２０２によって反転されたＭ２Ｑ、インバータ２０４に
よって反転されたＭ３Ｑがある。出力ＳＧＮＱはＳＧＱ
につながれているインバータ２０６の出力から発生す
る。

【００８３】ＳＥＧＤＥＣブロック７６は内部で使用す
るいくつかの信号を発生させる。ＡＤＲＳは、インバー
タ２０８、２１０でバッファされた入力ＡＤＳＭＤから
発生する。信号ＡＤＮＲＳはインバータ２０８の出力か
ら発生する。信号ＮＡＵはインバータ２１２によって反
転された入力ＡＵから発生する。信号ＮＬＩＮＥＡＲは
インバータ２１４によって反転された入力ＬＩＮＥＡＲ
から発生する。

【００８４】ＤＡＳＷＣＯＮＡブロック１７２は４線式
制御バスＢ１Ａ（０，３）を生成する。ＤＡＳＷＣＯＮ
Ａブロック１７２の入力にはＡＤＲＳ、ＡＤＮＲＳ、Ａ
Ｕ、ＮＬＩＮＥＡＲ、ＳＧＮＱ、ＳＧＱ、ＯＰＩＮ、Ｏ
ＡＤＢがある。ＯＰＩＮとＯＡＤＢとはゲート１９８の
出力につながれている。ＤＡＳＷＣＯＮＡブロック１７
２については図１５と共にさらに詳細に説明する。

【００８５】ＤＡＳＷＣＯＮＢブロック１７４は４線式
制御バスＢ１Ｂ（０，３）を生成する。ＤＡＳＷＣＯＮ
Ｂブロック１７４の入力にはＡＤＲＳ、ＡＤＮＲＳ、Ａ
Ｕ、ＮＡＵ、ＬＩＮＥＡＲ、ＮＬＩＮＥＡＲ、ＳＧＮ
Ｑ、ＳＧＱ、ＯＰＩＮ、ＢＩＴ、ＯＡＤＢがある。ＯＰ
ＩＮとＯＡＤＢとはゲート１９８の出力につながれてい
る。入力ＢＩＴはＢ５Ｑにつながれている。ＤＡＳＷＣ
ＯＮＢブロック１７４については図１６と共にさらに詳
細に説明する。

【００８６】ＤＡＳＷＣＯＮＣブロック１７６は３線式
制御バスＢ２（０，２）を生成する。ＤＡＳＷＣＯＮＣ
ブロック１７６の入力にはＡＤＮＲＳ、ＡＵ、ＬＩＮＥ
ＡＲ、ＳＧＮＱ、ＳＧＱ、ＯＰＩＮがある。ＯＰＩＮは
ゲート１９８の出力につながれている。さらに出力信号
ＺＯＵＴはＤＡＳＷＣＯＮＤブロック１７８の入力ＺＩ
Ｎにつながれている。ＤＡＳＷＣＯＮＣブロック１７６
については図１７と共にさらに詳細に説明する。

【００８７】ＤＡＳＷＣＯＮＤセル１７８からＤＡＳＷ
ＣＯＮＤセル１８６は４線式制御バスＣ（０，３）から
Ｇ（０，３）を生成する。各セルの入力にはＡＤＲＳ、
ＡＤＮＲＳ、ＺＩＮ、ＬＩＮＥＡＲ、ＮＬＩＮＥＡＲ、
ＳＧＮＱ、ＯＰＩＮ、ＢＩＴ、ＯＡＤＢがある。さらに
各セルはＺＯＵＴを発生させるが、ＺＯＵＴは図示の通
り隣接したセルに入力される。出力信号ＺＯＵＴはＤＡ
ＳＷＣＯＮＤブロック１７８の入力ＺＩＮにつながれて
いる。ＤＡＳＷＣＯＮＤセル１７８からＤＡＳＷＣＯＮ
Ｄセル１８６については図１８と共にさらに詳細に説明
する。

【００８８】ＤＡＳＷＣＯＮＤセル１７８では、入力Ｂ
ＩＴはＢ６Ｑにつながれている。入力信号ＯＰＩＮとＯ
ＡＤＢはそれぞれ２入力ＮＡＮＤゲート２１６と３入力
ＮＡＮＤゲート２１８の出力から発生する。ゲート２１
６には入力としてインバータ２００、２０２の出力があ
る。ゲート２１８の入力にはＭ３Ｑとインバータ２０
０、２０２の出力とがある。

【００８９】ＤＡＳＷＣＯＮＤセル１８０では、入力Ｂ
ＩＴはＢ７Ｑにつながれている。入力信号ＯＰＩＮとＯ
ＡＤＢはそれぞれ２入力ＮＡＮＤゲート２２０と３入力
ＮＡＮＤゲート２２２の出力から発生する。ゲート２２
０には入力としてＯＲゲート２２４の出力とインバータ
２００の出力とがある。ゲート２２４には入力としてイ
ンバータ２０２、２０４の出力がある。ゲート２２２の
入力にはＭ２Ｑとインバータ２００、２０４の出力とが
ある。

【００９０】ＤＡＳＷＣＯＮＤセル１８２では、入力Ｏ
ＰＩＮ、ＢＩＴはそれぞれＭ１Ｑ、Ｂ８Ｑにつながれて
いる。入力信号ＯＡＤＢは３入力ＮＡＮＤゲート２２６
の出力から発生する。ゲート２２６の入力にはＭ３Ｑ、
Ｍ２Ｑとインバータ２００からの出力とがある。

【００９１】ＤＡＳＷＣＯＮＤセル１８４では、入力Ｂ
ＩＴはＢ９Ｑにつながれている。入力信号ＯＰＩＮとＯ
ＡＤＢはそれぞれＮＯＲゲート２２８と３入力ＮＡＮＤ
ゲート２３０の出力から発生する。ゲート２２８には入
力としてＡＮＤゲート２３２の出力とインバータ２００
の出力とがある。ゲート２３２には入力としてインバー
タ２０２、２０４の出力がある。ゲート２３０の入力に
はＭ１Ｑとインバータ２００、２０４の出力とがある。

【００９２】ＤＡＳＷＣＯＮＤセル１８６では、入力Ｂ
ＩＴはＭ３Ｑにつながれている。入力信号ＯＰＩＮとＯ
ＡＤＢはそれぞれＮＯＲゲート２３４と３入力ＮＡＮＤ
ゲート２３６の出力から発生する。ゲート２３４には入
力としてインバータ２００、２０２の出力がある。ゲー
ト２３６の入力にはＭ３Ｑ、Ｍ１Ｑとインバータ２０２
の出力とがある。

【００９３】ＤＡＳＷＣＯＮＥブロック１８８は４線式
制御バスＨ（０，３）を生成する。ＤＡＳＷＣＯＮＥブ
ロック１８８の入力にはＡＤＲＳ、ＡＤＮＲＳ、ＺＩ
Ｎ、ＬＩＮＥＡＲ、ＮＬＩＮＥＡＲ、ＳＧＮＱ、ＯＰＩ
Ｎ、ＢＩＴ、ＯＡＤＢがある。さらに出力信号ＺＯＵＴ
はＤＡＳＷＣＯＮＦセル１９０の入力ＺＩＮにつながれ
ている。入力ＢＩＴはＭ２Ｑにつながれている。入力信
号ＯＰＩＮとＯＡＤＢはそれぞれＮＯＲゲート２３８と
３入力ＮＡＮＤゲート２４０の出力から発生する。ゲー
ト２３８には入力としてインバータ２００、２０２、２
０４の出力がある。ゲート２４０の入力にはＭ２Ｑ、Ｍ
１Ｑとインバータ２０４の出力とがある。ＤＡＳＷＣＯ
ＮＥブロック１８８については図１９と共にさらに詳細
に説明する。

【００９４】ＤＡＳＷＣＯＮＦブロック１９０は４線式
制御バスＩ（０，３）を生成する。ＤＡＳＷＣＯＮＦブ
ロック１９０の入力にはＡＤＲＳ、ＡＤＮＲＳ、ＺＩ
Ｎ、ＬＩＮＥＡＲ、ＮＬＩＮＥＡＲ、ＳＧＮＱ、ＢＩ
Ｔ、ＯＡＤＢがある。入力信号ＢＩＴとＯＡＤＢはそれ
ぞれゲート２３８の出力とＭ１Ｑにつながれている。Ｄ
ＡＳＷＣＯＮＦブロック１９０については図２０と共に
さらに詳細に説明する。

【００９５】１．セグメント・スイッチ・コントローラ
・Ａ 図１５は図１４のＡの中で示したＤＡＳＷＣＯＮＡブロ
ック１７２の模式図である。出力ＧＳＷはＮＡＮＤゲー
ト２４２の出力から発生する。ゲート２４２の入力には
ＡＤＮＲＳとＮＯＲゲート２４４の出力とがある。ＮＯ
Ｒゲート２４４の入力にはＡＵとＮＡＮＤゲート２４６
の出力とがある。ＮＡＮＤゲート２４６の入力にはＮＬ
ＩＮＥＡＲとＯＡＤＢとがある。

【００９６】出力ＰＳＷはＮＯＲゲート２４８の出力か
ら発生する。ゲート２４８には入力として３入力ＮＡＮ
Ｄゲート２５０の出力と２入力ＮＡＮＤゲート２５２の
出力とがある。ゲート２５０の入力にはＡＵ、ＮＬＩＮ
ＥＡＲ、ＯＰＩＮがある。ゲート２５２の入力にはＡＤ
ＮＲＳとＳＧＱとがある。

【００９７】出力ＮＳＷは３入力ＮＡＮＤゲート２５４
の出力から発生する。ＮＡＮＤゲート２５４の入力には
ＡＤＮＲＳ、ＳＧＮＱとインバータ２５６で反転された
ゲート２５０からの出力とがある。

【００９８】出力ＢＳＷはＮＯＲゲート２５８の出力か
ら発生する。ゲート２５８の入力にはＡＤＲＳとゲート
２４６からの出力とがある。

【００９９】２．セグメント・スイッチ・コントローラ
・Ｂ 図１６は図１４のＡの中で示したＤＡＳＷＣＯＮＢブロ
ック１７４の模式図である。出力ＧＳＷはＮＡＮＤゲー
ト２６０の出力から発生する。ゲート２６０の入力には
ＡＤＮＲＳとＮＯＲゲート２６２からの出力とがある。
ゲート２６２には入力としてＡＮＤゲート２６４とＡＮ
Ｄゲート２６６とからの出力がある。ゲート２６４の入
力にはＡＵとＮＬＩＮＥＡＲとがある。ゲート２６６の
入力にはＬＩＮＥＡＲとＢＩＴとがある。

【０１００】出力ＰＳＷはＮＯＲゲート２６８の出力か
ら発生する。ゲート２６８には入力としてＮＯＲゲート
２７０とＮＡＮＤゲート２７２との出力がある。ゲート
２７０には入力として３入力ＡＮＤゲート２７４からの
出力とＡＮＤゲート２７６の出力とがある。ゲート２７
４の入力にはＡＵ、ＮＬＩＮＥＡＲ、ＯＰＩＮがある。
ゲート２７６の入力にはＢＩＴとＬＩＮＥＡＲとがあ
る。

【０１０１】出力ＮＳＷは３入力ＡＮＤゲート２７８の
出力から発生する。ゲート２７８の入力にはＡＤＮＲ
Ｓ、ＳＧＮＱとインバータ２８０で反転されたゲート２
７０からの出力とがある。

【０１０２】出力ＢＳＷはＮＯＲゲート２８２の出力か
ら発生する。ゲート２８２の入力にはＡＤＲＳと３入力
ＮＯＲゲート２８４からの出力とがある。ゲート２８４
の入力にはＮＡＵ、ＬＩＮＥＡＲ、ＯＡＤＢがある。

【０１０３】３．セグメント・スイッチ・コントローラ
・Ｃ 図１７は図１４のＡの中で示したＤＡＳＷＣＯＮＣブロ
ック１７６の模式図である。出力ＧＣＯＮは３入力ＮＯ
Ｒゲート２８６の出力から発生する。ゲート２８６の入
力にはＬＩＮＥＡＲ、ＡＵとＮＡＮＤゲート２８８の出
力とがある。ゲート２８８の入力にはＡＤＮＲＳとＯＰ
ＩＮとがある。

【０１０４】出力ＰＣＯＮは４入力ＮＯＲゲート２９０
の出力から発生する。ゲート２９０の入力にはＳＧＮ
Ｑ、ＡＵ、ＬＩＮＥＡＲとゲート２８８の出力とがあ
る。

【０１０５】出力ＮＣＯＮは、インバータ２９４で反転
された４入力ＮＯＲゲート２９２の出力から発生する。
ゲート２９２の入力にはＡＵ、ＬＩＮＥＡＲ、ＳＧＱと
ゲート２８８からの出力とがある。内部信号ＺＯＵＴは
ゲート２８８の出力から発生する。

【０１０６】４．セグメント・スイッチ・コントローラ
・Ｄ 図１８は図１４のＡおよびＢの中で示したＤＡＳＷＣＯ
ＮＤセルの模式図である。出力ＧＳＷはＮＡＮＤゲート
２９６の出力から発生する。ゲート２９６の入力にはＡ
ＤＮＲＳと、インバータ３００で反転されたＮＯＲゲー
ト２９８の出力とがある。ゲート２９８には入力として
ＡＮＤゲート３０２とＡＮＤゲート３０４との出力があ
る。ゲート３０２の入力にはＬＩＮＥＡＲとインバータ
３０６で反転されたＢＩＴとがある。ゲート３０４の入
力にはＺＩＮとＮＬＩＮＥＡＲとがある。

【０１０７】出力ＰＳＷはＮＯＲゲート３０８の出力か
ら発生する。ゲート３０８の入力にはＳＧＮＱとＮＡＮ
Ｄゲート３１０の出力とがある。ゲート３１０の入力に
はＡＤＮＲＳとインバータ３１４で反転されたＮＯＲゲ
ート３１２の出力とがある。ゲート３１２には入力とし
てＡＮＤゲート３１６とＡＮＤゲート３１８との出力が
ある。ゲート３１６の入力にはＮＬＩＮＥＡＲとＯＰＩ
Ｎとがある。ゲート３１８の入力にはＬＩＮＥＡＲとＢ
ＩＴとがある。

【０１０８】出力ＮＳＷはＮＯＲゲート３２０の出力か
ら発生する。ゲート３２０の入力にはＳＧＮＱとインバ
ータ３２２で反転されたゲート３１０からの出力とがあ
る。

【０１０９】出力ＢＳＷはＮＯＲゲート３２４の出力か
ら発生する。ゲート３２４の入力にはＡＤＲＳとＮＯＲ
ゲート３２６の出力とがある。ゲート３２６の入力には
ＬＩＮＥＡＲとＯＡＤＢとがある。内部信号ＺＯＵＴは
ゲート３１０の出力から発生する。

【０１１０】５．セグメント・スイッチ・コントローラ
・Ｅ 図１９は図１４のＢの中で示したＤＡＳＷＣＯＮＥブロ
ック１８８の模式図である。出力ＧＳＷは３入力ＮＯＲ
ゲート３２８の出力から発生する。ゲート３２８の入力
には、ＡＮＤゲート３３０とＡＮＤゲート３３２との出
力とＡＤＲＳとがある。ゲート３３０の入力にはＬＩＮ
ＥＡＲとインバータ３３４で反転されたＢＩＴとがあ
る。ゲート３３２の入力にはＺＩＮとＮＬＩＮＥＡＲと
がある。

【０１１１】出力ＰＳＷはＮＯＲゲート３３６の出力か
ら発生する。ゲート３３６の入力にはＳＧＮＱとＮＡＮ
Ｄゲート３３８の出力とがある。ゲート３３８の入力に
はＡＤＮＲＳとインバータ３４２で反転されたＮＯＲゲ
ート３４０の出力とがある。ゲート３４０には入力とし
てＡＮＤゲート３４４とＡＮＤゲート３４６との出力が
ある。ゲート３４４の入力にはＮＬＩＮＥＡＲとＯＰＩ
Ｎとがある。ゲート３４６の入力にはＬＩＮＥＡＲとＢ
ＩＴとがある。

【０１１２】出力ＮＳＷはＮＡＮＤゲート３４８の出力
から発生する。ゲート３４８の入力にはＳＧＮＱと、イ
ンバータ３５０で反転されたゲート３３８の出力とがあ
る。

【０１１３】出力ＢＳＷはＮＡＮＤゲート３５２の出力
から発生する。ゲート３５２の入力にはＡＤＮＲＳとＮ
ＯＲゲート３５４の出力とがある。ゲート３５４の入力
にはＬＩＮＥＡＲとＯＡＤＢとがある。

【０１１４】内部信号ＺＯＵＴはゲート３３８の出力か
ら発生する。

【０１１５】動作中はＤＡＳＷＣＯＮＥによりコンデン
サＣ１５はＡＮＡＬＯＧ ＩＮＰＵＴにつながれない。
これにより変換器の分解能（resolution）や精度を損わ
ずに入力電圧レベルを約２５％低くできる。

【０１１６】６．セグメント・スイッチ・コントローラ
・Ｆ 図２０は図１４のＢの中で示したＤＡＳＷＣＯＮＦブロ
ック１９０の模式図である。出力ＧＳＷはＮＡＮＤゲー
ト３５６の出力から発生する。ゲート３５６の入力には
ＡＤＮＲＳとＮＯＲゲート３５８からの出力とがある。
ゲート３５８には入力としてＡＮＤゲート３６０とＡＮ
Ｄゲート３６２との出力がある。ゲート３６０の入力に
はＮＬＩＮＥＡＲと、インバータ３６４で反転されたＺ
ＩＮとがある。ゲート３６２の入力にはＬＩＮＥＡＲと
ＢＩＴとがある。

【０１１７】出力ＰＳＷはＮＯＲゲート３６６の出力か
ら発生する。ゲート３６６の入力にはＳＧＮＱと３入力
ＮＡＮＤゲート３６８の出力とがある。ゲート３６８の
入力にはＡＤＮＲＳ、ＬＩＮＥＡＲ、ＢＩＴがある。

【０１１８】出力ＮＳＷはＮＡＮＤゲート３７０の出力
から発生する。ゲート３７０の入力にはＳＧＮＱと、イ
ンバータ３７２で反転されたゲート３６８の出力とがあ
る。

【０１１９】出力ＢＳＷはＮＯＲゲート３７４の出力か
ら発生する。ゲート３７４の入力にはＡＤＲＳとＡＮＤ
ゲート３７６の出力とがある。ゲート３７６の入力には
ＮＬＩＮＥＡＲとＯＡＤＢとがある。

【０１２０】Ｋ．逐次近似レジスタ 図２１は図５の中で示したＡＤＳＡＲブロック７８の高
水準の図である。ＡＤＳＡＲブロック７８は１３ビット
のディジタル出力、ＡＤ１からＡＤ１３と変換終了信号
ＥＯＣを発生させる。アナログディジタル変換が完了す
るまで、ＡＤ１からＡＤ１３には暫定バイナリ・ワード
が含まれる。ＡＤＳＡＲブロック７８の入力にはＣＯＭ
ＰＯ、ＭＭＮ、ＳＡＲＣＫ、ＡＤＳＭＤ、ＬＩＮＥＡＲ
がある。ＡＤＳＡＲブロック７８にはＳＧＮＬと表示す
る符号ラッチと、ＢＩＴＬと表示する１２個の１ビット
・ラッチ、ＢＩＴＬ３８０からＢＩＴＬ４０２と論理ブ
ロック４０４とが含まれている。内部信号ＣＬＲはＮＯ
Ｒゲート４０６の出力から発生する。ゲート４０６の入
力にはＡＤＳＭＤと、インバータ４０８で反転されたＭ
ＭＮとがある。内部信号ＳＡＲＮＣＫはＳＡＲＣＫにつ
ながれているインバータ４１０の出力から発生する。ゲ
ート４１０の出力はインバータ４１２で再度反転され、
信号ＳＡＲＣを発生するが、この信号ＳＡＲＣＫはブロ
ック３７８とセル３８０からセル３９４とで使用され
る。

【０１２１】ＳＧＮＬブロック３７８は出力、ＡＤ１
３、ＭＣＯＭＰ、クロック信号ＳＡＲＤＯＵＴ（図２２
に示す）を発生させる。ＳＧＮＬブロック３７８の入力
にはＣＯＭＰＯ、ＣＬＲ、ＳＡＲＣＫがある。ＳＧＮＬ
ブロック３７８は第ｎの変換ステップの間に暫定バイナ
リ・ワードの第（１３−ｎ）のビットを発生させる。Ｓ
ＧＮＬブロック３７８はこの信号をＭＣＯＭＰとして出
力する。第ｎの変換ステップが完了したとき、ＭＣＯＭ
ＰはＳＡＲＤＯＵＴによって第（１３−ｎ）のＢＩＴＬ
にラッチされる。第１のＢＩＴＬセルはＡＤ１を発生さ
せ、第２のＢＩＴＬはＡＤ２を発生させ、以下同様にＡ
Ｄ１２までを発生させる。ＳＡＲＤＯＵＴはロウからハ
イへ遷移する論理信号で、この信号はＢＩＴＬ３８０か
らＢＩＴＬ４０２を通して連続して流れる。ＭＣＯＭＰ
はＣＯＭＰＯによってセットされる。ラッチ４３０がＡ
Ｄ１３をラッチするとＭＣＯＭＰもＡＤ１３の関数とな
る。符号ビットが正の場合、ＭＣＯＭＰはＣＯＭＰＯで
ある。符号ビットが負の場合、ＭＣＯＭＰはＣＯＭＰＯ
の反転論理である。ＳＧＮＬブロック３７８について
は、図２２と共により詳細に説明する。

【０１２２】ビット・セル３８０からビット・セル４０
２はそれぞれ第１２から第１のディジタル出力ビット、
ＡＤ１２からＡＤ１と信号ＳＡＲＤＯＵＴ（図２３に示
す）を発生させる。各ＢＩＴＬセルの入力にはＭＣＯＭ
Ｐ、ＳＡＲＤＩＮ、ＣＬＲがある。セル３８０からセル
３９０およびセル３９２の入力にはＳＡＲＣＫがある。
セル３９６からセル４０２には、あとでより詳細に説明
するとおり、論理ブロック４０４からの入力がある。セ
ル３９２の入力にはＳＡＲＮＣＫがある。さらに、セル
３９６には入力として論理ブロック４０４から発生した
ＳＡＲＤＩＮがある。図に示すとおりセル３７８からセ
ル４０２の各セルはＭＣＯＭＰから暫定バイナリ・ワー
ドの１ビットを発生させる。変換処理の終了時点で、Ｂ
ＩＴＬセル３８０からＢＩＴＬセル４０２はＡＤ１２か
らＡＤ１を出力する。入力ＳＡＲＤＩＮは、セル３７８
からセル４０２のうち、同時に動作できるのは１つのセ
ルだけであり、かつ、第ｎの変換ステップの間でも動作
できるのは第ｎのセルだけであることを保証する。ＢＩ
ＴＬセル３７８からＢＩＴＬセル４０２については図２
３と共にさらに詳細に説明する。

【０１２３】論理ブロック４０４により、いずれの圧伸
モードの場合も、ＢＩＴＬセル３９６からＢＩＴＬセル
４０２は５変換ステップ早くラッチする。これはセル３
９６からセル４０２により４つの最下位ビットがラッチ
されて、ＡＤ４からＡＤ１に出力されることを保証して
いる。ＢＩＴＬセル３９６に対する入力ＳＡＲＤＩＮ
は、インバータ４１９で反転されたＮＯＲゲート４１４
の出力から発生する。ゲート４１４には入力としてＡＮ
Ｄゲート４１６とＡＮＤゲート４１８との出力がある。
ゲート４１６には入力としてインバータ４２０で反転さ
れたＬＩＮＥＡＲとＢＩＴＬセル３８４の出力ＳＡＲＤ
ＯＵＴとがある。ゲート４１８の入力にはＬＩＮＥＡＲ
とＢＩＴＬセル３９４からのＳＡＲＤＯＵＴとがある。
ＢＩＴＬセル３９６、４００に対する入力ＣＬＫはＮＯ
Ｒゲート４２２の出力から発生する。ゲート４２２には
入力としてＡＮＤゲート４２４とＡＮＤゲート４２６と
の出力がある。ゲート４２４の入力にはＳＡＲＮＣＫと
インバータ４２０からの出力とがある。ゲート４２６の
入力にはＳＡＲＣＫとＬＩＮＥＡＲとがある。ＢＩＴＬ
セル３９８、４０２に対する入力ＣＬＫは、インバータ
４２８で反転されたゲート４２２の出力から発生する。

【０１２４】１．符号ビット・ラッチ 図２２は図２１の中で示したＳＧＮＬブロック３７８の
模式図である。ＳＧＮＬブロックには第１のＤ型フリッ
プ・フロップ４３０と第２のＤ型フリップ・フロップ４
３２とが含まれている。フリップ・フロップ４３２の入
力は正の電源ＤＶＤＤにつながれている。フリップ・フ
ロップ４３２に対するクロック（「ＣＫ」）入力とクリ
ア（「ＮＣＬ」）入力はそれぞれ入力ＣＬＫ、ＣＬＲに
つながれている。フリップ・フロップ４３０にはＣＯＭ
ＰＯにつながっている入力がある。フリップ・フロップ
４３０のクロック入力（「ＣＫ」）はフリップ・フロッ
プ４３２の反転出力につながれている。

【０１２５】出力ＡＤ１３はインバータ４３６で反転さ
れたＮＯＲゲート４３４の出力から発生する。ゲート４
３４には入力としてＡＮＤゲート４３８の出力とフリッ
プ・フロップ４３２の出力とがある。

【０１２６】出力ＭＣＯＭＰはＮＯＲゲート４４０の出
力から発生する。ゲート４４０には入力としてＡＮＤゲ
ート４４２とＡＮＤゲート４４４との出力がある。ゲー
ト４４２には入力としてフリップ・フロップ４３０の出
力とインバータ４４６で反転されたＣＯＭＰＯとがあ
る。 ゲート４４４には入力としてフリップ・フロップ
４３０の反転出力とＣＯＭＰＯとがある。出力ＳＡＲＤ
ＯＵＴはフリップ・フロップ４３２の出力から発生す
る。

【０１２７】当初フリップ・フロップ４３２の出力は信
号ＣＬＲによってクリアされている。ＣＬＲがハイに戻
りフリップ・フロップ４３２がイネーブルされると変換
が始まる。ＣＬＲはＡＳＤＭＤ（遅延したＡＤＬＤ）か
ら発生する。フリップ・フロップ４３２がクリアされて
いる間、ＡＤＣはアナログ入力を標本化しホールドす
る。比較器３２（図７に示す）はアナログ入力をＤＡＶ
ＧＮＤと比較しＣＯＭＰＯを発生させる。フリップ・フ
ロップ４３２にＣＬＫが入力されるとＳＡＲＤＯＵＴに
ロウからハイへの遷移が発生する。この遷移によりＣＯ
ＭＰＯがフリップ・フロップ４３０にラッチされる。Ｓ
ＡＲＤＯＵＴに起こったロウからハイへの遷移はＢＩＴ
Ｌセル３８０からＢＩＴＬセル４０２を通して流れる。
ＤＶＤＤはハイにつながっているので、残りの変換の間
フリップ・フロップ４３２の出力は変化しない。ＡＤ１
３は第１の変換ステップの後に最終的にラッチされた値
のＣＯＭＰＯを示す。

【０１２８】出力ＭＣＯＭＰは暫定バイナリ・ワードの
中の後続の各ビットを発生させる。ＡＤ１３が論理１
（logic 1 ）であればＭＣＯＭＰはＣＯＭＰＯである。
ＡＤ１３が論理０（logic 0 ）であればＭＣＯＭＰはＣ
ＯＭＰＯの反転である。暫定バイナリ・ワードがＡＮＡ
ＬＯＧ ＩＮＰＵＴより小さいアナログ電圧を発生させ
ると、ＣＯＭＰＯは論理１になる。暫定バイナリ・ワー
ドがＡＮＡＬＯＧ ＩＮＰＵＴより大きいアナログ電圧
を発生させると、ＣＯＭＰＯは論理０になる。

【０１２９】２．ビット・ラッチ 図２３は図２１の中で示したＢＩＴＬセルの模式図であ
る。ＢＩＴＬセルには第１のＤ型フリップ・フロップ４
４８と第２のフリップ・フロップ４５０とが含まれてい
る。フリップ・フロップ４５０の入力はＳＡＲＤＩＮに
つながれている。フリップ・フロップ４５０のクロック
（「ＣＫ」）入力とクリア（「ＮＣＬ」）入力はそれぞ
れＣＬＫ、ＣＬＲにつながれている。フリップ・フロッ
プ４４８にはＭＣＯＭＰにつながっている入力がある。
フリップ・フロップ４４８のクロック入力（「ＣＫ」）
はフリップ・フロップ４５０の反転出力につながれてい
る。

【０１３０】出力ビットＱはインバータ４５４で反転さ
れたＮＯＲゲート４５２の出力から発生する。ゲート４
５２には入力としてＡＮＤゲート４５６とＡＮＤゲート
４５８との出力がある。ゲート４５６の入力にはＳＡＲ
ＤＩＮとフリップ・フロップ４５０の反転出力とがあ
る。ゲート４５８にはフリップ・フロップ４４８、４５
０の出力がある。Ｑが対応するディジタル出力のビット
はＡＤＳＡＲブロック７８の中のＢＩＴＬセルの位置に
よって特定される。出力ＳＡＲＤＯＵＴはフリップ・フ
ロップ４５０の出力から発生する。

【０１３１】当初ＳＡＲＤＯＵＴはゼロでありフリップ
・フロップ４５０の出力は入力ＣＬＲによってクリアさ
れている。暫定バイナリ・ワードの試行ビットＱはＳＡ
ＲＤＩＮかあるいは論理ゼロである。ＳＧＮＬブロック
の出力ＳＡＲＤＯＵＴが第ｎの変換ステップに於ける第
ｎのＢＩＴＬセルに達すると、最終的に入力ＳＡＲＤＩ
Ｎはハイになる。ついでＳＡＲＤＩＮによって試行ビッ
トＱは高いほうのハイになる。次に比較器は暫定バイナ
リ・ワードから発生したアナログ電圧をＡＮＡＬＯＧＩ
ＮＰＵＴと比較する。フリップ・フロップ４５０の反転
出力のハイからロウへの遷移により、フリップ・フロッ
プ４４８はＭＣＯＭＰをラッチして１クロックサイクル
遅らせる。フリップ・フロップ４４８はその非反転出力
にＭＣＯＭＰを出力する。ＳＡＲＤＩＮはハイのままと
なっているので、残りの変換の間フリップ・フロップ４
４８の出力は変化しない。

【０１３２】上記説明の通り、暫定バイナリ・ワードが
アナログ入力より大きいかあるいは小さいかということ
と、ＡＤ１３が高いほうのロウ（higher low）であるか
どうかということとをＭＣＯＭＰで表すことができるの
である。出力ＥＯＣはＢＩＴＬセル４０２から発生す
る。

【０１３３】本発明とその利点を詳細に説明してきた
が、添付の請求の範囲で定義されるとおり、本発明の精
神と範囲から逸脱することなしに各種の変更、代用、お
よび小規模改造を行うことができることを理解すべきで
ある。

【０１３４】以上の説明に関して更に以下の項を開示す
る。 （１）マルチモード・アナログ・ディジタル変換器であ
って、入力電圧レベルと発生させた電圧レベルとを比較
する比較器と、前記比較器の出力に応答して暫定バイナ
リ・ワードを発生させる逐次近似レジスタと、前記暫定
バイナリ・ワードと、伝達関数とに応答して発生電圧を
発生させる電荷リディストリビューション装置であっ
て、前記伝達関数は線形および圧伸伝達関数を含んだグ
ループから選択される、電荷リディストリビューション
装置とを含むことを特徴とするマルチモード・アナログ
・ディジタル変換器。

【０１３５】（２）第（１）項記載のマルチモード・ア
ナログ・ディジタル変換器であって、前記電荷リディス
トリビューション装置は、Ａ法則圧伸伝達関数およびμ
法則圧伸伝達関数から選択した１つの伝達関数に対して
動作可能であることを特徴とするマルチモード・アナロ
グ・ディジタル変換器。

【０１３６】（３）第（１）項記載のマルチモード・ア
ナログ・ディジタル変換器であって、前記電荷リディス
トリビューション装置は、第１のノードに第１の電圧レ
ベルを発生させる第１のコンデンサ・アレイであって、
前記コンデンサ・アレイの各コンデンサの第１の端子は
第１のノードにつながれている第１のコンデンサ・アレ
イと、出力ノードに前記電圧レベルを発生させる第２の
コンデンサ・アレイであって、前記コンデンサ・アレイ
の各コンデンサの第１の端子は前記出力のノードにつな
がれている第２のコンデンサ・アレイと、第１の端子と
第２の端子とを有するスケーリング・コンデンサであっ
て、前記第１の端子は前記第１のノードにつながれ、前
記第２の端子は中間ノードにつながれている前記スケー
リング・コンデンサと、前記第１のコンデンサ・アレイ
と前記第１のコンデンサ・アレイとをそれぞれ第１の電
圧セットと第２の電圧セットとに選択的につなぐスイッ
チング回路であって、前記第２の電圧セットは前記中間
ノードに於ける電圧を含んでいる前記スイッチング回路
と、を含むことを特徴とするマルチモード・アナログ・
ディジタル変換器。

【０１３７】（４）第（１）項記載のマルチモード・ア
ナログ・ディジタル変換器であって、前記入力電圧レベ
ルを所定量だけ減衰させる回路をさらに含むことを特徴
とするマルチモード・アナログ・ディジタル変換器。

【０１３８】（５）マルチモード・アナログ・ディジタ
ル変換器であって、入力電圧レベルと発生させた電圧レ
ベルとを比較する比較器と、前記比較器の出力に応答し
て暫定バイナリ・ワードを発生させる逐次近似レジスタ
と、第１のノードに第１の電圧レベルを発生させる第１
のコンデンサ・アレイであって、前記コンデンサ・アレ
イの各コンデンサの第１の端子は第１のノードにつなが
れている第１のコンデンサ・アレイと、出力ノードに前
記電圧レベルを発生させる第２のコンデンサ・アレイで
あって、前記コンデンサ・アレイの各コンデンサの第１
の端子は前記出力のノードにつながれている第２のコン
デンサ・アレイと、第１の端子と第２の端子とを有する
スケーリング・コンデンサであって、前記第１の端子は
前記第１のノードにつながれ、前記第２の端子は中間ノ
ードにつながれている前記スケーリング・コンデンサ
と、前記第１のコンデンサ・アレイと前記第１のコンデ
ンサ・アレイとのコンデンサをそれぞれ第１の電圧セッ
トと第２の電圧セットとに選択的につなぐスイッチング
回路であって、前記第２の電圧セットは前記中間ノード
に於ける電圧を含んでおり、前記回路は線形伝達関数お
よび圧伸伝達関数を含んだグループから選択した伝達関
数に応答する前記スイッチング回路と、を含むことを特
徴とするマルチモード・アナログ・ディジタル変換器。

【０１３９】（６）第（４）項記載のマルチモード・ア
ナログ・ディジタル変換器であって、前記電荷リディス
トリビューション装置は、Ａ法則圧伸伝達関数およびμ
法則圧伸伝達関数に選択的に応答することを特徴とする
マルチモード・アナログ・ディジタル変換器。

【０１４０】（７）第（４）項記載のマルチモード・ア
ナログ・ディジタル変換器であって、前記入力電圧レベ
ルを所定量だけ低レベルにする回路をさらに含むことを
特徴とするマルチモード・アナログ・ディジタル変換
器。

【０１４１】（８）アナログ電圧レベルをディジタル電
圧レベルに変換する方法であって、第１のノードに電圧
レベルを発生させるステップであって、前記電圧レベル
は暫定バイナリ・ワードと選択した伝達関数とに応答
し、前記伝達関数は線形および圧伸伝達関数を含んだグ
ループから選択されるステップと、発生した電圧レベル
を比較器によりアナログ電圧レベルと比較するステップ
と、前記比較器の出力に応答して前記暫定バイナリ・ワ
ードを修正するステップと、を含むことを特徴とする方
法。

【０１４２】（９）第（８）項記載の方法であって、電
圧レベルを発生させる前記ステップは、中間ノードに中
間電圧レベルを発生させるステップであって、前記ノー
ドはスケーリング・コンデンサの第１の端子につながれ
ており、前記スケーリング・コンデンサの第２の端子は
第１のコンデンサ・アレイの各コンデンサの第１の端子
につながれているステップと、出力ノードに出力電圧を
発生させるステップであって、前記ノードは第２のコン
デンサ・アレイの各コンデンサの第１の端子につながれ
ているステップと、第１のコンデンサ・アレイの各コン
デンサの第２の端子に対して電圧レベルを選択的にスイ
ッチするステップであって、前記電圧レベルは電圧レベ
ルの打尾１のセットから選択されるステップと、第２の
コンデンサ・アレイの各コンデンサの第２の端子に対し
て電圧レベルを選択的にスイッチするステップであっ
て、前記中間ノードに於ける前記電圧を含んだ電圧レベ
ルの第２のセットから選択されるステップと、を含むこ
とを特徴とする方法。

【０１４３】（１０）線形または圧伸伝達関数のいずれ
かを選択してアナログ入力をディジタル出力に変換する
マルチモード・アナログ・ディジタル変換器１０を提供
する。変換器１０は比較器３２、逐次近似レジスタ１４
および電荷リディストリビューション装置１２を有して
いる。比較器３２は入力電圧を発生電圧と比較する。逐
次近似レジスタ１４は比較器３２の出力に応答して暫定
バイナリ・ワードを発生させる。電荷リディストリビュ
ーション装置１２は暫定バイナリ・ワードおよび選択し
た伝達関数に従って発生電圧を発生させる。伝達関数は
線形伝達関数および圧伸伝達関数からなるグループから
選択することができる。

【図面の簡単な説明】

【図１】伝達関数をグラフで示す図であって、Ａは線形
伝達関数をグラフで示す図、Ｂは圧伸伝達関数をグラフ
で示す図。

【図２】開示したアナログ・ディジタル変換器の高水準
の図。

【図３】伝達関数に対する逐次近似デシジョン・ツリー
をグラフで示す図であって、Ａは線形伝達関数に対する
逐次近似デシジョン・ツリーをグラフで示す図、Ｂは圧
伸伝達関数に対する逐次近似デシジョン・ツリーをグラ
フで示す図。

【図４】開示したアナログ・ディジタル変換器のアナロ
グ部（analog half ）の高水準の図であって、Ａは開示
したアナログ・ディジタル変換器のアナログ部（analog
half ）の高水準の図、Ｂは開示したアナログ・ディジ
タル変換器のアナログ部（analog half ）の高水準の
図。

【図５】開示したアナログ・ディジタル変換器のディジ
タル部（digital half）の高水準の図。

【図６】図４のＡの中で示したＳＴＡＲＲＡＹブロック
の模式図。

【図７】図４のＢの中で示したＳＥＧＡＲＲＡＹブロッ
クの模式図。

【図８】図４のＡの中で示したＳＴＰＳＷセルの模式
図。

【図９】図４のＢの中で示したＳＥＧＳＷセルの模式
図。

【図１０】図４のＡの中で示したＡＤＩＮブロックの模
式図。

【図１１】図５の中で示したＳＴＰＤＥＣブロックの高
水準の図。

【図１２】図１１の中で示したＳＳＷＣＯＮセルの模式
図。

【図１３】図１１の中で示したＡＵＣＯＮブロックの模
式図。

【図１４】図５の中で示したＳＥＧＤＥＣブロックの高
水準の図であって、Ａは図５の中で示したＳＥＧＤＥＣ
ブロックの高水準の図、Ｂは図５の中で示したＳＥＧＤ
ＥＣブロックの高水準の図。

【図１５】図１４のＡの中で示したＤＡＳＷＣＯＮＡブ
ロックの模式図。

【図１６】図１４のＡの中で示したＤＡＳＷＣＯＮＢブ
ロックの模式図。

【図１７】図１４のＡの中で示したＤＡＳＷＣＯＮＣブ
ロックの模式図。

【図１８】図１４のＡおよびＢの中で示したＤＡＳＷＣ
ＯＮＤセルの模式図。

【図１９】図１４のＢの中で示したＤＡＳＷＣＯＮＥブ
ロックの模式図。

【図２０】図１４のＢの中で示したＤＡＳＷＣＯＮＦブ
ロックの模式図。

【図２１】図５の中で示したＡＤＳＡＲブロックの高水
準の図。

【図２２】図２１の中で示したＳＧＮＬブロックの模式
図。

【図２３】図２１の中で示したＢＩＴＬセルの模式図。

【符号の説明】

１０ マルチモード・アナログ・ディジ
タル変換器 １２ 電荷リディストリビューション装
置／第１のコンデンサ・アレイ １４、７８ 逐次近似レジスタ １６、２０、２６ ノード １８ ステップ・アレイ・スイッチ ２２ セグメント・アレイ・スイッチ ２４ オペ・アンプ ２８、３０、３４、３６スイッチ ３２ 比較器 ３８ ディジタル・デコード ４２ アナログ・ディジタル変換器のア
ナログ部 ４４ ステップ・コンデンサ・アレイ・
ブロック ４６ セグメント・コンデンサ・アレイ
・ブロック ４８ ステップ・スイッチ ５０ セグメント・スイッチ ５２ セグメント・アレイ入力スイッチ
・ブロック ５６、５８、６０、６２、６４、６６、６８、７０、８
０、８２、８４、８６、８８、９８、１００、１０２、
１１８、１２０、１２２、１２４、１２６、１３２、１
３４、１３６、１３８、１４４、１４６、１４８、１５
０、１５２、１５４、１６０、１６４、１６６、２０
０、２０２、２０４、２０６、２０８、２１０、２１
２、２１４、２５６、２８０、２９４、３００、３０
６、３１４、３２２、３３４、３４２、３５０、３６
４、３７２、４０８、４１０、４１２、４１９、４２
８、４３６、４４６、４５４インバータ ７２ アナログ・ディジタル変換器のデ
ィジタル部 ７４ ステップ・デコーダ ７６ セグメント・デコーダ ９０、９２、１０４、１０６、１０８、１１０ｎチャネ
ル・トランジスタ １１２、１１４ ｐチャネル・トランジスタ １２８、１３０ スイッチ １４０ ステップ・スイッチ・コントロー
ラ・セル １４２ 圧伸コントローラ・ブロック １５６、１６２、１６８、１９６、２２４、２２８、２
３４、２３８、２４４、２４８、２５８、２６２、２６
８、３７０、２８２、２８４、２８６、２９０、２９
２、２９８、３０８、３１２、３２４、３２６、３２
８、３３６、３４０、３５４、３５８、３６６、３７
４、４０６、４１４、４２２、４３４、４４０、４５２
ＮＯＲゲート １５８、１７０、１９２、１９４、１９８、２１６、２
１８、２２０、２２２、２２６、２３０、２３６、２４
０、２４２、２４６、２５０、２５２、２５４、２６
０、２７２、２７８、２８８、２９６、３１０、３２
０、３３８、３４８、３５２、３５６、３６８、３７０
ＮＡＮＤゲート ２３２、２６４、２６６、２７４、２７６、３０２、３
０４、３１６、３１８、３３０、３３２、３４４、３４
６、３６０、３６２、３７６、４１６、４１８、４２
４、４２６、４３８、４４２、４４４、４５６、４５８
ＡＮＤゲート １７２ セグメント・スイッチ・コントロ
ーラ・Ａ・ブロック １７４ セグメント・スイッチ・コントロ
ーラ・Ｂ・ブロック １７６ セグメント・スイッチ・コントロ
ーラ・Ｃ・ブロック １７８、１８０、１８２、１８４、１８６ セグメン
ト・スイッチ・コントローラ・Ｄ・セル １８８ セグメント・スイッチ・コントロ
ーラ・Ｅ・ブロック １９０ セグメント・スイッチ・コントロ
ーラ・Ｆ・ブロック ３７８ 符号ビット・ラッチ・セル ３８０、３８２、３８４、３８６、３８８、３９０、３
９２、３９４、３９６、３９８、４００、４０２
ビット・ラッチ・セル ４０４ 論理ブロック ４３０、４３２、４４８、４５０ Ｄ型フ
リップ・フロップ Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５ 第１のコンデンサ
・アレイのコンデンサ Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３、
Ｃ１４、Ｃ１５、１Ｃ６ 第２のコンデン
サ・アレイのコンデンサ Ｃ６ スケーリング・コンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム エイ．セベリン アメリカ合衆国テキサス州アレン，ギレス ピィ 546

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マルチモード・アナログ・ディジタル変
   換器であって、 入力電圧レベルと発生させた電圧レベルとを比較する比
   較器と、 前記比較器の出力に応答して暫定バイナリ・ワードを発
   生させる逐次近似レジスタと、 前記暫定バイナリ・ワードと伝達関数とに応答して発生
   電圧を発生させる電荷リディストリビューション装置で
   あって、前記伝達関数は線形および圧伸伝達関数を含ん
   だグループから選択される電荷リディストリビューショ
   ン装置と、 を含むことを特徴とするマルチモード・アナログ・ディ
   ジタル変換器。
2. 【請求項２】 アナログ電圧レベルをディジタル電圧レ
   ベルに変換する方法であって、 第１のノードに電圧レベルを発生させるステップであっ
   て、前記電圧レベルは暫定バイナリ・ワードと選択した
   伝達関数とに応答し、前記伝達関数は線形および圧伸伝
   達関数を含んだグループから選択されるステップと、 比較器により発生した電圧レベルをアナログ電圧レベル
   と比較するステップと、 前記比較器の出力に応答して前記暫定バイナリ・ワード
   を修正するステップと、 を含むことを特徴とする方法。