JPH10283735A - 光ディスクのｃｄエンコード装置 - Google Patents
光ディスクのｃｄエンコード装置Info
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- JPH10283735A JPH10283735A JP9102619A JP10261997A JPH10283735A JP H10283735 A JPH10283735 A JP H10283735A JP 9102619 A JP9102619 A JP 9102619A JP 10261997 A JP10261997 A JP 10261997A JP H10283735 A JPH10283735 A JP H10283735A
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- G11B7/0037—Recording, reproducing or erasing systems characterised by the shape or form of the carrier with discs
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- Signal Processing (AREA)
- Optical Recording Or Reproduction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 ＣＤ−Ｒドライブ用１チップＬＳＩでは、Ｃ
Ｄデコード系回路とＣＤエンコード系回路のクロックと
して、周波数が異なる２種類のクロックを入力する必要
があり、発振素子を２個使用するのでコストアップにな
るので、共通発振素子で構成することによって、コスト
ダウンを図る。 【解決手段】 記録可能な光ディスクのＣＤエンコード
装置において、書き込み動作中に必要となるチャンネル
クロックを生成する手段として、ＣＤデコード系クロッ
クまたはその（２のｎ乗）倍あるいは１／（２のｎ乗）
倍の周波数のクロックをＭ／Ｎ倍して生成するクロック
シンセサイザを設ける。
Ｄデコード系回路とＣＤエンコード系回路のクロックと
して、周波数が異なる２種類のクロックを入力する必要
があり、発振素子を２個使用するのでコストアップにな
るので、共通発振素子で構成することによって、コスト
ダウンを図る。 【解決手段】 記録可能な光ディスクのＣＤエンコード
装置において、書き込み動作中に必要となるチャンネル
クロックを生成する手段として、ＣＤデコード系クロッ
クまたはその（２のｎ乗）倍あるいは１／（２のｎ乗）
倍の周波数のクロックをＭ／Ｎ倍して生成するクロック
シンセサイザを設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、記録可能な光デ
ィスクを駆動する光ディスク装置に係り、特に、光ディ
スク装置のＣＤエンコード装置に関する。
ィスクを駆動する光ディスク装置に係り、特に、光ディ
スク装置のＣＤエンコード装置に関する。
【０００２】
【従来の技術】大容量の情報を記録する装置として、光
ディスクが使用されている。ここで、光ディスクとドラ
イブ構成について、概略を説明する。一般的なＣＤ−Ｒ
とＣＤ−Ｅディスクは、書き込みが可能な（記録可能
な）ＣＤ（コンパクトディスク）である。前者のＣＤ−
Ｒ（ＣＤレコーダブル）は、１回だけ書き込みが可能な
ＣＤである（なお、ＣＤ−Ｗｒｉｔｅ Ｏｎｃｅともい
われている）。また、後者のＣＤ−Ｅ（ＣＤイレーザブ
ル）は、複数回の書き込みが可能なＣＤである（なお、
ＣＤ−ＲＷ：ＣＤリライタブルともいわれている）。こ
れらのＣＤ−ＲやＣＤ−Ｅディスク、すなわち、光ディ
スクは、次の図２４のようなドライブによって情報の記
録再生が行われる。
ディスクが使用されている。ここで、光ディスクとドラ
イブ構成について、概略を説明する。一般的なＣＤ−Ｒ
とＣＤ−Ｅディスクは、書き込みが可能な（記録可能
な）ＣＤ（コンパクトディスク）である。前者のＣＤ−
Ｒ（ＣＤレコーダブル）は、１回だけ書き込みが可能な
ＣＤである（なお、ＣＤ−Ｗｒｉｔｅ Ｏｎｃｅともい
われている）。また、後者のＣＤ−Ｅ（ＣＤイレーザブ
ル）は、複数回の書き込みが可能なＣＤである（なお、
ＣＤ−ＲＷ：ＣＤリライタブルともいわれている）。こ
れらのＣＤ−ＲやＣＤ−Ｅディスク、すなわち、光ディ
スクは、次の図２４のようなドライブによって情報の記
録再生が行われる。
【０００３】図２４は、光ディスクドライブについて、
その要部構成の一例を示す機能ブロック図である。図に
おいて、１は光ディスク、２はスピンドルモータ、３は
光ピックアップ、４はモータドライバ、５はリードアン
プ、６はサーボ手段、７はＣＤデコーダ、８はＡＴＩＰ
デコーダ、９はレーザコントローラ、１０はＣＤエンコ
ーダ、１１はＣＤ−ＲＯＭエンコーダ、１２はバッファ
ＲＡＭ、１３はバッファマネージャ、１４はＣＤ−ＲＯ
Ｍデコーダ、１５はＡＴＡＰＩ／ＳＣＳＩインターフェ
ース、１６はＤ／Ａコンバータ、１７はＲＯＭ、１８は
ＣＰＵ、１９はＲＡＭを示し、ＬＢはレーザ光、Ａｕｄ
ｉｏはオーディオ出力信号を示す。
その要部構成の一例を示す機能ブロック図である。図に
おいて、１は光ディスク、２はスピンドルモータ、３は
光ピックアップ、４はモータドライバ、５はリードアン
プ、６はサーボ手段、７はＣＤデコーダ、８はＡＴＩＰ
デコーダ、９はレーザコントローラ、１０はＣＤエンコ
ーダ、１１はＣＤ−ＲＯＭエンコーダ、１２はバッファ
ＲＡＭ、１３はバッファマネージャ、１４はＣＤ−ＲＯ
Ｍデコーダ、１５はＡＴＡＰＩ／ＳＣＳＩインターフェ
ース、１６はＤ／Ａコンバータ、１７はＲＯＭ、１８は
ＣＰＵ、１９はＲＡＭを示し、ＬＢはレーザ光、Ａｕｄ
ｉｏはオーディオ出力信号を示す。
【０００４】この図２４において、矢印はデータが主に
流れる方向を示しており、また、図を簡略化するため
に、図２４の各ブロックを制御するＣＰＵ１８には、太
線のみを付けて各ブロックとの接続を省略している。光
ディスクドライブの構成と動作は、次のとおりである。
光ディスク１は、スピンドルモータ２によって回転駆動
される。このスピンドルモータ２は、モータドライバ４
とサーボ手段５により、線速度が一定になるように制御
される。この線速度は、階段的に変更することが可能で
ある。
流れる方向を示しており、また、図を簡略化するため
に、図２４の各ブロックを制御するＣＰＵ１８には、太
線のみを付けて各ブロックとの接続を省略している。光
ディスクドライブの構成と動作は、次のとおりである。
光ディスク１は、スピンドルモータ２によって回転駆動
される。このスピンドルモータ２は、モータドライバ４
とサーボ手段５により、線速度が一定になるように制御
される。この線速度は、階段的に変更することが可能で
ある。
【０００５】光ピックアップ３は、図示されない半導体
レーザ、光学系、フォーカスアクチュエータ、トラック
アクチュエータ、受光素子およびポジションセンサを内
蔵しており、レーザ光ＬＢを光ディスク１に照射する。
また、この光ピックアップ３は、シークモータによって
スレッジ方向への移動が可能である。これらのフォーカ
スアクチュエータ、トラックアクチュエータ、シークモ
ータは、受光素子とポジションセンサから得られる信号
に基いて、モータドライバ４とサーボ手段５により、レ
ーザ光ＬＢのスポットが光ディスク１上の目的の場所に
位置するように制御される。
レーザ、光学系、フォーカスアクチュエータ、トラック
アクチュエータ、受光素子およびポジションセンサを内
蔵しており、レーザ光ＬＢを光ディスク１に照射する。
また、この光ピックアップ３は、シークモータによって
スレッジ方向への移動が可能である。これらのフォーカ
スアクチュエータ、トラックアクチュエータ、シークモ
ータは、受光素子とポジションセンサから得られる信号
に基いて、モータドライバ４とサーボ手段５により、レ
ーザ光ＬＢのスポットが光ディスク１上の目的の場所に
位置するように制御される。
【０００６】そして、リード時には、光ピックアップ３
によって得られた再生信号が、リードアンプ５で増幅さ
れて２値化された後、ＣＤデコーダ７に入力される。入
力された２値化データは、このＣＤデコーダ７におい
て、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍ
ｏｄｕｌａｔｉｏｎ）復調される。なお、記録データ
は、８ビットずつまとめられてＥＦＭ変調されており、
このＥＦＭ変調では、８ビットを１４ビットに変換し、
結合ビットを３ビット付加して合計１７ビットにする。
この場合に、結合ビットは、それまでの「１」と「０」
の数が平均的に等しくなるように付けられる。これを
「ＤＣ成分の抑制」といい、ＤＣカットされた再生信号
のスライスレベル変動が抑圧される。
によって得られた再生信号が、リードアンプ５で増幅さ
れて２値化された後、ＣＤデコーダ７に入力される。入
力された２値化データは、このＣＤデコーダ７におい
て、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍ
ｏｄｕｌａｔｉｏｎ）復調される。なお、記録データ
は、８ビットずつまとめられてＥＦＭ変調されており、
このＥＦＭ変調では、８ビットを１４ビットに変換し、
結合ビットを３ビット付加して合計１７ビットにする。
この場合に、結合ビットは、それまでの「１」と「０」
の数が平均的に等しくなるように付けられる。これを
「ＤＣ成分の抑制」といい、ＤＣカットされた再生信号
のスライスレベル変動が抑圧される。
【０００７】復調されたデータは、デインターリーブと
エラー訂正の処理が行われる。その後、このデータは、
ＣＤ−ＲＯＭデコーダ１４へ入力され、データの信頼性
を高めるために、さらに、エラー訂正の処理が行われ
る。このように２回のエラー訂正の処理が行われたデー
タは、バッファマネージャ１３によって一旦バッファＲ
ＡＭ１２に蓄えられ、セクタデータとして揃った状態
で、ＡＴＡＰＩ／ＳＣＳＩインターフェース１５を介し
て、図示しないホストコンピュータへ一気に転送され
る。なお、音楽データの場合には、ＣＤデコーダ７から
出力されたデータが、Ｄ／Ａコンバータ１６へ入力さ
れ、アナログのオーディオ出力信号Ａｕｄｉｏとして取
り出される。
エラー訂正の処理が行われる。その後、このデータは、
ＣＤ−ＲＯＭデコーダ１４へ入力され、データの信頼性
を高めるために、さらに、エラー訂正の処理が行われ
る。このように２回のエラー訂正の処理が行われたデー
タは、バッファマネージャ１３によって一旦バッファＲ
ＡＭ１２に蓄えられ、セクタデータとして揃った状態
で、ＡＴＡＰＩ／ＳＣＳＩインターフェース１５を介し
て、図示しないホストコンピュータへ一気に転送され
る。なお、音楽データの場合には、ＣＤデコーダ７から
出力されたデータが、Ｄ／Ａコンバータ１６へ入力さ
れ、アナログのオーディオ出力信号Ａｕｄｉｏとして取
り出される。
【０００８】また、ライト時には、ＡＴＡＰＩ／ＳＣＳ
Ｉインターフェース１５を通して、ホストコンピュータ
から送られてきたデータは、バッファマネージャ１３に
よって一旦バッファＲＡＭ１２に蓄えられる。そして、
バッファＲＡＭ１２内にある程度の量のデータが蓄積さ
れた状態で、ライト動作が開始されるが、この場合に
は、その前にレーザスポットを書き込み開始地点に位置
させる必要がある。この地点は、トラックの蛇行により
予め光ディスク１上に刻まれているウォブル信号によっ
て求められる。
Ｉインターフェース１５を通して、ホストコンピュータ
から送られてきたデータは、バッファマネージャ１３に
よって一旦バッファＲＡＭ１２に蓄えられる。そして、
バッファＲＡＭ１２内にある程度の量のデータが蓄積さ
れた状態で、ライト動作が開始されるが、この場合に
は、その前にレーザスポットを書き込み開始地点に位置
させる必要がある。この地点は、トラックの蛇行により
予め光ディスク１上に刻まれているウォブル信号によっ
て求められる。
【０００９】ウォブル信号には、ＡＴＩＰと呼ばれる絶
対時間情報が含まれており、この情報が、ＡＴＩＰデコ
ーダ８によって取り出される。また、このＡＴＩＰデコ
ーダ８によって生成される同期信号は、ＣＤエンコーダ
１０へ入力され、光ディスク１上の正確な位置へのデー
タの書き込みを可能にしている。バッファＲＡＭ１２の
データは、ＣＤ−ＲＯＭエンコーダ１１やＣＤエンコー
ダ１０において、エラー訂正コードの付加や、インター
リーブが行われ、レーザコントローラ９、光ピックアッ
プ３を介して、光ディスク１に記録される。
対時間情報が含まれており、この情報が、ＡＴＩＰデコ
ーダ８によって取り出される。また、このＡＴＩＰデコ
ーダ８によって生成される同期信号は、ＣＤエンコーダ
１０へ入力され、光ディスク１上の正確な位置へのデー
タの書き込みを可能にしている。バッファＲＡＭ１２の
データは、ＣＤ−ＲＯＭエンコーダ１１やＣＤエンコー
ダ１０において、エラー訂正コードの付加や、インター
リーブが行われ、レーザコントローラ９、光ピックアッ
プ３を介して、光ディスク１に記録される。
【００１０】なお、ＥＦＭ変調されたデータは、ビット
ストリームとしてチャンネルビットレート４．３２１８
Ｍｂｐｓ（標準速）でレーザを駆動する。この場合の記
録データは、５８８チャンネルビット単位でＥＦＭフレ
ームを構成する。チャンネルクロックとは、このチャン
ネルビットの周波数のクロックを意味する。以上が、図
２４の光ディスクドライブの構成と動作の概要である。
ストリームとしてチャンネルビットレート４．３２１８
Ｍｂｐｓ（標準速）でレーザを駆動する。この場合の記
録データは、５８８チャンネルビット単位でＥＦＭフレ
ームを構成する。チャンネルクロックとは、このチャン
ネルビットの周波数のクロックを意味する。以上が、図
２４の光ディスクドライブの構成と動作の概要である。
【００１１】ところで、このような光ディスクドライ
ブ、例えばＣＤ−Ｒドライブで使用する１チップＬＳＩ
が、すでに市販されている（例えば、三洋電機株式会社
製のＬＣ８９５９）。このようなＣＤ−Ｒドライブ用１
チップＬＳＩでは、ＣＤデコード系回路（ディスクから
読み出した信号を処理する回路）とＣＤエンコード系回
路（書き込みデータを実際にディスクに書き込む信号を
処理する回路）のクロックは、周波数が異なっているの
で、一般的に２種類のクロック入力が必要である。
ブ、例えばＣＤ−Ｒドライブで使用する１チップＬＳＩ
が、すでに市販されている（例えば、三洋電機株式会社
製のＬＣ８９５９）。このようなＣＤ−Ｒドライブ用１
チップＬＳＩでは、ＣＤデコード系回路（ディスクから
読み出した信号を処理する回路）とＣＤエンコード系回
路（書き込みデータを実際にディスクに書き込む信号を
処理する回路）のクロックは、周波数が異なっているの
で、一般的に２種類のクロック入力が必要である。
【００１２】
【発明が解決しようとする課題】先の従来例で説明した
ように、ＣＤ−Ｒドライブ用１チップＬＳＩでは、ＣＤ
デコード系回路とＣＤエンコード系回路のクロックとし
て、周波数が異なる２種類のクロックを入力する必要が
ある。しかし、２種類のクロックを発生させるために
は、２個の発振素子が必要であり、発振素子は安価でな
いため、コストアップになる、という問題がある。この
発明では、ＣＤ−Ｒドライブ用１チップＬＳＩで使用す
るクロックを、共通発振素子で構成することにより、コ
ストダウンを図ることを課題とする。具体的にいえば、
先の図２４に示した光ディスクドライブにおいて、ＣＤ
エンコーダ１０が分担するＣＤエンコード機能に係り、
特に、ＣＤデコード系とＣＤエンコード系とで、そのチ
ャンネルクロックの共通化を実現することを課題とする
（請求項１の発明）。
ように、ＣＤ−Ｒドライブ用１チップＬＳＩでは、ＣＤ
デコード系回路とＣＤエンコード系回路のクロックとし
て、周波数が異なる２種類のクロックを入力する必要が
ある。しかし、２種類のクロックを発生させるために
は、２個の発振素子が必要であり、発振素子は安価でな
いため、コストアップになる、という問題がある。この
発明では、ＣＤ−Ｒドライブ用１チップＬＳＩで使用す
るクロックを、共通発振素子で構成することにより、コ
ストダウンを図ることを課題とする。具体的にいえば、
先の図２４に示した光ディスクドライブにおいて、ＣＤ
エンコーダ１０が分担するＣＤエンコード機能に係り、
特に、ＣＤデコード系とＣＤエンコード系とで、そのチ
ャンネルクロックの共通化を実現することを課題とする
（請求項１の発明）。
【００１３】また、実際の装置では、書き込み後のリー
ド特性を良好にするために、さらに外付け回路が必要で
あり、その際には、ＣＰＵ（マイクロコンピュータある
いはシステムコントローラ）から指令を与えなければな
らない。この発明では、ライトストラテジの細かな補正
が可能で、しかも、プログラミング負担の少ない、低コ
ストのＣＤエンコード装置を実現することを課題とする
（請求項２から請求項６の発明）。
ド特性を良好にするために、さらに外付け回路が必要で
あり、その際には、ＣＰＵ（マイクロコンピュータある
いはシステムコントローラ）から指令を与えなければな
らない。この発明では、ライトストラテジの細かな補正
が可能で、しかも、プログラミング負担の少ない、低コ
ストのＣＤエンコード装置を実現することを課題とする
（請求項２から請求項６の発明）。
【００１４】
【課題を解決するための手段】請求項１の発明では、記
録可能な光ディスクのＣＤエンコード装置において、書
き込み動作中に必要となるチャンネルクロックを生成す
る手段として、ＣＤデコード系クロックまたはその（２
のｎ乗）倍あるいは１／（２のｎ乗）倍の周波数のクロ
ックをＭ／Ｎ倍して生成するクロックシンセサイザを設
けている。
録可能な光ディスクのＣＤエンコード装置において、書
き込み動作中に必要となるチャンネルクロックを生成す
る手段として、ＣＤデコード系クロックまたはその（２
のｎ乗）倍あるいは１／（２のｎ乗）倍の周波数のクロ
ックをＭ／Ｎ倍して生成するクロックシンセサイザを設
けている。
【００１５】請求項２の発明では、記録可能な光ディス
クのＣＤエンコード装置において、書き込み動作中に必
要となるチャンネルクロックの（２のｎ乗）倍の周波数
のクロックをＣＤデコード系回路で使用するクロックか
ら生成するクロックシンセサイザと、生成された（２の
ｎ乗）倍の周波数のクロックを数段階に分周する分周手
段とを設けている。
クのＣＤエンコード装置において、書き込み動作中に必
要となるチャンネルクロックの（２のｎ乗）倍の周波数
のクロックをＣＤデコード系回路で使用するクロックか
ら生成するクロックシンセサイザと、生成された（２の
ｎ乗）倍の周波数のクロックを数段階に分周する分周手
段とを設けている。
【００１６】請求項３の発明では、記録可能な光ディス
クのＣＤエンコード装置において、書き込み動作中に必
要となるチャンネルクロックの〔ｍ×（２のｎ乗）〕倍
の周波数のクロックをＣＤデコード系回路で使用するク
ロックから生成するクロックシンセサイザと、生成され
た〔ｍ×（２のｎ乗）〕倍の周波数のクロックを数段階
に分周する分周手段とを設けている。
クのＣＤエンコード装置において、書き込み動作中に必
要となるチャンネルクロックの〔ｍ×（２のｎ乗）〕倍
の周波数のクロックをＣＤデコード系回路で使用するク
ロックから生成するクロックシンセサイザと、生成され
た〔ｍ×（２のｎ乗）〕倍の周波数のクロックを数段階
に分周する分周手段とを設けている。
【００１７】請求項４の発明では、記録可能な光ディス
クのＣＤエンコード装置において、書き込み動作中に必
要となるチャンネルクロックを生成する手段として、チ
ャンネルクロックの２倍の周波数のクロックをＣＤデコ
ード系回路で使用するクロックから生成するクロックシ
ンセサイザと、生成されたチャンネルクロックの２倍の
周波数のクロックの両エッジ間のパルス幅単位で、ライ
トパルス幅を補正するパルス幅補正回路とを設けてい
る。
クのＣＤエンコード装置において、書き込み動作中に必
要となるチャンネルクロックを生成する手段として、チ
ャンネルクロックの２倍の周波数のクロックをＣＤデコ
ード系回路で使用するクロックから生成するクロックシ
ンセサイザと、生成されたチャンネルクロックの２倍の
周波数のクロックの両エッジ間のパルス幅単位で、ライ
トパルス幅を補正するパルス幅補正回路とを設けてい
る。
【００１８】請求項５の発明では、記録可能な光ディス
クのＣＤエンコード装置において、ライトストラテジ用
コントロール信号の出力を複数有し、各コントロール信
号のパルス出力幅の補正が、相互に独立にチャンネルク
ロックの２倍の周波数のクロックの両エッジ間隔パルス
幅単位で可能で、複数の変速記録に対応可能なパルス幅
補正機能を有するクロックシンセサイザを設けている。
クのＣＤエンコード装置において、ライトストラテジ用
コントロール信号の出力を複数有し、各コントロール信
号のパルス出力幅の補正が、相互に独立にチャンネルク
ロックの２倍の周波数のクロックの両エッジ間隔パルス
幅単位で可能で、複数の変速記録に対応可能なパルス幅
補正機能を有するクロックシンセサイザを設けている。
【００１９】請求項６の発明では、記録可能な光ディス
クのＣＤエンコード装置において、ライトストラテジ用
コントロール信号の出力を複数有し、各コントロール信
号のパルス出力幅をチャンネルクロックの２倍の周波数
のクロックの両エッジ間隔パルス幅単位で補正可能で、
生成されたパルスの途中パルスを複数生成可能で、該途
中パルスのパルス幅をチャンネルクロックの２倍の周波
数のクロックの両エッジ間隔パルス幅単位で補正可能
で、複数の変速記録に対応可能なパルス幅補正機能を有
するクロックシンセサイザを設けている。
クのＣＤエンコード装置において、ライトストラテジ用
コントロール信号の出力を複数有し、各コントロール信
号のパルス出力幅をチャンネルクロックの２倍の周波数
のクロックの両エッジ間隔パルス幅単位で補正可能で、
生成されたパルスの途中パルスを複数生成可能で、該途
中パルスのパルス幅をチャンネルクロックの２倍の周波
数のクロックの両エッジ間隔パルス幅単位で補正可能
で、複数の変速記録に対応可能なパルス幅補正機能を有
するクロックシンセサイザを設けている。
【００２０】
第１の実施の形態 この第１の実施の形態は、請求項１と請求項２の発明に
対応している。この第１の実施の形態では、書き込み動
作中に必要となるチャンネルクロックを、ＣＤデコード
系クロック、またはその（２のｎ乗）倍あるいは１／
（２のｎ乗）倍の周波数のクロックをＭ／Ｎ倍して、Ｃ
Ｄエンコード系クロックを生成する点に第１の特徴を有
しており（請求項１の発明）、ＶＣＯで発生させるクロ
ックの周波数を、予めチャンネルクロックの（２のｎ
乗）倍の周波数とし、この（２のｎ乗）倍の周波数のク
ロックを、分周器によって分周する点に第２の特徴を有
している（請求項２の発明）。このように、ＣＤデコー
ド系クロックとＣＤエンコード系クロックとを共通の発
振素子で構成可能にすることにより、装置の低コスト化
が実現される。最初に、この発明のＣＤエンコード装置
が収納される１チップＬＳＩ、すなわち、ＣＤデコード
系クロックからＣＤエンコード系クロックを生成するク
ロックシンセサイザを使用するのに好適な１チップＬＳ
Ｉについて説明する。
対応している。この第１の実施の形態では、書き込み動
作中に必要となるチャンネルクロックを、ＣＤデコード
系クロック、またはその（２のｎ乗）倍あるいは１／
（２のｎ乗）倍の周波数のクロックをＭ／Ｎ倍して、Ｃ
Ｄエンコード系クロックを生成する点に第１の特徴を有
しており（請求項１の発明）、ＶＣＯで発生させるクロ
ックの周波数を、予めチャンネルクロックの（２のｎ
乗）倍の周波数とし、この（２のｎ乗）倍の周波数のク
ロックを、分周器によって分周する点に第２の特徴を有
している（請求項２の発明）。このように、ＣＤデコー
ド系クロックとＣＤエンコード系クロックとを共通の発
振素子で構成可能にすることにより、装置の低コスト化
が実現される。最初に、この発明のＣＤエンコード装置
が収納される１チップＬＳＩ、すなわち、ＣＤデコード
系クロックからＣＤエンコード系クロックを生成するク
ロックシンセサイザを使用するのに好適な１チップＬＳ
Ｉについて説明する。
【００２１】図２と図３は、ＥＦＭエンコード機能とＣ
Ｄ−ＲＯＭエンコード／デコード機能を有する１チップ
ＬＳＩについて、その要部構成の一例を示す機能ブロッ
ク図である。図における符号は図２４と同様であり、イ
ンターフェースには同じ符号にａを付けて示し、２１は
クロックジェネレータ、２２はクロックシンセサイザ、
２３はＣＩＲＣエンコーダ、２４はサブコードオペレー
タ、２５はセクタプロセッサ、２６ａはＣＤ−ＤＡイン
ターフェース、２７ａはＲＡＭインターフェース、２８
ａはＤＲＡＭインターフェースを示す。
Ｄ−ＲＯＭエンコード／デコード機能を有する１チップ
ＬＳＩについて、その要部構成の一例を示す機能ブロッ
ク図である。図における符号は図２４と同様であり、イ
ンターフェースには同じ符号にａを付けて示し、２１は
クロックジェネレータ、２２はクロックシンセサイザ、
２３はＣＩＲＣエンコーダ、２４はサブコードオペレー
タ、２５はセクタプロセッサ、２６ａはＣＤ−ＤＡイン
ターフェース、２７ａはＲＡＭインターフェース、２８
ａはＤＲＡＭインターフェースを示す。
【００２２】この図２と図３に示したＥＦＭエンコード
機能とＣＤ−ＲＯＭエンコード／デコード機能を有する
１チップＬＳＩは、先の図２４に示した光ディスクドラ
イブの機能ブロックの内、主としてＥＦＭエンコード機
能とＣＤ−ＲＯＭエンコード／デコード機能のブロック
をＬＳＩ化したもので、基本的な動作原理は、従来の各
ブロックと同様である。この図２と図３で、サブコード
インターフェース２４ａ、ＣＤ−ＤＡインターフェース
２６ａ、ＣＤエンコーダ１０、バッファマネージャ１
３、セクタプロセッサ２５、ＤＲＡＭインターフェース
２８ａ、ＡＴＡＰＩインターフェース１５ａ、システム
コントローラ１８ａは、リード／ライト・データ処理回
路を構成している。システムコントローラ１８ａには、
図２４に示したＣＰＵ１８から１チップＬＳＩに対する
指令を書き込んだり、１チップＬＳＩの内部状態を読み
出したりするレジスタ群が内蔵されている。この発明の
ＣＤエンコード装置は、この図２と図３のブロックで、
ＣＤエンコーダ１０と、クロックジェネレータ２１と、
クロックシンセサイザ２２に直接関連している。そこ
で、これらの部分を、次の図４に詳しく示す。
機能とＣＤ−ＲＯＭエンコード／デコード機能を有する
１チップＬＳＩは、先の図２４に示した光ディスクドラ
イブの機能ブロックの内、主としてＥＦＭエンコード機
能とＣＤ−ＲＯＭエンコード／デコード機能のブロック
をＬＳＩ化したもので、基本的な動作原理は、従来の各
ブロックと同様である。この図２と図３で、サブコード
インターフェース２４ａ、ＣＤ−ＤＡインターフェース
２６ａ、ＣＤエンコーダ１０、バッファマネージャ１
３、セクタプロセッサ２５、ＤＲＡＭインターフェース
２８ａ、ＡＴＡＰＩインターフェース１５ａ、システム
コントローラ１８ａは、リード／ライト・データ処理回
路を構成している。システムコントローラ１８ａには、
図２４に示したＣＰＵ１８から１チップＬＳＩに対する
指令を書き込んだり、１チップＬＳＩの内部状態を読み
出したりするレジスタ群が内蔵されている。この発明の
ＣＤエンコード装置は、この図２と図３のブロックで、
ＣＤエンコーダ１０と、クロックジェネレータ２１と、
クロックシンセサイザ２２に直接関連している。そこ
で、これらの部分を、次の図４に詳しく示す。
【００２３】図４は、図２に示したＣＤエンコーダ１０
と、クロックジェネレータ２１と、クロックシンセサイ
ザ２２に関連する部分について、その要部構成の一例を
示す機能ブロック図である。図における符号は図２と同
様であり、３１はＥＦＭ出力タイミング制御部、３２は
比較器、３３は現在時間レジスタ、３４は目標時間レジ
スタ、３５はセレクタ、３６はＡＴＩＰ時間レジスタ、
３７はサブＱ時間レジスタ、４１はストラテジ変換部、
４２は加算器、４３はセレクタ、４４はＥＦＭフレーム
シンクパターン部、４５はＥＦＭ変調部、４６はセレク
タ、４７はマージンビット部、５１はパターン検出部、
６１はサンプルホールド信号生成部を示す。
と、クロックジェネレータ２１と、クロックシンセサイ
ザ２２に関連する部分について、その要部構成の一例を
示す機能ブロック図である。図における符号は図２と同
様であり、３１はＥＦＭ出力タイミング制御部、３２は
比較器、３３は現在時間レジスタ、３４は目標時間レジ
スタ、３５はセレクタ、３６はＡＴＩＰ時間レジスタ、
３７はサブＱ時間レジスタ、４１はストラテジ変換部、
４２は加算器、４３はセレクタ、４４はＥＦＭフレーム
シンクパターン部、４５はＥＦＭ変調部、４６はセレク
タ、４７はマージンビット部、５１はパターン検出部、
６１はサンプルホールド信号生成部を示す。
【００２４】この図４に示したＣＤエンコーダ部、すな
わち、ＣＤエンコード装置は、ＣＤエンコード動作時
に、クロックシンセサイザ２２によってチャンネルクロ
ックが生成される。そして、この図４と、先の図２の一
部のインターフェース信号（ピンに供給される信号）に
ついては、次の図５に示している。
わち、ＣＤエンコード装置は、ＣＤエンコード動作時
に、クロックシンセサイザ２２によってチャンネルクロ
ックが生成される。そして、この図４と、先の図２の一
部のインターフェース信号（ピンに供給される信号）に
ついては、次の図５に示している。
【００２５】図５は、図４に示したＣＤエンコード装置
における各ピンのインターフェース信号の内容を示す図
である。
における各ピンのインターフェース信号の内容を示す図
である。
【００２６】この図５に示したようなインターフェース
信号の入出力によって、図４に示したＣＤエンコード装
置が作動されるが、すでに述べたように、この発明のＣ
Ｄエンコード装置は、ＣＤデコード系クロックとＣＤエ
ンコード系クロックとを共通の発振素子で構成した点に
特徴を有している。そこで、次に、この発明のＣＤエン
コード装置で使用するクロックを発生するクロックシン
セサイザについて、詳しく説明する。
信号の入出力によって、図４に示したＣＤエンコード装
置が作動されるが、すでに述べたように、この発明のＣ
Ｄエンコード装置は、ＣＤデコード系クロックとＣＤエ
ンコード系クロックとを共通の発振素子で構成した点に
特徴を有している。そこで、次に、この発明のＣＤエン
コード装置で使用するクロックを発生するクロックシン
セサイザについて、詳しく説明する。
【００２７】図１は、この発明のＣＤエンコード装置で
使用するクロックを発生するクロックシンセサイザの要
部について、実施の形態の一例を示す機能ブロック図で
ある。図において、１０１は１／４８分周器、１０２は
１／４９分周器、１０３はＰＤ（Ｐｈａｓｅ Ｄｅｔｅ
ｃｔｒ）、１０４はＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏｓｃｉｌａｔｏｒ）、１０５は可変分
周器を示す。
使用するクロックを発生するクロックシンセサイザの要
部について、実施の形態の一例を示す機能ブロック図で
ある。図において、１０１は１／４８分周器、１０２は
１／４９分周器、１０３はＰＤ（Ｐｈａｓｅ Ｄｅｔｅ
ｃｔｒ）、１０４はＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏｓｃｉｌａｔｏｒ）、１０５は可変分
周器を示す。
【００２８】この図１に示すクロックシンセサイザは、
ＣＤデコード系で使用するクロックＣＬＫＩＮが、この
クロックシンセサイザに入力されると、このＣＤデコー
ド系のクロックの周波数と、ＶＣＯ１０４の出力クロッ
クのＭ／Ｎ倍（ここでは、Ｍ＝４９，Ｎ＝４８）とが等
しくなるように、ＰＤ１０３が位相差を検出してＶＣＯ
１０４をコントロールし、チャンネルクロックを生成す
るように動作する。詳しくいえば、クロックシンセサイ
ザは、３３．８６８８ＭHzのＣＤデコード系クロックＣ
ＬＫＩＮが入力されると、１／４８分周器１０１によっ
て１／４８の周波数に分周する。
ＣＤデコード系で使用するクロックＣＬＫＩＮが、この
クロックシンセサイザに入力されると、このＣＤデコー
ド系のクロックの周波数と、ＶＣＯ１０４の出力クロッ
クのＭ／Ｎ倍（ここでは、Ｍ＝４９，Ｎ＝４８）とが等
しくなるように、ＰＤ１０３が位相差を検出してＶＣＯ
１０４をコントロールし、チャンネルクロックを生成す
るように動作する。詳しくいえば、クロックシンセサイ
ザは、３３．８６８８ＭHzのＣＤデコード系クロックＣ
ＬＫＩＮが入力されると、１／４８分周器１０１によっ
て１／４８の周波数に分周する。
【００２９】また、ＶＣＯ１０４からは、制御入力信号
ＶＣＯＩＮによって３４．５７４４ＭHzのクロックが発
生される。この場合に、ＶＣＯ１０４から出力される３
４．５７４４ＭHzのクロックは、１／４９分周器１０２
によって１／４９の周波数に分周される。そして、それ
ぞれ分周されたクロックは、ＰＤ１０３へ入力されて位
相差が検出され、位相差検出信号ＣＰＯＵＴとしてＶＣ
Ｏ１０４へフィードバックされることになる。このよう
に、ＰＤ１０３によってクロックの位相差を検出し、そ
の検出信号によりＶＣＯ１０４をコントロールすること
によって、チャンネルクロックを生成することができ
る。
ＶＣＯＩＮによって３４．５７４４ＭHzのクロックが発
生される。この場合に、ＶＣＯ１０４から出力される３
４．５７４４ＭHzのクロックは、１／４９分周器１０２
によって１／４９の周波数に分周される。そして、それ
ぞれ分周されたクロックは、ＰＤ１０３へ入力されて位
相差が検出され、位相差検出信号ＣＰＯＵＴとしてＶＣ
Ｏ１０４へフィードバックされることになる。このよう
に、ＰＤ１０３によってクロックの位相差を検出し、そ
の検出信号によりＶＣＯ１０４をコントロールすること
によって、チャンネルクロックを生成することができ
る。
【００３０】この図１では、ＶＣＯ１０４で生成される
クロックを入力クロックの４９／４８倍とし、チャンネ
ルクロックの８倍の３４．５７４４ＭHzを生成してい
る。したがって、この３４．５７４４ＭHzのクロック
は、８倍速エンコード時に必要となるチャンネルクロッ
クである。この８倍速用のクロックを、ＶＣＯ１０４の
次段の可変分周器１０５（図１には１／８〜１／１と表
記している）によって何段かに分周すれば、設定された
記録速度に対応するチャンネルクロックが生成される。
この可変分周器１０５の分周比は、図２４のＣＰＵ１８
によってコントロールされ、その分周比を１／８〜１／
１のように切り換えることによって、１倍速，２倍速，
４倍速，８倍速等の記録速度に対応可能なチャンネルク
ロックを生成することができる。
クロックを入力クロックの４９／４８倍とし、チャンネ
ルクロックの８倍の３４．５７４４ＭHzを生成してい
る。したがって、この３４．５７４４ＭHzのクロック
は、８倍速エンコード時に必要となるチャンネルクロッ
クである。この８倍速用のクロックを、ＶＣＯ１０４の
次段の可変分周器１０５（図１には１／８〜１／１と表
記している）によって何段かに分周すれば、設定された
記録速度に対応するチャンネルクロックが生成される。
この可変分周器１０５の分周比は、図２４のＣＰＵ１８
によってコントロールされ、その分周比を１／８〜１／
１のように切り換えることによって、１倍速，２倍速，
４倍速，８倍速等の記録速度に対応可能なチャンネルク
ロックを生成することができる。
【００３１】また、ＶＣＯ１０４で生成するクロック
を、チャンネルクロックの８倍，１６倍，３２倍，…
…，（２のｎ乗）倍とすれば、より高速の変速に対応可
能であることはいうまでもない。以上に図１に関連して
説明したように、クロックシンセサイザを構成すること
によって、ライト時に必要となるチャンネルクロック
を、ＣＤデコード系クロックから生成することが可能に
なり、また、書き込み動作中に必要となるチャンネルク
ロックの（２のｎ乗）倍の周波数のクロックをＣＤデコ
ード系回路で使用するクロックから生成するクロックシ
ンセサイザと、生成された（２のｎ乗）倍の周波数のク
ロックを数段階に分周する可変分周手段とを設けること
によって、簡単な構成で、１倍速，２倍速，４倍速，８
倍速，……，（２のｎ乗）倍速の変速記録に対応するこ
とが可能になる。したがって、２種類の周波数の発振子
を１つにすることが可能になり、ＣＤ−Ｒ／ＣＤ−Ｅド
ライブを安価に構成することができる。
を、チャンネルクロックの８倍，１６倍，３２倍，…
…，（２のｎ乗）倍とすれば、より高速の変速に対応可
能であることはいうまでもない。以上に図１に関連して
説明したように、クロックシンセサイザを構成すること
によって、ライト時に必要となるチャンネルクロック
を、ＣＤデコード系クロックから生成することが可能に
なり、また、書き込み動作中に必要となるチャンネルク
ロックの（２のｎ乗）倍の周波数のクロックをＣＤデコ
ード系回路で使用するクロックから生成するクロックシ
ンセサイザと、生成された（２のｎ乗）倍の周波数のク
ロックを数段階に分周する可変分周手段とを設けること
によって、簡単な構成で、１倍速，２倍速，４倍速，８
倍速，……，（２のｎ乗）倍速の変速記録に対応するこ
とが可能になる。したがって、２種類の周波数の発振子
を１つにすることが可能になり、ＣＤ−Ｒ／ＣＤ−Ｅド
ライブを安価に構成することができる。
【００３２】第２の実施の形態 この第２の実施の形態は、請求項３の発明に対応してい
るが、請求項１と請求項２の発明にも関連している。先
の第２の実施の形態では、１倍速，２倍速，４倍速，８
倍速，……，（２のｎ乗）倍速の変速記録に対応するこ
とができるＣＤエンコード装置、具体的にはそのために
使用されるクロックシンセサイザと、可変分周手段とに
ついて説明した。この第２の実施の形態では、例えば、
３倍速，６倍速，１２倍速，……，３×（２のｎ乗）倍
速の変速記録に対応することを可能にしたＣＤエンコー
ド装置を構成する点に特徴を有している。
るが、請求項１と請求項２の発明にも関連している。先
の第２の実施の形態では、１倍速，２倍速，４倍速，８
倍速，……，（２のｎ乗）倍速の変速記録に対応するこ
とができるＣＤエンコード装置、具体的にはそのために
使用されるクロックシンセサイザと、可変分周手段とに
ついて説明した。この第２の実施の形態では、例えば、
３倍速，６倍速，１２倍速，……，３×（２のｎ乗）倍
速の変速記録に対応することを可能にしたＣＤエンコー
ド装置を構成する点に特徴を有している。
【００３３】図６は、この発明のＣＤエンコード装置で
使用するクロックを発生するクロックシンセサイザにつ
いて、その要部構成の第２の実施の形態の一例を示す機
能ブロック図である。図における符号は図１と同様であ
り、１１１は１／６４分周器、１１２は第２の可変分周
器を示す。
使用するクロックを発生するクロックシンセサイザにつ
いて、その要部構成の第２の実施の形態の一例を示す機
能ブロック図である。図における符号は図１と同様であ
り、１１１は１／６４分周器、１１２は第２の可変分周
器を示す。
【００３４】この図６に示すクロックシンセサイザも、
基本的な構成は、先の図１と同様であるが、この図６で
は、ＶＣＯ１０４が発生するクロックの周波数が、チャ
ンネルクロックの６倍の２５．９３０８ＭHzの場合で、
このクロックを次段の第２の可変分周器１１２によっ
て、１／１に分周、すなわち、そのまま６倍速のエンコ
ード時、あるいは１／２に分周して３倍速のエンコード
時のチャンネルクロックを生成する点が異なっている。
なお、この場合には、入力クロック（ＣＤデコード系の
クロックＣＬＫＩＮ）を４９／６４倍しているので、図
１の１／４８分周器１０１の代りに、１／６４分周器１
１１を使用する。
基本的な構成は、先の図１と同様であるが、この図６で
は、ＶＣＯ１０４が発生するクロックの周波数が、チャ
ンネルクロックの６倍の２５．９３０８ＭHzの場合で、
このクロックを次段の第２の可変分周器１１２によっ
て、１／１に分周、すなわち、そのまま６倍速のエンコ
ード時、あるいは１／２に分周して３倍速のエンコード
時のチャンネルクロックを生成する点が異なっている。
なお、この場合には、入力クロック（ＣＤデコード系の
クロックＣＬＫＩＮ）を４９／６４倍しているので、図
１の１／４８分周器１０１の代りに、１／６４分周器１
１１を使用する。
【００３５】したがって、この図６では、チャンネルク
ロックの３倍で、かつ、２の１乗のクロックが生成さ
れ、６倍速エンコード用のチャンネルクロックが生成さ
れることになる。この関係を一般的に表現すれば、チャ
ンネルクロックの〔ｍ×（２のｎ乗）〕倍の周波数のク
ロックが生成される。ここで、ｍは（２のｎ乗）以外の
整数、ｎは整数を示す。そして、図６の場合には、ｍ＝
３，ｎ＝１である。この図６のように構成することによ
って、先の第１の実施の形態で述べた（２のｎ乗）倍速
エンコード時のチャンネルクロックの他に、（２のｎ
乗）倍速エンコード以外の、例えば、３倍速，６倍速，
１２倍速，……，３×（２のｎ乗）倍速エンコード等の
チャンネルクロックが得られるので、各種の変速記録に
対応することが可能になる。
ロックの３倍で、かつ、２の１乗のクロックが生成さ
れ、６倍速エンコード用のチャンネルクロックが生成さ
れることになる。この関係を一般的に表現すれば、チャ
ンネルクロックの〔ｍ×（２のｎ乗）〕倍の周波数のク
ロックが生成される。ここで、ｍは（２のｎ乗）以外の
整数、ｎは整数を示す。そして、図６の場合には、ｍ＝
３，ｎ＝１である。この図６のように構成することによ
って、先の第１の実施の形態で述べた（２のｎ乗）倍速
エンコード時のチャンネルクロックの他に、（２のｎ
乗）倍速エンコード以外の、例えば、３倍速，６倍速，
１２倍速，……，３×（２のｎ乗）倍速エンコード等の
チャンネルクロックが得られるので、各種の変速記録に
対応することが可能になる。
【００３６】第３の実施の形態 この第３の実施の形態は、請求項４の発明に対応してい
るが、請求項５の発明にも関連している。ＣＤ−Ｒ／Ｃ
Ｄ−Ｅドライブにおいて、ディスク書き込み時のライト
ストラテジに関しては、オレンジブックにも規定されて
いるが、実際の装置においては、書き込み後の再生特性
が、オレンジブックに示されたライトストラテジでは十
分に満たされないので、さらに微細なパルス幅の補正が
必要となる。そして、このような微細な補正を行うため
には、外付け回路が必要となり、コストアップの一因に
なっている。この第３の実施の形態では、書き込み動作
中に必要となるチャンネルクロックを生成するために、
チャンネルクロックの２倍の周波数のクロックをＣＤデ
コード系回路で使用するクロックから生成し、生成され
たチャンネルクロックの２倍の周波数のクロックの両エ
ッジ間のパルス幅単位で、ライトパルス幅を補正する点
に特徴を有している。
るが、請求項５の発明にも関連している。ＣＤ−Ｒ／Ｃ
Ｄ−Ｅドライブにおいて、ディスク書き込み時のライト
ストラテジに関しては、オレンジブックにも規定されて
いるが、実際の装置においては、書き込み後の再生特性
が、オレンジブックに示されたライトストラテジでは十
分に満たされないので、さらに微細なパルス幅の補正が
必要となる。そして、このような微細な補正を行うため
には、外付け回路が必要となり、コストアップの一因に
なっている。この第３の実施の形態では、書き込み動作
中に必要となるチャンネルクロックを生成するために、
チャンネルクロックの２倍の周波数のクロックをＣＤデ
コード系回路で使用するクロックから生成し、生成され
たチャンネルクロックの２倍の周波数のクロックの両エ
ッジ間のパルス幅単位で、ライトパルス幅を補正する点
に特徴を有している。
【００３７】図７は、この発明のＣＤエンコード装置で
使用するクロックを発生するクロックシンセサイザの要
部構成について、その第３の実施の形態の一例を示す機
能ブロック図である。図における符号は図１と同様であ
り、１２１は１／２分周器を示す。
使用するクロックを発生するクロックシンセサイザの要
部構成について、その第３の実施の形態の一例を示す機
能ブロック図である。図における符号は図１と同様であ
り、１２１は１／２分周器を示す。
【００３８】この図７には、先の図１のＶＣＯ１０４と
可変分周器１０５の周辺の構成のみを示しており、その
他の構成は、図１と同様である。このように、ＶＣＯ１
０４によって、１／２分周器１２１へ出力するチャンネ
ルクロックの２倍の周波数のクロックを生成し、ＶＣＯ
１０４によって生成されたクロックを１／２分周する１
／２分周器１２１を付加すれば、先の図１の場合と同様
に、可変分周器１０５へ渡される周波数と同じ周波数の
チャンネルクロック、すなわち、８倍速エンコード時に
使用される３４．５７４４ＭHzのチャンネルクロックが
得られる。
可変分周器１０５の周辺の構成のみを示しており、その
他の構成は、図１と同様である。このように、ＶＣＯ１
０４によって、１／２分周器１２１へ出力するチャンネ
ルクロックの２倍の周波数のクロックを生成し、ＶＣＯ
１０４によって生成されたクロックを１／２分周する１
／２分周器１２１を付加すれば、先の図１の場合と同様
に、可変分周器１０５へ渡される周波数と同じ周波数の
チャンネルクロック、すなわち、８倍速エンコード時に
使用される３４．５７４４ＭHzのチャンネルクロックが
得られる。
【００３９】このように構成することによって、チャン
ネルクロックの立ち上がりから次の立ち上がりまでの時
間を１Ｔとすると、図２と図３の１チップＬＳＩで生成
されたＥＦＭ信号を、このＶＣＯ１０４によって生成さ
れた２倍の周波数のクロックの両エッジで任意のクロッ
ク分シフト可能なシフトレジスタを通すことにより、
０．２５Ｔ単位で、ＥＦＭ信号を任意にシフトさせるこ
とができる。そのために、シフトレジスタを２系統内部
に設けておき、この２つのシフトレジスタの出力にアン
ド処理あるいはオア処理を施すことによって、ＥＦＭ信
号のシフトに加えて、パルス幅補正を行うことが可能に
なる。
ネルクロックの立ち上がりから次の立ち上がりまでの時
間を１Ｔとすると、図２と図３の１チップＬＳＩで生成
されたＥＦＭ信号を、このＶＣＯ１０４によって生成さ
れた２倍の周波数のクロックの両エッジで任意のクロッ
ク分シフト可能なシフトレジスタを通すことにより、
０．２５Ｔ単位で、ＥＦＭ信号を任意にシフトさせるこ
とができる。そのために、シフトレジスタを２系統内部
に設けておき、この２つのシフトレジスタの出力にアン
ド処理あるいはオア処理を施すことによって、ＥＦＭ信
号のシフトに加えて、パルス幅補正を行うことが可能に
なる。
【００４０】図８は、この発明のＣＤエンコード装置に
ついて、第３の実施の形態におけるパルス幅補正回路の
一例を示すブロック図である。図において、１３１は第
１のシフトレジスタ、１３２は第２のシフトレジスタ、
１３３はアンドゲート回路、１３４はアオゲート回路を
示す。
ついて、第３の実施の形態におけるパルス幅補正回路の
一例を示すブロック図である。図において、１３１は第
１のシフトレジスタ、１３２は第２のシフトレジスタ、
１３３はアンドゲート回路、１３４はアオゲート回路を
示す。
【００４１】図９は、図８に示したパルス幅補正回路の
動作を説明するタイムチャートである。
動作を説明するタイムチャートである。
【００４２】先の図８に示す２つのシフトレジスタ、す
なわち、第１のシフトレジスタ１３１と第２のシフトレ
ジスタ１３２は、入力されるチャンネルクロックの２倍
の周波数のクロックの立ち上がりと、立ち下がりで、Ｅ
ＦＭ信号をシフトしてアンドゲート回路１３３へ出力す
る。なお、アンドゲート回路１３３の代りに、アオゲー
ト回路１３４を付加すれば、オア出力が得られる。そこ
で、図９のタイムチャートに示すように、第１のシフト
レジスタ１３１から出力されるパルス（０．２５Ｔ×ａ
遅れ）と、第２のシフトレジスタ１３２から出力される
パルス（０．２５Ｔ×ｂ遅れ）とを、アンド処理すれ
ば、ＡＮＤ出力のように、ＥＦＭ信号に比べて小さいパ
ルスが出力され、パルス幅の補正が行われることにな
る。また、オア処理すれば、ＯＲ出力のように、ＥＦＭ
信号に比べて大きいパルスが得られる。
なわち、第１のシフトレジスタ１３１と第２のシフトレ
ジスタ１３２は、入力されるチャンネルクロックの２倍
の周波数のクロックの立ち上がりと、立ち下がりで、Ｅ
ＦＭ信号をシフトしてアンドゲート回路１３３へ出力す
る。なお、アンドゲート回路１３３の代りに、アオゲー
ト回路１３４を付加すれば、オア出力が得られる。そこ
で、図９のタイムチャートに示すように、第１のシフト
レジスタ１３１から出力されるパルス（０．２５Ｔ×ａ
遅れ）と、第２のシフトレジスタ１３２から出力される
パルス（０．２５Ｔ×ｂ遅れ）とを、アンド処理すれ
ば、ＡＮＤ出力のように、ＥＦＭ信号に比べて小さいパ
ルスが出力され、パルス幅の補正が行われることにな
る。また、オア処理すれば、ＯＲ出力のように、ＥＦＭ
信号に比べて大きいパルスが得られる。
【００４３】したがって、ライトストラテジの微補正が
可能になる。すなわち、従来のように、外付け回路を使
用することなく、また、ＣＰＵの負担を増加することな
く、良好なライト特性のＣＤ−Ｒ／ＣＤ−Ｅドライブを
構成することができる。なお、先の図８では、ＶＣＯ１
０４によって、チャンネルクロックの２倍の周波数のク
ロックを生成する場合を示したが、さらに、４倍速クロ
ック，８倍速クロック，……と速いクロックを生成すれ
ば、一層微細な補正が可能であることはいうまでもな
い。
可能になる。すなわち、従来のように、外付け回路を使
用することなく、また、ＣＰＵの負担を増加することな
く、良好なライト特性のＣＤ−Ｒ／ＣＤ−Ｅドライブを
構成することができる。なお、先の図８では、ＶＣＯ１
０４によって、チャンネルクロックの２倍の周波数のク
ロックを生成する場合を示したが、さらに、４倍速クロ
ック，８倍速クロック，……と速いクロックを生成すれ
ば、一層微細な補正が可能であることはいうまでもな
い。
【００４４】第４の実施の形態 この第４の実施の形態は、請求項５の発明に対応してい
る。先の第３の実施の形態では、パルスのシフト動作、
およびパルス幅の補正を行う場合について説明した。こ
のようなＣＤエンコード装置を使用すれば、ライトパル
ス幅の微補正は可能である。しかし、実際のドライブ装
置では、書き込み後の再生特性を満足させるために、オ
レンジブックに規定されているライトパルスに対して、
両方向の補正が必要である。すなわち、パルスの高さで
決定されるパワー方向で調整したストラテジと、パルス
幅方向で調整したストラテジとを合わせた補正を行った
ライトストラテジが必要となる。
る。先の第３の実施の形態では、パルスのシフト動作、
およびパルス幅の補正を行う場合について説明した。こ
のようなＣＤエンコード装置を使用すれば、ライトパル
ス幅の微補正は可能である。しかし、実際のドライブ装
置では、書き込み後の再生特性を満足させるために、オ
レンジブックに規定されているライトパルスに対して、
両方向の補正が必要である。すなわち、パルスの高さで
決定されるパワー方向で調整したストラテジと、パルス
幅方向で調整したストラテジとを合わせた補正を行った
ライトストラテジが必要となる。
【００４５】図１０は、この発明のＣＤエンコード装置
について、第４の実施の形態によるライトパルスの補正
動作を説明する図である。図において、矢印とは補
正方向を示す。
について、第４の実施の形態によるライトパルスの補正
動作を説明する図である。図において、矢印とは補
正方向を示す。
【００４６】この図１０に示すように、実際に使用する
ライトパルスは、矢印で示した左右方向の補正と、矢
印で示した上下方向の補正とが必要である。そして、
矢印の方向の補正は、先の図２４のレーザコントロー
ラ９によって行われる。
ライトパルスは、矢印で示した左右方向の補正と、矢
印で示した上下方向の補正とが必要である。そして、
矢印の方向の補正は、先の図２４のレーザコントロー
ラ９によって行われる。
【００４７】図１１は、この発明のＣＤエンコード装置
について、第４の実施の形態によるレーザコントローラ
９周辺の回路構成を示すブロック図である。図におい
て、ＬＤはレーザ、ＥＦＭ１とＥＦＭ２はパルス幅補正
されたＥＦＭ信号を示す。
について、第４の実施の形態によるレーザコントローラ
９周辺の回路構成を示すブロック図である。図におい
て、ＬＤはレーザ、ＥＦＭ１とＥＦＭ２はパルス幅補正
されたＥＦＭ信号を示す。
【００４８】図１２は、図１１に示したレーザの駆動状
態を説明するためのタイムチャートである。
態を説明するためのタイムチャートである。
【００４９】先の図１１に示したように、レーザコント
ローラ９に関しては、複数の信号ＥＦＭ１，ＥＦＭ２の
入力が可能である。なお、各ＥＦＭ信号に対して電流ゲ
インが可変で、それらの電流を加算可能な１チップＬＳ
Ｉは、先の図２と図３に示した構成である。この第４の
実施の形態では、先の第３の実施の形態で説明したパル
ス幅補正ブロックを２つ設け、それぞれパルス幅を補正
したＥＦＭ信号（以下、信号ＥＦＭ１と信号ＥＦＭ２と
いう）を出力可能にした点に特徴を有している。ここ
で、信号ＥＦＭ１、すなわち、図１１のレーザコントロ
ーラ９へ与えられる信号ＥＦＭ１のストラテジについて
説明する。
ローラ９に関しては、複数の信号ＥＦＭ１，ＥＦＭ２の
入力が可能である。なお、各ＥＦＭ信号に対して電流ゲ
インが可変で、それらの電流を加算可能な１チップＬＳ
Ｉは、先の図２と図３に示した構成である。この第４の
実施の形態では、先の第３の実施の形態で説明したパル
ス幅補正ブロックを２つ設け、それぞれパルス幅を補正
したＥＦＭ信号（以下、信号ＥＦＭ１と信号ＥＦＭ２と
いう）を出力可能にした点に特徴を有している。ここ
で、信号ＥＦＭ１、すなわち、図１１のレーザコントロ
ーラ９へ与えられる信号ＥＦＭ１のストラテジについて
説明する。
【００５０】図１３は、信号ＥＦＭ１のＣＤ−Ｒストラ
テジを説明するためのタイムチャートである。
テジを説明するためのタイムチャートである。
【００５１】この図１３に示すように、信号ＥＦＭ１の
長さは、０．２５Ｔ刻みで、（ｎ−０．５Ｔ）〜ｎＴの
範囲で設定することができる。次に、信号ＥＦＭ２のス
トラテジについて説明する。
長さは、０．２５Ｔ刻みで、（ｎ−０．５Ｔ）〜ｎＴの
範囲で設定することができる。次に、信号ＥＦＭ２のス
トラテジについて説明する。
【００５２】図１４は、信号ＥＦＭ２のＣＤ−Ｒストラ
テジを説明するためのタイムチャートである。
テジを説明するためのタイムチャートである。
【００５３】この図１４に示すように、信号ＥＦＭ２の
ピークパルス幅は、内部の信号ＥＦＭの３Ｔ／４Ｔその
他に対応して、それぞれ別個に０．２５Ｔ刻みで、０．
５Ｔ〜２Ｔの範囲で設定することができる。このような
設定は、先の図４に示した機能ブロック図で、ストラテ
ジ変換部４１によって内部のＥＦＭ信号のストラテジが
変換され、その端子ＥＦＭ１あるいは端子ＥＦＭ２へ出
力される。
ピークパルス幅は、内部の信号ＥＦＭの３Ｔ／４Ｔその
他に対応して、それぞれ別個に０．２５Ｔ刻みで、０．
５Ｔ〜２Ｔの範囲で設定することができる。このような
設定は、先の図４に示した機能ブロック図で、ストラテ
ジ変換部４１によって内部のＥＦＭ信号のストラテジが
変換され、その端子ＥＦＭ１あるいは端子ＥＦＭ２へ出
力される。
【００５４】図１５は、内部のＥＦＭ信号のストラテジ
変換によって、端子ＥＦＭ１と端子ＥＦＭ２へ出力され
る信号設定の一例を示す図で、(1) は端子ＥＦＭ１への
ストラテジ変換と端子ＥＦＭ２へのピークパルス幅の設
定、(2) は信号ＥＦＭ１の長さ、(3) は信号ＥＦＭ２の
ピークパルス幅を示す。
変換によって、端子ＥＦＭ１と端子ＥＦＭ２へ出力され
る信号設定の一例を示す図で、(1) は端子ＥＦＭ１への
ストラテジ変換と端子ＥＦＭ２へのピークパルス幅の設
定、(2) は信号ＥＦＭ１の長さ、(3) は信号ＥＦＭ２の
ピークパルス幅を示す。
【００５５】図１６は、内部のＥＦＭ信号のストラテジ
変換によって、端子ＥＦＭ２へ出力されるピークパルス
幅の一例を示す図で、(1) は４Ｔパルスと３Ｔ／４Ｔ以
外のパルスに対するピークパルス幅の設定、(2) は信号
ＥＦＭ幅が４Ｔのとき端子ＥＦＭ２に出力されるピーク
パルス幅、(3) は信号ＥＦＭ幅が５Ｔ〜１１Ｔのとき端
子ＥＦＭ２に出力されるピークパルス幅を示す。
変換によって、端子ＥＦＭ２へ出力されるピークパルス
幅の一例を示す図で、(1) は４Ｔパルスと３Ｔ／４Ｔ以
外のパルスに対するピークパルス幅の設定、(2) は信号
ＥＦＭ幅が４Ｔのとき端子ＥＦＭ２に出力されるピーク
パルス幅、(3) は信号ＥＦＭ幅が５Ｔ〜１１Ｔのとき端
子ＥＦＭ２に出力されるピークパルス幅を示す。
【００５６】この図１５と図６に示したように、内部の
ＥＦＭ信号のストラテジ変換によって、信号ＥＦＭ１の
長さと、信号ＥＦＭ２のピークパルス幅とを任意に設定
することができる。このような設定を行うために、レジ
スタは８ビットのものが５個設けられており、アドレス
０ｘ７０から０ｘ７１および０ｘ７７から０ｘ７９（０
ｘは１６進表記の意味）に配置されている。
ＥＦＭ信号のストラテジ変換によって、信号ＥＦＭ１の
長さと、信号ＥＦＭ２のピークパルス幅とを任意に設定
することができる。このような設定を行うために、レジ
スタは８ビットのものが５個設けられており、アドレス
０ｘ７０から０ｘ７１および０ｘ７７から０ｘ７９（０
ｘは１６進表記の意味）に配置されている。
【００５７】この２つの信号ＥＦＭ１とＥＦＭ２は、独
立に補正可能である。これら２つの信号ＥＦＭ１，ＥＦ
Ｍ２、すなわち、２つのライトストラテジ用コントロー
ル信号ＥＦＭ１，ＥＦＭ２が、先の図２４のレーザコン
トローラ９へ与えられて、先の図１２に示したようなラ
イトパルスが得られるように、レーザを駆動させる。こ
のような補正は、先の第３の実施の形態で説明した図８
の回路によって実現される。したがって、この第４の実
施の形態によれば、先の第３の実施の形態による効果に
加えて、より良好な書き込み特性が得られる装置を提供
することが可能になる。
立に補正可能である。これら２つの信号ＥＦＭ１，ＥＦ
Ｍ２、すなわち、２つのライトストラテジ用コントロー
ル信号ＥＦＭ１，ＥＦＭ２が、先の図２４のレーザコン
トローラ９へ与えられて、先の図１２に示したようなラ
イトパルスが得られるように、レーザを駆動させる。こ
のような補正は、先の第３の実施の形態で説明した図８
の回路によって実現される。したがって、この第４の実
施の形態によれば、先の第３の実施の形態による効果に
加えて、より良好な書き込み特性が得られる装置を提供
することが可能になる。
【００５８】第５の実施の形態 この第５の実施の形態は、請求項６の発明に対応してい
る。ＣＤ−Ｅドライブは、ＣＤ−Ｒドライブに比べて、
より複雑なライトストラテジが要求される。そのため、
実際の装置において、書き込み後の再生特性を満足させ
るためには、先の第４の実施の形態で説明したライトス
トラテジを、さらに微細に補正する必要がある。先の第
４の実施の形態では、２つのライトストラテジ用コント
ロール信号ＥＦＭ１，ＥＦＭ２を生成する回路について
説明した。この第５の実施の形態では、これら２つのラ
イトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２
について、さらに微細な補正を行う。
る。ＣＤ−Ｅドライブは、ＣＤ−Ｒドライブに比べて、
より複雑なライトストラテジが要求される。そのため、
実際の装置において、書き込み後の再生特性を満足させ
るためには、先の第４の実施の形態で説明したライトス
トラテジを、さらに微細に補正する必要がある。先の第
４の実施の形態では、２つのライトストラテジ用コント
ロール信号ＥＦＭ１，ＥＦＭ２を生成する回路について
説明した。この第５の実施の形態では、これら２つのラ
イトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２
について、さらに微細な補正を行う。
【００５９】図１７は、この発明のＣＤエンコード装置
について、第５の実施の形態によるパルス幅補正手段の
一例を示すブロック図である。図において、１４１は可
変分周器、１４２は第１のパルス幅補正回路、１４３は
第２ののパルス幅補正回路、１４４は第３のパルス幅補
正回路、１４５はインバータ、１４６はアンドゲート回
路、１４７と１４８はアオゲート回路、１４９はレーザ
コントローラ、１５０はレーザを示す。
について、第５の実施の形態によるパルス幅補正手段の
一例を示すブロック図である。図において、１４１は可
変分周器、１４２は第１のパルス幅補正回路、１４３は
第２ののパルス幅補正回路、１４４は第３のパルス幅補
正回路、１４５はインバータ、１４６はアンドゲート回
路、１４７と１４８はアオゲート回路、１４９はレーザ
コントローラ、１５０はレーザを示す。
【００６０】図１８は、図１７に示したパルス幅補正手
段の動作を説明するタイムチャートである。
段の動作を説明するタイムチャートである。
【００６１】先の図１７に示したパルス幅補正手段によ
って、信号ＥＦＭ２は、ピークパルス幅が、０．２５Ｔ
刻みで幅補正が可能である。また、途中パルス生成回路
により生成された途中パルスは、そのパルス幅が、同様
に、０．２５Ｔ刻みで幅補正が可能である。次に、信号
ＥＦＭ１は、同じくパルス幅補正手段によって、オフパ
ルス幅が、０．２５Ｔ刻みで幅補正が可能である。
って、信号ＥＦＭ２は、ピークパルス幅が、０．２５Ｔ
刻みで幅補正が可能である。また、途中パルス生成回路
により生成された途中パルスは、そのパルス幅が、同様
に、０．２５Ｔ刻みで幅補正が可能である。次に、信号
ＥＦＭ１は、同じくパルス幅補正手段によって、オフパ
ルス幅が、０．２５Ｔ刻みで幅補正が可能である。
【００６２】図１９は、内部のＥＦＭ信号が５Ｔのと
き、ライトストラテジ用コントロール信号ＥＦＭ１，Ｅ
ＦＭ２の生成状態を説明するタイムチャートである。
き、ライトストラテジ用コントロール信号ＥＦＭ１，Ｅ
ＦＭ２の生成状態を説明するタイムチャートである。
【００６３】この図１９に詳しく示したように、内部の
ＥＦＭ信号が５Ｔのときは、信号ＥＦＭ１の途中パルス
とオフパルスの幅は、０．２５Ｔ刻みに設定することが
できる。信号ＥＦＭ２のピークパルスと途中パルスの幅
も、同様に、０．２５Ｔ刻みに設定することができる。
このようにして生成されたライトストラテジ用コントロ
ール信号ＥＦＭ１を、イレースパワーのコントロール信
号、信号ＥＦＭ２を、ライトパワーのコントロール信号
として、レーザコントローラ１４９へ入力すれば、図１
８の最下方に示したように、ＣＤ−Ｅドライブで要求さ
れる複雑なライト波形が得られる。
ＥＦＭ信号が５Ｔのときは、信号ＥＦＭ１の途中パルス
とオフパルスの幅は、０．２５Ｔ刻みに設定することが
できる。信号ＥＦＭ２のピークパルスと途中パルスの幅
も、同様に、０．２５Ｔ刻みに設定することができる。
このようにして生成されたライトストラテジ用コントロ
ール信号ＥＦＭ１を、イレースパワーのコントロール信
号、信号ＥＦＭ２を、ライトパワーのコントロール信号
として、レーザコントローラ１４９へ入力すれば、図１
８の最下方に示したように、ＣＤ−Ｅドライブで要求さ
れる複雑なライト波形が得られる。
【００６４】図２０は、図１７に示したレーザコントロ
ーラ１４９について、その内部構造の一例を示す図であ
る。
ーラ１４９について、その内部構造の一例を示す図であ
る。
【００６５】この図２０に示したレーザコントローラ１
４９において、ライトストラテジ用コントロール信号Ｅ
ＦＭ１によってコントロールされるドライバの抵抗を、
イレースパワーになるように調整し、信号ＥＦＭ２によ
ってコントロールされるドライバの抵抗を、（ピークパ
ワー）−（イレースパワー）になるように調整すれば、
レーザ１５０には、各ドライバの出力電流が加算された
値の電流が印加されることになる。
４９において、ライトストラテジ用コントロール信号Ｅ
ＦＭ１によってコントロールされるドライバの抵抗を、
イレースパワーになるように調整し、信号ＥＦＭ２によ
ってコントロールされるドライバの抵抗を、（ピークパ
ワー）−（イレースパワー）になるように調整すれば、
レーザ１５０には、各ドライバの出力電流が加算された
値の電流が印加されることになる。
【００６６】次に、信号ＥＦＭ１とＥＦＭ２のストラテ
ジについて説明する。
ジについて説明する。
【００６７】図２１は、内部のＥＦＭ信号幅が３Ｔのと
き、ストラテジ変換によって出力されるピークパルス
幅、途中のパルス幅、オフパルス幅の設定の一例を示す
図で、(1) はピークパルス幅、途中のパルス幅、オフパ
ルス幅の設定、(2) はピークパルス幅、(3) は途中のパ
ルス幅、(4) はオフパルス幅を示す。
き、ストラテジ変換によって出力されるピークパルス
幅、途中のパルス幅、オフパルス幅の設定の一例を示す
図で、(1) はピークパルス幅、途中のパルス幅、オフパ
ルス幅の設定、(2) はピークパルス幅、(3) は途中のパ
ルス幅、(4) はオフパルス幅を示す。
【００６８】図２２は、内部のＥＦＭ信号幅が４Ｔのと
き、ストラテジ変換によって出力されるピークパルス
幅、途中のパルス幅、オフパルス幅の一例を示す図で、
(1) はピークパルス幅、途中のパルス幅、オフパルス幅
の設定、(2) はピークパルス幅、(3) は途中のパルス
幅、(4) はオフパルス幅を示す。
き、ストラテジ変換によって出力されるピークパルス
幅、途中のパルス幅、オフパルス幅の一例を示す図で、
(1) はピークパルス幅、途中のパルス幅、オフパルス幅
の設定、(2) はピークパルス幅、(3) は途中のパルス
幅、(4) はオフパルス幅を示す。
【００６９】図２３は、内部のＥＦＭ信号幅が５Ｔ〜１
１Ｔのとき、ストラテジ変換によって出力されるピーク
パルス幅、途中のパルス幅、オフパルス幅の一例を示す
図で、(1) はピークパルス幅、途中のパルス幅、オフパ
ルス幅の設定、(2) はピークパルス幅、(3) は途中のパ
ルス幅、(4) はオフパルス幅を示す。
１Ｔのとき、ストラテジ変換によって出力されるピーク
パルス幅、途中のパルス幅、オフパルス幅の一例を示す
図で、(1) はピークパルス幅、途中のパルス幅、オフパ
ルス幅の設定、(2) はピークパルス幅、(3) は途中のパ
ルス幅、(4) はオフパルス幅を示す。
【００７０】この図２１から図２３に示したように、内
部のＥＦＭ信号幅が、３Ｔ、４Ｔ、５Ｔ〜１１Ｔのと
き、ピークパルス幅、途中のパルス幅、オフパルス幅
は、それぞれ０．２５Ｔから１．５Ｔの範囲で、０．２
５Ｔ刻みに設定することが可能である。以上のように、
この第５の実施の形態によれば、これら２つのライトス
トラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２につい
て、さらに微細な補正を行うことができる。
部のＥＦＭ信号幅が、３Ｔ、４Ｔ、５Ｔ〜１１Ｔのと
き、ピークパルス幅、途中のパルス幅、オフパルス幅
は、それぞれ０．２５Ｔから１．５Ｔの範囲で、０．２
５Ｔ刻みに設定することが可能である。以上のように、
この第５の実施の形態によれば、これら２つのライトス
トラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２につい
て、さらに微細な補正を行うことができる。
【００７１】
【発明の効果】請求項１の光ディスクのＣＤエンコード
装置では、バッファメモリ書き込み動作中に必要となる
チャンネルクロックをＣＤエンコード系クロック、また
はその２のｎ乗倍あるいは１／（２のｎ乗）倍の周波数
のクロックをＭ／Ｎ倍して生成するクロックシンセサイ
ザを設けている。したがって、ＣＤデコード系とＣＤエ
ンコード系で、共通発振素子で構成することが可能にな
り、一層の低コスト化が実現される。
装置では、バッファメモリ書き込み動作中に必要となる
チャンネルクロックをＣＤエンコード系クロック、また
はその２のｎ乗倍あるいは１／（２のｎ乗）倍の周波数
のクロックをＭ／Ｎ倍して生成するクロックシンセサイ
ザを設けている。したがって、ＣＤデコード系とＣＤエ
ンコード系で、共通発振素子で構成することが可能にな
り、一層の低コスト化が実現される。
【００７２】請求項２のＣＤエンコード装置では、書き
込み動作中に必要となるチャンネルクロックの２のｎ乗
倍の周波数のクロックをＣＤエンコード系回路で使用す
るクロックから生成するクロックシンセサイザと、生成
した２のｎ乗倍の周波数のクロックを数段階に分周する
分周手段とを設けている。したがって、簡単な構成で、
１倍速，２倍速，４倍速，８倍速，……，（２のｎ乗）
倍速の変速記録に対応することが可能になる。
込み動作中に必要となるチャンネルクロックの２のｎ乗
倍の周波数のクロックをＣＤエンコード系回路で使用す
るクロックから生成するクロックシンセサイザと、生成
した２のｎ乗倍の周波数のクロックを数段階に分周する
分周手段とを設けている。したがって、簡単な構成で、
１倍速，２倍速，４倍速，８倍速，……，（２のｎ乗）
倍速の変速記録に対応することが可能になる。
【００７３】請求項３のＣＤエンコード装置は、書き込
み動作中に必要となるチャンネルクロックの〔ｍ×（２
のｎ乗倍）〕の周波数のクロックをＣＤエンコード系回
路で使用するクロックから生成するクロックシンセサイ
ザと、生成した〔ｍ×（２のｎ乗倍）〕の周波数のクロ
ックを数段階に分周する分周手段とを備えている。した
がって、例えば、３倍速，６倍速，１２倍速，……，３
×（２のｎ乗）倍速の変速記録に対応することが可能に
なる。
み動作中に必要となるチャンネルクロックの〔ｍ×（２
のｎ乗倍）〕の周波数のクロックをＣＤエンコード系回
路で使用するクロックから生成するクロックシンセサイ
ザと、生成した〔ｍ×（２のｎ乗倍）〕の周波数のクロ
ックを数段階に分周する分周手段とを備えている。した
がって、例えば、３倍速，６倍速，１２倍速，……，３
×（２のｎ乗）倍速の変速記録に対応することが可能に
なる。
【００７４】請求項４のＣＤエンコード装置では、書き
込み動作中に必要となるチャンネルクロックの２倍のク
ロックをＣＤエンコード系回路で使用するクロックから
生成するクロックシンセサイザと、生成した２倍のクロ
ックの両エッジ間のパルス幅単位でライトパルス幅を補
正するパルス幅補正回路とを備えている。したがって、
従来必要とされたオレンジブックのライトストラテジに
対する微細な補正のための外付け回路を省略することが
可能になり、簡単な構成で、低コストの装置が実現され
る。
込み動作中に必要となるチャンネルクロックの２倍のク
ロックをＣＤエンコード系回路で使用するクロックから
生成するクロックシンセサイザと、生成した２倍のクロ
ックの両エッジ間のパルス幅単位でライトパルス幅を補
正するパルス幅補正回路とを備えている。したがって、
従来必要とされたオレンジブックのライトストラテジに
対する微細な補正のための外付け回路を省略することが
可能になり、簡単な構成で、低コストの装置が実現され
る。
【００７５】請求項５のＣＤエンコード装置では、ライ
トストラテジ用コントロール信号の出力を複数有し、各
コントロール信号のパルス出力幅の補正が、相互に独立
にチャンネルクロックの２倍の周波数のクロックの両エ
ッジ間隔パルス幅単位で可能であり、複数の変速記録に
対応可能なクロックシンセサイザと、パルス幅補正回路
とを設けている。したがって、先の請求項４のＣＤエン
コード装置と同様に、従来必要とされたオレンジブック
のライトストラテジに対する微細な補正のための外付け
回路を省略することが可能になり、簡単な構成で、低コ
ストの装置が実現されると共に、より良好な書き込み特
性が得られる装置を構成することができる。
トストラテジ用コントロール信号の出力を複数有し、各
コントロール信号のパルス出力幅の補正が、相互に独立
にチャンネルクロックの２倍の周波数のクロックの両エ
ッジ間隔パルス幅単位で可能であり、複数の変速記録に
対応可能なクロックシンセサイザと、パルス幅補正回路
とを設けている。したがって、先の請求項４のＣＤエン
コード装置と同様に、従来必要とされたオレンジブック
のライトストラテジに対する微細な補正のための外付け
回路を省略することが可能になり、簡単な構成で、低コ
ストの装置が実現されると共に、より良好な書き込み特
性が得られる装置を構成することができる。
【００７６】請求項６のＣＤエンコード装置では、ライ
トストラテジ用コントロール信号の出力を複数有し、各
コントロール信号のパルス出力幅をチャンネルクロック
の２倍の周波数のクロックの両エッジ間隔パルス幅単位
で補正可能で、生成したパルスの途中パルスを複数生成
可能で、該途中パルスのパルス幅をチャンネルクロック
の２倍の周波数のクロックの両エッジ間隔パルス幅単位
で補正可能で、複数の変速記録に対応可能なクロックシ
ンセサイザと、パルス幅補正回路とを備えている。した
がって、先の請求項４のＣＤエンコード装置と同様に、
従来必要とされたオレンジブックのライトストラテジに
対する微細な補正のための外付け回路を省略することが
可能になり、簡単な構成で、低コストの装置が実現され
ると共に、ＣＰＵの処理に負担をかけることなく、より
良好な書き込み特性を有するＣＤ−Ｒ／ＣＤ−Ｅドライ
ブが得られる。
トストラテジ用コントロール信号の出力を複数有し、各
コントロール信号のパルス出力幅をチャンネルクロック
の２倍の周波数のクロックの両エッジ間隔パルス幅単位
で補正可能で、生成したパルスの途中パルスを複数生成
可能で、該途中パルスのパルス幅をチャンネルクロック
の２倍の周波数のクロックの両エッジ間隔パルス幅単位
で補正可能で、複数の変速記録に対応可能なクロックシ
ンセサイザと、パルス幅補正回路とを備えている。した
がって、先の請求項４のＣＤエンコード装置と同様に、
従来必要とされたオレンジブックのライトストラテジに
対する微細な補正のための外付け回路を省略することが
可能になり、簡単な構成で、低コストの装置が実現され
ると共に、ＣＰＵの処理に負担をかけることなく、より
良好な書き込み特性を有するＣＤ−Ｒ／ＣＤ−Ｅドライ
ブが得られる。
【図１】この発明のＣＤエンコード装置で使用するクロ
ックを発生するクロックシンセサイザの要部について、
実施の形態の一例を示す機能ブロック図である。
ックを発生するクロックシンセサイザの要部について、
実施の形態の一例を示す機能ブロック図である。
【図２】ＥＦＭエンコード機能とＣＤ−ＲＯＭエンコー
ド／デコード機能を有する１チップＬＳＩについて、そ
の要部構成の一例を示す機能ブロック図である。
ド／デコード機能を有する１チップＬＳＩについて、そ
の要部構成の一例を示す機能ブロック図である。
【図３】ＥＦＭエンコード機能とＣＤ−ＲＯＭエンコー
ド／デコード機能を有する１チップＬＳＩについて、そ
の要部構成の一例を示す機能ブロック図である。
ド／デコード機能を有する１チップＬＳＩについて、そ
の要部構成の一例を示す機能ブロック図である。
【図４】図２に示したＣＤエンコーダ１０と、クロック
ジェネレータ２１と、クロックシンセサイザ２２に関連
する部分について、その要部構成の一例を示す機能ブロ
ック図である。
ジェネレータ２１と、クロックシンセサイザ２２に関連
する部分について、その要部構成の一例を示す機能ブロ
ック図である。
【図５】図４に示したＣＤエンコード装置における各ピ
ンのインターフェース信号の内容を示す図である。
ンのインターフェース信号の内容を示す図である。
【図６】この発明のＣＤエンコード装置で使用するクロ
ックを発生するクロックシンセサイザについて、その要
部構成の第２の実施の形態の一例を示す機能ブロック図
である。
ックを発生するクロックシンセサイザについて、その要
部構成の第２の実施の形態の一例を示す機能ブロック図
である。
【図７】この発明のＣＤエンコード装置で使用するクロ
ックを発生するクロックシンセサイザの要部構成につい
て、その第３の実施の形態の一例を示す機能ブロック図
である。
ックを発生するクロックシンセサイザの要部構成につい
て、その第３の実施の形態の一例を示す機能ブロック図
である。
【図８】この発明のＣＤエンコード装置について、第３
の実施の形態におけるパルス幅補正回路の一例を示すブ
ロック図である。
の実施の形態におけるパルス幅補正回路の一例を示すブ
ロック図である。
【図９】図８に示したパルス幅補正回路の動作を説明す
るタイムチャートである。
るタイムチャートである。
【図１０】この発明のＣＤエンコード装置について、第
４の実施の形態によるライトパルスの補正動作を説明す
る図である。
４の実施の形態によるライトパルスの補正動作を説明す
る図である。
【図１１】この発明のＣＤエンコード装置について、第
４の実施の形態によるレーザコントローラ９周辺の回路
構成を示すブロック図である。
４の実施の形態によるレーザコントローラ９周辺の回路
構成を示すブロック図である。
【図１２】図１１に示したレーザの駆動状態を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図１３】信号ＥＦＭ１について、ＣＤ−Ｒストラテジ
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図１４】信号ＥＦＭ２について、ＣＤ−Ｒストラテジ
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図１５】内部のＥＦＭ信号のストラテジ変換によっ
て、端子ＥＦＭ１と端子ＥＦＭ２へ出力される信号設定
の一例を示す図である。
て、端子ＥＦＭ１と端子ＥＦＭ２へ出力される信号設定
の一例を示す図である。
【図１６】内部のＥＦＭ信号のストラテジ変換によっ
て、端子ＥＦＭ２へ出力されるピークパルス幅の一例を
示す図である。
て、端子ＥＦＭ２へ出力されるピークパルス幅の一例を
示す図である。
【図１７】この発明のＣＤエンコード装置について、第
５の実施の形態によるパルス幅補正手段の一例を示すブ
ロック図である。
５の実施の形態によるパルス幅補正手段の一例を示すブ
ロック図である。
【図１８】図１７に示したパルス幅補正手段の動作を説
明するタイムチャートである。
明するタイムチャートである。
【図１９】内部のＥＦＭ信号が５Ｔのとき、ライトスト
ラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２の生成状
態を説明するタイムチャートである。
ラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２の生成状
態を説明するタイムチャートである。
【図２０】図１７に示したレーザコントローラ１４９に
ついて、その内部構造の一例を示す図である。
ついて、その内部構造の一例を示す図である。
【図２１】内部のＥＦＭ信号幅が３Ｔのとき、ストラテ
ジ変換によって出力されるピークパルス幅、途中のパル
ス幅、オフパルス幅の設定の一例を示す図である。
ジ変換によって出力されるピークパルス幅、途中のパル
ス幅、オフパルス幅の設定の一例を示す図である。
【図２２】内部のＥＦＭ信号幅が４Ｔのとき、ストラテ
ジ変換によって出力されるピークパルス幅、途中のパル
ス幅、オフパルス幅の一例を示す図である。
ジ変換によって出力されるピークパルス幅、途中のパル
ス幅、オフパルス幅の一例を示す図である。
【図２３】内部のＥＦＭ信号幅が５Ｔ〜１１Ｔのとき、
ストラテジ変換によって出力されるピークパルス幅、途
中のパルス幅、オフパルス幅の一例を示す図である。
ストラテジ変換によって出力されるピークパルス幅、途
中のパルス幅、オフパルス幅の一例を示す図である。
【図２４】光ディスクドライブについて、その要部構成
の一例を示す機能ブロック図である。
の一例を示す機能ブロック図である。
１０１…１／４８分周器、１０２…１／４９分周器、１
０３…ＰＤ、１０４…ＶＣＯ、１０５…可変分周器
０３…ＰＤ、１０４…ＶＣＯ、１０５…可変分周器
Claims (6)
- 【請求項１】 記録可能な光ディスクのＣＤエンコード
装置において、 書き込み動作中に必要となるチャンネルクロックを生成
する手段として、ＣＤデコード系クロック、またはその
（２のｎ乗）倍あるいは１／（２のｎ乗）倍の周波数の
クロックをＭ／Ｎ倍して生成するクロックシンセサイザ
を備えたことを特徴とするＣＤエンコード装置。 - 【請求項２】 記録可能な光ディスクのＣＤエンコード
装置において、 書き込み動作中に必要となるチャンネルクロックの（２
のｎ乗）倍の周波数のクロックをＣＤデコード系回路で
使用するクロックから生成するクロックシンセサイザ
と、 生成された（２のｎ乗）倍の周波数のクロックを数段階
に分周する分周手段とを備えたことを特徴とするＣＤエ
ンコード装置。 - 【請求項３】 記録可能な光ディスクのＣＤエンコード
装置において、 書き込み動作中に必要となるチャンネルクロックの〔ｍ
×（２のｎ乗）〕倍の周波数のクロックをＣＤデコード
系回路で使用するクロックから生成するクロックシンセ
サイザと、 生成された〔ｍ×（２のｎ乗）〕倍の周波数のクロック
を数段階に分周する分周手段とを備えたことを特徴とす
るＣＤエンコード装置。 - 【請求項４】 記録可能な光ディスクのＣＤエンコード
装置において、 書き込み動作中に必要となるチャンネルクロックを生成
する手段として、チャンネルクロックの２倍の周波数の
クロックをＣＤデコード系回路で使用するクロックから
生成するクロックシンセサイザと、 生成されたチャンネルクロックの２倍の周波数のクロッ
クの両エッジ間のパルス幅単位で、ライトパルス幅を補
正するパルス幅補正回路とを備えたことを特徴とするＣ
Ｄエンコード装置。 - 【請求項５】 記録可能な光ディスクのＣＤエンコード
装置において、 ライトストラテジ用コントロール信号の出力を複数有
し、各コントロール信号のパルス出力幅の補正が、相互
に独立にチャンネルクロックの２倍の周波数のクロック
の両エッジ間隔パルス幅単位で可能で、複数の変速記録
に対応可能なパルス幅補正機能を有するクロックシンセ
サイザを備えたことを特徴とするＣＤエンコード装置。 - 【請求項６】 記録可能な光ディスクのＣＤエンコード
装置において、 ライトストラテジ用コントロール信号の出力を複数有
し、各コントロール信号のパルス出力幅をチャンネルク
ロックの２倍の周波数のクロックの両エッジ間隔パルス
幅単位で補正可能で、生成されたパルスの途中パルスを
複数生成可能で、該途中パルスのパルス幅をチャンネル
クロックの２倍の周波数のクロックの両エッジ間隔パル
ス幅単位で補正可能で、複数の変速記録に対応可能なパ
ルス幅補正機能を有するクロックシンセサイザを備えた
ことを特徴とするＣＤエンコード装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261997A JP3631586B2 (ja) | 1997-04-05 | 1997-04-05 | ライトパルス幅補正回路、書き込み信号処理装置、及び光ディスクドライブ |
| US09/054,516 US6172951B1 (en) | 1997-04-05 | 1998-04-03 | CD encode device for optical disk drive |
| EP98106186A EP0869484B1 (en) | 1997-04-05 | 1998-04-03 | CD encode device and method for an optical disk drive |
| DE69832920T DE69832920T2 (de) | 1997-04-05 | 1998-04-03 | CD-Kodiervorrichtung und Verfahren für einen optischen Plattenantrieb |
| ES98106186T ES2253793T3 (es) | 1997-04-05 | 1998-04-03 | Dispositivo y procedimiento de codificacion de cd para una unidad de disco optico. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261997A JP3631586B2 (ja) | 1997-04-05 | 1997-04-05 | ライトパルス幅補正回路、書き込み信号処理装置、及び光ディスクドライブ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283735A true JPH10283735A (ja) | 1998-10-23 |
| JP3631586B2 JP3631586B2 (ja) | 2005-03-23 |
Family
ID=14332274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261997A Expired - Fee Related JP3631586B2 (ja) | 1997-04-05 | 1997-04-05 | ライトパルス幅補正回路、書き込み信号処理装置、及び光ディスクドライブ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6172951B1 (ja) |
| EP (1) | EP0869484B1 (ja) |
| JP (1) | JP3631586B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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|---|---|---|---|---|
| US4550345A (en) * | 1981-12-09 | 1985-10-29 | Hitachi, Ltd. | Magnetic video pilot signal recording/reproducing system |
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| US5182741A (en) | 1989-08-25 | 1993-01-26 | Sharp Kabushiki Kaisha | Optical disk recording/reproducing device utilizing a constant angular velocity method with a constant linear velocity formatted optical disk |
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| CA2054880C (en) * | 1990-11-09 | 1997-07-08 | Shigemi Maeda | Information recording and reproducing device |
| US5528574A (en) | 1992-03-09 | 1996-06-18 | Hitachi, Ltd. | Disk reproducing apparatus capable of increasing speed of access to disks recorded at constant linear velocity |
| US5729515A (en) * | 1994-05-26 | 1998-03-17 | Kabushiki Kaisha Toshiba | Disc data reproducing apparatus and signal processing circuit for reproducing and processing disc data having a plurality of type data |
| TW272280B (ja) * | 1994-08-08 | 1996-03-11 | Hitachi Seisakusyo Kk |
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- 1997-04-05 JP JP10261997A patent/JP3631586B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-03 ES ES98106186T patent/ES2253793T3/es not_active Expired - Lifetime
- 1998-04-03 DE DE69832920T patent/DE69832920T2/de not_active Expired - Fee Related
- 1998-04-03 US US09/054,516 patent/US6172951B1/en not_active Expired - Fee Related
- 1998-04-03 EP EP98106186A patent/EP0869484B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558462B2 (en) | 2002-07-04 | 2009-07-07 | Sony Corporation | Reproduction device and content information reproduction method |
Also Published As
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|---|---|
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| ES2253793T3 (es) | 2006-06-01 |
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| EP0869484B1 (en) | 2005-12-28 |
| US6172951B1 (en) | 2001-01-09 |
| EP0869484A2 (en) | 1998-10-07 |
| EP0869484A3 (en) | 2000-05-24 |
| DE69832920D1 (de) | 2006-02-02 |
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