JPH10275193A - アナログ乗算器 - Google Patents
アナログ乗算器Info
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- JPH10275193A JPH10275193A JP8105597A JP8105597A JPH10275193A JP H10275193 A JPH10275193 A JP H10275193A JP 8105597 A JP8105597 A JP 8105597A JP 8105597 A JP8105597 A JP 8105597A JP H10275193 A JPH10275193 A JP H10275193A
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Abstract
(57)【要約】
【課題】 ひずみや混変調ひずみの発生がなく、ビデオ
帯や中間周波数帯のミキサや位相検波等に適した広帯域
アナログ乗算器を、小規模ＣＭＯＳ回路で提供する。 【解決手段】 乗算動作に必要な加減算信号を無ひずみ
で供給する加算回路１１を備えているため、中心となる
Ｍ1 〜Ｍ4 のＭＯＳトランジスタの出力からは２つの入
力信号電圧Ｖx ，Ｖy の積に比例した電流が得られ、不
要な高周波ひずみや入力信号のひずみに起因する混変調
ひずみを抑えることができ、理想的なアナログ乗算動作
が実現できる。
帯や中間周波数帯のミキサや位相検波等に適した広帯域
アナログ乗算器を、小規模ＣＭＯＳ回路で提供する。 【解決手段】 乗算動作に必要な加減算信号を無ひずみ
で供給する加算回路１１を備えているため、中心となる
Ｍ1 〜Ｍ4 のＭＯＳトランジスタの出力からは２つの入
力信号電圧Ｖx ，Ｖy の積に比例した電流が得られ、不
要な高周波ひずみや入力信号のひずみに起因する混変調
ひずみを抑えることができ、理想的なアナログ乗算動作
が実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型半導体
集積回路においてアナログ信号処理を行う場合の基本と
なるアナログ乗算器に関する。
集積回路においてアナログ信号処理を行う場合の基本と
なるアナログ乗算器に関する。
【０００２】
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によってデジタル信号処理に適したＣ
ＭＯＳ集積回路が半導体市場の大部分を占めるようにな
ってきている。ところが、映像や音声は入出力信号がア
ナログであるため、アナログで処理する方が簡単であっ
たり、デジタルで処理する場合でもＡ／Ｄ、Ｄ／Ａ変換
やその前後のフィルタ処理およびクロック発生のための
発振器などにアナログ回路が必要である。
号処理技術の進歩によってデジタル信号処理に適したＣ
ＭＯＳ集積回路が半導体市場の大部分を占めるようにな
ってきている。ところが、映像や音声は入出力信号がア
ナログであるため、アナログで処理する方が簡単であっ
たり、デジタルで処理する場合でもＡ／Ｄ、Ｄ／Ａ変換
やその前後のフィルタ処理およびクロック発生のための
発振器などにアナログ回路が必要である。
【０００３】アナログ回路にはバイポーラが向いてお
り、ＣＭＯＳはアナログスイッチやサンプルホールドな
どの一部の回路を除いては不向きとされてきた。しか
し、バイポーラやＢｉＣＭＯＳプロセスはややコスト高
になる上、ＣＭＯＳでのデジタルアナログ混載による１
チップ化という要求が強く、ＣＭＯＳでアナログ信号処
理を行うための回路開発が盛んになってきている。
り、ＣＭＯＳはアナログスイッチやサンプルホールドな
どの一部の回路を除いては不向きとされてきた。しか
し、バイポーラやＢｉＣＭＯＳプロセスはややコスト高
になる上、ＣＭＯＳでのデジタルアナログ混載による１
チップ化という要求が強く、ＣＭＯＳでアナログ信号処
理を行うための回路開発が盛んになってきている。
【０００４】アナログ信号処理で頻度が高く、トータル
性能に大きな影響を及ぼす重要な機能として「アナログ
乗算器」がある。バイポーラでは「ダブルバランス回
路」と呼ばれる便利な組み合せトランジスタ回路があ
る。多くの場合、これを用いてアナログ乗算器を構成
し、ミキサ回路や位相検波器に利用している。ところ
が、ＣＭＯＳでアナログ乗算器を作る場合、単にバイポ
ーラをＣＭＯＳに置き換えた回路やその変形回路では必
ず大きな高調波ひずみや混変調ひずみを発生する、とい
う問題がある。これはＣＭＯＳ素子が通常アナログ回路
で利用する飽和領域（ピンチオフ領域）で本質的に２乗
特性を有するということと、素子のトランスコンダクタ
ンス（Ｇｍ）がバイポーラに比べてずっと低いため、バ
イポーラでポピュラーな「抵抗による線形化」が難しい
ことに起因している。
性能に大きな影響を及ぼす重要な機能として「アナログ
乗算器」がある。バイポーラでは「ダブルバランス回
路」と呼ばれる便利な組み合せトランジスタ回路があ
る。多くの場合、これを用いてアナログ乗算器を構成
し、ミキサ回路や位相検波器に利用している。ところ
が、ＣＭＯＳでアナログ乗算器を作る場合、単にバイポ
ーラをＣＭＯＳに置き換えた回路やその変形回路では必
ず大きな高調波ひずみや混変調ひずみを発生する、とい
う問題がある。これはＣＭＯＳ素子が通常アナログ回路
で利用する飽和領域（ピンチオフ領域）で本質的に２乗
特性を有するということと、素子のトランスコンダクタ
ンス（Ｇｍ）がバイポーラに比べてずっと低いため、バ
イポーラでポピュラーな「抵抗による線形化」が難しい
ことに起因している。
【０００５】そこで、ＣＭＯＳでアナログ乗算器を構成
する手法として、図１３に示す回路構成が知られてい
る。この回路はＭＯＳトランジスタＭ1 、Ｍ2 、Ｍ3 、
Ｍ4 の４つのＣＭＯＳ素子で構成する組み合せトランジ
スタ回路であり、各トランジスタのソースを定電圧点Ｖ
s に接続している。トランジスタＭ2 には２つの入力の
和信号「Ｖx ＋Ｖy 」を、トランジスタＭ3 には２つの
入力の和の反転信号「−Ｖx −Ｖy 」を、それぞれ入力
する。これらのトランジスタのドレインを接続して第１
の出力電流Ｉo1としている。トランジスタＭ4 には２つ
の入力の差信号「Ｖx −Ｖy 」を、ＭＯＳトランジスタ
Ｍ1 には２つの入力の差の反転信号「−Ｖx ＋Ｖy 」
を、それぞれ入力する。これらのトランジスタのドレイ
ンを接続して第２の出力電流Ｉo2としている。
する手法として、図１３に示す回路構成が知られてい
る。この回路はＭＯＳトランジスタＭ1 、Ｍ2 、Ｍ3 、
Ｍ4 の４つのＣＭＯＳ素子で構成する組み合せトランジ
スタ回路であり、各トランジスタのソースを定電圧点Ｖ
s に接続している。トランジスタＭ2 には２つの入力の
和信号「Ｖx ＋Ｖy 」を、トランジスタＭ3 には２つの
入力の和の反転信号「−Ｖx −Ｖy 」を、それぞれ入力
する。これらのトランジスタのドレインを接続して第１
の出力電流Ｉo1としている。トランジスタＭ4 には２つ
の入力の差信号「Ｖx −Ｖy 」を、ＭＯＳトランジスタ
Ｍ1 には２つの入力の差の反転信号「−Ｖx ＋Ｖy 」
を、それぞれ入力する。これらのトランジスタのドレイ
ンを接続して第２の出力電流Ｉo2としている。
【０００６】ここで、この回路動作を計算するにあたっ
て、全ＭＯＳトランジスタはいずれも飽和領域（ピンチ
オフ領域）で動作しているものとし、簡単のために短チ
ャネル効果は考慮しないものとする。また、各ＭＯＳト
ランジスタへの４つの入力はその直流電圧は等しい電圧
ＶB であるとする。この時、各ＭＯＳトランジスタの特
性は主要なパラメータであるｋとＶthを用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2と表わすことができ
る。ここで、ｋはゲート幅をＷ、ゲート長をＬ、ゲート
容量をＣox、チャネルのキャリア移動度をμとして「μ
ＣoxＷ／Ｌ」で表わされる定数である。この記述式に従
って、Ｍ1 〜Ｍ4 の各ＭＯＳトランジスタの動作は次の
ように表すことができる。
て、全ＭＯＳトランジスタはいずれも飽和領域（ピンチ
オフ領域）で動作しているものとし、簡単のために短チ
ャネル効果は考慮しないものとする。また、各ＭＯＳト
ランジスタへの４つの入力はその直流電圧は等しい電圧
ＶB であるとする。この時、各ＭＯＳトランジスタの特
性は主要なパラメータであるｋとＶthを用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2と表わすことができ
る。ここで、ｋはゲート幅をＷ、ゲート長をＬ、ゲート
容量をＣox、チャネルのキャリア移動度をμとして「μ
ＣoxＷ／Ｌ」で表わされる定数である。この記述式に従
って、Ｍ1 〜Ｍ4 の各ＭＯＳトランジスタの動作は次の
ように表すことができる。
【０００７】 Ｍ１：Ｉ11＝（ｋ／２）（−Ｖx ＋Ｖy ＋ＶB −Ｖs −Ｖth）2 …（１） Ｍ２：Ｉ12＝（ｋ／２）（Ｖx ＋Ｖy ＋ＶB −Ｖs −Ｖth）2 …（２） Ｍ３：Ｉ21＝（ｋ／２）（−Ｖx −Ｖy ＋ＶB −Ｖs −Ｖth）2 …（３） Ｍ４：Ｉ22＝（ｋ／２）（Ｖx −Ｖy ＋ＶB −Ｖs −Ｖth）2 …（４） ここで、出力電流Ｉo1−Ｉo2を計算すると、 Ｉo1−Ｉo2＝（Ｉ12＋Ｉ21）−（Ｉ11＋Ｉ22） ＝（Ｉ12−Ｉ22）−（Ｉ11−Ｉ21） ＝２ｋＶy(Ｖx ＋ＶB −Ｖs −Ｖth) −２ｋＶy(−Ｖx ＋ＶB −Ｖs −Ｖth) ＝４ｋＶx Ｖy … （５） となる。この式（５）から明らかなように、上記差電流
Ｉo1−Ｉo2を出力とすると、この電流は２つの入力信号
Ｖx とＶy の積に比例することになり、アナログ乗算し
た出力が得られることになる。また、図１３のそれぞれ
の出力端子と例えばＶccとの間に抵抗を接続すれば、出
力端子間には２つの入力信号Ｖx とＶy の積に比例した
電圧出力を得ることができる。このように、図１３の回
路は４つのＣＭＯＳ素子によってアナログ演算セルとし
て動作する。
Ｉo1−Ｉo2を出力とすると、この電流は２つの入力信号
Ｖx とＶy の積に比例することになり、アナログ乗算し
た出力が得られることになる。また、図１３のそれぞれ
の出力端子と例えばＶccとの間に抵抗を接続すれば、出
力端子間には２つの入力信号Ｖx とＶy の積に比例した
電圧出力を得ることができる。このように、図１３の回
路は４つのＣＭＯＳ素子によってアナログ演算セルとし
て動作する。
【０００８】しかしながら、実際にはこの回路の入力に
は２つの入力信号とその反転信号の組み合せによる加算
回路が必要である。実はＣＭＯＳではこのような加算回
路の実現が難しい。例えば図１４に示したような抵抗分
割による加算回路が考えられるが、これはＣＭＯＳトラ
ンジスタＭ5 〜Ｍ8 の素子そのものの２乗特性によって
加算出力に２次ひずみを重畳してしまう。これは先に述
べた、素子のトランスコンダクタンス（Ｇｍ）がバイポ
ーラに比べてずっと低いためバイポーラでポピュラーな
「抵抗による線形化」が難しいということに起因してい
る。
は２つの入力信号とその反転信号の組み合せによる加算
回路が必要である。実はＣＭＯＳではこのような加算回
路の実現が難しい。例えば図１４に示したような抵抗分
割による加算回路が考えられるが、これはＣＭＯＳトラ
ンジスタＭ5 〜Ｍ8 の素子そのものの２乗特性によって
加算出力に２次ひずみを重畳してしまう。これは先に述
べた、素子のトランスコンダクタンス（Ｇｍ）がバイポ
ーラに比べてずっと低いためバイポーラでポピュラーな
「抵抗による線形化」が難しいということに起因してい
る。
【０００９】図１４のＣＭＯＳトランジスタＭ5 〜Ｍ8
の代わりに、ＣＭＯＳオペアンプをボルテージホロワ接
続にした回路を用いる方法もあるが、これはＣＭＯＳオ
ペアンプの周波数帯域の制約によって低い周波数でしか
利用できず、ビデオ帯域や中間周波数（ＩＦ）の帯域で
はやはりひずみ発生や振幅低下などの問題を伴うため実
用的でない。オペアンプを用いると素子数が増加して回
路規模が大きくなってしまう、という点も問題であっ
た。
の代わりに、ＣＭＯＳオペアンプをボルテージホロワ接
続にした回路を用いる方法もあるが、これはＣＭＯＳオ
ペアンプの周波数帯域の制約によって低い周波数でしか
利用できず、ビデオ帯域や中間周波数（ＩＦ）の帯域で
はやはりひずみ発生や振幅低下などの問題を伴うため実
用的でない。オペアンプを用いると素子数が増加して回
路規模が大きくなってしまう、という点も問題であっ
た。
【００１０】
【発明が解決しようとする課題】以上述べてきたよう
に、従来、アナログ乗算器をＣＭＯＳだけで実現しよう
とすると、必ず大きなひずみや混変調ひずみを発生する
ことになり、信号品位を著しく劣化させることが避けら
れなかった。
に、従来、アナログ乗算器をＣＭＯＳだけで実現しよう
とすると、必ず大きなひずみや混変調ひずみを発生する
ことになり、信号品位を著しく劣化させることが避けら
れなかった。
【００１１】この発明の目的は、ひずみや混変調ひずみ
の発生がなく、ビデオ帯や中間周波数帯のミキサや位相
検波等に適した広帯域アナログ乗算器を、小規模ＣＭＯ
Ｓ回路で提供することにある。
の発生がなく、ビデオ帯や中間周波数帯のミキサや位相
検波等に適した広帯域アナログ乗算器を、小規模ＣＭＯ
Ｓ回路で提供することにある。
【００１２】
【課題を解決するための手段】この発明においては、上
記課題を解決するため、第１および第２の入力はそれぞ
れ位相が互いに反転の関係にある正極信号と負極信号か
らなる差動信号であり、それぞれソース接地接続された
第１の電界効果トランジスタとドレイン接地接続された
第２の電界効果トランジスタとからなり、前記第１の電
界効果トランジスタのドレイン電流を、前期第２の電界
効果トランジスタのソース端子に入力するように構成
し、前記第１の電界効果トランジスタのゲートを第１の
入力端子とし、前記第２の電界効果トランジスタのゲー
トを第２の入力端子とし、第２の電界効果トランジスタ
のソースを出力端子する第１〜第４の加算回路とを備
え、前記第１の加算回路の第１の入力端子と前記第３の
加算回路の第１の入力端子に第１の入力の正極信号を入
力し、前記第２の加算回路の第１の入力端子と前記第４
の加算回路の第１の入力端子に第１の入力の負極信号を
入力し、前記第１の加算回路の第２の入力端子と前記第
２の加算回路の第２の入力端子に第２の入力の正極信号
を入力し、前記第３の加算回路の第２の入力端子と前記
第４の加算回路の第２の入力端子に第２の入力の負極信
号を入力し、前記第１の加算回路の出力信号を第３の電
界効果トランジスタのゲートソース間に印加し、前記第
２の加算回路の出力信号を第４の電界効果トランジスタ
のゲートソース間に印加し、前記第３の加算回路の出力
信号を第５の電界効果トランジスタのゲートソース間に
印加し、前記第４の加算回路の出力信号を第６の電界効
果トランジスタのゲートソース間に印加し、結果として
第３の電界効果トランジスタのドレイン電流と第６の電
界効果トランジスタのドレイン電流の和と、第４の電界
効果トランジスタのドレイン電流と第５の電界効果トラ
ンジスタのドレイン電流の和との差電流かまたはこの差
電流に比例する差電圧を出力してなることを特徴とす
る。
記課題を解決するため、第１および第２の入力はそれぞ
れ位相が互いに反転の関係にある正極信号と負極信号か
らなる差動信号であり、それぞれソース接地接続された
第１の電界効果トランジスタとドレイン接地接続された
第２の電界効果トランジスタとからなり、前記第１の電
界効果トランジスタのドレイン電流を、前期第２の電界
効果トランジスタのソース端子に入力するように構成
し、前記第１の電界効果トランジスタのゲートを第１の
入力端子とし、前記第２の電界効果トランジスタのゲー
トを第２の入力端子とし、第２の電界効果トランジスタ
のソースを出力端子する第１〜第４の加算回路とを備
え、前記第１の加算回路の第１の入力端子と前記第３の
加算回路の第１の入力端子に第１の入力の正極信号を入
力し、前記第２の加算回路の第１の入力端子と前記第４
の加算回路の第１の入力端子に第１の入力の負極信号を
入力し、前記第１の加算回路の第２の入力端子と前記第
２の加算回路の第２の入力端子に第２の入力の正極信号
を入力し、前記第３の加算回路の第２の入力端子と前記
第４の加算回路の第２の入力端子に第２の入力の負極信
号を入力し、前記第１の加算回路の出力信号を第３の電
界効果トランジスタのゲートソース間に印加し、前記第
２の加算回路の出力信号を第４の電界効果トランジスタ
のゲートソース間に印加し、前記第３の加算回路の出力
信号を第５の電界効果トランジスタのゲートソース間に
印加し、前記第４の加算回路の出力信号を第６の電界効
果トランジスタのゲートソース間に印加し、結果として
第３の電界効果トランジスタのドレイン電流と第６の電
界効果トランジスタのドレイン電流の和と、第４の電界
効果トランジスタのドレイン電流と第５の電界効果トラ
ンジスタのドレイン電流の和との差電流かまたはこの差
電流に比例する差電圧を出力してなることを特徴とす
る。
【００１３】また、第１および第２の入力はそれぞれ位
相が互いに反転の関係にある正極信号と負極信号からな
る差動信号であり、第１の入力端子と第２の入力端子を
備える第１〜第４の加算回路を有し、前記第１の加算回
路の前記第１の入力端子と前記第３の加算回路の前記第
１の入力端子に前記第１の入力の正極信号を入力し、前
記第２の加算回路の第１の入力端子と前記第４の加算回
路の前記第１の入力端子に前記第１の入力の負極信号を
入力し、前記第１の加算回路の前記第２の入力端子と前
記第２の加算回路の前記第２の入力端子に前記第２の入
力の正極信号を入力し、前記第３の加算回路の前記第２
の入力端子と前記第４の加算回路の前記第２の入力端子
に前記第２の入力の負極信号を入力し、前記第１の加算
回路の出力信号を前記第３の電界効果トランジスタのゲ
ートソース間に印加し、前記第２の加算回路の出力信号
を前記第４の電界効果トランジスタのゲートソース間に
印加し、前記第３の加算回路の出力信号を前記第５の電
界効果トランジスタのゲートソース間に印加し、前記第
４の加算回路の出力信号を前記第６の電界効果トランジ
スタのゲートソース間に印加し、前記第３および第６の
電界効果トランジスタのそれぞれのドレイン電流の和か
ら、前記第３〜第６までの電界効果トランジスタのそれ
ぞれのドレイン電流の平均電流の２倍の電流を引いた電
流を第１の電流出力とし、前記第４および第５の電界効
果トランジスタのそれぞれのドレイン電流の和から前記
第３〜第６までの電界効果トランジスタのそれぞれのド
レイン電流の平均電流の２倍の電流を引いた電流を第２
の電流出力とし、前記第１および第２の電流出力との差
電流かまたはこの差電流に比例する差電圧が出力とする
手段を有することを特徴とする。
相が互いに反転の関係にある正極信号と負極信号からな
る差動信号であり、第１の入力端子と第２の入力端子を
備える第１〜第４の加算回路を有し、前記第１の加算回
路の前記第１の入力端子と前記第３の加算回路の前記第
１の入力端子に前記第１の入力の正極信号を入力し、前
記第２の加算回路の第１の入力端子と前記第４の加算回
路の前記第１の入力端子に前記第１の入力の負極信号を
入力し、前記第１の加算回路の前記第２の入力端子と前
記第２の加算回路の前記第２の入力端子に前記第２の入
力の正極信号を入力し、前記第３の加算回路の前記第２
の入力端子と前記第４の加算回路の前記第２の入力端子
に前記第２の入力の負極信号を入力し、前記第１の加算
回路の出力信号を前記第３の電界効果トランジスタのゲ
ートソース間に印加し、前記第２の加算回路の出力信号
を前記第４の電界効果トランジスタのゲートソース間に
印加し、前記第３の加算回路の出力信号を前記第５の電
界効果トランジスタのゲートソース間に印加し、前記第
４の加算回路の出力信号を前記第６の電界効果トランジ
スタのゲートソース間に印加し、前記第３および第６の
電界効果トランジスタのそれぞれのドレイン電流の和か
ら、前記第３〜第６までの電界効果トランジスタのそれ
ぞれのドレイン電流の平均電流の２倍の電流を引いた電
流を第１の電流出力とし、前記第４および第５の電界効
果トランジスタのそれぞれのドレイン電流の和から前記
第３〜第６までの電界効果トランジスタのそれぞれのド
レイン電流の平均電流の２倍の電流を引いた電流を第２
の電流出力とし、前記第１および第２の電流出力との差
電流かまたはこの差電流に比例する差電圧が出力とする
手段を有することを特徴とする。
【００１４】さらに、第１の入力は位相が互いに反転の
関係にある正極信号と負極信号からなる差動信号であ
り、第２の入力は位相が互いに反転の関係にある正極信
号と負極信号からなる差動信号であり、第１の入力端子
と第２の入力端子を備える第１および第２の加算回路を
有し、前記第１の加算回路の前記第１の入力端子に前記
第１の入力の正極信号を入力し、前記第２の加算回路の
前記第１の入力端子に前記第１の入力の負極信号を入力
し、前記第１の加算回路の前記第２の入力端子と前記第
２の加算回路の前記第２の入力端子に前記第２の入力の
正極信号または負極信号を入力し、前記第１の入力の負
極信号を第３の電界効果トランジスタのゲートソース間
に印加し、前記第１の入力の正極信号を第４の電界効果
トランジスタのゲートソース間に印加し、前記第１の加
算回路の出力信号を第５の電界効果トランジスタのゲー
トソース間に印加し、前記第２の加算回路の出力信号を
第６の電界効果トランジスタのゲートソース間に印加
し、前記第３および記第６の電界効果トランジスタのそ
れぞれのドレイン電流の和から前記第３〜第６の電界効
果トランジスタのそれぞれのドレイン電流の平均電流の
２倍の電流を引いた電流を第１の電流出力とし、前記第
４および第５の電界効果トランジスタのそれぞれのドレ
イン電流の和から第３〜第６の電界効果トランジスタの
それぞれのドレイン電流の平均電流の２倍の電流を引い
た電流を第２の電流出力とし、前記第１の電流出力と前
記第２の電流出力との差電流かまたはこの差電流に比例
する差電圧が出力とする手段を有することを特徴とす
る。
関係にある正極信号と負極信号からなる差動信号であ
り、第２の入力は位相が互いに反転の関係にある正極信
号と負極信号からなる差動信号であり、第１の入力端子
と第２の入力端子を備える第１および第２の加算回路を
有し、前記第１の加算回路の前記第１の入力端子に前記
第１の入力の正極信号を入力し、前記第２の加算回路の
前記第１の入力端子に前記第１の入力の負極信号を入力
し、前記第１の加算回路の前記第２の入力端子と前記第
２の加算回路の前記第２の入力端子に前記第２の入力の
正極信号または負極信号を入力し、前記第１の入力の負
極信号を第３の電界効果トランジスタのゲートソース間
に印加し、前記第１の入力の正極信号を第４の電界効果
トランジスタのゲートソース間に印加し、前記第１の加
算回路の出力信号を第５の電界効果トランジスタのゲー
トソース間に印加し、前記第２の加算回路の出力信号を
第６の電界効果トランジスタのゲートソース間に印加
し、前記第３および記第６の電界効果トランジスタのそ
れぞれのドレイン電流の和から前記第３〜第６の電界効
果トランジスタのそれぞれのドレイン電流の平均電流の
２倍の電流を引いた電流を第１の電流出力とし、前記第
４および第５の電界効果トランジスタのそれぞれのドレ
イン電流の和から第３〜第６の電界効果トランジスタの
それぞれのドレイン電流の平均電流の２倍の電流を引い
た電流を第２の電流出力とし、前記第１の電流出力と前
記第２の電流出力との差電流かまたはこの差電流に比例
する差電圧が出力とする手段を有することを特徴とす
る。
【００１５】上記したような４組または２組の加算回路
を用いることにより、ＣＭＯＳを用いたアナログ乗算に
必要な２つの入力信号とその反転信号の組み合せによる
４つの加減算信号を無ひずみで得ることができる。これ
は加算回路を形成する第１の電界効果トランジスタで第
１の入力信号に対しソース接地アンプを構成し、ここで
ＭＯＳ素子の２乗特性によって変換された２乗電流を、
負荷側の第２の電界効果トランジスタのソース端子で受
けることにより、やはりＭＯＳ素子の２乗特性によって
電圧としては、ルート圧縮した形で第１の入力信号を取
り出すことになるからである。ここで第２の電界効果ト
ランジスタはドレイン接地接続なので、そのゲートに与
える第２の入力信号はそのままソース端子へ出力する。
を用いることにより、ＣＭＯＳを用いたアナログ乗算に
必要な２つの入力信号とその反転信号の組み合せによる
４つの加減算信号を無ひずみで得ることができる。これ
は加算回路を形成する第１の電界効果トランジスタで第
１の入力信号に対しソース接地アンプを構成し、ここで
ＭＯＳ素子の２乗特性によって変換された２乗電流を、
負荷側の第２の電界効果トランジスタのソース端子で受
けることにより、やはりＭＯＳ素子の２乗特性によって
電圧としては、ルート圧縮した形で第１の入力信号を取
り出すことになるからである。ここで第２の電界効果ト
ランジスタはドレイン接地接続なので、そのゲートに与
える第２の入力信号はそのままソース端子へ出力する。
【００１６】従って、結果として第２の電界効果トラン
ジスタのソース端子には第１の入力信号と第２の入力信
号との差が無ひずみで取出せることになる。このような
加算回路を４組または２組用意し、これで２つの入力信
号とその反転信号の組み合せによる４つの加減算信号を
作って、従来の４つのＭＯＳトランジスタの組み合わせ
回路に入力することによりそのドレイン端より、理想的
なアナログ乗算結果を出力することができるものであ
る。
ジスタのソース端子には第１の入力信号と第２の入力信
号との差が無ひずみで取出せることになる。このような
加算回路を４組または２組用意し、これで２つの入力信
号とその反転信号の組み合せによる４つの加減算信号を
作って、従来の４つのＭＯＳトランジスタの組み合わせ
回路に入力することによりそのドレイン端より、理想的
なアナログ乗算結果を出力することができるものであ
る。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。この発明の
実施の形態を説明する前に、この発明に係るアナログ乗
算器の加算回路１１について図１を用いて説明する。こ
の回路は入力の異なる４組の同一回路からなり、各回路
で２入力の加算を行う。各単位回路は同一の導伝性の第
１および第２のＭＯＳトランジスタからなる。ここでは
ＮＭＯＳ型トランジスタで構成した例を示している。ま
た、右側に示す図は、左側の回路図をブロック図として
示している。
いて、図面を参照しながら詳細に説明する。この発明の
実施の形態を説明する前に、この発明に係るアナログ乗
算器の加算回路１１について図１を用いて説明する。こ
の回路は入力の異なる４組の同一回路からなり、各回路
で２入力の加算を行う。各単位回路は同一の導伝性の第
１および第２のＭＯＳトランジスタからなる。ここでは
ＮＭＯＳ型トランジスタで構成した例を示している。ま
た、右側に示す図は、左側の回路図をブロック図として
示している。
【００１８】第１のＭＯＳトランジスタのソースを接地
ＧＮＤに接続し、第２のＭＯＳトランジスタのドレイン
を電源Ｖccに接続し、第１のＭＯＳトランジスタのドレ
インを第２のＭＯＳトランジスタのソースに接続し、こ
の端子を加算出力とし、加算入力は各ＭＯＳトランジス
タのゲートに入力する。これらの各単位回路のうち第１
のＭＯＳトランジスタをＭ5 、第２のＭＯＳトランジス
タをＭ9 で構成する第１の加算回路について出力信号を
計算する。
ＧＮＤに接続し、第２のＭＯＳトランジスタのドレイン
を電源Ｖccに接続し、第１のＭＯＳトランジスタのドレ
インを第２のＭＯＳトランジスタのソースに接続し、こ
の端子を加算出力とし、加算入力は各ＭＯＳトランジス
タのゲートに入力する。これらの各単位回路のうち第１
のＭＯＳトランジスタをＭ5 、第２のＭＯＳトランジス
タをＭ9 で構成する第１の加算回路について出力信号を
計算する。
【００１９】この回路動作を計算するにあたっての前提
条件として、各ＭＯＳトランジスタＭ5 ，Ｍ9 は同一形
状であり、いずれも飽和領域（ピンチオフ領域）で動作
しているものとする。簡単のため短チャネル効果は考慮
しないものとする。入力信号は互いに逆位相の関係にあ
る１対の差動信号であり、２入力の信号分（交流分）は
それぞれ（Ｖx ，−Ｖx ）、（Ｖy ，−Ｖy ）と表わさ
れるものとする。入力信号の直流分はそれぞれＶBx、Ｖ
Byであるとする。ＭＯＳトランジスタの特性は、主要な
パラメータであるｋとＶthの値を用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2 と表わすことができる。ここで、ｋはゲート幅をＷ、ゲ
ート長をＬ、ゲート容量をＣox、チャネルのキャリア移
動度をμとして「μＣoxＷ／Ｌ」で表わされる定数であ
る。この記述式を用いて、Ｍ5 とＭ9 の各ＭＯＳトラン
ジスタの動作次のように記述できる。
条件として、各ＭＯＳトランジスタＭ5 ，Ｍ9 は同一形
状であり、いずれも飽和領域（ピンチオフ領域）で動作
しているものとする。簡単のため短チャネル効果は考慮
しないものとする。入力信号は互いに逆位相の関係にあ
る１対の差動信号であり、２入力の信号分（交流分）は
それぞれ（Ｖx ，−Ｖx ）、（Ｖy ，−Ｖy ）と表わさ
れるものとする。入力信号の直流分はそれぞれＶBx、Ｖ
Byであるとする。ＭＯＳトランジスタの特性は、主要な
パラメータであるｋとＶthの値を用いて、 Ｉ＝（ｋ／２）（ＶGS−Ｖth）2 と表わすことができる。ここで、ｋはゲート幅をＷ、ゲ
ート長をＬ、ゲート容量をＣox、チャネルのキャリア移
動度をμとして「μＣoxＷ／Ｌ」で表わされる定数であ
る。この記述式を用いて、Ｍ5 とＭ9 の各ＭＯＳトラン
ジスタの動作次のように記述できる。
【００２０】 Ｍ５：Ｉ5 ＝（ｋ／２）（Ｖx ＋ＶBx−Ｖth）2 … （６） Ｍ９：Ｉ9 ＝（ｋ／２）（Ｖy ＋ＶBy−Ｖout −Ｖth）2 … （７） ここで、明らかにＩ5 ＝Ｉ9 だから、（６）と（７）よ
り、 （Ｖx ＋ＶBx−Ｖth）＝（Ｖy ＋ＶBy−Ｖout −Ｖth） Ｖout ＝−Ｖx ＋Ｖy ＋（ＶBy−ＶBx） … （８） となる。（８）式の括弧内は直流項なので、出力の信号
分は「−Ｖx ＋Ｖy 」となる。これはＭＯＳトランジス
タＭ5 の入力を反転したものとＭＯＳトランジスタＭ9
の入力とを加算する、という結果になっている。この式
からも明らかなように、この加算回路ではひずみは全く
発生しない。なお、この回路は厳密には２つの信号の
「減算」をしていることになるが、２つの信号を足し合
わすという意味で、以下では便宜上統一して「加算回
路」と呼ぶことにする。実際の演算としては「減算」も
含めて意味する。
り、 （Ｖx ＋ＶBx−Ｖth）＝（Ｖy ＋ＶBy−Ｖout −Ｖth） Ｖout ＝−Ｖx ＋Ｖy ＋（ＶBy−ＶBx） … （８） となる。（８）式の括弧内は直流項なので、出力の信号
分は「−Ｖx ＋Ｖy 」となる。これはＭＯＳトランジス
タＭ5 の入力を反転したものとＭＯＳトランジスタＭ9
の入力とを加算する、という結果になっている。この式
からも明らかなように、この加算回路ではひずみは全く
発生しない。なお、この回路は厳密には２つの信号の
「減算」をしていることになるが、２つの信号を足し合
わすという意味で、以下では便宜上統一して「加算回
路」と呼ぶことにする。実際の演算としては「減算」も
含めて意味する。
【００２１】同様にして、各単位回路のうち第１のＭＯ
ＳトランジスタをＭ6 、第２のＭＯＳトランジスタをＭ
10で構成する第２の加算回路では出力の信号分が「Ｖx
＋Ｖy 」、第１のＭＯＳトランジスタをＭ7 、第２のＭ
ＯＳトランジスタをＭ11で構成する第３の加算回路では
出力の信号分が「−Ｖx −Ｖy 」、第１のＭＯＳトラン
ジスタをＭ8 、第２のＭＯＳトランジスタをＭ12で構成
する第４の加算回路では出力の信号分が「Ｖx −Ｖy 」
となる。このように、図１に示した４組の単位加算器か
らなる回路を用いることにより、ＣＭＯＳを用いたアナ
ログ乗算に必要な２つの入力信号とその反転信号の組み
合せによる４つの加減算信号を無ひずみで得ることがで
きる。
ＳトランジスタをＭ6 、第２のＭＯＳトランジスタをＭ
10で構成する第２の加算回路では出力の信号分が「Ｖx
＋Ｖy 」、第１のＭＯＳトランジスタをＭ7 、第２のＭ
ＯＳトランジスタをＭ11で構成する第３の加算回路では
出力の信号分が「−Ｖx −Ｖy 」、第１のＭＯＳトラン
ジスタをＭ8 、第２のＭＯＳトランジスタをＭ12で構成
する第４の加算回路では出力の信号分が「Ｖx −Ｖy 」
となる。このように、図１に示した４組の単位加算器か
らなる回路を用いることにより、ＣＭＯＳを用いたアナ
ログ乗算に必要な２つの入力信号とその反転信号の組み
合せによる４つの加減算信号を無ひずみで得ることがで
きる。
【００２２】図２は、図１で説明した加算回路１１を、
図１３の基本回路に適用してアナログ乗算器を構成し
た、この発明の第１の実施の形態について説明するため
の回路図である。
図１３の基本回路に適用してアナログ乗算器を構成し
た、この発明の第１の実施の形態について説明するため
の回路図である。
【００２３】この実施の形態では、図１３の基本回路の
入力として必要な、２つの入力差動信号を基にした４つ
の加減算信号を図１の加算回路１１で生成して図１３の
回路に入力できるようにしたものである。上述したよう
に、加算回路１１にて図１３の基本回路に必要な加減算
信号を無ひずみで生成できるので、中心となるＭ1 〜Ｍ
4 のＭＯＳトランジスタで（１）〜（４）式が成り立
ち、出力電流のＩo1−Ｉo2は（５）式で表わされるよう
に、２つの入力信号電圧の積に比例した電流出力が得ら
れることになる。
入力として必要な、２つの入力差動信号を基にした４つ
の加減算信号を図１の加算回路１１で生成して図１３の
回路に入力できるようにしたものである。上述したよう
に、加算回路１１にて図１３の基本回路に必要な加減算
信号を無ひずみで生成できるので、中心となるＭ1 〜Ｍ
4 のＭＯＳトランジスタで（１）〜（４）式が成り立
ち、出力電流のＩo1−Ｉo2は（５）式で表わされるよう
に、２つの入力信号電圧の積に比例した電流出力が得ら
れることになる。
【００２４】図３は、この発明の第２の実施の形態につ
いて説明するための回路図である。図２の実施の形態で
は、基本となる差動トランジスタをＮＭＯＳで構成した
が、この実施の形態は、上下反転させて電源Ｖccを接地
ＧＮＤに、ＧＮＤをＶccに、ＮＭＯＳをＰＭＯＳに置き
換えたものである。このように、置き換えた場合でも全
く同じ動作をするアナログ乗算器を構成することができ
る。動作としては、図２と全く同様である。
いて説明するための回路図である。図２の実施の形態で
は、基本となる差動トランジスタをＮＭＯＳで構成した
が、この実施の形態は、上下反転させて電源Ｖccを接地
ＧＮＤに、ＧＮＤをＶccに、ＮＭＯＳをＰＭＯＳに置き
換えたものである。このように、置き換えた場合でも全
く同じ動作をするアナログ乗算器を構成することができ
る。動作としては、図２と全く同様である。
【００２５】次に図４を用い、この発明の第３の実施の
形態について説明する。図２の実施の形態では加算回路
１１の出力である、２つの入力差動信号の加減算信号を
演算動作の中心となるＭ1 〜Ｍ4 の４つのＭＯＳトラン
ジスタのゲートに加えた。ところで（１）〜（４）式か
らも明らかなように、上記加減算信号を４つのＭＯＳト
ランジスタのゲートソース電圧の変化となるように加え
ることでアナログ乗算の演算を果たす。図２の例ではこ
れらのＭＯＳトランジスタの各ソースを接地ＧＮＤに接
続しているため、ゲートに加えることでアナログ乗算を
実現した。
形態について説明する。図２の実施の形態では加算回路
１１の出力である、２つの入力差動信号の加減算信号を
演算動作の中心となるＭ1 〜Ｍ4 の４つのＭＯＳトラン
ジスタのゲートに加えた。ところで（１）〜（４）式か
らも明らかなように、上記加減算信号を４つのＭＯＳト
ランジスタのゲートソース電圧の変化となるように加え
ることでアナログ乗算の演算を果たす。図２の例ではこ
れらのＭＯＳトランジスタの各ソースを接地ＧＮＤに接
続しているため、ゲートに加えることでアナログ乗算を
実現した。
【００２６】この実施の形態は、４つのＭＯＳトランジ
スタのゲートを共通の基準電位に接続し、各加減算出力
を各ＭＯＳトランジスタのソースに供給してアナログ乗
算の機能を実現したものである。この実施の形態の場合
も、動作的には図２の実施の形態と全く同様となること
は容易にわかる。
スタのゲートを共通の基準電位に接続し、各加減算出力
を各ＭＯＳトランジスタのソースに供給してアナログ乗
算の機能を実現したものである。この実施の形態の場合
も、動作的には図２の実施の形態と全く同様となること
は容易にわかる。
【００２７】図５は図２のアナログ乗算器を位相検波器
として用いた、この発明の第４の実施の形態である。位
相検波では図２のアナログ乗算器の電流出力の差を取
り、シングルにして出力するのが普通である。このため
に電流出力の一方（この例ではＩo2）をカレントミラー
で折り返してもう一方の電流出力（この例ではＩo1）に
足し込んで、差電流Ｉout を取り出している。
として用いた、この発明の第４の実施の形態である。位
相検波では図２のアナログ乗算器の電流出力の差を取
り、シングルにして出力するのが普通である。このため
に電流出力の一方（この例ではＩo2）をカレントミラー
で折り返してもう一方の電流出力（この例ではＩo1）に
足し込んで、差電流Ｉout を取り出している。
【００２８】図６は図２のアナログ乗算器をミキサや周
波数変換器として用いた第５の実施の形態である。これ
らの用途では出力を電圧として取り出すので、図２の回
路の出力端に負荷抵抗Ｒ１，Ｒ２を付けて電圧出力にし
ている。
波数変換器として用いた第５の実施の形態である。これ
らの用途では出力を電圧として取り出すので、図２の回
路の出力端に負荷抵抗Ｒ１，Ｒ２を付けて電圧出力にし
ている。
【００２９】以上は各加算回路からの４つの出力が同振
幅となるようなバランス信号であることを前提とした
が、実際には各加算回路からの出力は振幅が多少異なる
ものであってもかまわない。厳密には、４つの加算回路
の出力でＶy の振幅が全て等しく、Ｖx の振幅が第１の
加算回路と第３の加算回路で等しく、第２の加算回路と
第４の加算回路で等しければ、Ｖx の振幅は前者と後者
で違っていても、乗算後の出力振幅は変わるが乗算結果
に非理想分（ひずみや混変調）が発生することはない。
幅となるようなバランス信号であることを前提とした
が、実際には各加算回路からの出力は振幅が多少異なる
ものであってもかまわない。厳密には、４つの加算回路
の出力でＶy の振幅が全て等しく、Ｖx の振幅が第１の
加算回路と第３の加算回路で等しく、第２の加算回路と
第４の加算回路で等しければ、Ｖx の振幅は前者と後者
で違っていても、乗算後の出力振幅は変わるが乗算結果
に非理想分（ひずみや混変調）が発生することはない。
【００３０】同様にＶx の振幅が全て等しく、Ｖy の振
幅が第１の加算回路と第２の加算回路で等しく、第３の
加算回路と第４の加算回路で等しければＶy の振幅は前
者と後者で違っていても、乗算後の出力振幅は変わるが
乗算結果に非理想分（ひずみや混変調）が発生すること
はない。これは前述の（１）〜（４）式を用いた計算に
おいて上述の条件にそってＶx かＶy に係数を掛けて計
算すれば簡単に証明できる。
幅が第１の加算回路と第２の加算回路で等しく、第３の
加算回路と第４の加算回路で等しければＶy の振幅は前
者と後者で違っていても、乗算後の出力振幅は変わるが
乗算結果に非理想分（ひずみや混変調）が発生すること
はない。これは前述の（１）〜（４）式を用いた計算に
おいて上述の条件にそってＶx かＶy に係数を掛けて計
算すれば簡単に証明できる。
【００３１】従って、Ｖy の振幅が全て等しい場合Ｖx
の振幅が第１の加算回路と第３の加算回路で０である
か、第２の加算回路と第４の加算回路で０のどちらかの
状態であっても、出力振幅は半分になるだけでアナログ
乗算動作に支障はない。同様にＶx の振幅が全て等しい
場合Ｖy の振幅が第１の加算回路と第２の加算回路で０
であるか、第３の加算回路と第４の加算回路で０のどち
らかの状態であっても、出力振幅は半分になるだけでや
はりアナログ乗算動作に支障はない。これはバイアス電
圧だけ同じに設定できれば、Ｖx ，−Ｖx ，Ｖy −Ｖy
のうちいずれか１つの入力をゼロにすることができるこ
とを意味する。この発明はこのような構成としたものも
含むものである。
の振幅が第１の加算回路と第３の加算回路で０である
か、第２の加算回路と第４の加算回路で０のどちらかの
状態であっても、出力振幅は半分になるだけでアナログ
乗算動作に支障はない。同様にＶx の振幅が全て等しい
場合Ｖy の振幅が第１の加算回路と第２の加算回路で０
であるか、第３の加算回路と第４の加算回路で０のどち
らかの状態であっても、出力振幅は半分になるだけでや
はりアナログ乗算動作に支障はない。これはバイアス電
圧だけ同じに設定できれば、Ｖx ，−Ｖx ，Ｖy −Ｖy
のうちいずれか１つの入力をゼロにすることができるこ
とを意味する。この発明はこのような構成としたものも
含むものである。
【００３２】このような回路例を示した図７が、この発
明の第６の実施の形態である。この実施の形態の加算回
路１１１は「−Ｖx ＋Ｖy 」と「Ｖx ＋Ｖy 」の２つの
出力しか持たない。乗算演算を行うＭＯＳトランジスタ
の残り２つの入力としては片方の入力信号「Ｖx 」「Ｖ
y 」をそのまま使う。このような条件で前述の（１）〜
（４）式を用いた計算を行うと（５）式は２ｋＶx Ｖy
となり、振幅は半分にはなるが２つの入力のアナログ乗
算が実行できている。この場合の加算回路は、図１の加
算回路の右半分のＭＯＳトランジスタＭ5 とＭ9 、ＭＯ
ＳトランジスタＭ6 とＭ10の２つの加算器だけで構成す
る。あるいは図１の加算回路をそのまま用い、−Ｖy の
入力端子への入力をＤＣバイアスだけにすることによ
り、全く同じ結果を得ることができる。
明の第６の実施の形態である。この実施の形態の加算回
路１１１は「−Ｖx ＋Ｖy 」と「Ｖx ＋Ｖy 」の２つの
出力しか持たない。乗算演算を行うＭＯＳトランジスタ
の残り２つの入力としては片方の入力信号「Ｖx 」「Ｖ
y 」をそのまま使う。このような条件で前述の（１）〜
（４）式を用いた計算を行うと（５）式は２ｋＶx Ｖy
となり、振幅は半分にはなるが２つの入力のアナログ乗
算が実行できている。この場合の加算回路は、図１の加
算回路の右半分のＭＯＳトランジスタＭ5 とＭ9 、ＭＯ
ＳトランジスタＭ6 とＭ10の２つの加算器だけで構成す
る。あるいは図１の加算回路をそのまま用い、−Ｖy の
入力端子への入力をＤＣバイアスだけにすることによ
り、全く同じ結果を得ることができる。
【００３３】図８の回路図を用いて、この発明の第７の
実施の形態について説明する。この実施の形態は、ＭＯ
ＳトランジスタＭ1 とＭ2 で構成するソース接地の第１
の差動ペアとＭＯＳトランジスタＭ3 とＭ4 で構成する
第２の差動ペアとからなる回路である。第２の差動ペア
には第１の差動ペアと同じように第１の差動入力信号を
与えるのと同時に、第１の差動ペアと第２の差動ペアと
の入力間に第２の差動入力信号分だけ相対的な電圧差を
付けて入力する。つまり、図２の実施の形態と同様に、
ＭＯＳトランジスタＭ1 には「−Ｖx ＋Ｖy 」、ＭＯＳ
トランジスタＭ2 には「Ｖx ＋Ｖy 」、ＭＯＳトランジ
スタＭ3 には「−Ｖx −Ｖy 」、ＭＯＳトランジスタＭ
4 には「Ｖx −Ｖy 」というように、２つの入力信号と
その反転信号の組み合せによる４つの加減算信号を供給
する。
実施の形態について説明する。この実施の形態は、ＭＯ
ＳトランジスタＭ1 とＭ2 で構成するソース接地の第１
の差動ペアとＭＯＳトランジスタＭ3 とＭ4 で構成する
第２の差動ペアとからなる回路である。第２の差動ペア
には第１の差動ペアと同じように第１の差動入力信号を
与えるのと同時に、第１の差動ペアと第２の差動ペアと
の入力間に第２の差動入力信号分だけ相対的な電圧差を
付けて入力する。つまり、図２の実施の形態と同様に、
ＭＯＳトランジスタＭ1 には「−Ｖx ＋Ｖy 」、ＭＯＳ
トランジスタＭ2 には「Ｖx ＋Ｖy 」、ＭＯＳトランジ
スタＭ3 には「−Ｖx −Ｖy 」、ＭＯＳトランジスタＭ
4 には「Ｖx −Ｖy 」というように、２つの入力信号と
その反転信号の組み合せによる４つの加減算信号を供給
する。
【００３４】これは図２の実施の形態と同様に、図１に
示した加算回路１１で供給する。ドレイン端子は入力に
対して逆極性の出力となるＭＯＳトランジスタＭ1 のド
レインとＭＯＳトランジスタＭ4 のドレイン、ＭＯＳト
ランジスタＭ2 のドレインとＭＯＳトランジスタＭ3 の
ドレインをそれぞれ接続して、それぞれの加算電流を作
る。また、ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトラ
ンジスタＭ2 とＭ3 のそれぞれのドレイン加算電流の平
均電流検出回路１２を設け、この平均電流と等しい電流
をＶccより前記加算電流にそれぞれ足し込む。この場合
ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトランジスタＭ
2 とＭ3 のそれぞれのドレイン加算電流の平均値は等し
くなるので、この電流値はＭＯＳトランジスタＭ1 〜Ｍ
4 の４つのドレイン電流の全加算電流を１／２にして求
める。このようにして、出力端にはそれぞれのドレイン
加算電流とその両方の平均電流との差電流Ｉｏ１とＩｏ
２を出力する。
示した加算回路１１で供給する。ドレイン端子は入力に
対して逆極性の出力となるＭＯＳトランジスタＭ1 のド
レインとＭＯＳトランジスタＭ4 のドレイン、ＭＯＳト
ランジスタＭ2 のドレインとＭＯＳトランジスタＭ3 の
ドレインをそれぞれ接続して、それぞれの加算電流を作
る。また、ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトラ
ンジスタＭ2 とＭ3 のそれぞれのドレイン加算電流の平
均電流検出回路１２を設け、この平均電流と等しい電流
をＶccより前記加算電流にそれぞれ足し込む。この場合
ＭＯＳトランジスタＭ1 とＭ4 、ＭＯＳトランジスタＭ
2 とＭ3 のそれぞれのドレイン加算電流の平均値は等し
くなるので、この電流値はＭＯＳトランジスタＭ1 〜Ｍ
4 の４つのドレイン電流の全加算電流を１／２にして求
める。このようにして、出力端にはそれぞれのドレイン
加算電流とその両方の平均電流との差電流Ｉｏ１とＩｏ
２を出力する。
【００３５】この回路は基本となる差動トランジスタを
ＮＭＯＳで構成した例を示したが、上下反転させて電源
Ｖccを接地ＧＮＤに、ＧＮＤをＶccに、ＮＭＯＳをＰＭ
ＯＳに置き換えても全く同じ動作をさせることができ
る。この回路もこれまでの回路例と同様、差動トランジ
スタのソース接続点が定電位（図８ではＧＮＤ）に固定
されているので、入力信号電圧はＮＭＯＳ差動ペアのそ
れぞれの素子のゲートソース間に直接加わることにな
り、今までの例と同様、ひずみや混変調の発生を抑える
ことができる。
ＮＭＯＳで構成した例を示したが、上下反転させて電源
Ｖccを接地ＧＮＤに、ＧＮＤをＶccに、ＮＭＯＳをＰＭ
ＯＳに置き換えても全く同じ動作をさせることができ
る。この回路もこれまでの回路例と同様、差動トランジ
スタのソース接続点が定電位（図８ではＧＮＤ）に固定
されているので、入力信号電圧はＮＭＯＳ差動ペアのそ
れぞれの素子のゲートソース間に直接加わることにな
り、今までの例と同様、ひずみや混変調の発生を抑える
ことができる。
【００３６】図８の差動回路の出力電流Ｉo1、Ｉo2を計
算する。ただし、各種条件はこれまでと同様であるとす
る。各入力信号は完全差動信号と仮定しているので、加
算回路の各出力の直流電圧ＶB は全て等しくなる。ＭＯ
ＳトランジスタＭ1 〜Ｍ4 の各ゲート端子へ供給される
入力電圧は、 ＶGS＝ＶB ±Ｖx ±Ｖy となる。従って、この場合のＭＯＳトランジスタＭ1 〜
Ｍ4 の動作の記述式は次のように表わせる。
算する。ただし、各種条件はこれまでと同様であるとす
る。各入力信号は完全差動信号と仮定しているので、加
算回路の各出力の直流電圧ＶB は全て等しくなる。ＭＯ
ＳトランジスタＭ1 〜Ｍ4 の各ゲート端子へ供給される
入力電圧は、 ＶGS＝ＶB ±Ｖx ±Ｖy となる。従って、この場合のＭＯＳトランジスタＭ1 〜
Ｍ4 の動作の記述式は次のように表わせる。
【００３７】 Ｍ１：Ｉ11＝（ｋ／２）（ＶB −Ｖx ＋Ｖy −Ｖth）2 … （９） Ｍ２：Ｉ12＝（ｋ／２）（ＶB ＋Ｖx ＋Ｖy −Ｖth）2 … （１０） Ｍ３：Ｉ21＝（ｋ／２）（ＶB −Ｖx −Ｖy −Ｖth）2 … （１１） Ｍ４：Ｉ22＝（ｋ／２）（ＶB ＋Ｖx −Ｖy −Ｖth）2 … （１２） 平均電流検出は（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２の電流
を出力するから、出力電流Ｉｏ１とＩｏ２はそれぞれ次
のように表わせる。
を出力するから、出力電流Ｉｏ１とＩｏ２はそれぞれ次
のように表わせる。
【００３８】 Ｉｏ１＝（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２−（Ｉ12＋Ｉ21） ＝｛（Ｉ11−Ｉ12）−（Ｉ21−Ｉ22）｝／２ ＝（ｋ／２）｛−２（ＶB ＋Ｖy −Ｖth）Ｖx ＋２（ＶB −Ｖy −Ｖth）Ｖx ｝ ＝−２ｋＶx Ｖy … （１３） Ｉｏ２＝（Ｉ11＋Ｉ12＋Ｉ21＋Ｉ22）／２−（Ｉ11＋Ｉ22） ＝｛（Ｉ21−Ｉ22）−（Ｉ11−Ｉ12）｝／２ ＝（ｋ／２）｛−２（ＶB −Ｖy −Ｖth）Ｖx ＋２（ＶB ＋Ｖy −Ｖth）Ｖx ｝ ＝２ｋＶx Ｖy … （１４） これらの式からわかるように、出力電流Ｉｏ１とＩｏ２
はＭＯＳ素子の形状できまる定数ｋと２つの入力信号Ｖ
x 、Ｖy の単純な積だけで決まる。従って、片側の出力
だけですでに理想的なアナログ乗算出力を取出せる。他
方の出力は、その逆相出力なので両方で差動出力となっ
ている。何れの電流出力とも直流分はゼロなので抵抗負
荷にすれば、自由にバイアス電圧を設定して電圧出力を
取り出すことができる。
はＭＯＳ素子の形状できまる定数ｋと２つの入力信号Ｖ
x 、Ｖy の単純な積だけで決まる。従って、片側の出力
だけですでに理想的なアナログ乗算出力を取出せる。他
方の出力は、その逆相出力なので両方で差動出力となっ
ている。何れの電流出力とも直流分はゼロなので抵抗負
荷にすれば、自由にバイアス電圧を設定して電圧出力を
取り出すことができる。
【００３９】このように、図８の実施の形態では差動出
力はもちろんシングル出力でも理想的なアナログ乗算出
力とすることができ、差動では完全に対称な乗算出力が
得られる。また、演算結果はｋと２入力信号だけの積と
いう非常に単純な形で表わされるため、Ｖthなどｋ以外
の素子パラメータを含まないことから、プロセスパラメ
ータのばらつきに対するばらつき感度も低く、高精度の
アナログ乗算回路が構成できる。低電圧化にも適してい
る点と基板効果の影響を受けないという特長は図２の実
施の形態と同様である。
力はもちろんシングル出力でも理想的なアナログ乗算出
力とすることができ、差動では完全に対称な乗算出力が
得られる。また、演算結果はｋと２入力信号だけの積と
いう非常に単純な形で表わされるため、Ｖthなどｋ以外
の素子パラメータを含まないことから、プロセスパラメ
ータのばらつきに対するばらつき感度も低く、高精度の
アナログ乗算回路が構成できる。低電圧化にも適してい
る点と基板効果の影響を受けないという特長は図２の実
施の形態と同様である。
【００４０】図９は、図８の平均電流検出回路１２を具
体的な回路に置き換えて表わしたものである。平均電流
検出回路１２は、図のようにＭＯＳトランジスタＭ1'と
Ｍ2'からなるＭＯＳトランジスタＭ1 とＭ2 の電流コピ
ー回路とＭＯＳトランジスタＭ3'とＭ4'からなるＭＯＳ
トランジスタＭ3 とＭ4 の電流コピー回路と、これらの
コピー電流を全部加算して、１／２にして折り返すカレ
ントミラーとからなる。ＭＯＳトランジスタＭ1'〜Ｍ4'
はそれぞれＭＯＳトランジスタＭ1 〜Ｍ4 とゲート・ソ
ースを共通にしているため、ＭＯＳトランジスタＭ1'〜
Ｍ4'のドレイン電流はそれぞれＭＯＳトランジスタＭ1
〜Ｍ4 のドレイン電流と等しい電流が発生する。ＭＯＳ
トランジスタＭ1 〜Ｍ4 のドレイン端子を接続してカレ
ントミラーの入力とすることでこれらのドレイン電流を
全加算し、ミラー比１／２で折り返すことによりＭＯＳ
トランジスタＭ1 とＭ4 のドレイン電流の加算値、ＭＯ
ＳトランジスタＭ2 とＭ3 のドレイン電流加算値の平均
電流を出力する。これを１対用意して出力端子に送出す
ることにより、上述の（１３）式と（１４）式にある電
流減算を実行し、Ｖx とＶy の積の項だけを取出すもの
である。
体的な回路に置き換えて表わしたものである。平均電流
検出回路１２は、図のようにＭＯＳトランジスタＭ1'と
Ｍ2'からなるＭＯＳトランジスタＭ1 とＭ2 の電流コピ
ー回路とＭＯＳトランジスタＭ3'とＭ4'からなるＭＯＳ
トランジスタＭ3 とＭ4 の電流コピー回路と、これらの
コピー電流を全部加算して、１／２にして折り返すカレ
ントミラーとからなる。ＭＯＳトランジスタＭ1'〜Ｍ4'
はそれぞれＭＯＳトランジスタＭ1 〜Ｍ4 とゲート・ソ
ースを共通にしているため、ＭＯＳトランジスタＭ1'〜
Ｍ4'のドレイン電流はそれぞれＭＯＳトランジスタＭ1
〜Ｍ4 のドレイン電流と等しい電流が発生する。ＭＯＳ
トランジスタＭ1 〜Ｍ4 のドレイン端子を接続してカレ
ントミラーの入力とすることでこれらのドレイン電流を
全加算し、ミラー比１／２で折り返すことによりＭＯＳ
トランジスタＭ1 とＭ4 のドレイン電流の加算値、ＭＯ
ＳトランジスタＭ2 とＭ3 のドレイン電流加算値の平均
電流を出力する。これを１対用意して出力端子に送出す
ることにより、上述の（１３）式と（１４）式にある電
流減算を実行し、Ｖx とＶy の積の項だけを取出すもの
である。
【００４１】図９でＶx 、−Ｖx 、Ｖy 、−Ｖy の４つ
の入力のうちどれか１つを０としても、出力の振幅が半
分になるだけで基本的なアナログ乗算の動作は変わらな
いのは、前述の図７の実施の形態の場合と同様である。
そこで入力「−Ｖy 」を０として構成した回路を、第９
の実施の形態として図１０に示す。この実施の形態の場
合も、図９の実施の形態に対し出力の振幅が半分になる
以外は、動作的には図９の実施の形態と全く同等であ
る。
の入力のうちどれか１つを０としても、出力の振幅が半
分になるだけで基本的なアナログ乗算の動作は変わらな
いのは、前述の図７の実施の形態の場合と同様である。
そこで入力「−Ｖy 」を０として構成した回路を、第９
の実施の形態として図１０に示す。この実施の形態の場
合も、図９の実施の形態に対し出力の振幅が半分になる
以外は、動作的には図９の実施の形態と全く同等であ
る。
【００４２】同様に図８の実施の形態で、まず入力「Ｖ
y 」を０とするとＭＯＳトランジスタＭ1 とＭ2 のゲー
トに入力する信号を生成するそれぞれの加算器が不要に
なり、加算器の数が２個に減る。さらに図４の実施の形
態と全く同じ考え方で入力「−Ｖy 」分をＭＯＳトラン
ジスタＭ3 とＭ4 のソース端子に移す。このようにすれ
ば残り２個の加算器も不要となり、図８と同じ機能を図
１１に第１０の実施の形態として示すような加算回路な
しの回路で実現できる。つまり、図８の回路の乗算動作
は一方の入力信号を供給する２組の差動ペアＭＯＳトラ
ンジスタのゲート・ソース間にもう一方の信号電圧差を
相対的に持たせることでこの機能を達成する。
y 」を０とするとＭＯＳトランジスタＭ1 とＭ2 のゲー
トに入力する信号を生成するそれぞれの加算器が不要に
なり、加算器の数が２個に減る。さらに図４の実施の形
態と全く同じ考え方で入力「−Ｖy 」分をＭＯＳトラン
ジスタＭ3 とＭ4 のソース端子に移す。このようにすれ
ば残り２個の加算器も不要となり、図８と同じ機能を図
１１に第１０の実施の形態として示すような加算回路な
しの回路で実現できる。つまり、図８の回路の乗算動作
は一方の入力信号を供給する２組の差動ペアＭＯＳトラ
ンジスタのゲート・ソース間にもう一方の信号電圧差を
相対的に持たせることでこの機能を達成する。
【００４３】従って、この電圧差をゲート電圧に与えた
図８の実施の形態と、この電圧差をソース電圧に与えた
図１１の実施の形態とは、第１の差動ペアと第２の差動
ペアのゲート・ソース間の相対的な関係は全く同じにな
るため、全く同じ動作になる。ただし、図１１の回路で
は第１の差動ペアの入力に加算する信号Ｖy を０として
いるため、出力振幅は図８の回路に対し１／２になる。
図８の実施の形態と、この電圧差をソース電圧に与えた
図１１の実施の形態とは、第１の差動ペアと第２の差動
ペアのゲート・ソース間の相対的な関係は全く同じにな
るため、全く同じ動作になる。ただし、図１１の回路で
は第１の差動ペアの入力に加算する信号Ｖy を０として
いるため、出力振幅は図８の回路に対し１／２になる。
【００４４】図１１の平均電流検出回路１２を具体的な
回路に置き換えて表わした回路例を第１１の実施の形態
として図１２に示す。平均電流検出回路１２は、図９の
場合と全く同様であり、ＭＯＳトランジスタＭ1'とＭ2'
からなるＭＯＳトランジスタＭ1 とＭ2 の電流コピー回
路とＭＯＳトランジスタＭ3'とＭ4'からなるトランジス
タＭ3 とＭ4 の電流コピー回路と、これらのコピー電流
を全部加算して、１／２にして折り返す２出力のカレン
トミラーとからなり、これをそれぞれ出力端子に送出し
て、上述の（１３）式と（１４）式にある電流減算を実
行し、Ｖx とＶy の積の項だけを取出している。
回路に置き換えて表わした回路例を第１１の実施の形態
として図１２に示す。平均電流検出回路１２は、図９の
場合と全く同様であり、ＭＯＳトランジスタＭ1'とＭ2'
からなるＭＯＳトランジスタＭ1 とＭ2 の電流コピー回
路とＭＯＳトランジスタＭ3'とＭ4'からなるトランジス
タＭ3 とＭ4 の電流コピー回路と、これらのコピー電流
を全部加算して、１／２にして折り返す２出力のカレン
トミラーとからなり、これをそれぞれ出力端子に送出し
て、上述の（１３）式と（１４）式にある電流減算を実
行し、Ｖx とＶy の積の項だけを取出している。
【００４５】以上の回路例に対する共通の利点として、
これらは電流源でバイアスする方式と違って、差動ＭＯ
ＳトランジスタＭ1 〜Ｍ4 のソースを接地ＧＮＤまたは
ＧＮＤに非常に近い電圧に落として使うため、ドレイン
側に広いダイナミックレンジを確保することができる。
このため低電圧化にも適している。さらにはＮＭＯＳを
中心に構成した場合でも、ソースを接地ＧＮＤに接続し
ていることで、通常のＰ基板プロセスで作っても基板効
果の影響を受けないという特長があり、高精度・低ひず
みのアナログ回路が構築できる。
これらは電流源でバイアスする方式と違って、差動ＭＯ
ＳトランジスタＭ1 〜Ｍ4 のソースを接地ＧＮＤまたは
ＧＮＤに非常に近い電圧に落として使うため、ドレイン
側に広いダイナミックレンジを確保することができる。
このため低電圧化にも適している。さらにはＮＭＯＳを
中心に構成した場合でも、ソースを接地ＧＮＤに接続し
ていることで、通常のＰ基板プロセスで作っても基板効
果の影響を受けないという特長があり、高精度・低ひず
みのアナログ回路が構築できる。
【００４６】
【発明の効果】以上記載してきたたように、この発明に
係るＣＭＯＳで構成するアナログ乗算器は、乗算動作に
必要な加減算信号を無ひずみで供給する加算回路を備え
ているため、出力で不要な高調波ひずみや入力信号のひ
ずみに起因する混変調ひずみの発生を抑えることがで
き、理想的なアナログ乗算動作が実現できる。さらには
低電圧にも適している。このような利点を持つため、ミ
キサ、周波数変換器、位相検波器などに幅広く用いるこ
とができ極めて利用価値が高い。
係るＣＭＯＳで構成するアナログ乗算器は、乗算動作に
必要な加減算信号を無ひずみで供給する加算回路を備え
ているため、出力で不要な高調波ひずみや入力信号のひ
ずみに起因する混変調ひずみの発生を抑えることがで
き、理想的なアナログ乗算動作が実現できる。さらには
低電圧にも適している。このような利点を持つため、ミ
キサ、周波数変換器、位相検波器などに幅広く用いるこ
とができ極めて利用価値が高い。
【図１】この発明に係るアナログ乗算器の加算回路部に
ついて説明するための回路図。
ついて説明するための回路図。
【図２】この発明の第１の実施の形態について説明する
ための回路図。
ための回路図。
【図３】この発明の第２の実施の形態について説明する
ための回路図。
ための回路図。
【図４】この発明の第３の実施の形態について説明する
ための回路図。
ための回路図。
【図５】位相検波器に応用した、この発明の第４の実施
の形態について説明するための回路図。
の形態について説明するための回路図。
【図６】ミキサ回路に応用した、この発明の第５の実施
の形態について説明するための回路図。
の形態について説明するための回路図。
【図７】この発明の第６の実施の形態について説明する
ための回路図。
ための回路図。
【図８】この発明の第７の実施の形態について説明する
ための回路図。
ための回路図。
【図９】この発明の第８の実施の形態について説明する
ための回路図。
ための回路図。
【図１０】この発明の第９の実施の形態について説明す
るための回路図。
るための回路図。
【図１１】この発明の第１０の実施の形態について説明
するための回路図。
するための回路図。
【図１２】この発明の第１１の実施の形態について説明
するための回路図。
するための回路図。
【図１３】従来のＣＭＯＳアナログ乗算器の基本原理に
ついて説明するための回路図。
ついて説明するための回路図。
【図１４】従来のアナログ乗算器の加算回路について説
明するための回路図。
明するための回路図。
１１，１１１…加算回路、１２…平均電流回路、Ｍ1 〜
Ｍ12，Ｍ1'〜Ｍ4'…ＭＯＳトランジスタ。
Ｍ12，Ｍ1'〜Ｍ4'…ＭＯＳトランジスタ。
Claims (15)
- 【請求項１】 第１および第２の入力はそれぞれ位相が
互いに反転の関係にある正極信号と負極信号からなる差
動信号であり、それぞれソース接地接続された第１の電
界効果トランジスタとドレイン接地接続された第２の電
界効果トランジスタとからなり、前記第１の電界効果ト
ランジスタのドレイン電流を、前期第２の電界効果トラ
ンジスタのソース端子に入力するように構成し、前記第
１の電界効果トランジスタのゲートを第１の入力端子と
し、前記第２の電界効果トランジスタのゲートを第２の
入力端子とし、第２の電界効果トランジスタのソースを
出力端子とする第１〜第４の加算回路とを備え、 前記第１の加算回路の第１の入力端子と前記第３の加算
回路の第１の入力端子に第１の入力の正極信号を入力
し、前記第２の加算回路の第１の入力端子と前記第４の
加算回路の第１の入力端子に第１の入力の負極信号を入
力し、前記第１の加算回路の第２の入力端子と前記第２
の加算回路の第２の入力端子に第２の入力の正極信号を
入力し、前記第３の加算回路の第２の入力端子と前記第
４の加算回路の第２の入力端子に第２の入力の負極信号
を入力し、 前記第１の加算回路の出力信号を第３の電界効果トラン
ジスタのゲートソース間に印加し、前記第２の加算回路
の出力信号を第４の電界効果トランジスタのゲートソー
ス間に印加し、前記第３の加算回路の出力信号を第５の
電界効果トランジスタのゲートソース間に印加し、前記
第４の加算回路の出力信号を第６の電界効果トランジス
タのゲートソース間に印加し、結果として第３の電界効
果トランジスタのドレイン電流と第６の電界効果トラン
ジスタのドレイン電流の和と、第４の電界効果トランジ
スタのドレイン電流と第５の電界効果トランジスタのド
レイン電流の和との差電流かまたはこの差電流に比例す
る差電圧を出力してなることを特徴とするアナログ乗算
器。 - 【請求項２】 前記加算回路は、第１の電界効果トラン
ジスタと第２の電界効果トランジスタがともにＮ型ＭＯ
Ｓトランジスタであり、第１の電界効果トランジスタの
ソースを負の電源端子かＧＮＤのいずれかに接続し、第
２の電界効果トランジスタのドレインを正の電源端子に
接続したことを特徴とする請求項１記載のアナログ乗算
器。 - 【請求項３】 前記加算回路は、前記第１および第２の
電界効果トランジスタがともにＰ型ＭＯＳトランジスタ
であり、第１の電界効果トランジスタのソースを正の電
源端子に接続し、第２の電界効果トランジスタのドレイ
ンを負の電源端子かＧＮＤのいずれかに接続したことを
特徴とする請求項１記載のアナログ乗算器。 - 【請求項４】 前記第３〜第６の電界効果トランジスタ
は、全てＮ型ＭＯＳトランジスタであり、これらのソー
スはすべて共通にしてこれを負の電源端子かＧＮＤのい
ずれかに接続し、 前記第１の加算回路の出力を第３の電界効果トランジス
タのゲートに接続し、前記第２の加算回路の出力を前記
第４の電界効果トランジスタのゲートに接続し、前記第
３の加算回路の出力を前記第５の電界効果トランジスタ
のゲートに接続し、前記第４の加算回路の出力を前記第
６の電界効果トランジスタのゲートに接続したことを特
徴とする請求項１記載のアナログ乗算器。 - 【請求項５】 前記第３〜第６の電界効果トランジスタ
は、全てＰ型ＭＯＳトランジスタであり、これらのソー
スはすべて共通にしてこれを正の電源端子に接続し、 前記第１の加算回路の出力を前記第３の電界効果トラン
ジスタのゲートに接続し、前記第２の加算回路の出力を
前記第４の電界効果トランジスタのゲートに接続し、前
記第３の加算回路の出力を前記第５の電界効果トランジ
スタのゲートに接続し、前記第４の加算回路の出力を前
記第６の電界効果トランジスタのゲートに接続したこと
を特徴とする請求項１記載のアナログ乗算器。 - 【請求項６】 前記第３〜第６の電界効果トランジスタ
のゲートは、全て共通にしてこれを定電圧点に接続し、 前記第１の加算回路の出力を前記第３の電界効果トラン
ジスタのソースに印加し、前記第２の加算回路の出力を
前記第４の電界効果トランジスタのソースに印加し、前
記第３の加算回路の出力を前記第５の電界効果トランジ
スタのソースに印加し、前記第４の加算回路の出力を前
記第６の電界効果トランジスタのソースに印加したこと
を特徴とする請求項１記載のアナログ乗算器。 - 【請求項７】 前記第３および第６の電界効果トランジ
スタのそれぞれのドレイン電流の和電流をカレントミラ
ーで折り返して、前記第４および第５の電界効果トラン
ジスタのそれぞれのドレイン電流の和電流に加算して出
力としたことを特徴とする請求項１記載のアナログ乗算
器。 - 【請求項８】 前記第１の入力である正極信号と負極信
号からなる差動信号の直流電位または第２の入力である
正極信号と負極信号からなる差動信号の直流電位の少な
くとも一方を変化させることにより、出力信号の利得を
制御することを特徴とする請求項４または請求項５また
は請求項６記載のアナログ乗算器。 - 【請求項９】 前記第１の入力の正極信号、負極信号、
第２の入力の正極信号、負極信号のいずれか１つを直流
電圧の入力のみとしたことを特徴とする請求項１記載の
アナログ乗算器。 - 【請求項１０】 第１および第２の入力はそれぞれ位相
が互いに反転の関係にある正極信号と負極信号からなる
差動信号であり、 第１の入力端子と第２の入力端子を備える第１〜第４の
加算回路を有し、前記第１の加算回路の前記第１の入力
端子と前記第３の加算回路の前記第１の入力端子に前記
第１の入力の正極信号を入力し、前記第２の加算回路の
第１の入力端子と前記第４の加算回路の前記第１の入力
端子に前記第１の入力の負極信号を入力し、前記第１の
加算回路の前記第２の入力端子と前記第２の加算回路の
前記第２の入力端子に前記第２の入力の正極信号を入力
し、前記第３の加算回路の前記第２の入力端子と前記第
４の加算回路の前記第２の入力端子に前記第２の入力の
負極信号を入力し、 前記第１の加算回路の出力信号を前記第３の電界効果ト
ランジスタのゲートソース間に印加し、前記第２の加算
回路の出力信号を前記第４の電界効果トランジスタのゲ
ートソース間に印加し、前記第３の加算回路の出力信号
を前記第５の電界効果トランジスタのゲートソース間に
印加し、 前記第４の加算回路の出力信号を前記第６の電界効果ト
ランジスタのゲートソース間に印加し、前記第３および
第６の電界効果トランジスタのそれぞれのドレイン電流
の和から、前記第３〜第６までの電界効果トランジスタ
のそれぞれのドレイン電流の平均電流の２倍の電流を引
いた電流を第１の電流出力とし、 前記第４および第５の電界効果トランジスタのそれぞれ
のドレイン電流の和から前記第３〜第６までの電界効果
トランジスタのそれぞれのドレイン電流の平均電流の２
倍の電流を引いた電流を第２の電流出力とし、 前記第１および第２の電流出力との差電流かまたはこの
差電流に比例する差電圧が出力とする手段を有すること
を特徴とするアナログ乗算器。 - 【請求項１１】 第１の入力は位相が互いに反転の関係
にある正極信号と負極信号からなる差動信号であり、第
２の入力は位相が互いに反転の関係にある正極信号と負
極信号からなる差動信号であり、 第１の入力端子と第２の入力端子を備える第１および第
２の加算回路を有し、前記第１の加算回路の前記第１の
入力端子に前記第１の入力の正極信号を入力し、前記第
２の加算回路の前記第１の入力端子に前記第１の入力の
負極信号を入力し、前記第１の加算回路の前記第２の入
力端子と前記第２の加算回路の前記第２の入力端子に前
記第２の入力の正極信号または負極信号を入力し、 前記第１の入力の負極信号を第３の電界効果トランジス
タのゲートソース間に印加し、前記第１の入力の正極信
号を第４の電界効果トランジスタのゲートソース間に印
加し、前記第１の加算回路の出力信号を第５の電界効果
トランジスタのゲートソース間に印加し、前記第２の加
算回路の出力信号を第６の電界効果トランジスタのゲー
トソース間に印加し、 前記第３および記第６の電界効果トランジスタのそれぞ
れのドレイン電流の和から前記第３〜第６の電界効果ト
ランジスタのそれぞれのドレイン電流の平均電流の２倍
の電流を引いた電流を第１の電流出力とし、 前記第４および第５の電界効果トランジスタのそれぞれ
のドレイン電流の和から第３〜第６の電界効果トランジ
スタのそれぞれのドレイン電流の平均電流の２倍の電流
を引いた電流を第２の電流出力とし、 前記第１の電流出力と前記第２の電流出力との差電流か
またはこの差電流に比例する差電圧が出力とする手段を
有することを特徴とするアナログ乗算器。 - 【請求項１２】 前記第１および第２の電流出力を得る
手段として、第３〜第６のそれぞれの電界効果トランジ
スタとゲートとソースを共通とする別の電界効果トラン
ジスタ群で前記第３〜第６の電界効果トランジスタのド
レイン電流のコピー電流を作り、これらのコピー電流を
全て加算したものをカレントミラーにより折り返して全
加算電流の半分の電流にしたものを２組作り、１つは第
３および第６の電界効果トランジスタのそれぞれのドレ
イン電流の加算点に加えて得た電流を第１の電流出力と
し、１つは第４および第５の電界効果トランジスタのそ
れぞれのドレイン電流の加算点に加えて得た電流を第２
の電流出力としたことを特徴とする請求項１０または請
求項１１記載のアナログ乗算器。 - 【請求項１３】 前記加算回路はソース接地接続された
第１の電界効果トランジスタとドレイン接地接続された
第２の電界効果トランジスタからなり、前記第１の電界
効果トランジスタのドレイン電流を、前記第２の電界効
果トランジスタのソース端子に入力するように構成し、
前記第１の電界効果トランジスタのゲートを第１の入力
端子とし、前記第２の電界効果トランジスタのゲートを
第２の入力端子とし、前記第２の電界効果トランジスタ
のソースを出力端子としたことを特徴とする請求項１０
または請求項１１記載のアナログ乗算器。 - 【請求項１４】 前記第３〜第６の電界効果トランジス
タのソース端子は全て共通の定電圧点に接続し、前記第
３〜第６の電界効果トランジスタのゲートに前記加算回
路の出力信号か前記入力の正極信号か負極信号のいずれ
かを直接印加したことを特徴とする請求項１０または請
求項１１記載のアナログ乗算器。 - 【請求項１５】 前記第３〜第６の電界効果トランジス
タのゲート端子は、全て共通の定電圧点に接続し、前記
第３〜第６の電界効果トランジスタのソースに、前記加
算回路の出力信号か前記入力の正極信号か負極信号のい
ずれかを印加したことを特徴とする請求項１０または請
求項１１記載のアナログ乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105597A JP3520175B2 (ja) | 1997-03-31 | 1997-03-31 | アナログ乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105597A JP3520175B2 (ja) | 1997-03-31 | 1997-03-31 | アナログ乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275193A true JPH10275193A (ja) | 1998-10-13 |
| JP3520175B2 JP3520175B2 (ja) | 2004-04-19 |
Family
ID=13735736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105597A Expired - Fee Related JP3520175B2 (ja) | 1997-03-31 | 1997-03-31 | アナログ乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3520175B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7825716B1 (en) | 2009-04-20 | 2010-11-02 | Kabushiki Kaisha Toshiba | Mixer circuit |
-
1997
- 1997-03-31 JP JP8105597A patent/JP3520175B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804351B2 (en) | 2008-03-28 | 2010-09-28 | Fujitsu Limited | Mixer circuit for frequency mixing of differential signals |
| JP2013021438A (ja) * | 2011-07-08 | 2013-01-31 | New Japan Radio Co Ltd | 周波数変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3520175B2 (ja) | 2004-04-19 |
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