JPH10269190A - 論理回路接続装置 - Google Patents

Abstract

(57)【要約】 【課題】 命令（トランザクション）を出力側論理回路
から入力側論理回路へ伝達する論理回路接続装置におい
て、命令の種類により生じる命令データ転送時の空きビ
ットを利用し、複数の命令を同時に伝達し、論理回路接
続装置の転送性能を向上する。 【解決手段】 出力側論理回路と入力側論理回路の中間
に、出力側論理回路からの出力である複数の命令の中か
ら、同時に入力側論理回路に送出する命令の組を選択す
る調停回路と、選択した命令の組を一つの転送命令に変
換し送出するエンコーダと、エンコーダから転送命令を
受けて出力側論理回路が発行した命令の組を復元し、入
力側論理回路へ復元した命令の組を出力するデコーダを
備えた論理回路接続装置を設ける。 【効果】 複数の命令が１つの転送命令になるので、複
数命令を同一サイクルで入力側論理回路に送出できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路間の命令
の転送性能を向上する論理回路接続方法及びそれを用い
た論理回路接続装置に係り、特に複数のプロセッサを結
合した並列計算機のプロセッサ間の接続に用いるのに好
適な論理回路接続方法及び論理回路接続装置に関する。

【０００２】

【従来の技術】計算機等の大規模なシステムは、全体を
適当な論理単位（モジュール単位）に分割され、モジュ
ール単位で個別に設計される。従来、モジュールはシス
テムを構成する集積回路単位としていた。近年では、特
に、集積回路の大規模化が進んでおり、集積回路内を更
に複数のモジュールに分割して、分割された個々のモジ
ュール単位で設計することが一般的となっている。

【０００３】システム及び集積回路内の各モジュール間
のデータ信号や制御信号の授受の方法は、送信側及び受
信側のモジュール間のインターフェイスとして規定され
る。そして、信号の送信側及び受信側の双方のモジュー
ルは、このインターフェイスに従って動作する様に設計
される。

【０００４】上記のモジュール間のインターフェイス
は、使用する信号線数が少ないことが要求される。これ
は、集積回路間のインターフェイスでは、集積回路の入
出力ピン数に制限があること、集積回路内のインターフ
ェイスでは、モジュール間の信号線はモジュール内の信
号線と比較して長くなりやすく、集積回路の配線領域を
多くとること、の理由による。

【０００５】通常、モジュール間でやり取りする命令は
複数種類存在する。これらの命令毎にモジュール間の信
号線を設け、個別に転送する構造を採用した場合、信号
線数が多くなり、上記要求を満たせない。このため、通
常は、命令の種類を伝える制御信号線と付随するデータ
を伝えるデータ信号線を設け、複数の命令で信号線を共
用するインターフェイスを採用する。この方式では、送
信側モジュールに、モジュールの論理回路内の種々の命
令の転送要求を受付け受信側に送信する送信回路と、送
信回路から送信された命令を受信側へ伝える信号線であ
る命令の信号線と、受信側モジュールに命令の信号線を
介して送信回路から受けた命令を受信側モジュール内の
論理回路に発行する受信回路を設ける。なお、送信回
路、命令の信号線、受信回路からなる部分を論理回路接
続装置と呼ぶ。

【０００６】この従来の論理回路接続装置では、同時に
転送可能な命令数は固定であった。例えば、「MIPS R10
000 Microprocessor User's Manual Version 2.0(MIPS
Technologies Inc.発行)」の第６章によると（従来技術
１）、R10000はスプリットトランザクション方式のバス
を採用し、アドレス及びデータの転送を６４ビットのバ
ス（multiplex address/data bus）で転送する。バスを
アドレス転送及びデータ転送のいずれに使用するかは、
命令毎に指定される。例えば、プロセッサがメモリ読出
しを発行する"Processor Block Read Request"、外部か
らプロセッサのキャッシュを無効化する"External Inva
lidate Request"はアドレス転送であり４０ビットを用
いていた。また、外部からプロセッサにメモリデータを
返送する"External Block Data Response"はデータ転送
であり、６４ビットを用いていた。このように一度に転
送される命令が使用するバス幅は固定されていた。

【０００７】また、特開平８−１６５１０号公報（従来
技術２）には、システムバスを介して複数の入出力装置
とプロセッサ間でデータ転送を行う場合に、データバス
を複数の入出力装置が使用するフィールドに分割して転
送を行うことが記載されている。この例では、複数の入
出力装置はプロセッサから同一のアドレスに配置され、
入出力装置とプロセッサ間のデータ幅は固定となってい
た。

【０００８】また、特開昭６２−１３４７４５号公報
（従来技術３）には、中央処理装置及び主記憶装置と複
数の入出力装置間でデータ転送を行う場合に、共通バス
を２分割し、上位を入出力装置１、下位を入出力装置２
で使用することが記載されている。この従来技術では、
処理モジュール（中央処理装置、入出力装置等）の種類
に応じて共通バスの上位／下位を独立に使用するか、ま
たは同時に使用するかが決められていた。

【０００９】

【発明が解決しようとする課題】上記従来技術１で述べ
た論理回路接続装置では、命令の種類により転送するデ
ータ長が異なる場合、データ長の短い命令は信号線の一
部のみを使用して転送される。このため、データ長の短
い命令の伝達時に信号線に空きができる。アドレスは４
０ビットであるため、バスをアドレス転送に使用する場
合には、その他制御信号を付加しても１７ビットの未使
用部分が生じる。今後、バス幅が１２８ビット等に拡大
されると、アドレス転送時の未使用部分が増加する。

【００１０】また、従来技術２で述べた論理回路接続装
置では、対象とする転送区間がプロセッサと入出力装置
間に限定されており、また、入出力装置とプロセッサ間
のデータ幅は固定であり、定められたデータ幅より小さ
いデータ幅を持つ命令のデータ転送の場合にはシステム
バスに未使用部分が生じ無駄を生じていた。

【００１１】また、従来技術３で述べたものに関して
は、処理モジュールの種類に応じて共通バスの上位／下
位を独立に使用するか、または同時に使用するかが決め
られていたが、処理モジュール間で転送される個々の命
令の転送単位では、バスの使用ビット数を設定すること
ができず、即ち、バス上位や下位等で定められたデータ
幅より小さいデータ幅を持つ命令のデータ転送の場合に
はシステムバスに未使用部分が生じ無駄を生じていた。

【００１２】本発明の目的は、命令単位で、転送するデ
ータ長が短い命令の転送時に、命令データ信号線の空き
ビットを利用して複数の命令を伝達し、転送性能を向上
することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、送信側論理回路が転送を要求する複数の命令の中か
ら、同時に受信側論理回路に転送可能な命令の組を選択
する調停回路と、選択した命令の組を転送命令に変換
し、受信側論理回路に向けて送出するエンコーダと、エ
ンコーダからの転送命令を受けて送信側論理回路が発行
した命令の組を復元するデコーダを備え、送信側論理回
路側は、調停回路、エンコーダ、デコーダからなる論理
回路接続装置を介して、各命令の種類により異なる個数
の命令を同一サイクルで受信側論理回路に送出可能とす
る。

【００１４】

【発明の実施の形態】

（実施例１）以下に、本発明の第１の実施例を図１〜３
を用いて説明する。

【００１５】図１は、本発明に係る論理回路接続装置を
示す。図１の論理回路接続装置は、調停回路１００、エ
ンコーダ１０２、デコーダ１０４、および信号線から構
成される。送信側論理回路から送出される命令（命令コ
ード部と命令データ部から構成される）は、ポートＡ〜
ポートＤから論理回路接続装置に与えられ、論理回路接
続装置を通って受信側論理回路のポートＥ及びポートＦ
に転送される。

【００１６】送信側論理回路から受信側論理回路へ出力
される命令は、命令の種類によって、命令データ部の転
送に必要とする信号線のビット幅が異なる。そこで、命
令データ部の転送に必要な信号線のビット数が送信側論
理回路から受信側論理回路へ向けて設けられている信号
線のビット数より小さい場合は、複数の命令を纏めて転
送することにより、つまり、１つの命令のデータ部の転
送では使用していなかった信号線の部分に、他の命令の
データ部を合わせて転送することにより、信号線の未使
用部分をなくすことができ、結果として信号線を有効に
利用することができる。

【００１７】本願発明では、送信側論理回路と受信側論
理回路との間に論理回路接続装置を設け、送信側論理回
路側にある論理回路接続装置（調停回路１００及びデコ
ーダ１０２）によって、送信側論理回路が送信した命令
を少なくとも１つ以上纏めて一つの新たな命令（転送命
令）として合成し、合成した転送命令を受信側論理回路
側にある論理回路接続装置（デコーダ１０４）へ、エン
コーダとデコーダ間の信号線（転送ライン）を用いて転
送し、転送命令を受信したデコーダは、送信側論理回路
が出力した元の複数の命令に戻して受信側論理回路へ出
力する。これにより、エンコーダとデコーダ間の信号線
を有効利用でき、複数の命令を同時に送信側論理回路か
ら受信側論理回路へ転送することが可能となる。

【００１８】従って、一つの転送命令で２つ以上の命令
を転送できるようになる。例えば、従来１サイクルで命
令を転送できていたとすれば、この転送命令を用いるこ
とで、１サイクルで２つの命令を転送できるようにな
り、効率よく命令を転送できるようになる。言い換えれ
ば、本実施例は、送信側論理回路から受信側論理回路に
対して同一サイクルに伝送する命令数を、命令データの
長さに応じて変えることができる点に特長がある。

【００１９】また、送信側論理回路側のエンコーダと受
信側論理回路側のデコーダ間の転送ラインは、送信側論
理回路からエンコーダまでの距離やデコーダから受信側
論理回路までの距離と比べて一般に長く、この部分の領
域は、複数の論理回路およびモジュール間転送路から構
成されるシステムの全体を考える場合、送信側論理回路
からエンコーダまでの距離やデコーダから受信側論理回
路までの転送路の領域より大きいといえる。従って、こ
の転送ラインを、命令に応じて使い分けることは重要で
ある。

【００２０】以下、図１を詳しく説明する。

【００２１】送信側論理回路のポート数は、送信側論理
回路が同時に発行しうる命令の数により決定される。受
信側論理回路のポート数は、１つの転送命令で転送可能
な命令の最大数により決定される。本実施例では、送信
側論理回路のポート数を４、受信側論理回路のポート数
を２としているが、これらの値は送信側論理回路の構成
及び１つの転送命令で転送可能な命令数によって変わり
うる。

【００２２】調停回路１００は、出力側論理回路がポー
トＡ〜ポートＤを通して出力する最大４つの命令の中か
ら受信側論理回路へ出力する命令を最大２つ選択し、選
択命令ライン１（１３０ａ、１４０ａ）及び選択命令ラ
イン２（１３０ｂ、１４０ｂ）を通してエンコーダ１０
２に出力する。エンコーダ１０２は、調停回路１００で
選択された命令を転送命令に変換し、転送ライン（１５
０、１６０）を通してデコーダ１０４に出力する。デコ
ーダ１０４は、エンコーダ１０２から受けた転送命令を
調停回路１００が選択した命令に戻し、ポートＥ及びポ
ートＦを通して受信側論理回路に出力する。

【００２３】送信側論理回路のポートＡ〜ポートＤから
調停回路へ信号線を介して命令が転送される。それぞれ
のポートから接続される信号線は、命令コード部を転送
する信号線１１０ａ〜１１０ｄ、命令データ部を転送す
る信号線１２０ａ〜１２０ｄ、および、調停回路が送信
側論理回路へ命令を受理したことを知らせるためのアク
ノリッジ信号線から構成される。命令コード部を転送す
る信号線は、命令の種類を転送するのに用いる。図１で
は、それぞれのポートに対して、命令コード部を転送す
る信号線として２ビット、命令データ部を転送する信号
線として６４ビット、アクノリッジ信号線として１ビッ
トが割り付けられている。

【００２４】次に、送信側論理回路から調停回路へ転送
される命令について説明する。命令は、命令の種類を示
す２ビットの命令コード部と、命令により伝送する命令
データ部分からなる。ここで、命令の種類というのは、
命令が、命令データ部を転送する信号線の内、実際に使
用する信号線の部分を示すものである。例えば、命令デ
ータを転送する信号線が６４ビットとした場合、６４ビ
ットの内の６４ビットを全て使用するとか、上位３２ビ
ットを使用するとか、上位１６ビットを使用するとかの
違いによる種類である。従って、図１においては、命令
コード部が上位３２ビットの使用すると示す場合、命令
コード部を転送する６４ビットの信号線の内の上位３２
ビットの信号線を用いて命令データ部が伝送されること
になる。

【００２５】調停回路１００は、出力側論理回路がポー
トＡ〜ポートＤを通して出力した命令の中から受信側論
理回路へ出力する命令を複数選んで送出する。基本的な
選び方は次のようになる。選択は、選択した一つ以上の
命令の命令データ部のビット数の合計が、エンコーダか
らデコーダへの転送ラインの信号線のビット数より大き
くならない様に、一つ以上の命令が選択される。選択さ
れた一つ以上の命令は、調停回路１００からエンコーダ
１０２へ選択命令ライン１および選択命令ライン２を介
して送られる。選択命令ライン１及び２の構造は、ポー
トＡ〜Ｄの信号線の構造からアクノリッジ信号線を削除
した構造と同じである。図１においては、出力側論理回
路がポートＡ〜ポートＤを通して出力する最大４つの命
令の中から受信側論理回路へ出力する命令を最大２つ選
択し、選択命令ライン１（１３０ａ、１４０ａ）及び選
択命令ライン２（１３０ｂ、１４０ｂ）を通してエンコ
ーダ１０２に出力する。なお、調停回路１００について
は後で更に詳細に説明する。

【００２６】エンコーダ１０２（後で詳細に述べる）
は、調停回路１００で選択された１つ以上の命令を選択
命令ライン１及び２から受信すると、これら１つ以上の
命令を一つの転送命令（後述する）に変換し、転送ライ
ン（転送コード部用信号線１５０、転送データ部用信号
線１６０）を通してデコーダ１０４に出力する。転送命
令は、転送命令の種類を示す２ビットの転送コード部
と、転送命令により伝送するデータ部分である６４ビッ
トの転送データ部からなる。転送コード部は、調停回路
からきた命令がどのような種類であり、また、これをど
のように組み合わせたかを示す情報をであり、転送ライ
ンの転送コード部用信号線を介して転送される。転送デ
ータ部は、調停回路より受信した命令のデータを送る部
分であり、例えば、全ビットが１つの命令のデータであ
ったり、転送データ部の上位と下位とで互いに異なる命
令のそれぞれのデータ部であったりし、これらは、転送
データ部用信号線を介して転送される。

【００２７】デコーダ１０４は、エンコーダ１０２から
転送ラインを介して受けた転送命令の転送コード部によ
り、受信した転送データ部がどのような種類の命令の組
み合わせであるかを判定し、判定結果に従って、転送デ
ータ部をそのまま、または必要に応じて分割して命令デ
ータ部を得て、判定結果である命令コード部と命令デー
タ部を組み合わせて一つの命令とし、これを命令とし
て、デコーダから受信側論理回路へ出力する。即ち、転
送ラインから受信した転送命令を調停回路１００が選択
した１つ以上の命令に戻し、ポートＥ及びポートＦを通
して受信側論理回路に出力する。デコーダ１０４からポ
ートＥおよびポートＦへの命令信号線のそれぞれの構造
は、ポートＡ信号線の構造からアクノリッジ信号線を削
除した構造と同様の構造であり、１７０ａ、１７０ｂが
命令コード部であり、１８０ａ、１８０ｂが命令データ
部を伝送する信号線である。なお、デコーダ１０４につ
いては後で更に説明する。

【００２８】なお、本実施例では、命令コード部と転送
コード部を２ビット、命令データ部と転送データ部を６
４ビットとしているが、本発明は任意の命令および転送
命令の構成について有効である。

【００２９】図２は、図１の論理回路接続装置で使用す
る命令を示す。命令は、命令コード部と命令データ部か
ら構成される。命令コード部が"00"の場合、命令を発行
しないことを示す。命令Ｉ０は、３２ビットのデータを
伝送する命令であり、命令コード部は"10"、命令データ
部は、命令データ部を転送する信号線６４ビットの内上
位３２ビットを用いて転送される。命令Ｉ１は、６４ビ
ットのデータを伝送する命令であり、命令コード部は"1
1"であり、命令データ部は、命令データ部を転送する信
号線６４ビットの全部を用いて転送される。この命令
は、送信側論理回路から調停回路への命令、調停回路か
らエンコーダへの命令、および、デコーダから受信側論
理回路への命令として使用される。

【００３０】図３は、図１の論理回路接続装置で使用す
る転送命令を示す。転送命令は、転送コード部と転送デ
ータ部から構成される。転送コード部が"00"の場合、転
送命令を発行しないことを示す。転送命令Ｔ０は、図２
で説明した命令Ｉ０を１つ伝送する転送命令である。転
送コード部は"01"であり、転送データ部は、６４ビット
の内上位３２ビットを用いて命令Ｉ０の命令データが転
送される。転送ラインの内、転送する部分である信号線
１６０の上位３２ビットが当該転送命令の転送データを
転送するのに使用される。転送命令Ｔ１は、命令Ｉ０を
同時に２つ伝送する転送命令である。転送コード部は"1
0"であり、転送データ部は信号線１６０の６４ビットの
内上位３２ビットが１つ目の命令Ｉ０の命令データ部、
下位３２ビットが２つ目の命令Ｉ０の命令データ部を転
送するのに使用される。転送命令Ｔ２は、命令データ部
が６４ビットである命令Ｉ１を１つ伝送する転送命令で
あり、転送コード部は"11"、転送データ部は命令Ｉ１の
命令データ部とする。

【００３１】本実施例は、送信側論理回路から受信側論
理回路に対して同一サイクルに伝送する命令数を、命令
データの長さに応じて変えることができる点に特長があ
る。

【００３２】本実施例の論理回路接続装置の動作を具体
的に以下に示す。

【００３３】送信側論理回路は、ポートＡ〜ポートＤを
用いて０から４個の命令の転送を要求する。

【００３４】＜調停回路の動作＞調停回路１００は、同
時に転送可能な命令の組をポートＡ〜ポートＤから選択
し、エンコーダ１０２に出力する。以下、調停回路１０
０の構成及び同時に転送可能な命令の組の選択方法を説
明する。

【００３５】図２７は、調停回路１００の構成を示す図
である。信号線１１０ａ〜１１０ｄ、１２０ａ〜１２０
ｄ、１１５ａ〜１１５ｄ、１３０ａ〜１３０ｂ、１４０
ａ〜１４０ｂは図１の対応する信号線である。調停回路
１００は、命令順序決定回路１００ａ、命令順序キュー
１００ｂ、命令選択回路１００ｃ、第１命令セレクタ１
００ｄ、第２命令セレクタ１００ｅにより構成される。

【００３６】命令順序決定回路１００ａは、ポートＡ〜
ポートＤの全ての命令コード部を受けて順序を決定し、
ポート番号及び命令コードの列を命令順序キュー１００
ｂに送出する。ここでは、命令順序キュー１００ｂの命
令順序決定をラウンドロビンで行なうこととする。ラウ
ンドロビン制御は、前回送出したポート番号列の最後の
ポート番号＋１のポートの命令を最優先として送出す
る。ただし、前回送出したポート番号及び命令コードの
列の最後のポート番号がポートＤを示す場合、最優先の
ポートはＡとする。例えば、サイクルＮでポートＢ、ポ
ートＣ、ポートＤが命令の送信を要求しており、ポート
Ｃが最優先である場合、ポートＣ、ポートＤ、ポートＢ
のポート番号及び命令コードの列を命令順序キュー１０
０ｂに送出し、サイクルＮ＋１ではポートＣが最優先と
なる。従って、サイクルＮ＋１でポートＡ、ポートＤが
命令の送信を要求すると、ポートＤ、ポートＡのポート
番号及び命令コードの列が命令順序キュー１００ｂに送
出される。

【００３７】命令順序キュー１００ｂは、命令順序決定
回路１００ａから送出されるポート番号及び命令コード
の列を順に格納し、命令選択回路１００ｃにポート番号
及び命令コードを最大２つ送出する。命令選択回路１０
０ｃの指示により命令がエンコーダに送出されると、命
令順序キュー１００ｂから当該エントリを削除する。こ
の制御により、命令順序キュー１００ｂ内には送信側論
理回路の各ポートから出力中の命令の内、エンコーダ側
に出力されなかった命令が発行される順序で格納され
る。また、ポート番号及び命令コードの格納時に、命令
順序キュー１００ｂ内に存在するポート番号に対応する
ものを除外して格納することで、すでにエンコーダへの
送出を待っている命令の２重格納を防ぐ。命令順序キュ
ー１００ｂから命令選択回路１００ｃに送出するポート
番号及び命令コードが不足する場合、命令順序決定回路
１００ａの送出するポート番号及び命令コードを直接命
令選択回路１００ｃに送出する。これにより、命令順序
キュー１００ｂが空の場合に送信側論理回路の送出する
命令を遅滞なくエンコーダに送出できる。

【００３８】命令選択回路１００ｃは、命令順序キュー
１００ｂから送出されるポート番号及び命令コードを最
大２つ受け、これらの命令が同時に送出可能かどうかを
判断し、判断結果に基づいて第１命令セレクタ１００
ｄ、第２命令セレクタ１００ｅを制御する。本実施例に
おいては、命令順序キュー１００ｂが命令Ｉ０を２つ送
出した場合のみ、これらの命令を同時に送出可能であ
る。従って、以下のアルゴリズムにより、第１命令セレ
クタ１００ｄ及び第２命令セレクタ１００ｅを制御し、
命令をエンコーダに発行する。

【００３９】（１）命令順序キュー１００ｂから命令Ｉ
０を２つ受け取った場合、第１の命令のポート番号を第
１命令セレクタ１００ｄに送出してセレクタを制御し、
信号線１３０ａ、１４０ａを介して対応する命令をエン
コーダに送出する。同時に、第２の命令のポート番号を
第２命令セレクタ１００ｅに送出してセレクタを制御
し、信号線１３０ｂ、１４０ｂを介して対応する命令を
エンコーダに送出する。この時、第１及び第２命令に対
応するエントリを命令順序キュー１００ｂから削除する
と共に、アクノリッジ信号線１１５ａ〜１１５ｄの当該
ポートに対応する信号線を”１”として、命令の発行を
完了する。

【００４０】（２）（１）の場合以外で、命令順序キュ
ー１００ｂから第１の命令Ｉ０を受け取った場合、第１
の命令のポート番号を第１命令セレクタ１００ｄに送出
してセレクタを制御し、信号線１３０ａ、１４０ａを介
して対応する命令をエンコーダに送出する。同時に、第
２の命令を発行しないことを第２命令セレクタ１００ｅ
に送出してセレクタを制御し、信号線１３０ｂを"00"と
して、信号線１３０ｂ、１４０ｂからは命令を送出しな
い。この時、第１命令に対応するエントリを命令順序キ
ュー１００ｂから削除すると共に、アクノリッジ信号線
１１５ａ〜１１５ｄの当該ポートに対応する信号線を”
１”として、命令の発行を完了する。

【００４１】（３）命令順序キュー１００ｂから第１の
命令Ｉ１を受け取った場合、第１の命令のポート番号を
第１命令セレクタ１００ｄに送出してセレクタを制御
し、信号線１３０ａ、１４０ａを介して対応する命令を
エンコーダに送出する。同時に、第２の命令を発行しな
いことを第２命令セレクタ１００ｅに送出してセレクタ
を制御し、信号線１３０ｂを"00"として、信号線１３０
ｂ、１４０ｂからは命令を送出しない。この時、第１命
令に対応するエントリを命令順序キュー１００ｂから削
除すると共に、アクノリッジ信号線１１５ａ〜１１５ｄ
の当該ポートに対応する信号線を”１”として、命令の
発行を完了する。

【００４２】（４）第１及び第２の命令を発行しないこ
とを第１命令セレクタ１００ｄ及び第２命令セレクタ１
００ｅに送出してセレクタを制御し、信号線１３０ａ及
び１３０ｂを"00"として、信号線１３０ｂ、１４０ｂか
ら命令を送出しない。この時、命令順序キュー１００ｂ
からのエントリの削除を行なわず、アクノリッジ信号線
１１５ａ〜１１５ｄは全て”０”とする。

【００４３】調停回路１００を以上の様に構成すること
で、ポートＡ〜ポートＤから送出される命令を、異なる
タイミングで到達するものに対しては前後の順序を維持
し、同一のタイミングで到達するものに対してはラウン
ドロビンで順序を決定して命令を受信側論理回路側に送
出することができる。受信側論理回路が、送信側論理回
路の発行する命令の順序に関係なく命令を受け付ける場
合の構成としては、例えば命令選択回路１００ｃが命令
順序キュー１００ｂから任意の１〜２命令を抽出し、発
行する方式が考えられる。

【００４４】＜エンコーダの動作＞エンコーダ１０２
は、調停回路１００から選択命令ライン１及び選択命令
ライン２を通して命令の組を受けると、受け取った命令
の種類と数に応じて転送命令（図３に示す）を生成し、
デコーダ１０４に対して発行する。

【００４５】図２９にエンコーダ１０２の構成を示す。
エンコーダ１０２は、選択命令ライン１及び選択命令ラ
イン２の命令コードを受けて転送コードを生成する転送
命令生成回路１０２ａ、転送命令の種類によって転送デ
ータ部下位３２ビットに選択命令ライン１の命令データ
部下位３２ビット叉は選択命令ライン２の命令データ部
のいずれかを送出するセレクタ１０２ｂからなる。以下
に、エンコーダ１０２の動作を示す。

【００４６】（１）調停回路１００から命令Ｉ０を２つ
受けた場合 転送命令生成回路１０２ａは、転送コード信号線１５０
に"10"を出力する。また、転送命令生成回路１０２ａ
は、命令データ選択線を用いてセレクタ１０２ｂを"1"
側に選択し、転送データ信号線１６０の下位３２ビット
を命令データ信号線１４０ｂの値とする。転送データ信
号線１６０の上位３２ビットは命令データ信号線１４０
ａの値とする。これにより、命令Ｉ０を２つ転送する転
送命令Ｔ１を生成し、デコーダに対して発行できる。

【００４７】（２）（１）以外の場合で、調停回路１０
０から命令コード１３０ａを通して命令Ｉ０を受けた場
合 転送命令生成回路１０２ａは、転送コード信号線１５０
に"01"を出力する。また、転送命令生成回路１０２ａ
は、命令データ選択線を用いてセレクタ１０２ｂを"0"
側に選択し、転送データ信号線１６０の下位３２ビット
を命令データ信号線１４０ａ下位３２ビットの値とす
る。転送データ信号線１６０の上位３２ビットは命令デ
ータ信号線１４０ａの値とする。これにより、命令Ｉ０
を１つ転送する転送命令Ｔ０を生成し、デコーダに対し
て発行できる。

【００４８】（３）調停回路１００から命令コード１３
０ａを通して命令Ｉ１を受けた場合 転送命令生成回路１０２ａは、転送コード信号線１５０
に"11"を出力する。また、転送命令生成回路１０２ａ
は、命令データ選択線を用いてセレクタ１０２ｂを"0"
側に選択し、転送データ信号線１６０の下位３２ビット
を命令データ信号線１４０ａ下位３２ビットの値とす
る。転送データ信号線１６０の上位３２ビットは命令デ
ータ信号線１４０ａの値とする。これにより、命令Ｉ０
を１つ転送する転送命令Ｔ２を生成し、デコーダに対し
て発行できる。

【００４９】（４）上記（１）〜（３）の場合 転送コード信号線１５０に"00"を出力し、転送命令を発
行しない。

【００５０】＜デコーダの動作＞デコーダ１０４は、エ
ンコーダ１０２から転送ラインを通して転送命令を受信
すると、転送命令の転送コード部を解析し、解析結果に
従って命令コードを復元するとともに、転送データ部か
ら命令コード部を引き出す。そして、復元した命令コー
ドと引き出した命令データ部を合わせて命令を復元し、
エンコーダ部から受信側論理回路へ復元した命令を送出
する。

【００５１】図３０にデコーダ１０４の構成を示す。命
令復元回路１０４ａは、転送命令の転送コード部１５０
を受け、送出された命令１〜２個に復元し、第１の命令
の命令コード部を信号線１７０ａ、第２の命令の命令コ
ード部を１７０ｂに送出する。第１の命令の命令データ
部は、３２ビットを転送する命令Ｉ０の場合、転送デー
タ部上位３２ビットを用いて転送される。６４ビットを
転送する命令Ｉ１の場合、転送データ部６４ビットの全
てを用いて転送される。よって、転送データ信号線１６
０は、ポートＥの命令データ信号線１８０ａに直結す
る。第２の命令の命令データ部は、転送命令Ｔ１の場合
にのみ転送データ部下位３２ビットを用いて転送され
る。よって、転送データ信号線１６０の下位３２ビット
はポートＦの命令データ部３２ビット（１８０ｂ）とし
て使用される。

【００５２】転送命令の転送コード部と復元する命令の
関係は次のようになる。 （１）エンコーダ１０２から転送命令Ｔ２を受けた場合 命令コード信号線１７０ａを"11"、命令データ信号線１
８０ａを転送データ信号線１６０の値とし、入力側論理
回路に対して命令Ｉ１を発行する。命令コード信号線１
７０ｂは"00"とし、ポートＦからは命令を発行しない。

【００５３】（２）エンコーダ１０２から転送命令Ｔ１
を受けた場合 命令コード信号線１７０ａ及び命令コード信号線１７０
ｂを"10"、命令データ信号線１８０ａを転送データ信号
線１６０の上位３２ビット、命令データ信号線１８０ｂ
を転送データ信号線１６０の下位３２ビットとし、入力
側論理回路に対して命令Ｉ０を２つ発行する。入力側論
理回路はポートＥ上の命令を１つ目の命令、ポートＦ上
の命令を２つ目の命令として処理する。

【００５４】（３）エンコーダ１０２から転送命令Ｔ０
を受けた場合 命令コード信号線１７０ａを"10"、命令データ信号線１
８０ａを転送データ信号線１６０の上位３２ビットの値
とし、入力側論理回路に対して命令Ｉ０を発行する。命
令コード信号線１７０ｂは"00"とし、ポートＦからは命
令を発行しない。

【００５５】図３１に本実施例の論理回路接続装置の動
作を示す。図３１では、サイクルｔ０でポートＡが最優
先であり、サイクルｔ０でポートＡが命令Ｉ０（Ｉ０−
０１）、ポートＣが命令Ｉ１（Ｉ１−０２）、サイクル
ｔ１でポートＤ、ポートＢが命令Ｉ０（それぞれＩ０−
０３、Ｉ０−０４）、サイクルｔ２でポートＡが命令Ｉ
１（Ｉ１−０５）、サイクルｔ３でポートＣ及びポート
Ｄが命令Ｉ０（Ｉ０−６、Ｉ０−７）を発行している。

【００５６】各サイクルの論理回路接続装置の動作は以
下の通りである。

【００５７】（１）サイクルｔ０ 命令Ｉ０−０１がポートＡから、命令Ｉ１−０２がポー
トＣから入力される。調停回路１００内で、命令順序決
定回路１００ａが命令Ｉ０−０１、命令Ｉ１−０２の順
に命令を順序付け、命令順序キュー１００ｂに送出す
る。命令選択回路１００ｃは命令順序キュー１００ｂが
空のため、命令順序決定回路１００ａの命令Ｉ０−０
１、Ｉ１−０２を受け、命令Ｉ０−０１の発行を決定す
る。この結果、命令Ｉ０−０１は受信側論理回路に送出
され、ポートＡはアクノリッジ信号線１１５ａにより命
令の受理を通知される。この時、命令順序キュー１００
ｂは命令Ｉ０−０１が削除されるため、命令Ｉ１−０２
のみを格納する。命令列の最後のポートはＣのため、次
サイクルの最優先ポートはＤとなる。

【００５８】（２）サイクルｔ１ 命令Ｉ０−０３及び命令Ｉ０−０４がポートＤから入力
される。調停回路内で命令順序決定回路１００ａが命令
Ｉ０−０３、命令Ｉ０−０４の順に命令を順序付け、命
令順序キュー１００ｂに送出する。命令選択回路１００
ｃは、命令順序キュー１００ｂに命令Ｉ１−０２が格納
されているため、命令Ｉ１−０２の発行を決定する。こ
の結果、命令Ｉ１−０２は受信側論理回路に送出され、
ポートＣはアクノリッジ信号線１１５ｃにより命令の受
理を通知される。この時、命令順序キュー１００ｂは命
令Ｉ１−０２が削除され、命令Ｉ０−０３、命令Ｉ０−
０４を格納する。命令列の最後のポートはＢのため、次
サイクルの最優先ポートはＣとなる。

【００５９】（３）サイクルｔ２ 命令Ｉ１−０５がポートＡから入力される。命令順序決
定回路１００ａは命令Ｉ１−０５を、命令順序キュー１
００ｂに送出する。命令選択回路１００ｃは、命令順序
キュー１００ｂに命令Ｉ０−０３、命令Ｉ０−０４が格
納されており、これらは同時に転送可能であるため、命
令Ｉ０−０３と命令Ｉ０−０４の発行を決定する。この
結果、命令Ｉ０−０３及び命令Ｉ０−０４は受信側論理
回路に送出され、ポートＢ及びポートＤはアクノリッジ
信号線１１５ｂ、１１５ｄにより命令の受理を通知され
る。この時、命令順序キュー１００ｂは命令Ｉ０−０
３、命令Ｉ０−０４が削除され、命令Ｉ１−０５を格納
する。命令列の最後のポートはＡのため、次サイクルの
最優先ポートはＢとなる。

【００６０】（４）サイクルｔ３ 命令Ｉ０−０６がポートＣから入力される。命令順序決
定回路１００ａは命令Ｉ０−０６を、命令順序キュー１
００ｂに送出する。命令選択回路１００ｃは、命令順序
キュー１００ｂに命令Ｉ１−０５が格納されているた
め、命令Ｉ１−０５の発行を決定する。この結果、命令
Ｉ１−０５は受信側論理回路に送出され、ポートＡはア
クノリッジ信号線１１５ａにより命令の受理を通知され
る。この時、命令順序キュー１００ｂは命令Ｉ１−０５
が削除され、命令Ｉ０−０６を格納する。

【００６１】（５）サイクルｔ４ 命令Ｉ０−０７がポートＤから入力される。命令順序決
定回路１００ａは命令Ｉ０−０７を、命令順序キュー１
００ｂに送出する。命令選択回路１００ｃは、命令順序
キュー１００ｂに命令Ｉ０−０６が格納されており、命
令Ｉ０−０７と同時に転送化のであるため、命令Ｉ０−
０６及び命令Ｉ０−０７の発行を決定する。この結果、
命令Ｉ０−０６及び命令Ｉ０−０７は受信側論理回路に
送出され、ポートＡはアクノリッジ信号線１１５ｃ及び
１１５ｄにより命令の受理を通知される。この時、命令
順序キュー１００ｂは命令Ｉ０−０６及び命令Ｉ０−０
７が削除される。

【００６２】以上に示すように、送信側論理回路のポー
トＡ〜ポートＤの複数のポートからデータ量が小さい命
令Ｉ０が同時に出力された場合、１サイクルに２つの命
令Ｉ０を受信側論理回路に送出できる。また、複数のポ
ートから異なるサイクルに命令Ｉ０が出力された場合で
あっても、転送ラインを他の命令の転送に使用した結果
として第１の命令Ｉ０が命令順序キュー１００ｂで待た
され、次のサイクルでさらに命令Ｉ０が到着した場合に
おいても、これら２つの命令Ｉ０を１サイクルで受信側
論理回路に送出できる。よって、従来、命令Ｉ０は１サ
イクルに１命令のみしか転送できなかったが、本発明を
適用することにより命令Ｉ０を１サイクルに最大２命令
転送可能となる。これにより、図３１の例では従来転送
に７サイクル必要であった命令列を、５サイクルで転送
することができる。

【００６３】以上が本発明の実施例１である。

【００６４】本実施例では、送信側論理回路から受信側
論理回路に送出する命令の種類によって生じる転送デー
タ部の空きを利用して複数の命令を１転送命令にまとめ
て転送し、転送データを伝送する信号線を効率良く利用
することができる。

【００６５】（実施例１ａ）以下に本発明の実施例１ａ
を図２８を用いて説明する。本実施例は実施例１の変形
であるため、相違点についてのみ説明する。本実施例
は、実施例１の調停回路１００内において命令コード及
び命令データをバッファリングする点のみが実施例１と
異なる。

【００６６】図２８に調停回路内に命令をバッファリン
グする調停回路の構成を示す。

【００６７】本実施例では、実施例１の送信側論理回路
のポートＡ〜ポートＤから送出される命令は、それぞれ
一旦命令バッファ１００ｆ〜１００ｉに格納される。命
令の格納時に各命令バッファは対応するアクノリッジ信
号線を”１”とし、命令を受理したことを送信側論理回
路に伝える。ただし、命令バッファの空きが無い場合、
命令を格納することができないため、命令を受理しな
い。

【００６８】図２８の命令順序決定回路１００ａ、命令
順序キュー１００ｂ、命令選択回路１００ｃ、第１命令
セレクタ１００ｄ、第２命令セレクタ１００ｅの構成は
実施例１と同じである。命令選択回路１００ｃの出力す
るアクノリッジ信号線１１５ａ’〜１１５ｄ’は実施例
１と異なり、それぞれ命令バッファ１００ｆ〜１００ｉ
内に保持された命令の発行完了を示し、命令バッファ内
のエントリの削除に使用される。

【００６９】調停回路内に命令をバッファリングする構
成としたことで、命令をバッファリングしない構成と比
較し受信側論理回路に命令が到達するまでにかかるサイ
クル数が増加する。しかし、命令をバッファリングしな
い構成では、出力側論理回路が命令を発行してから命令
の受理を行なうまでの処理を１サイクルに納めなければ
ならないが、本構成では調停回路内の命令バッファから
命令を発行し、アクノリッジ信号線１１５ａ’〜１１５
ｄ’を用いて命令バッファ内のエントリを削除するまで
を１サイクルに納めればよい。このため、実施例１と比
較してサイクル時間を短縮することができる。

【００７０】（実施例２）以下に、本発明の第２の実施
例を図４〜図５を用いて説明する。本実施例は実施例１
の変形であるため、相違点についてのみ説明する。本実
施例は、調停回路１００及びエンコーダ１０２の代わり
に命令コードの調停回路・エンコーダ２００、命令デー
タ上位３２ビットの調停回路２０２、命令データ下位３
２ビットの調停回路２０３を設けた点、及び、デコーダ
１０４の代わりに転送コードのデコーダ２０４を設け、
転送データは調停回路２０２及び調停回路２０３の出力
をそのまま命令データとして使用する点が異なる。

【００７１】図４は本発明に係る論理回路接続装置を示
す。本実施例の論理回路接続装置では、送信側論理回路
のポートＡ〜ポートＤから送信される命令の命令コード
部を調停回路・エンコーダ２００、調停回路２０２及び
調停回路２０３に、命令データ部の上位３２ビットを調
停回路２０２、命令データ部の下位３２ビットを調停回
路２０３に入力する。

【００７２】図５に送信側論理回路のポートＡ〜ポート
Ｄから出力される命令を示す。本実施例では、３２ビッ
トのデータ転送を行なう命令Ｉ０において、送信側論理
回路が転送データを命令データ部の上位３２ビット及び
下位３２ビットの双方に出力する点が実施例１と異な
る。これにより、調停回路２０２は全ての命令Ｉ０の命
令データ部３２ビット及び全ての命令Ｉ１の命令データ
部上位３２ビットを受け取る。また、調停回路２０２は
全ての命令Ｉ０の命令データ部３２ビット及び全ての命
令Ｉ１の命令データ部下位３２ビットを受け取る。

【００７３】調停回路・エンコーダ２００は、ポートＡ
〜ポートＤの命令の命令コード部を受けて、入力側論理
回路に送出する命令の組を選択し、図３に示す命令の組
に対応する転送コードを生成してデコーダ２０４に送出
する。この時、選択した命令に対応するポートの命令ア
クノリッジ信号線２１５ａ〜２１５ｄを"1"とし、出力
側論理回路に命令を出力したことを伝える。

【００７４】調停回路２０２は、ポートＡ〜ポートＤの
命令の命令コード部及び命令データ部の上位３２ビット
を受けて、命令コード部から入力側論理回路に送出する
命令の組を選択し、図３に示す命令データ部を選択し
て、転送データ線上位２６０に送出する。命令Ｉ０を２
つ送出する場合、調停回路２０２は１つ目の命令Ｉ０の
命令データ部を送出し、２つ目の命令Ｉ０の命令データ
部は破棄する。

【００７５】調停回路２０３は、ポートＡ〜ポートＤの
命令の命令コード部及び命令データ部の下位３２ビット
を受けて、命令コード部から入力側論理回路に送出する
命令の組を選択し、図３に示す命令データ部を選択し
て、転送データ線下位２６１に送出する。命令Ｉ０を２
つ送出する場合、調停回路２０２は２つ目の命令Ｉ０の
命令データ部を送出し、１つ目の命令Ｉ０の命令データ
部は破棄する。

【００７６】本実施例は、これらの調停回路・エンコー
ダ２００、調停回路２０２及び調停回路２０３が、ポー
トＡ〜ポートＤの命令の命令コード部の中から同一の方
法で入力側論理回路に送出する命令の組を選択すること
で、それぞれが独立に動作して正しく命令を転送でき
る。なお、動作タイミングは同一のクロック等の入力に
より一致させる。

【００７７】デコーダ２０４は、調停回路・エンコーダ
２００から転送コード線を通して転送命令を受け、以下
に示すように命令の組を復元し、入力側論理回路に対し
て発行する。

【００７８】（１）調停回路・エンコーダ２００から転
送命令Ｔ２を受けた場合 命令コード信号線２７０ａを"11"とし、入力側論理回路
に対して命令Ｉ１を発行する。ポートＦからは命令を発
行しない。

【００７９】（２）調停回路・エンコーダ２００から転
送命令Ｔ１を受けた場合 命令コード信号線２７０ａ及び命令コード信号線２７０
ｂを"10"とし、入力側論理回路に対して命令Ｉ０を２つ
発行する。

【００８０】（３）調停回路・エンコーダ２００から転
送命令Ｔ０を受けた場合 命令コード信号線２７０ａを"10"とし、入力側論理回路
に対して命令Ｉ０を１つ発行する。ポートＦからは命令
を発行しない。

【００８１】入力側論理回路は、命令コードＥ及び命令
コードＦが命令Ｉ０を示す場合はそれぞれ転送データ上
位３２ビット及び転送データ下位３２ビットを命令デー
タ部として使用する。命令コードＥが命令Ｉ１を示す場
合は、転送データ上位３２ビットを命令データ上位３２
ビット、転送データ下位３２ビットを命令データ下位３
２ビットとして使用する。

【００８２】以上が本発明の実施例２である。本実施例
により、例えば出力側論理回路を命令コード部及び複数
の命令データ部を処理する複数のＬＳＩに分割した場合
において、転送するデータ量が小さい命令は、同時に複
数転送することができ、論理回路接続装置の転送性能を
従来と比較し高めることができる。

【００８３】（実施例３）以下に本発明の第３の実施例
を図６を用いて説明する。本実施例は実施例１の変形で
あるため、相違点についてのみ説明する。本実施例は、
論理回路接続装置で接続する論理回路が、命令の入力及
び出力の双方を行なう点、及び、論理回路間の接続にバ
スを使用する点が実施例１と異なる。

【００８４】図６は本実施例に係る論理回路接続装置を
ユニット間の接続に適用したものを示す。

【００８５】本実施例では、転送命令の送信及び受信を
行なうユニット３００ａと３００ｂが、転送コードバス
３５０と転送データバス３６０からなるバスに結合され
る。ユニット３００ａ及び３００ｂは、論理回路３１０
ａ及び３１０ｂ、調停回路・エンコーダ３２０ａ及び３
２０ｂ、バス調停回路３４０ａ及び３４０ｂ、デコーダ
３３０ａ及び３３０ｂからなる。論理回路接続装置は、
調停回路・エンコーダ３２０ａ及び３２０ｂ、バス調停
回路３４０ａ及び３４０ｂ、デコーダ３３０ａ及び３３
０ｂ、転送コードバス３５０、転送データバス３６０か
らなる。

【００８６】論理回路３１０ａ及び３１０ｂは、論理回
路接続装置を介して相互に命令の入出力を行なう。論理
回路３１０ａから論理回路３１０ｂに命令を転送する場
合、論理回路３１０ａの発行する命令は、調停回路・エ
ンコーダ３２０ａ、バス調停回路３４０ａ、転送コード
バス３５０及び転送データバス３６０、バス調停回路３
４０ｂ、デコーダ３３０ｂを経由して論理回路３１０ｂ
に到達する。

【００８７】調停回路・エンコーダ３２０ａ及び３２０
ｂは、論理回路３１０ａ及び３１０ｂが出力ポートＡ〜
ポートＢに出力する命令からバスに出力する命令の組を
選択し、転送命令に変換する。生成した転送命令は自ユ
ニット内のバス調停回路３４０ａ叉は３４０ｂに伝送さ
れる。論理回路３１０ａ及び３１０ｂで使用する命令の
形式は、実施例１の図２の通りである。また、論理回路
接続装置内で使用する転送命令の形式は、実施例１の図
３の通りである。命令の組から転送命令を生成する方法
は、実施例１の通りである。

【００８８】バス調停回路３４０ａ及び３４０ｂは、送
信する転送命令を受けるとバス権の獲得を要求する。こ
の時、他ユニットのバス調停回路３４０ａ叉は３４０ｂ
との間でバス権を調停し、バス権を獲得したバス調停回
路が受信側のバス調停回路に対して転送命令を送信す
る。バス権の調停には従来からラウンドロビン等の方法
が提案されているが、本発明は、バス権の調停方法に係
わらず有効である。

【００８９】デコーダ３３０ａ及び３３０ｂは、バス調
停回路３４０ａ叉は３４０ｂが受信した転送命令を命令
に復元し、論理回路３１０ａ叉は３１０ｂに出力する。
転送命令から命令を復元する方法は、実施例１の通りで
ある。

【００９０】本実施例においては、調停回路・エンコー
ダ３２０ａ及び３２０ｂ内のバッファの有無、バス調停
回路３４０ａ及び３４０ｂのバッファの有無の種々の実
現方法が考えられる。経路上にバッファを設けてステー
ジ数を増やすと命令伝達のレイテンシが増加する。一
方、ステージ数を減らすとバッファ間の論理ディレイが
長くなり、動作サイクルが長くなる。実施例１ａに示し
た方法と同様の方法を用いて調停回路３２０ａ及び３２
０ｂ内にポートＡ及びポートＢに対応する命令バッファ
を設けた場合、転送命令は命令バッファ内の命令を組み
合わせて生成可能である。このため、転送命令はポート
Ａ及びポートＢから異なるサイクルで出力された任意の
命令の中から組み合わせることができる。バス調停回路
３４０ａ及び３４０ｂ内に転送命令バッファを設けれ
ば、バス権を獲得できない場合においても転送命令バッ
ファに空きがある限り、調停回路・エンコーダ３２０ａ
叉は３２０ｂの転送命令生成を継続することができる。
調停回路・エンコーダ３２０ａ及び３２０ｂ、バス調停
回路３４０ａ及び３４０ｂ内のバッファの有無により論
理回路接続装置の複数命令を転送できる可能性及びステ
ージ数は異なるが、本実施例は各部のバッファの有無に
係わらず有効である。

【００９１】以上が本発明の実施例３である。本実施例
により、バスにより結合されたユニット間で、転送する
データ量が小さい命令Ｉ０は１サイクルに２つ転送する
ことができ、論理回路接続装置の転送性能を従来と比較
し高めることができる。

【００９２】（実施例４）以下に、本発明の第４の実施
例を図７〜１３を用いて説明する。図７は本発明に係る
論理回路接続装置を用いた並列計算機を示す。図７の並
列計算機は、プロセッサノード１０００ａ及び１０００
ｂ、メモリノード１０８０が転送コードバス１０５０及
び転送データバス１０６０からなる転送バスに接続され
た構成をとる。本実施例の変形として、プロセッサノー
ド内にメモリを分散配置することも可能であるが、本発
明は、いずれの構成においても有効である。

【００９３】プロセッサノード１０００ａ及び１０００
ｂ内では、それぞれプロセッサ１０１０ａ及び１０１０
ｂがプロセッサバスを介して論理回路接続装置の調停回
路・エンコーダ１０２０ａ及び１０２０ｂ、デコーダ１
０３０ａ及び１０３０ｂと接続される。調停回路・エン
コーダ１０２０ａ及び１０２０ｂ、デコーダ１０３０ａ
及び１０３０ｂはバス調停回路１０４０ａ及び１０４０
ｂと接続される。また、プロセッサ１０１０ａ及び１０
１０ｂは、キャッシュメモリ１０１５ａ及び１０１５ｂ
とキャッシュ専用バスで接続される。

【００９４】メモリノード１０８０内では、メモリ１０
７０が調停回路・エンコーダ１０２０ｃ及びデコーダ１
０３０ｃと接続される。調停回路・エンコーダ１０２０
ｃ及びデコーダ１０３０ｃは、バス調停回路１０４０ｃ
と接続される。

【００９５】図８に、本実施例の並列計算機における各
プロセッサノード１０００ａ及び１０００ｂ上のキャッ
シュ１０１５ａ及び１０１５ｂのキャッシュエントリの
状態の種類を示す。

【００９６】INVALID状態（I状態）は、当該キャッシュ
エントリに有効なデータを保持していないことを示す。

【００９７】CLEAN状態（C状態）は、当該キャッシュエ
ントリにメモリ１０７０と同じデータを保持しているこ
とを示す。複数のプロセッサノードが同一のラインをC
状態でキャッシングできる。

【００９８】MODIFIED状態（M状態）は、当該キャッシ
ュエントリに最新のデータを保持していることを示す。
この時、メモリ１０７０上の当該ラインは古いデータを
保持している。同一のラインは、並列計算機内の１つの
プロセッサノードのみがM状態で保持することができ、
他のプロセッサノードは当該ラインをキャッシュ上に保
持できない。

【００９９】あるプロセッサ（１０１０ａとする）がメ
モリを読み出すと、当該メモリラインがキャッシュエン
トリにキャッシングされ、このキャッシュエントリはC
状態となる。この時、異なるプロセッサ（１０１０ｂと
する）が同一メモリラインを読み出すと、当該メモリラ
インはプロセッサ１０１０ｂの対応するキャッシュエン
トリにキャッシングされ、キャッシュエントリはC状態
となる。これにより、複数のプロセッサが読み出したデ
ータをキャッシングすることができる。

【０１００】ここで、あるプロセッサＡが当該メモリラ
インに書込みを行なうと、バスを介して他のプロセッサ
の対応するキャッシュラインを無効化し、I状態とす
る。そして、メモリラインを読み出しキャッシュエント
リにキャッシングして、データを書き込む。この時、当
該キャッシュエントリをM状態とする。他のプロセッサ
がM状態のキャッシュエントリに対応するメモリライン
をアクセスすると、当該キャッシュエントリがメモリに
書き戻されると共にメモリデータとして使用される。こ
の動作により、全てのプロセッサのキャッシュの一貫性
を保つことができる。

【０１０１】図９に、本実施例の並列計算機のプロセッ
サ１０１０ａ及び１０１０ｂ、または、メモリ１０７０
が発行する命令の種類を示す。LD要求は、プロセッサが
メモリ読み出しを行なうときに、転送バスにメモリ読み
出し要求を発行する命令である。RDI要求は、プロセッ
サがメモリ書込みを行なうために、他のプロセッサノー
ドの当該キャッシュラインを無効化すると共に当該キャ
ッシュラインのデータを読み出す命令である。ライン読
み出しデータは、LD要求及びRDI要求を受けて、メモリ
が要求を発行したプロセッサにメモリの内容を転送する
命令である。WB要求は、プロセッサノードが外部からの
LD要求又はRDI要求に対応するキャッシュラインをM状態
で保持している時、または、自プロセッサのLD要求又は
RDI要求発行時にキャッシュエントリに空きがなく、M状
態のキャッシュラインを置き換える時に、プロセッサノ
ードが当該キャッシュラインの内容をメモリに書き戻す
命令である。

【０１０２】本実施例では、ライン読み出しデータ及び
LD要求叉はRDI要求に伴うWB要求の順序は、LD要求及びR
DI要求の順序と一致する。バス調停回路１０４０ａ〜１
０４０ｃは、バス上に出力された全てのLD要求及びRDI
要求の発行順を記録しておき、他のバス調停回路からラ
イン読み出しデータや対応するWB要求が発行された時に
記録を消去する。当該バス調停回路がライン読み出しデ
ータや対応するWB要求によってデータを返送する順番が
来ると、バス権を獲得し、データを返送する。バス権の
調停には種々の方法が存在するが、本発明は、バス権の
調停方法に係わらず有効である。LD要求叉はRDI要求の
順序を保証しない場合、命令の順序保証の制約によって
生じる待ち時間を削減できる代わりに、各命令の対応を
示すための識別子を命令に付加する必要が生じる。本発
明は、命令に識別子を付加するかどうかに係わらず有効
である。

【０１０３】図１０に、本実施例の並列計算機のプロセ
ッサ１０１０ａがメモリ読み出し命令（LD命令）を実行
する場合の動作を示す。

【０１０４】プロセッサ１０１０ａは、LD命令実行時に
キャッシュ１０１５ａに読み出し対象データが保持され
ているか検査する（Ｌ１）。キャッシュ１０１５ａ内に
対象データが保持されている場合、プロセッサ１０１０
ａはキャッシュ１０１５ａから対象データを読み出し使
用する（Ｌ２）。キャッシュ１０１５ａ内に対象データ
が保持されていない場合かつ、キャッシュ１０１５ａ内
に空エントリがない場合、置き換えるキャッシュライン
を決定する。置き換えるキャッシュラインがM状態の場
合、WB要求を発行し、置き換えるキャッシュラインの内
容をメモリに書き込む（以上Ｌ０）。キャッシュ１０１
５ａ内に対象データが保持されていない場合かつキャッ
シュ１０１５ａ内に空エントリがある場合、または、Ｌ
０の動作を行なった場合、プロセッサ１０１０ａは転送
バスに対してLD要求を発行する（Ｌ３）。

【０１０５】転送バスに接続された全てのプロセッサノ
ード１０００ａ〜１０００ｂとメモリ１０８０は、プロ
セッサ１０１０ａのLD要求を受ける。全プロセッサノー
ド上のプロセッサは、自プロセッサのキャッシュ内に対
象データを含むキャッシュラインをM状態で保持してい
るか検査する（Ｌ４）。

【０１０６】対象データがM状態で保持されている場
合、M状態のキャッシュラインを保持するプロセッサはW
B要求を転送バスに発行すると共に、当該キャッシュラ
インの状態をCLEANとする（Ｌ５）。メモリノード１０
８０は転送バス上のWB要求を受け、WB要求対象のライン
をメモリ１０７０に書き込む（Ｌ６）。プロセッサノー
ド１０００ａは、転送バス上のWB要求を受け、WB要求対
象のラインをキャッシュ１０１５ａに書込み当該キャッ
シュラインの状態をCLEANにすると共に、ライン内の対
象データをLD要求に対する読み出しデータとして使用す
る（Ｌ６）。

【０１０７】Ｌ４において、全てのプロセッサノード上
のキャッシュに対象データを含むM状態のキャッシュラ
インが存在しない場合、メモリノード１０８０はLD要求
を受けて対象ラインを読み出し、転送バスを介してプロ
セッサノード１０００ａにライン読み出しデータを転送
する（Ｌ７）。プロセッサ１０１０ａは、ライン読み出
しデータをキャッシュ１０１５ａに書込み当該キャッシ
ュラインの状態をCLEANにすると共に、ライン内の対象
データをLD要求に対する読み出しデータとして使用する
（Ｌ８）。

【０１０８】図１１に、本実施例の並列計算機のプロセ
ッサ１０１０ａがメモリ書き込み命令（ST命令）を実行
する場合の動作を示す。

【０１０９】プロセッサ１０１０ａは、ST命令実行時に
キャッシュ１０１５ａに書込み対象データが保持されて
いるか検査する（Ｓ１）。キャッシュ１０１５ａ内に対
象データが保持されており、当該ラインがM状態の場
合、プロセッサ１０１０ａはキャッシュ１０１５ａの当
該ラインに対象データを書き込む（Ｓ２）。キャッシュ
１０１５ａ内に対象データが保持されていない場合か
つ、キャッシュ１０１５ａ内に空エントリがない場合、
置き換えるキャッシュラインを決定する。置き換えるキ
ャッシュラインがM状態の場合、WB要求を発行し、置き
換えるキャッシュラインの内容をメモリに書き込む（以
上Ｓ０）。キャッシュ１０１５ａ内に対象データが保持
されていない場合かつキャッシュ１０１５ａ内に空エン
トリがある場合、または、Ｓ０の動作を行なった場合、
プロセッサ１０１０ａは転送バスに対してRDI要求を発
行し、対象データを含むキャッシュラインを読み出すと
共に他プロセッサノード上の当該キャッシュラインを無
効化する（Ｓ３）。

【０１１０】転送バスに接続された１０００ａを除く全
てのプロセッサノードとメモリ１０８０は、プロセッサ
１０１０ａのRDI要求を受ける。全プロセッサノード上
のプロセッサは、自プロセッサのキャッシュ内に対象デ
ータを含むキャッシュラインをM状態で保持しているか
検査する（Ｓ４）。

【０１１１】対象データをM状態で保持しているプロセ
ッサはWB要求を転送バスに発行すると共に、当該キャッ
シュラインの状態をI状態とする（Ｓ５）。プロセッサ
１０１０ａは、転送バス上のWB要求を受けてST命令の書
込みデータ部を更新し、キャッシュ１０１５ａに書き込
む。この時、キャッシュ１０１５ａの当該キャッシュラ
インをM状態とする（Ｓ６）。

【０１１２】Ｓ４の動作時に対象データを含むキャッシ
ュラインをM状態で保持しているプロセッサが存在しな
い場合、当該キャッシュラインを保持する全プロセッサ
はキャッシュラインの状態をI状態に変更する（Ｓ
７）。また、メモリ１０７０は、Ｓ３の動作時に発行さ
れたRDI要求を受け、対象ラインを読み出す（Ｓ８）。S
T命令を発行したプロセッサは、ライン読み出しデータ
を受けてST命令の書込みデータ部を更新し、キャッシュ
１０１５ａに書き込む。この時、キャッシュ１０１５ａ
の当該キャッシュラインをM状態とする（Ｓ９）。

【０１１３】図１２に本実施例の並列計算機で使用する
転送命令の一覧を示す。本実施例の並列計算機では、図
９に示した命令のうち命令データとしてアドレス32bit
のみを転送するLD要求とRDI要求を同時に転送可能とす
る。このため、LD要求とRDI要求の全ての組み合わせに
対応する転送命令Ｔ１〜Ｔ６を用意する。WB要求は、１
サイクル目にアドレス32bitを転送し、２サイクル目か
ら５サイクル目にデータ256bitを転送する。１サイクル
目の転送データ部に32bitの空きができるが、本実施例
の並列計算機ではWB要求は他の命令と同時に転送しない
こととし、WB要求とLD要求、RDI要求等を同時に転送す
る転送命令は用意しない。

【０１１４】プロセッサノード２つで構成した本実施例
の並列計算機において、プロセッサノード０がアドレス
Ａ０及びＡ１、プロセッサノード１がアドレスＡ２及び
Ａ３にLD要求を発行した場合の動作を図１３に示す。

【０１１５】時刻ｔ０で、プロセッサノード０がアドレ
スＡ０及びＡ１へのLD要求を発行する。２つのLD要求
は、プロセッサノード内の調停回路・エンコーダ３２０
ａで転送命令Ｔ２に変換され、１サイクルでプロセッサ
ノード０及びメモリノードに伝送される。

【０１１６】時刻ｔ１で、プロセッサノード１がアドレ
スＡ２及びＡ３へのLD要求を発行する。２つのLD要求
は、プロセッサノード内の調停回路・エンコーダ３２０
ｂで転送命令Ｔ２に変換され、１サイクルでプロセッサ
ノード１及びメモリノードに伝送される。

【０１１７】ここでは、プロセッサノード１のキャッシ
ュ内にアドレスＡ０及びＡ１のデータが保持されていな
く、また、プロセッサノード０のキャッシュ内にアドレ
スＡ２及びＡ３のデータが保持されていない場合を示
す。従って、プロセッサノード０及び１はキャッシュラ
インの書き戻しを行なわず、全LD要求に対する返答はメ
モリノードが行なう。

【０１１８】時刻ｔ２〜ｔ５では、プロセッサノード０
が転送バスを通してアドレスＡ０のLD要求に対するライ
ン読み出しデータを受ける。

【０１１９】時刻ｔ６〜ｔ９では、プロセッサノード０
が転送バスを通してアドレスＡ１のLD要求に対するライ
ン読み出しデータを受ける。

【０１２０】時刻ｔ１０〜ｔ１３では、プロセッサノー
ド１が転送バスを通してアドレスＡ２のLD要求に対する
ライン読み出しデータを受ける。

【０１２１】時刻ｔ１４〜ｔ１７では、プロセッサノー
ド０が転送バスを通してアドレスＡ３のLD要求に対する
ライン読み出しデータを受ける。

【０１２２】以上が、第４の実施例である。本実施例に
より、バスにより結合された並列計算機において、各プ
ロセッサノードは転送するデータ量が小さいLD要求命令
およびRDI要求命令を同時に複数転送することができ、
転送バスの転送性能を従来と比較し高めることができ
る。

【０１２３】（実施例５）以下に、本発明の第５の実施
例を図１４〜１６を用いて説明する。本実施例は実施例
４の変形であるため、相違点についてのみ説明する。本
実施例は、並列計算機の各ノードを転送バスで結合する
代わりにネットワークで結合することとした点、及び、
命令及び転送命令に識別子を付加し、命令及び転送命令
を順不同に処理できる点が実施例４と異なる。

【０１２４】図１４は、本発明に係る並列計算機を示
す。

【０１２５】プロセッサノード４００ａ及び４００ｂ内
では、それぞれプロセッサ４１０ａ及び４１０ｂがプロ
セッサバスを介して論理回路接続装置の調停回路・エン
コーダ４２０ａ及び４２０ｂ、デコーダ４３０ａ及び４
３０ｂと接続される。調停回路・エンコーダ４２０ａ及
び４２０ｂ、デコーダ４３０ａ及び４３０ｂはネットワ
ーク４５０と接続される。また、プロセッサ４１０ａ及
び４１０ｂは、キャッシュメモリ４１５ａ及び４１５ｂ
とキャッシュ専用バスで接続される。

【０１２６】メモリノード４８０ｃ及び４８０ｄ内で
は、それぞれメモリ４７０ｃ及び４７０ｄが調停回路・
エンコーダ４２０ｃ及び４２０ｄ、デコーダ４３０ｃ及
び４３０ｄと接続される。調停回路・エンコーダ４２０
ｃ及び４２０ｄ、デコーダ４３０ｃ及び４３０ｄは、ネ
ットワーク４５０と接続される。

【０１２７】本実施例では、プロセッサノード及びメモ
リノードの数をそれぞれ４とするが、本発明はプロセッ
サノード及びメモリノードの数に依存せず有効である。
また、本実施例の変形として、プロセッサノード内にメ
モリを分散配置することも可能であるが、本発明は、い
ずれの構成においても有効である。

【０１２８】並列計算機で使用する命令、転送命令、キ
ャッシュの状態及び命令発行時の動作は、命令及び転送
命令に識別子（ＩＤ）が付加される点を除いて実施例４
と同じである。本実施例では命令の識別子として、LD要
求叉はRDI要求叉は置き換えに伴うWB要求を発行したプ
ロセッサノードの番号２ビットと、プロセッサノード内
で一意に定めた発行中の要求の番号２ビットの計４ビッ
トからなる識別子を使用する。また、転送命令の識別子
は８ビットとし、上位４ビットが１つめの命令の識別
子、下位４ビットが２つめの命令の識別子とする。本発
明は、識別子の値の設定方法に係わらず有効である。

【０１２９】図１５に、ネットワーク４５０の内部の構
造を示す。セレクタ５００ａ〜５００ｂは、全てのプロ
セッサノード及びメモリノードから転送命令を受け、こ
れらを調停して１つの転送命令を生成し、担当するノー
ドへ転送命令を出力する。これらのセレクタをノード毎
に対応して用意することで、任意のノード間で転送命令
を授受できる。

【０１３０】プロセッサ４１０ａ〜４１０ｂ、メモリ４
７０ｃ及び４７０ｄは、図９に示した命令を調停回路・
エンコーダ４２０ａ〜４２０ｄに発行する。調停回路・
エンコーダ４２０ａ〜４２０ｄは、プロセッサ及びメモ
リの発行する命令を図１２に示した転送命令に変換し、
ネットワーク４５０に発行する。ネットワーク内のセレ
クタ５００ａ〜５００ｂは、全てのノードからの転送命
令を受けて、それぞれ対応するノードに出力する転送命
令を生成する。

【０１３１】ここでは、セレクタ５００ａの構造を例と
して説明する。各ノードから受信した転送命令は、セレ
クタ５００ａ内のデコーダ５２０ａ〜５２０ｃによって
命令に変換される。変換後以下に示す方法でノードに出
力する命令を選択し、対応する命令バッファ５２５ａ〜
５２５ｃに書き込む。

【０１３２】＜命令がLD要求叉はRDI要求の場合＞図９
に示したように、命令の対象ノードは全てのプロセッサ
ノード及びアクセス対象のメモリである。よって、全て
のプロセッサノードに対応するセレクタ内のデコーダ、
及び、命令の対象アドレスを保持するメモリノードに対
応するセレクタ内のデコーダは、各々に対応する命令バ
ッファに当該命令を書き込む。上記以外のデコーダは、
当該命令を破棄する。

【０１３３】＜命令がライン読み出しデータ叉はRDI要
求に対応するWB要求の場合＞図９に示したように、命令
の対象ノードはアクセスを発行したプロセッサノード及
びメモリである。よって、全デコーダは、命令の識別子
から要求の送信元を得て、アクセスを発行したプロセッ
サノードに対応するセレクタを特定する。当該セレクタ
内のデコーダは、対応する命令バッファに当該命令を書
き込む。また、命令の対象アドレスを保持するメモリノ
ードに対応するセレクタ内のデコーダは、各々に対応す
る命令バッファに当該命令を書き込む。上記以外のデコ
ーダは、当該命令を破棄する。

【０１３４】＜命令が置き換えによるWB要求の場合＞図
９に示したように、命令の対象ノードはメモリである。
よって、命令の対象アドレスを保持するメモリノードに
対応するセレクタ内のデコーダは、各々に対応する命令
バッファに当該命令を書き込む。上記以外のデコーダ
は、当該命令を破棄する。

【０１３５】WB要求が置き換えによる場合、WB要求の識
別子中のプロセッサノード番号がWB要求の発行元とな
る。この基準により、WB要求が置き換えによるものであ
ることを判断する。

【０１３６】上記に示した手順により、プロセッサノー
ド０に送出される命令が命令バッファ５２５ａ〜５２５
ｃに格納される。調停回路・エンコーダ５３０ａは、セ
レクタ５００ａ内の全命令バッファ５２５ａ〜５２５ｃ
からプロセッサノード０に送出する命令の組を選択し、
転送命令に変換してプロセッサノード０に送出する。

【０１３７】ネットワーク内で各ノードが出力した転送
命令を一旦命令に復元し、命令バッファに格納すること
で、調停回路・エンコーダ５３０ａは複数の命令の選択
時に、異なる命令バッファから選択可能となる。これに
より、異なるノードを対象とする、命令が同一転送命令
として到着した場合においても、各命令を対象ノードに
送出できる。

【０１３８】対応するノードに送出する命令を調停回路
・エンコーダ５３０ａで選択する構成も考えられる。こ
の構成ではデコーダ５２０ａ〜５２０ｃ毎に命令の送出
判定を行なう回路を設けなくてもよいが、対応するノー
ド送出しない命令についても命令バッファ５２５ａ〜５
２５ｃに格納するため命令バッファ利用の効率が低下す
る。

【０１３９】本実施例では各セレクタはデコーダを保持
する構造としているが、デコーダを全てのセレクタで共
通とし、ネットワーク単位で保持して、セレクタ内には
デコーダを設けない方法も可能である。

【０１４０】プロセッサノード及びメモリノードをそれ
ぞれ４つで構成した本実施例の並列計算機において、プ
ロセッサノード０がアドレスＡ０及びＡ１、プロセッサ
ノード１がアドレスＡ２及びＡ３、プロセッサノード２
がアドレスＡ４及びＡ５、プロセッサノード３がアドレ
スＡ６及びＡ７にLD要求を発行した場合の動作を図１６
に示す。

【０１４１】時刻ｔ０で、プロセッサノード０がアドレ
スＡ０及びＡ１、プロセッサノード１がアドレスＡ２及
びＡ３、プロセッサノード２がアドレスＡ４及びＡ５、
プロセッサノード３がアドレスＡ６及びＡ７へのLD要求
をそれぞれ発行する。各プロセッサノードの発行するそ
れぞれ２つのLD要求は、プロセッサノード内の調停回路
・エンコーダ４２０ａ〜４２０ｂで転送命令Ｔ２に変換
され、ネットワーク４５０に伝送される。ネットワーク
４５０内の各セレクタ５００ａ〜５００ｂ内では、各プ
ロセッサノードから受けた転送命令Ｔ２をデコーダ５２
０ａ〜５２０ｂでそれぞれ２つのLD要求に戻し、命令バ
ッファ５２５ａ〜５２５ｂに格納する。

【０１４２】時刻ｔ１〜ｔ４で、各セレクタ内の調停回
路・エンコーダ５３０ａは、セレクタ内の命令バッファ
から命令の組を選択し、各プロセッサノード及びメモリ
ノードへ出力する。図１６では、各セレクタは時刻ｔ１
でアドレスＡ０及びＡ２へのLD命令、時刻ｔ２でアドレ
スＡ４及びＡ６へのLD命令、時刻ｔ３でアドレスＡ１及
びＡ３へのLD命令、時刻ｔ４でアドレスＡ５及びＡ７へ
のLD命令を選択し、各プロセッサノード及びメモリノー
ドへ送出している。

【０１４３】ここでは、プロセッサノード１のキャッシ
ュ内にアドレスＡ０、Ａ１のデータが保持されていな
く、また、プロセッサノード０のキャッシュ内にアドレ
スＡ２、Ａ３のデータが保持されていない場合を示す。
従って、プロセッサノード０及び１はキャッシュライン
の書き戻しを行なわず、全LD要求に対する返答はメモリ
ノードが行なう。

【０１４４】また、アドレスＡ０及びＡ２及びＡ４及び
Ａ６、アドレスＡ１及びＡ３及びＡ５及びＡ７の各組は
異なるメモリノード上のアドレスであり、各メモリノー
ドが同時にネットワークに対して対応するライン読みだ
しデータ発行できる場合を示す。

【０１４５】時刻ｔ５〜ｔ８では、プロセッサノード０
がアドレスＡ０のLD要求に対するライン読み出しデータ
を受け、プロセッサノード１がアドレスＡ２のLD要求に
対するライン読み出しデータを受け、プロセッサノード
２がアドレスＡ４のLD要求に対するライン読み出しデー
タを受け、プロセッサノード３がアドレスＡ６のLD要求
に対するライン読み出しデータを受ける。

【０１４６】時刻ｔ９〜ｔ１２では、プロセッサノード
０がアドレスＡ１のLD要求に対するライン読み出しデー
タを受け、プロセッサノード１がアドレスＡ３のLD要求
に対するライン読み出しデータを受け、プロセッサノー
ド２がアドレスＡ５のLD要求に対するライン読み出しデ
ータを受け、プロセッサノード３がアドレスＡ７のLD要
求に対するライン読み出しデータを受ける。

【０１４７】以上が本発明の第５の実施例である。図１
６の動作例では、２つのLD要求を１サイクルで転送する
ことにより、時刻ｔ０〜ｔ４の間の動作で動作サイクル
数が５サイクル削減できる。本実施例により、ネットワ
ークにより結合された並列計算機において、各ノード及
びネットワークは転送するデータ量が小さいLD要求命令
およびRDI要求命令を１サイクルに最大２つ転送するこ
とができる。これにより、ネットワークの処理性能を従
来と比較し高めることができる。

【０１４８】＜実施例６＞以下に、本発明の第６の実施
例を図１７〜１９を用いて説明する。本実施例は実施例
５の変形であるため、相違点についてのみ説明する。本
実施例は、並列計算機の各ノードからネットワークに送
出する信号線を命令コード及び命令データに変更した
点、及び、ネットワークを命令コード部及び命令データ
部上位３２ビットを処理するネットワーク上位部分、及
び、命令データ部下位３２ビットを処理するネットワー
ク下位部分に分割した点が実施例５と異なる。

【０１４９】図１７は、本発明に係る並列計算機を示
す。図１７は実施例５における図１４の変形であり、変
更点のみを説明する。実施例５では、プロセッサ及びメ
モリの発行する命令は、調停回路・エンコーダ４２０ａ
〜４２０ｄで転送コード及び転送データに変更され、ネ
ットワーク４５０に送出される。これに対し、本実施例
では、プロセッサ及びメモリの発行する命令は、ネット
ワークインターフェイス７２０ａ〜７２０ｄを介して命
令コード及び命令データとしてネットワーク７５０に送
出される。

【０１５０】図１８は、本発明に係る並列計算機のネッ
トワークの構造を示す。ネットワーク７５０は、ネット
ワーク上位部分６０２ａとネットワーク下位部分６０２
ｂからなる。ネットワーク上位部分６０２ａは、各ノー
ドの出力する命令コード、命令データ上位３２ビット及
び命令ＩＤを受け、転送コード、転送データ上位３２ビ
ット及び転送ＩＤ上位４ビットを各ノードに送出する。
ネットワーク下位部分６０２ｂは、各ノードの出力する
命令データ下位３２ビット及び命令ＩＤを受け、転送デ
ータ下位３２ビット及び転送ＩＤ下位４ビットを各ノー
ドに送出する。

【０１５１】セレクタ６００ａ〜６００ｄは、全てのプ
ロセッサノード及びメモリノードから命令を受け、これ
らを調停して１つの転送命令を生成し、転送コード及び
転送データ上位３２ビット、または、転送データ下位３
２ビットのいずれか担当部分を対応するノードへ出力す
る。

【０１５２】各ノードからネットワークに送出する命令
の種類は図９の通りである。ただし、LD要求及びRDI要
求の発行時には、ネットワークインターフェイス７２０
ａ〜７２０ｄは命令データの上位３２ビットと下位３２
ビットに同一アドレスを出力する点が異なる。

【０１５３】並列計算機で使用する転送命令、キャッシ
ュの状態及び命令発行時の動作は実施例５と同じであ
る。

【０１５４】ネットワーク上位部分６０２ａのセレクタ
６００ａ〜６００ｂの構造を、セレクタ６００ａを用い
て説明する。各ノードからセレクタ６００ａに発行され
た命令コード及び命令データ上位３２ビットは、命令バ
ッファ６２５ａ〜６２５ｂに格納される。調停回路・エ
ンコーダ６３０ａは、セレクタ６００ａ内の全命令バッ
ファ６２５ａ〜６２５ｂからプロセッサノード０に送出
する命令の組を選択し、転送命令に変換して転送コード
及び転送データ上位３２ビットをプロセッサノード０に
送出する。複数の命令を選択する場合、異なる命令バッ
ファから選択することができる。調停回路・エンコーダ
６３０ａにおける送出命令の選択方法は、実施例５のデ
コーダの動作と同様である。

【０１５５】ネットワーク下位部分６０２ｂのセレクタ
６００ｃ〜６００ｄの構造を、セレクタ６００ｃを用い
て説明する。各ノードからセレクタ６００ｃに発行され
た命令コード及び命令データ下位３２ビットは、命令バ
ッファ６２５ｃ〜６２５ｄに格納される。調停回路６３
０ｂは、セレクタ６００ｂ内の全命令バッファ６２５ｃ
〜６２５ｄからプロセッサノード０に送出する命令の組
を選択し、転送命令に変換して転送データ下位３２ビッ
トをプロセッサノード０に送出する。複数の命令を選択
する場合、異なる命令バッファから選択することができ
る。調停回路・エンコーダ６３０ｂにおける送出命令の
選択方法は、実施例５のデコーダの動作と同様である。

【０１５６】調停回路・エンコーダ６００ａ〜６００ｂ
における命令の組の選択は、ネットワーク上位側及びネ
ットワーク下位側で同一のアルゴリズムで行なう。命令
の組の選択アルゴリズムは任意の方法が使用可能であ
り、本実施例では説明しない。

【０１５７】図１９は、プロセッサノードＡから受けた
アドレスＡ０のLD要求と、プロセッサノードＢから受け
たアドレスＢ０のLD要求の２命令を選択し、転送命令に
変換してプロセッサノード０に送出する動作を示す。

【０１５８】プロセッサノードＡは、命令コードにLD要
求を示す"100"、命令データ上位３２ビット及び命令デ
ータ下位３２ビットの双方にアドレスＡ０、命令ＩＤを
出力する。プロセッサノードＢは、命令コードにLD要求
を示す"100"、命令データ上位３２ビット及び命令デー
タ下位３２ビットの双方にアドレスＢ０、命令ＩＤを出
力する。図１９は、プロセッサノードＡ及びＢのLD要求
が命令バッファ６２５ａ−１〜６２５ｄ−１に格納され
た状態を示す。ネットワーク上位のセレクタ６００ａ−
１内の調停回路・エンコーダ６３０ａ−１は、プロセッ
サノード０に送出する命令の組をアドレスＡ０及びアド
レスＢ０へのLD要求と決定し、転送コードにＴ２、転送
データ上位３２ビットに１番目の命令の命令データであ
るアドレスＡ０、転送ＩＤ上位４ビットに１番目の命令
の命令ＩＤを出力する。出力後、命令バッファ６２５ａ
−１及び命令バッファ６２５ｂ−１からアドレスＡ０及
びＢ０へのLD要求を取り除く。一方、ネットワーク下位
のセレクタ６００ｃ−１内の調停回路６３０ｂ−１は、
プロセッサノード０に送出する命令の組を、調停回路・
エンコーダ６３０ａ−１と同一の方法を用いてアドレス
Ａ０及びアドレスＢ０へのLD要求と決定し、転送データ
下位３２ビットに２番目の命令の命令データであるアド
レスＢ０、転送ＩＤ下位４ビットに２番目の命令の命令
ＩＤを出力する。出力後、命令バッファ６２５ｃ−１及
び命令バッファ６２５ｄ−１からアドレスＡ０及びＢ０
へのLD要求を取り除く。

【０１５９】本実施例の動作は、実施例５と比較し、各
ノードからネットワークには同一サイクルで複数の命令
を転送できない点が異なる。プロセッサノード及びメモ
リノードをそれぞれ４つで構成した本実施例の並列計算
機において、プロセッサノード０がアドレスＡ０及びＡ
１、プロセッサノード１がアドレスＡ２及びＡ３、プロ
セッサノード２がアドレスＡ４及びＡ５、プロセッサノ
ード３がアドレスＡ６及びＡ７にLD要求を発行した場
合、図１６の時刻ｔ０における２つのLD要求の同時転送
が実行できない。従って、実施例５と比較し動作サイク
ルが１サイクル長くなる。

【０１６０】以上が本発明の第６の実施例である。本実
施例により、ネットワークにより結合された並列計算機
において、ネットワークは転送するデータ量が小さいLD
要求命令およびRDI要求命令を１サイクルに最大２つ転
送することができる。これにより、ネットワークの処理
性能を従来と比較し高めることができる。また、データ
幅を分割した複数のユニットでネットワークを構成する
ことで、ネットワークを構成するＬＳＩのピン数を削減
できる。

【０１６１】（実施例７）以下に、本発明の第７の実施
例を図２０〜図２２を用いて説明する。本実施例は実施
例１の変形であるため、相違点についてのみ説明する。
本実施例は、調停回路及びデコーダにそれぞれ直前上位
データレジスタを設け、命令データ部上位が直前に転送
した命令データ部上位と等しい命令を複数同時に入力側
論理回路に転送できる点が実施例１と異なる。

【０１６２】図２０は、本実施例に係る論理回路接続装
置を示す。図２０は実施例１における図１の変形であ
り、変更点のみを説明する。

【０１６３】本実施例では、調停回路８００及びデコー
ダ８０４のそれぞれに直前上位データレジスタ８０６及
び８０８を付加する。本実施例では全ての命令が６４ビ
ットであり、命令データ部の上位３２ビットが直前に転
送した命令の命令データ部上位３２ビットと等しい場合
に命令データ部の上位３２ビットを省略し、命令データ
部の下位３２ビットのみを転送する。直前上位データレ
ジスタ８０６は、調停回路８００側で直前に転送した命
令の命令データ部上位３２ビットを保持する。調停回路
８００は、転送する命令の選択時に各命令データ部の上
位３２ビットと直前上位データレジスタ８０６の一致確
認を行なう。直前上位データレジスタ８０８は、デコー
ダ８０４側で直前に受信した命令の命令データ部上位３
２ビットを保持する。デコーダ８０４は、命令データ部
上位３２ビットを省略した命令を受信した時に、直前上
位データレジスタ８０８の値を命令データ部上位３２ビ
ットとして用いる。直前上位データレジスタの初期値は
双方とも同じ値とし、誤動作を防ぐ。

【０１６４】図２１に図２０の論理回路接続装置で使用
する命令を示す。

【０１６５】命令コード部が"00"の場合、命令を発行し
ないことを示す。命令Ｉ０は、６４ビットのデータを伝
送する命令であり、命令コード部は"10"である。この命
令は、命令データ部の上位３２ビットが以前の命令と同
一である可能性が高い命令である。例えば、計算機にお
けるアドレスを指定する信号線は、参照の局所性がある
ためアドレス上位が同一である可能性が高い。命令Ｉ１
は、６４ビットのデータを伝送する命令であり、命令コ
ード部は"11"である。

【０１６６】図２２に図２０の論理回路接続装置で使用
する転送命令を示す。

【０１６７】転送コード部が"00"の場合、転送命令を発
行しないことを示す。転送命令Ｔ０は、命令Ｉ０を１つ
伝送する転送命令であり、転送コード部は"01"、転送デ
ータ部は命令Ｉ０の命令データ部とする。転送命令Ｔ１
は、命令Ｉ０を２つ伝送する転送命令であり、転送コー
ド部は"10"、転送データ部は６４ビットの内上位３２ビ
ットが１つ目の命令Ｉ０の命令データ部下位３２ビッ
ト、転送データ部下位３２ビットは２つ目の命令Ｉ０の
命令データ部下位３２ビットとする。この転送命令は、
転送する２つの命令Ｉ０の命令データ部上位３２ビット
が直前アドレスレジスタ８０６と等しい場合にのみ使用
される。転送命令Ｔ２は、命令Ｉ１を１つ伝送する転送
命令であり、転送コード部は"11"、転送データ部は命令
Ｉ１の命令データ部とする。

【０１６８】本実施例は、出力側論理回路から入力側論
理回路に対して同一サイクルに伝送する命令数を、命令
データ部の一部が直前に転送した命令と等しい場合に増
やすことができる点に特長がある。

【０１６９】本実施例の論理回路接続装置の動作の、実
施例１に対する変更点を以下に示す。

【０１７０】＜調停回路の動作＞調停回路８００は、以
下のいずれかに該当する命令の組をポートＡ〜ポートＤ
から選択し、エンコーダ８０２に出力する。

【０１７１】（１）命令Ｉ１を１つ選択 選択した命令を、選択命令ライン１を用いてエンコーダ
８０２に出力する。

【０１７２】選択命令ライン２の命令コード信号線８３
０ｂは"00"として、選択命令ライン２には命令を出力し
ない。

【０１７３】（２）命令Ｉ０を２つ選択 ２つの命令Ｉ０の命令データ部上位３２ビットが、直前
上位データレジスタ８０６とそれぞれ等しい場合にのみ
選択可能である。選択した命令を、選択命令ライン１及
び選択命令ライン２を用いてエンコーダ８０２に出力す
る。

【０１７４】（３）命令Ｉ０を１つ選択 選択した命令を、選択命令ライン１を用いてエンコーダ
８０２に出力する。

【０１７５】選択命令ライン２の命令コード信号線８３
０ｂは"00"として、選択命令ライン２には命令を出力し
ない。

【０１７６】（４）命令を選択しない 命令コード信号線８３０ａ、８３０ｂとも"00"として、
選択命令ライン１及び選択命令ライン２には命令を出力
しない。

【０１７７】（１）から（３）の場合、選択した命令に
対応するポートの命令アクノリッジ信号線を"1"とし、
出力側論理回路に当該ポートの命令を出力したことを伝
える。また、命令Ｉ０を選択した場合、直前上位アドレ
スレジスタ８０６に命令Ｉ０の命令データ部上位３２ビ
ットの値を書き込む。

【０１７８】＜エンコーダの動作＞エンコーダ８０２
は、調停回路８００から選択命令ライン１及び選択命令
ライン２を通して命令の組を受け、以下に示すように転
送命令を生成し、デコーダ８０４に対して発行する。

【０１７９】（１）調停回路８００から命令Ｉ１を１つ
受けた場合 転送コード信号線８５０を"11"、転送データ信号線１６
０を命令データ信号線８４０ａの値とし、転送命令Ｔ２
をデコーダに対して発行する。

【０１８０】（２）調停回路８００から命令Ｉ０を２つ
受けた場合 転送コード信号線８５０を"10"、転送データ信号線８６
０の上位３２ビットを信号線８４０ａ上の命令データ下
位３２ビットの値、転送データ信号線８６０の下位３２
ビットを信号線８４０ｂ上の命令データ下位３２ビット
の値とし、転送命令Ｔ１をデコーダに対して発行する。

【０１８１】（３）調停回路８００から命令Ｉ０を１つ
受けた場合 転送コード信号線８５０を"01"、転送データ信号線８６
０を命令データ信号線８４０ａの値とし、転送命令Ｔ０
をデコーダに対して発行する。

【０１８２】（４）調停回路８００から命令を受けなか
った場合 転送コード信号線８５０を"00"とし、転送命令を発行し
ない。

【０１８３】＜デコーダの動作＞デコーダ８０４は、エ
ンコーダ８０２から転送ラインを通して転送命令を受
け、以下に示すように命令の組を復元し、入力側論理回
路に対して発行する。

【０１８４】（１）エンコーダ８０２から転送命令Ｔ２
を受けた場合 命令コード信号線８７０ａを"11"、命令データ信号線８
８０ａを転送データ信号線８６０の値とし、入力側論理
回路に対して命令Ｉ１を発行する。命令コード信号線８
７０ｂは"00"とし、ポートＦからは命令を発行しない。

【０１８５】（２）エンコーダ８０２から転送命令Ｔ１
を受けた場合 命令コード信号線８７０ａ及び命令コード信号線８７０
ｂを"10"、直前上位データレジスタ８０８の値を命令デ
ータ信号線８８０ａ及び８８０ｂの上位３２ビット、命
令データ信号線８８０ａの下位３２ビットを信号線８６
０の上位３２ビット、命令データ信号線８８０ｂの下位
３２ビットを信号線８６０の下位３２ビットとし、入力
側論理回路に対して命令Ｉ０を２つ発行する。

【０１８６】（３）エンコーダ８０２から転送命令Ｔ０
を受けた場合 命令コード信号線８７０ａを"10"、命令データ信号線８
８０ａを転送データ信号線８６０の値とし、入力側論理
回路に対して命令Ｉ０を発行する。命令コード信号線８
７０ｂは"00"とし、ポートＦからは命令を発行しない。
この時、命令データ部上位３２ビットの値を直前上位デ
ータレジスタ８０８に書き込む。

【０１８７】以上が本発明の実施例７である。

【０１８８】本実施例により、データ部上位３２ビット
が直前の命令Ｉ０と同一である可能性の高い命令を同時
に複数転送することが可能となり、論理回路接続装置の
転送性能を従来と比較し高めることができる。

【０１８９】（実施例８）以下に本発明の第８の実施例
を図２３〜２６を用いて説明する。図２３は本発明にか
かる論理回路接続装置を用いた計算機を示す。図２３の
計算機は、バスアービタ９７０によりバス権の調停を受
けるノード９００ａ〜９００ｄが、転送コードバス９５
０及び転送データバス９６０ａ〜９６０ｄに接続された
構成をとる。本実施例の変形として、プロセッサとメモ
リを異なるノードに配置する構成も可能であるが、本発
明はいずれの構成においても有効である。

【０１９０】ノード９００ａ〜９００ｄの構成を、ノー
ド９００ａを例に説明する。ノード９００ａ内では、プ
ロセッサ９１０ａ及びメモリ９１８ａがプロセッサバス
を介して論理回路接続装置の調停回路・エンコーダ９２
０ａ、デコーダ９３０ａと接続される。調停回路・エン
コーダ９２０ａ及びデコーダ９３０ａは、バスインター
フェイス９４０ａを介して２ビットの転送コードバス９
５０及び１２８ビットの転送データバス９６０ａ〜９６
０ｄと接続される。プロセッサ９１０ａは、キャッシュ
メモリ９１５ａとキャッシュ専用バスで接続される。こ
こでは、ノード内のプロセッサ数及びメモリ数は１とし
たが、本発明はノード内のプロセッサ数及びメモリ数に
係わりなく有効である。

【０１９１】図２４は、本実施例の計算機で使用する命
令を示す。図２４の命令の種類は、実施例４における図
９と同一である。本実施例では、計算機で使用するアド
レスを３０ビットとする。アドレスとデータ双方の転送
を伴うライン読出データ及びWB要求では、いずれか１ノ
ードが転送バスを占有し、転送を行なう。アドレスのみ
の転送であるLD要求及びRDI要求では、ノード０（９０
０ａ）は転送データバス０、ノード１（９００ｂ）は転
送データバス１、ノード２（９００ｃ）は転送データバ
ス２、ノード３（９００ｄ）は転送データバス３をそれ
ぞれ使用し、全てのノードが同時にアドレスの転送を行
なう。この時、転送データ部の上位２ビットで各ノード
が発行する命令の種類を伝送する。

【０１９２】バスアービタ９７０の機能を図２５及び図
２６を用いて説明する。各ノード９００ａ〜９００ｄ
は、命令発行を行なう前にバスアービタ９７０にバス要
求を発行し、バス使用の許可を得る。図２５は、各ノー
ドがバスアービタ９７０に発行するバス要求の種類を示
す。バス要求は、ライン読出データ叉はWB要求を発行す
る為のバス要求"10"と、LD要求叉はRDI要求を発行する
為のバス要求"11"の２種類が存在する。バスアービタ９
７０は、各ノードからのバス要求を受けてバス権の調停
を行い、図２６に示す３ビットのバス許可信号を全ノー
ド９００ａ〜９００ｄに発行する。バス許可信号の最上
位ビットが"0"の場合、いずれか１ノードのライン読出
データ叉はWB要求の発行が許可される。この時、バス許
可信号の下位２ビットはバス使用が許可されたノードの
番号を示す。バス許可信号の最上位ビットが"1"の場
合、全ノードに対してLD要求叉はRDI要求の発行が許可
される。この時、全てのノード９００ａ〜９００ｄは、
自ノードに対応する転送データバスのフィールドを使用
してLD要求叉はRDI要求を発行してよい。バス許可信号
の下位２ビットは、各ノード９００ａ〜９００ｄの発行
する命令を処理する順序を示す。例えば、バス許可信号
が"100"の場合、全ノード９００ａ〜９００ｄは、ノー
ド０の命令-ノード１の命令-ノード２の命令-ノード３
の命令の順序で命令を処理する。バスアービタは、ライ
ン読出データ及びWB要求に対して"000"〜"011"のバス許
可信号を、LD要求及びRDI要求に対して"100"〜"111"を
均等に使用し、バス権の偏りを防ぐ。

【０１９３】バス許可"000"〜"011"を受けてライン読出
データ叉はWB要求を発行するノードは、転送コードバス
９５０と転送データバス９６０ａ〜９６０ｄの全てに命
令コード及び命令データを送出する。この時、他のノー
ドは転送コードバス及び転送データバスに信号を送出し
ない。バス許可"100"〜"111"を受けた時、全てのノード
は転送データバスの対応するフィールドに命令データを
送出する。この時、バスアービタが転送コードバスに命
令を送出し、全てのノードは転送コードバスに信号を送
出しない。

【０１９４】計算機の命令の転送以外の部分に関する動
作は実施例４と同様である。

【０１９５】以上が、本発明の第８の実施例である。本
実施例により、バスにより結合された計算機において、
転送するデータ量が小さいLD要求及びRDI命令を全ノー
ドが同時に転送バスに発行することができ、転送バスの
転送性能を従来と比較し高めることができる。

【０１９６】

【発明の効果】本発明によれば、出力側論理回路から入
力側論理回路にトランザクション（命令）を伝送する論
理回路接続装置において、トランザクションの種類によ
り生じる命令データ転送時の空きビットを利用して複数
のトランザクションを伝達し、論理回路接続装置の転送
性能を向上することができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る論理回路接続装置の図
である。

【図２】本発明の実施例１に係る論理回路接続装置で伝
送する命令を示す図である。

【図３】本発明の実施例１に係る論理回路接続装置で使
用する転送命令を示す図である。

【図４】本発明の実施例２に係る論理回路接続装置の図
である。

【図５】本発明の実施例２に係る論理回路接続装置で伝
送する命令を示す図である。

【図６】本発明の実施例３に係る論理回路接続装置の図
である。

【図７】本発明の実施例４に係る計算機の図である。

【図８】本発明の実施例４に係る計算機で使用するキャ
ッシュ状態を示す図である。

【図９】本発明の実施例４に係る計算機で使用する命令
を示す図である。

【図１０】本発明の実施例４に係る計算機において、プ
ロセッサがメモリ読み出しを行なう動作の流れを示す図
である。

【図１１】本発明の実施例４に係る計算機において、プ
ロセッサがメモリ書込みを行なう動作の流れを示す図で
ある。

【図１２】本発明の実施例４に係る計算機で使用する転
送命令を示す図である。

【図１３】本発明の実施例４に係る計算機の動作タイミ
ングを示す図である。

【図１４】本発明の実施例５に係る計算機の図である。

【図１５】本発明の実施例５に係るネットワークの構造
を示す図である。

【図１６】本発明の実施例５に係る計算機の動作タイミ
ングを示す図である。

【図１７】本発明の実施例６に係る計算機の図である。

【図１８】本発明の実施例６に係るネットワークの構造
を示す図である。

【図１９】本発明の実施例６に係るネットワークの動作
を示す図である。

【図２０】本発明の実施例７に係る論理回路接続装置の
図である。

【図２１】本発明の実施例７に係る論理回路接続装置で
使用する命令を示す図である。

【図２２】本発明の実施例７に係る論理回路接続装置で
使用する転送命令を示す図である。

【図２３】本発明の実施例８に係る計算機の図である。

【図２４】本発明の実施例８に係る計算機で使用する命
令を示す図である。

【図２５】本発明の実施例８に係る計算機で使用するバ
ス要求信号の種類を示す図である。

【図２６】本発明の実施例８に係る計算機で使用するバ
ス使用許可信号の種類を示す図である。

【図２７】図１の調停回路の構成を示す図である。

【図２８】図１の調停回路の他の構成を示す図である。

【図２９】図１のエンコーダの構成を示す図である。

【図３０】図１のデコーダの構成を示す図である。

【図３１】図１の論理接続回路の動作を示す図である。

【符号の説明】 １００、２０２、２０３、３１０ａ〜３１０ｂ、６３０
ｂ、８００…調停回路、２００、３２０ａ〜３２０ｂ、
１０２０ａ〜１０２０ｃ、１０３０ａ〜１０３０ｃ、１
０４０ａ〜１０４０ｃ、４２０ａ〜４２０ｄ、５３０
ａ、６３０ａ、６３０ａ−１〜６３０ｂ−１、９２０ａ
…調停回路・エンコーダ、 １０２、８０２…エンコー
ダ、 １０４、２０４、３３０ａ〜３３０ｂ、４３０ａ
〜４３０ｄ、５２０ａ〜５２０ｃ、７３０ａ〜７３０
ｄ、９３０ａ…デコーダ、 ３００ａ〜３００ｂ、９０
０ａ〜９００ｄ…ノード、 ３４０ａ〜３４０ｂ、１０
４０ａ〜１０４０ｃ…バス調停回路、 ３５０、１０５
０、９５０…転送コードバス、３６０、１０６０…転送
データバス、 ９６０ａ…転送データバス０、 ９６０
ｂ…転送データバス１、 ９６０ｃ…転送データバス
２、 ９６０ｄ…転送データバス３、 ９７０…バスア
ービタ、 １０００ａ〜１０００ｂ、４００ａ〜４００
ｂ、７００ａ〜７００ｂ…プロセッサノード、 １０８
０、４８０ｃ〜４８０ｄ、７８０ｃ〜７８０ｄ…メモリ
ノード、 １０１０ａ〜１０１０ｂ、４１０ａ〜４１０
ｂ、７１０ａ〜７１０ｂ、９１０ａ…プロセッサ、 １
０１５ａ〜１０１５ｂ、４１５ａ〜４１５ｂ、７１５ａ
〜７１５ｂ、９１５ａ…キャッシュ、 １０７０、４７
０ｃ〜４７０ｄ、７７０ｃ〜７７０ｄ、９１８ａ…メモ
リ、４５０、７５０…ネットワーク、 ５００ａ〜５０
０ｂ、６００ａ〜６００ｄ、６００ａ−１、６００ｃ−
１…セレクタ、 ５２５ａ〜５２５ｃ、６２５ａ〜６２
５ｄ、６２５ａ−１〜６２５ｄ−１…命令バッファ、
７２０ａ〜７２０ｄ…ネットワークインターフェイス、
６０２ａ…ネットワーク上位部、 ６０２ｂ…ネット
ワーク下位部、 ８０６、８０８…直前上位データレジ
スタ、 ９４０ａ…バスインターフェイス、 １１０ａ
〜１１０ｄ、１３０ａ〜１３０ｂ、１７０ａ〜１７０
ｂ、２１０ａ〜２１０ｄ、２７０ａ〜２７０ｂ、８１０
ａ〜８１０ｄ、８３０ａ〜８３０ｂ、８７０ａ〜８７０
ｂ…命令コード信号線、 １２０ａ〜１２０ｄ、１４０
ａ〜１４０ｂ、１８０ａ〜１８０ｂ、８２０ａ〜８２０
ｄ、８４０ａ〜８４０ｂ、８８０ａ〜８８０ｂ…命令デ
ータ信号線、 ２２０ａ〜２２０ｄ…命令データ上位信
号線、 ２２１ａ〜２２１ｄ…命令データ下位信号線、
１１５ａ〜１１５ｄ、２１５ａ〜２１５ｄ、８１５ａ
〜８１５ｄ…命令アクノリッジ信号線、 １５０、２５
０、８５０…転送コード信号線、 １６０、８６０…転
送データ信号線、 ２６０…転送データ上位信号線、
２６１…転送データ下位信号線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 垂井 俊明 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 岡田 康行 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 岡澤 宏一 神奈川県川崎市幸区鹿島田890番地 株式 会社日立製作所情報・通信開発本部内

Claims (20)

【特許請求の範囲】
1. 【請求項１】出力側論理回路が発行する命令を入力側論
   理回路に複数の信号線を介して転送する論理回路接続装
   置において、 前記出力側論理回路が発行する複数の命令の中から、前
   記信号線を介して同時に入力側論理回路に転送できる２
   つ以上の命令の組を選択する調停回路と、 前記調停回路で選択した命令の組を転送命令に変換し、
   前記信号線に送出するエンコーダと、 前記エンコーダからの転送命令を受け、前記選択された
   命令の組を復元し、前記入力側論理回路へ出力するデコ
   ーダとを有する論理回路接続装置。
2. 【請求項２】前記出力側論理回路が発行する命令は、命
   令の種類を示す命令コード部と命令に伴うデータを示す
   命令データ部からなる請求項１記載の論理回路接続装
   置。
3. 【請求項３】前記エンコーダが前記デコーダに対して送
   出する前記転送命令は、前記選択した命令の組合わせを
   示す転送コード部と前記選択された命令が有するデータ
   を含む転送データ部から構成される請求項１又は請求項
   ２に記載の論理回路接続装置。
4. 【請求項４】１以上の出力側論理回路が発行する異なる
   データ長を持つ２種類以上の命令を、１以上の入力側論
   理回路に送出する論理回路接続装置において、 命令は、命令の種類を示す命令コード部と、命令に伴う
   データを示す命令データ部からなり、 出力側論理回路から入力側論理回路に送出する時に使用
   する転送命令は、転送命令の種類を示す転送コード部
   と、転送命令に伴うデータを示す転送データ部からな
   り、 前記論理回路接続装置は、各出力側論理回路が発行する
   １以上の命令の命令データ部の一部分及び命令コード部
   を受けて、入力側論理回路に送出する転送データ部の一
   部分を選択する複数の調停回路と、 各出力側論理回路が発行する１以上の命令の命令コード
   部を受けて、入力側論理回路に送出する命令を選択し、
   転送コード部を生成する調停回路・エンコーダと、 調停回路・エンコーダから転送命令を受けて出力側論理
   回路が発行した命令の組を復元する１以上のデコーダを
   備えることを特徴とする論理回路接続装置。
5. 【請求項５】出力側論理回路は、ｎ個を同時に転送可能
   な命令の発行時に、出力側論理回路から論理回路接続装
   置への命令発行ポートに、命令データ部をｎ個に分割し
   た複数のフィールドに発行する命令のデータを出力して
   調停回路・エンコーダまたは調停回路に伝送し、 調停回路・エンコーダは、各命令発行ポートからの命令
   の中から入力側論理回路に出力する１以上の命令の組を
   選択し、これに対応する転送コードを入力側論理回路に
   向けて出力し、 調停回路は、各命令発行ポートからの命令の中から入力
   側論理回路に出力する１以上の命令の組を選択し、これ
   らに対応する転送データ部から自調停回路の担当する部
   分を入力側論理回路へと出力し、 デコーダは、調停回路・エンコーダから受けた転送コー
   ドを受けて出力側論理回路が発行した命令の組を復元し
   てこれらの命令コードを入力側論理回路へと出力するこ
   とで、 前記出力回路側は、前記論理回路接続装置を介して、命
   令の種類により異なる個数の命令を同一サイクルで前記
   入力側論理回路に送出可能であることを特徴とする請求
   項４に記載の論理回路接続装置。
6. 【請求項６】前記調停回路及びデコーダに直前に転送し
   た命令の一部のフィールドを記憶するレジスタを設け、 前記調停回路は後続命令の選択時に前記レジスタと命令
   の当該フィールドを比較して、同一のフィールドを持つ
   命令の転送時に当該フィールドを省略した転送命令を利
   用することで転送ビット数を削減して同時に転送可能な
   命令数を増やし、 前記デコーダは、命令のフィールドを省略した転送命令
   の受信時に、デコーダ側の前記レジスタの値をフィール
   ド値として使用することで転送された命令の組を復元す
   ることを特徴とする請求項１から請求項５に記載の論理
   回路接続装置。
7. 【請求項７】前記転送命令をバスを介して伝送する請求
   項１から請求項６のいずれかに記載の論理回路接続装
   置。
8. 【請求項８】前記出力側論理回路は、前記論理回路接続
   装置に出力する命令を格納するバッファを備えることを
   特徴とする請求項１から請求項７のいずれかに記載の論
   理回路接続装置。
9. 【請求項９】前記命令の種類は、命令のデータ長の違い
   であることを特徴とする請求項２から請求項８のいずれ
   かに記載の論理回路接続装置。
10. 【請求項１０】１以上のプロセッサを持つプロセッサノ
    ードと、１以上のメモリを持つメモリノードをバスによ
    り結合し、プロセッサ及びメモリが発行するトランザク
    ションを前記バスを介してノード間で授受する計算機に
    おいて、 請求項１から請求項６のいずれかの方法でプロセッサ及
    びメモリの発行するトランザクションを、トランザクシ
    ョンの種類により異なる個数をまとめて転送命令とし、
    同時にバスに発行する調停回路・エンコーダと、 バス上の転送命令を受けて、バスに発行された１以上の
    トランザクションに復元するデコーダを備え、 バスを介してトランザクションの種類により異なる個数
    のトランザクションを同一サイクルで伝送可能であるこ
    とを特徴とする計算機。
11. 【請求項１１】各ノードからバスに発行する命令は、ノ
    ード内部のトランザクションと１対１に対応する点が異
    なる請求項１０に記載の計算機。
12. 【請求項１２】各ノードをネットワークにより結合する
    点が異なる請求項１０叉は請求項１１に記載の計算機。
13. 【請求項１３】各ノードから出力される転送命令を、ノ
    ードの発行した１以上のトランザクションに復元してネ
    ットワーク内に設けた命令バッファに格納し、 ネットワークは各ノードへの出力ポート毎に、命令バッ
    ファ内の１以上のトランザクションから同時にノードへ
    出力するトランザクションの組を選択し、これらのトラ
    ンザクションをまとめて転送命令に変換してノードへと
    出力することを特徴とする請求項１２に記載の計算機。
14. 【請求項１４】１以上のプロセッサを持つプロセッサノ
    ードと、１以上のメモリを持つメモリノードをバスによ
    り結合し、プロセッサ及びメモリが発行するトランザク
    ションを前記バスを介してノード間で授受する計算機に
    おいて、 複数のノードが同時にバス信号線の異なる部分を使用し
    てトランザクションを伝送可能であることを特徴とする
    計算機。
15. 【請求項１５】１以上のプロセッサと１以上のメモリを
    持つノードを使用する点が異なる請求項１０から請求項
    １４のいずれかに記載の計算機。
16. 【請求項１６】調停回路・エンコーダ部は、各出力側論
    理回路が発行する１以上の命令の命令データ部の一部分
    及び命令コード部を受けて、入力側論理回路に送出する
    転送コード部及び転送データ部の一部分を生成すること
    を特徴とする請求項４叉は請求項５に記載の論理回路接
    続装置。
17. 【請求項１７】調停回路または調停回路・エンコーダ部
    またはエンコーダは、生成する転送命令の種類及び命令
    の組の順序に対応して命令データ部を伝送する転送デー
    タ部のフィールド位置を決定し、 デコーダおよび入力側論理回路は、受信した転送命令の
    種類及び転送命令のフィールド位置から元の命令の組の
    順序を再現することで、 転送された命令の組の順序を伝達することを特徴とする
    請求項１から請求項１６のいずれかに記載の論理回路接
    続装置または計算機。
18. 【請求項１８】調停回路または調停回路・エンコーダ部
    またはエンコーダは、命令の組の順序に対応して命令デ
    ータ部を伝送する転送データ部のフィールド位置を決定
    し、 デコーダおよび入力側論理回路は、転送命令のフィール
    ド位置から元の命令の組の順序を再現し、 転送された命令の組の順序を伝達することを特徴とする
    請求項１から請求項１６のいずれかに記載の論理回路接
    続装置または計算機。
19. 【請求項１９】調停回路・エンコーダ部またはエンコー
    ダは、命令の組の順序に対応して異なる転送命令を生成
    し、 デコーダおよび入力側論理回路は、転送命令の種類に応
    じて元の命令の組とその順序を再現し、 転送された命令の組の順序を伝達することを特徴とする
    請求項１から請求項１６のいずれかに記載の論理回路接
    続装置または計算機。
20. 【請求項２０】転送する命令の組または生成する命令の
    組に応じて、請求項１７から請求項１９または他の命令
    の順序を伝達する手段のいずれか１つを選択して使用す
    ることを特徴とする請求項１から請求項１６のいずれか
    に記載の論理回路接続装置または計算機。