JPH10256904A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10256904A JPH10256904A JP9054458A JP5445897A JPH10256904A JP H10256904 A JPH10256904 A JP H10256904A JP 9054458 A JP9054458 A JP 9054458A JP 5445897 A JP5445897 A JP 5445897A JP H10256904 A JPH10256904 A JP H10256904A
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- voltage
- circuit
- vco
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Abstract
(57)【要約】
【課題】 ＶＣＯに与える制御電圧を補正して基準電圧
（設計値）に一致させることにより、ＶＣＯの構成部品
の精度のばらつきや、温度偏差による発振周波数のずれ
を抑制する。 【解決手段】 ループフィルタ４０からＶＣＯ１０に与
える制御電圧Ｖc が基準電圧Ｖref と一致しない場合
は、補正電圧生成回路５０から出力される補正電圧Ｖa
が、ＶＣＯ１０内のバリキャップ１５ｄのカソード側に
印加され、制御電圧Ｖc を基準電圧Ｖref に近付け、該
制御電圧Ｖc を一定に保つような動作をする。これによ
り、ＶＣＯ１０の構成部品の精度のばらつきや、温度偏
差に起因する制御電圧Ｖc のばらつきが自動的に補正さ
れ、該制御電圧Ｖc が設計値である基準電圧Ｖref と一
致し、ＰＬＬ回路としての特性のばらつきが抑制され
る。
（設計値）に一致させることにより、ＶＣＯの構成部品
の精度のばらつきや、温度偏差による発振周波数のずれ
を抑制する。 【解決手段】 ループフィルタ４０からＶＣＯ１０に与
える制御電圧Ｖc が基準電圧Ｖref と一致しない場合
は、補正電圧生成回路５０から出力される補正電圧Ｖa
が、ＶＣＯ１０内のバリキャップ１５ｄのカソード側に
印加され、制御電圧Ｖc を基準電圧Ｖref に近付け、該
制御電圧Ｖc を一定に保つような動作をする。これによ
り、ＶＣＯ１０の構成部品の精度のばらつきや、温度偏
差に起因する制御電圧Ｖc のばらつきが自動的に補正さ
れ、該制御電圧Ｖc が設計値である基準電圧Ｖref と一
致し、ＰＬＬ回路としての特性のばらつきが抑制され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、携帯電話
機等の局部発振回路として使用される周波数シンセサイ
ザを構成するためのＰＬＬ（Phase Locked Loop ）回
路、特にこの制御電圧自動補正技術に関するものであ
る。
機等の局部発振回路として使用される周波数シンセサイ
ザを構成するためのＰＬＬ（Phase Locked Loop ）回
路、特にこの制御電圧自動補正技術に関するものであ
る。
【０００２】
【従来の技術】図２は、例えば周波数シンセサイザを構
成するための従来のＰＬＬ回路の一例を示す構成ブロッ
ク図である。このＰＬＬ回路は、制御電圧Ｖc によって
発振周波数が変化する電圧制御発振器（以下、「ＶＣ
Ｏ」という）１と、ＶＣＯ１の出力信号Ｖout と基準信
号との位相を比較してこの位相差に応じた任意の周波数
の信号を出力するＰＬＬ制御用の集積回路（以下、「Ｐ
ＬＬＩＣ」という）２と、ＰＬＬＩＣ２の出力信号から
不要周波数成分を取り除いてＶＣＯ１に与える制御電圧
Ｖc を生成するループフィルタ３とを備えている。ＶＣ
Ｏ１は、帰還回路にコイルとコンデンサ及び可変容量ダ
イオード（以下、「バリキャップ」という）による共振
回路を使用したＬＣ発振回路により構成され、制御電圧
Ｖc によってバリキャップのキャパシタンス値（容量
値）が変化することによって発振周波数が変化するよう
になっている。この種のＰＬＬ回路では、ＶＣＯ１の出
力信号Ｖout と基準信号との位相がＰＬＬＩＣ２によっ
て比較され、この位相差に応じた信号からループフィル
タ３によって不要周波数成分が取り除かれ、該ループフ
ィルタ３から出力される制御電圧Ｖc によってＶＣＯ１
の発振周波数が変化する。
成するための従来のＰＬＬ回路の一例を示す構成ブロッ
ク図である。このＰＬＬ回路は、制御電圧Ｖc によって
発振周波数が変化する電圧制御発振器（以下、「ＶＣ
Ｏ」という）１と、ＶＣＯ１の出力信号Ｖout と基準信
号との位相を比較してこの位相差に応じた任意の周波数
の信号を出力するＰＬＬ制御用の集積回路（以下、「Ｐ
ＬＬＩＣ」という）２と、ＰＬＬＩＣ２の出力信号から
不要周波数成分を取り除いてＶＣＯ１に与える制御電圧
Ｖc を生成するループフィルタ３とを備えている。ＶＣ
Ｏ１は、帰還回路にコイルとコンデンサ及び可変容量ダ
イオード（以下、「バリキャップ」という）による共振
回路を使用したＬＣ発振回路により構成され、制御電圧
Ｖc によってバリキャップのキャパシタンス値（容量
値）が変化することによって発振周波数が変化するよう
になっている。この種のＰＬＬ回路では、ＶＣＯ１の出
力信号Ｖout と基準信号との位相がＰＬＬＩＣ２によっ
て比較され、この位相差に応じた信号からループフィル
タ３によって不要周波数成分が取り除かれ、該ループフ
ィルタ３から出力される制御電圧Ｖc によってＶＣＯ１
の発振周波数が変化する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、ＶＣＯ１を構成するコンデンサ、コイ
ル、及びバリキャップ等の部品の精度のばらつきや、温
度偏差によって該ＶＣＯ１の発振周波数が設計値からず
れてしまい、この結果、周波数を調整するＰＬＬＩＣ２
からの制御電圧Ｖc にもばらつきが生じる。制御電圧Ｖ
c にばらつきが生じると、最悪の場合、ＰＬＬ回路の制
御電圧Ｖc によって制御できないほどＶＣＯ１の発振周
波数が変化するという問題があり、これを比較的簡単な
回路構成で解決することが困難であった。本発明は、前
記課題を解決し、制御電圧Ｖc を自動的に補正して基準
電圧（設計値）に一致させることが可能なＰＬＬ回路を
提供することを目的とする。
ＰＬＬ回路では、ＶＣＯ１を構成するコンデンサ、コイ
ル、及びバリキャップ等の部品の精度のばらつきや、温
度偏差によって該ＶＣＯ１の発振周波数が設計値からず
れてしまい、この結果、周波数を調整するＰＬＬＩＣ２
からの制御電圧Ｖc にもばらつきが生じる。制御電圧Ｖ
c にばらつきが生じると、最悪の場合、ＰＬＬ回路の制
御電圧Ｖc によって制御できないほどＶＣＯ１の発振周
波数が変化するという問題があり、これを比較的簡単な
回路構成で解決することが困難であった。本発明は、前
記課題を解決し、制御電圧Ｖc を自動的に補正して基準
電圧（設計値）に一致させることが可能なＰＬＬ回路を
提供することを目的とする。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明は、ＰＬＬ回路にお
いて、制御電圧によって発振周波数が変化し、該発振周
波数が補正電圧によって調整されるＶＣＯと、基準信号
と前記ＶＣＯの出力信号との位相を比較してこの位相差
に応じた信号を出力する位相比較手段と、前記位相比較
手段の出力信号から不要周波数成分を取り除いて前記Ｖ
ＣＯに与える前記制御電圧を生成するループフィルタ
と、基準電圧と前記制御電圧とを比較してこの電圧差を
零にするような前記補正電圧を生成して前記ＶＣＯに与
える補正電圧生成回路とを備えている。
に、本発明のうちの請求項１の発明は、ＰＬＬ回路にお
いて、制御電圧によって発振周波数が変化し、該発振周
波数が補正電圧によって調整されるＶＣＯと、基準信号
と前記ＶＣＯの出力信号との位相を比較してこの位相差
に応じた信号を出力する位相比較手段と、前記位相比較
手段の出力信号から不要周波数成分を取り除いて前記Ｖ
ＣＯに与える前記制御電圧を生成するループフィルタ
と、基準電圧と前記制御電圧とを比較してこの電圧差を
零にするような前記補正電圧を生成して前記ＶＣＯに与
える補正電圧生成回路とを備えている。
【０００５】請求項２の発明は、請求項１のＰＬＬ回路
において、前記ＶＣＯは、入力電圧を増幅する増幅回路
と、コイル及び前記制御電圧の印加によってキャパシタ
ンス値が変化する第１の可変容量ダイオードを有し、前
記増幅回路の出力電圧を該増幅回路の入力側に帰還する
共振回路と、前記コイルに接続され、前記補正電圧の印
加によって該コイルのインダクタンス値を相殺するよう
に作用する第２の可変容量ダイオードとを備えている。
前記位相比較手段は、前記基準信号と前記ＶＣＯの出力
信号との位相を比較してこの位相差に応じた電圧を出力
する位相比較器と、前記位相比較器の出力電圧に基づき
所定周波数の電圧を出力して前記ループフィルタに与え
るチャージポンプ回路とを備えている。さらに、前記補
正電圧生成回路は、演算増幅器（以下、「オペアンプ」
という）または差動増幅器を用いて構成している。
において、前記ＶＣＯは、入力電圧を増幅する増幅回路
と、コイル及び前記制御電圧の印加によってキャパシタ
ンス値が変化する第１の可変容量ダイオードを有し、前
記増幅回路の出力電圧を該増幅回路の入力側に帰還する
共振回路と、前記コイルに接続され、前記補正電圧の印
加によって該コイルのインダクタンス値を相殺するよう
に作用する第２の可変容量ダイオードとを備えている。
前記位相比較手段は、前記基準信号と前記ＶＣＯの出力
信号との位相を比較してこの位相差に応じた電圧を出力
する位相比較器と、前記位相比較器の出力電圧に基づき
所定周波数の電圧を出力して前記ループフィルタに与え
るチャージポンプ回路とを備えている。さらに、前記補
正電圧生成回路は、演算増幅器（以下、「オペアンプ」
という）または差動増幅器を用いて構成している。
【０００６】本発明によれば、以上のようにＰＬＬ回路
を構成したので、基準信号とＶＣＯの出力信号との位相
が位相比較手段で比較され、この位相差に応じた信号か
らループフィルタによって不要周波数成分が取り除か
れ、制御電圧が生成される。この制御電圧により、ＶＣ
Ｏの発振周波数が変化する。ループフィルタで生成され
た制御電圧は、補正電圧生成回路によって基準電圧と比
較され、この電圧差が零になるような補正電圧が該補正
電圧生成回路で生成され、ＶＣＯに与えられる。この補
正電圧によってＶＣＯの発振周波数が調整される。これ
により、制御電圧が自動的に基準電圧（設計値）に一致
する。
を構成したので、基準信号とＶＣＯの出力信号との位相
が位相比較手段で比較され、この位相差に応じた信号か
らループフィルタによって不要周波数成分が取り除か
れ、制御電圧が生成される。この制御電圧により、ＶＣ
Ｏの発振周波数が変化する。ループフィルタで生成され
た制御電圧は、補正電圧生成回路によって基準電圧と比
較され、この電圧差が零になるような補正電圧が該補正
電圧生成回路で生成され、ＶＣＯに与えられる。この補
正電圧によってＶＣＯの発振周波数が調整される。これ
により、制御電圧が自動的に基準電圧（設計値）に一致
する。
【０００７】
【発明の実施の形態】図１は、本発明の実施形態を示す
ＰＬＬ回路の回路図である。このＰＬＬ回路は、例え
ば、携帯電話機等の局部発振回路として使用される周波
数シンセサイザを構成するための回路であり、制御電圧
Ｖc によって発振周波数が変化し、この発振周波数が補
正電圧Ｖa によって調整されるＶＣＯ１０を備えてい
る。ＶＣＯ１０は、制御電圧Ｖc を入力する入力端子１
１、補正電圧Ｖaを入力する入力端子１２、及び出力信
号Ｖout を出力する出力端子１３を有し、この出力端子
１３に位相比較手段（例えば、ＰＬＬＩＣ）３０の入力
側が接続されている。ＰＬＬＩＣ３０は、ＶＣＯ１０の
発振周波数を任意の周波数に調整して出力信号Ｓ３０を
出力する回路であり、この出力側にループフィルタ４０
の入力側が接続されている。ループフィルタ４０は、出
力信号Ｓ３０から不要周波数成分を取り除いて制御電圧
Ｖc を出力する回路であり、抵抗及びコンデンサ等によ
って構成されている。ループフィルタ４０の出力側に
は、ＶＣＯ１０の入力端子１１が接続されると共に、補
正電圧生成回路５０の入力側が接続されている。補正電
圧生成回路５０は、基準電圧Ｖref と制御電圧Ｖc とを
比較してこの電圧差を零にするような補正電圧Ｖa を生
成する回路であり、この出力側がＶＣＯ１０の入力端子
１２に接続されている。
ＰＬＬ回路の回路図である。このＰＬＬ回路は、例え
ば、携帯電話機等の局部発振回路として使用される周波
数シンセサイザを構成するための回路であり、制御電圧
Ｖc によって発振周波数が変化し、この発振周波数が補
正電圧Ｖa によって調整されるＶＣＯ１０を備えてい
る。ＶＣＯ１０は、制御電圧Ｖc を入力する入力端子１
１、補正電圧Ｖaを入力する入力端子１２、及び出力信
号Ｖout を出力する出力端子１３を有し、この出力端子
１３に位相比較手段（例えば、ＰＬＬＩＣ）３０の入力
側が接続されている。ＰＬＬＩＣ３０は、ＶＣＯ１０の
発振周波数を任意の周波数に調整して出力信号Ｓ３０を
出力する回路であり、この出力側にループフィルタ４０
の入力側が接続されている。ループフィルタ４０は、出
力信号Ｓ３０から不要周波数成分を取り除いて制御電圧
Ｖc を出力する回路であり、抵抗及びコンデンサ等によ
って構成されている。ループフィルタ４０の出力側に
は、ＶＣＯ１０の入力端子１１が接続されると共に、補
正電圧生成回路５０の入力側が接続されている。補正電
圧生成回路５０は、基準電圧Ｖref と制御電圧Ｖc とを
比較してこの電圧差を零にするような補正電圧Ｖa を生
成する回路であり、この出力側がＶＣＯ１０の入力端子
１２に接続されている。
【０００８】ここで、ＶＣＯ１０は、発振用のＮＰＮ型
トランジスタ１８を有する増幅回路の帰還回路に、コン
デンサ及びコイルによる共振回路を使用した電圧制御型
のＬＣ発振回路で構成されている。ＶＣＯ１０の入力端
子１１には、高調波成分を除去するための抵抗１４ａ，
１４ｂ及びコンデンサ１４ｃからなる低域フィルタ（以
下、「ＬＰＦ」という）の入力側が接続されている。Ｌ
ＰＦの出力側には、トランジスタ１８のコレクタ電圧を
該トランジスタ１８のベース側に帰還するための共振回
路が接続されている。共振回路は、第１のバリキャップ
１５ａ及びコンデンサ１５ｂの直列回路とこれらに並列
接続されたコイル１５ｃとを有する共振用の回路と、コ
イル１５ｃの一端に接続された第２のバリキャップ１５
ｄ及びコンデンサ１５ｅからなる発振周波数補正用の回
路とで、構成されている。ＬＰＦを構成する抵抗１４ｂ
の一端には、バリキャップ１５ａのカソードが接続さ
れ、このバリキャップ１５ａのアノードがコンデンサ１
５ｂを介してグランドに接続されている。バリキャップ
１５ａのカソードには、結合コンデンサ１７ａの一端が
接続され、この他端がコイル１５ｃを介してバリキャッ
プ１５ｄのカソードに接続されている。バリキャップ１
５ｄのアノードには、負の電源電圧−Ｖccが印加される
と共に、コンデンサ１５ｅを介してグランドに接続され
ている。バリキャップ１５ｄのカソードは、抵抗１６
ａ，１６ｃ及びコンデンサ１６ｂからなるＬＰＦを介し
て、入力端子１２に接続されている。コンデンサ１７ａ
の他端は、結合コンデンサ１７ｂを介してトランジスタ
１８のベースに接続されている。
トランジスタ１８を有する増幅回路の帰還回路に、コン
デンサ及びコイルによる共振回路を使用した電圧制御型
のＬＣ発振回路で構成されている。ＶＣＯ１０の入力端
子１１には、高調波成分を除去するための抵抗１４ａ，
１４ｂ及びコンデンサ１４ｃからなる低域フィルタ（以
下、「ＬＰＦ」という）の入力側が接続されている。Ｌ
ＰＦの出力側には、トランジスタ１８のコレクタ電圧を
該トランジスタ１８のベース側に帰還するための共振回
路が接続されている。共振回路は、第１のバリキャップ
１５ａ及びコンデンサ１５ｂの直列回路とこれらに並列
接続されたコイル１５ｃとを有する共振用の回路と、コ
イル１５ｃの一端に接続された第２のバリキャップ１５
ｄ及びコンデンサ１５ｅからなる発振周波数補正用の回
路とで、構成されている。ＬＰＦを構成する抵抗１４ｂ
の一端には、バリキャップ１５ａのカソードが接続さ
れ、このバリキャップ１５ａのアノードがコンデンサ１
５ｂを介してグランドに接続されている。バリキャップ
１５ａのカソードには、結合コンデンサ１７ａの一端が
接続され、この他端がコイル１５ｃを介してバリキャッ
プ１５ｄのカソードに接続されている。バリキャップ１
５ｄのアノードには、負の電源電圧−Ｖccが印加される
と共に、コンデンサ１５ｅを介してグランドに接続され
ている。バリキャップ１５ｄのカソードは、抵抗１６
ａ，１６ｃ及びコンデンサ１６ｂからなるＬＰＦを介し
て、入力端子１２に接続されている。コンデンサ１７ａ
の他端は、結合コンデンサ１７ｂを介してトランジスタ
１８のベースに接続されている。
【０００９】トランジスタ１８のコレクタには、正の電
源電圧Ｖccが印加され、該コレクタとベースとの間に、
バイアス抵抗１９ａが接続され、さらに該トランジスタ
１８のベースが、バイアス抵抗１９ｂを介してグランド
に接続されている。抵抗１９ａ，１９ｂによって電源電
圧Ｖccが分割され、この分割された電圧がトランジスタ
１８のベースに与えられるようになっている。トランジ
スタ１８のベースとエミッタとの間には、結合コンデン
サ２０が接続され、さらに該トランジスタ１８のコレク
タが、結合コンデンサ２１を介してグランドに接続され
ている。トランジスタ１８のコレクタ電圧は、コンデン
サ２１を介して共振回路側に帰還され、該共振回路の出
力がトランジスタ１８のベース側へ送られるようになっ
ている。トランジスタ１８のエミッタとグランドとの間
には、バイパスコンデンサ２２とエミッタ抵抗２３とが
並列に接続されている。バイパスコンデンサ２２は、交
流的にエミッタ抵抗２３をバイパスするためのものであ
り、さらにエミッタ抵抗２３は、トランジスタ１８の出
力を安定化させるためのものである。トランジスタ１８
のエミッタは、結合コンデンサ２４を介して出力端子１
３に接続されている。一方、補正電圧生成回路５０は、
ループフィルタ４０から出力される制御電圧Ｖc の高調
波成分を除去する抵抗５１ａ及びコンデンサ５１ｂから
なるＬＰＦを有し、このＬＰＦの出力側にコンパレータ
（電圧比較器）として動作するオペアンプ５２の＋入力
端子が接続されている。オペアンプ５２の−入力端子に
は、基準電圧Ｖref が印加される。オペアンプ５２は、
正の電源電圧Ｖcc及び負の電源電圧−Ｖccとによって駆
動される回路であり、このオペアンプ５２の出力端子
に、分圧抵抗５３ａ，５３ｂを介してＶＣＯ１０の入力
端子１２が接続されている。
源電圧Ｖccが印加され、該コレクタとベースとの間に、
バイアス抵抗１９ａが接続され、さらに該トランジスタ
１８のベースが、バイアス抵抗１９ｂを介してグランド
に接続されている。抵抗１９ａ，１９ｂによって電源電
圧Ｖccが分割され、この分割された電圧がトランジスタ
１８のベースに与えられるようになっている。トランジ
スタ１８のベースとエミッタとの間には、結合コンデン
サ２０が接続され、さらに該トランジスタ１８のコレク
タが、結合コンデンサ２１を介してグランドに接続され
ている。トランジスタ１８のコレクタ電圧は、コンデン
サ２１を介して共振回路側に帰還され、該共振回路の出
力がトランジスタ１８のベース側へ送られるようになっ
ている。トランジスタ１８のエミッタとグランドとの間
には、バイパスコンデンサ２２とエミッタ抵抗２３とが
並列に接続されている。バイパスコンデンサ２２は、交
流的にエミッタ抵抗２３をバイパスするためのものであ
り、さらにエミッタ抵抗２３は、トランジスタ１８の出
力を安定化させるためのものである。トランジスタ１８
のエミッタは、結合コンデンサ２４を介して出力端子１
３に接続されている。一方、補正電圧生成回路５０は、
ループフィルタ４０から出力される制御電圧Ｖc の高調
波成分を除去する抵抗５１ａ及びコンデンサ５１ｂから
なるＬＰＦを有し、このＬＰＦの出力側にコンパレータ
（電圧比較器）として動作するオペアンプ５２の＋入力
端子が接続されている。オペアンプ５２の−入力端子に
は、基準電圧Ｖref が印加される。オペアンプ５２は、
正の電源電圧Ｖcc及び負の電源電圧−Ｖccとによって駆
動される回路であり、このオペアンプ５２の出力端子
に、分圧抵抗５３ａ，５３ｂを介してＶＣＯ１０の入力
端子１２が接続されている。
【００１０】図３は、図１中のＰＬＬＩＣ３０の一例を
示す構成図である。このＰＬＬＩＣ３０では、水晶発振
器等の基準発振器３１から出力される発振信号を固定分
周器３２で分周し、該固定分周器３２から出力される基
準信号Ｓref を位相比較器３４に与える。ＶＣＯ１０の
出力信号Ｖout は、分周比設定信号Ｓa で分周比が設定
される可変分周器３３によって分周され、該可変分周器
３３から出力される比較信号Ｓ３３が位相比較器３４に
与えられる。位相比較器３４の出力側には、正の電源電
圧Ｖccとグランドとの間に直列接続された２個のスイッ
チ３５ａ，３５ｂからなるチャージポンプ回路３５が接
続されている。位相比較器３４では、基準信号Ｓref と
比較信号Ｓ３３とを比較し、２個のスイッチ３５ａ，３
５ｂのいずれかをオン状態にする。スイッチ３５ａのみ
がオン状態のときには、ループフィルタ４０へ電荷を供
給（チャージ）し、スイッチ３５ｂのみがオン状態のと
きには、ループフィルタ４０の電荷を放電（ポンプ）す
る。
示す構成図である。このＰＬＬＩＣ３０では、水晶発振
器等の基準発振器３１から出力される発振信号を固定分
周器３２で分周し、該固定分周器３２から出力される基
準信号Ｓref を位相比較器３４に与える。ＶＣＯ１０の
出力信号Ｖout は、分周比設定信号Ｓa で分周比が設定
される可変分周器３３によって分周され、該可変分周器
３３から出力される比較信号Ｓ３３が位相比較器３４に
与えられる。位相比較器３４の出力側には、正の電源電
圧Ｖccとグランドとの間に直列接続された２個のスイッ
チ３５ａ，３５ｂからなるチャージポンプ回路３５が接
続されている。位相比較器３４では、基準信号Ｓref と
比較信号Ｓ３３とを比較し、２個のスイッチ３５ａ，３
５ｂのいずれかをオン状態にする。スイッチ３５ａのみ
がオン状態のときには、ループフィルタ４０へ電荷を供
給（チャージ）し、スイッチ３５ｂのみがオン状態のと
きには、ループフィルタ４０の電荷を放電（ポンプ）す
る。
【００１１】図４はバリキャップ１５ａ，１５ｄのカソ
ード・アノード間の端子間電圧とこのバリキャップ１５
ａ，１５ｄのキャパシタンス値との関係を示す図、及び
図５はバリキャップ１５ａ，１５ｄのキャパシタンス値
とＶＣＯ１０の発振周波数との関係を示す図である。こ
れらの図４及び図５を参照しつつ、図１及び図３のＰＬ
Ｌ回路の動作を説明する。ＶＣＯ１０の出力信号Ｖout
がＰＬＬＩＣ３０に与えられると、このＰＬＬＩＣ３０
では、出力信号Ｖout と基準信号Ｓref との位相を比較
してこの位相差に応じた出力信号Ｓ３０をループフィル
タ４０へ出力する。即ち、ＰＬＬＩＣ３０では、位相比
較器３４によって基準信号Ｓref と比較信号Ｓ３３とを
比較し、位相の進み、遅れによってチャージポンプ３５
内の２個のスイッチ３５ａ，３５ｂのいずれか一方をオ
ン状態にする。スイッチ３５ａのみがオン状態のときに
は、ループフィルタ４０へ電荷を供給し、スイッチ３５
ｂのみがオン状態のときにはループフィルタ４０の電荷
を放電する。
ード・アノード間の端子間電圧とこのバリキャップ１５
ａ，１５ｄのキャパシタンス値との関係を示す図、及び
図５はバリキャップ１５ａ，１５ｄのキャパシタンス値
とＶＣＯ１０の発振周波数との関係を示す図である。こ
れらの図４及び図５を参照しつつ、図１及び図３のＰＬ
Ｌ回路の動作を説明する。ＶＣＯ１０の出力信号Ｖout
がＰＬＬＩＣ３０に与えられると、このＰＬＬＩＣ３０
では、出力信号Ｖout と基準信号Ｓref との位相を比較
してこの位相差に応じた出力信号Ｓ３０をループフィル
タ４０へ出力する。即ち、ＰＬＬＩＣ３０では、位相比
較器３４によって基準信号Ｓref と比較信号Ｓ３３とを
比較し、位相の進み、遅れによってチャージポンプ３５
内の２個のスイッチ３５ａ，３５ｂのいずれか一方をオ
ン状態にする。スイッチ３５ａのみがオン状態のときに
は、ループフィルタ４０へ電荷を供給し、スイッチ３５
ｂのみがオン状態のときにはループフィルタ４０の電荷
を放電する。
【００１２】ループフィルタ４０では、ＰＬＬＩＣ３０
の出力信号Ｓ４０から不要周波数成分を取り除いて制御
電圧Ｖc を生成し、この制御電圧Ｖc をＶＣＯ１０の入
力端子１１及び補正電圧生成回路５０の入力側に与え
る。ＶＣＯ１０内のバリキャップ１５ａ，１５ｄは、こ
のアノード・カソード間に印加される電圧に応じてキャ
パシタンス値を変化させるような素子である。そのた
め、ＰＬＬＩＣ３０の動作としては、ＶＣＯ１０の入力
端子１１に入力する制御電圧Ｖc を変化させることによ
り、バリキャップ１５ａのキャパシタンス値を変化させ
てトランジスタ１８の発振周波数を任意の値に調整す
る。本実施形態では、ＶＣＯ１０内のコイル１５ｃのイ
ンダクタンス値を相殺するためのバリキャップ１５ｄ
と、このバリキャップ１５ｄのキャパシタンス値を変化
させるための入力端子１２とを設け、該入力端子１２に
入力される補正電圧Ｖa を変化させ、バリキャップ１５
ｄのキャパシタンス値を変化させることで、ＶＣＯ１０
の発振周波数を調整するようにしている。
の出力信号Ｓ４０から不要周波数成分を取り除いて制御
電圧Ｖc を生成し、この制御電圧Ｖc をＶＣＯ１０の入
力端子１１及び補正電圧生成回路５０の入力側に与え
る。ＶＣＯ１０内のバリキャップ１５ａ，１５ｄは、こ
のアノード・カソード間に印加される電圧に応じてキャ
パシタンス値を変化させるような素子である。そのた
め、ＰＬＬＩＣ３０の動作としては、ＶＣＯ１０の入力
端子１１に入力する制御電圧Ｖc を変化させることによ
り、バリキャップ１５ａのキャパシタンス値を変化させ
てトランジスタ１８の発振周波数を任意の値に調整す
る。本実施形態では、ＶＣＯ１０内のコイル１５ｃのイ
ンダクタンス値を相殺するためのバリキャップ１５ｄ
と、このバリキャップ１５ｄのキャパシタンス値を変化
させるための入力端子１２とを設け、該入力端子１２に
入力される補正電圧Ｖa を変化させ、バリキャップ１５
ｄのキャパシタンス値を変化させることで、ＶＣＯ１０
の発振周波数を調整するようにしている。
【００１３】ＶＣＯの入力端子１２に入力される補正電
圧Ｖa は、補正電圧生成回路５０で生成される。この補
正電圧生成回路５０を構成するオペアンプ５２は、コン
パレータとして動作する。つまり、基準電圧Ｖref とル
ープフィルタ４０から出力された制御電圧Ｖc とをオペ
アンプ５２で比較し、次式（１）のような電圧を出力す
る。 Ｖc ＞Ｖref のとき、オペアンプ５２の出力電圧＝＋Ｖcc Ｖc ＝Ｖref のとき、オペアンプ５２の出力電圧＝０Ｖ Ｖc ＜Ｖref のとき、オペアンプ５２の出力電圧＝−Ｖcc ・・・（１） オペアンプ５２の出力電圧は、分圧抵抗５３ａ，５３ｂ
によって適切な値に分圧され、補正電圧Ｖa として入力
端子１２からＶＣＯ１０に印加される。
圧Ｖa は、補正電圧生成回路５０で生成される。この補
正電圧生成回路５０を構成するオペアンプ５２は、コン
パレータとして動作する。つまり、基準電圧Ｖref とル
ープフィルタ４０から出力された制御電圧Ｖc とをオペ
アンプ５２で比較し、次式（１）のような電圧を出力す
る。 Ｖc ＞Ｖref のとき、オペアンプ５２の出力電圧＝＋Ｖcc Ｖc ＝Ｖref のとき、オペアンプ５２の出力電圧＝０Ｖ Ｖc ＜Ｖref のとき、オペアンプ５２の出力電圧＝−Ｖcc ・・・（１） オペアンプ５２の出力電圧は、分圧抵抗５３ａ，５３ｂ
によって適切な値に分圧され、補正電圧Ｖa として入力
端子１２からＶＣＯ１０に印加される。
【００１４】ここで、（ａ）Ｖc ＞Ｖref のときの動
作、（ｂ）Ｖc ＜Ｖref のときの動作、及び（ｃ）Ｖc
＝Ｖref のときの動作について考える。 （ａ） Ｖc ＞Ｖref のときの動作 補正電圧生成回路５０において、分圧抵抗５３ａの抵抗
値をＲ５３ａ、分圧抵抗５３ｂの抵抗値をＲ５３ｂとす
ると、補正電圧生成回路５０の出力電圧は、次式（２）
に従い、正の電源電圧Ｖccを抵抗５３ａ，５３ｂで分圧
した値となる。この値が補正電圧Ｖa であり、ＶＣＯ１
０の入力端子１２に印加される。 Ｖa ＝＋Ｖcc×Ｒ５３ｂ／（Ｒ５３ａ＋Ｒ５３ｂ） ・・・（２） 従って、Ｖcc＞０であるから、Ｖa ＞０であり、正電圧
がＶＣＯ１０内のバリキャップ１５ｄのカソードに入力
されることになる。図４及び図５に示すように、正電圧
を印加されたバリキャップ１５ｄは、キャパシタンス値
が減少し、この結果、ＶＣＯ１０の発振周波数が上昇す
る。一方、ＰＬＬＩＣ３０の動作としては、ＶＣＯ１０
の発振周波数を一定に保つような働きをするため、制御
電圧Ｖc を下げて、正の補正電圧Ｖa の印加による発振
周波数の上昇を抑えようとする。つまり、バリキャップ
１５ｄに補正電圧Ｖa を印加することにより、基準電圧
Ｖref よりも高い制御電圧Ｖc を下げる方向に動作す
る。
作、（ｂ）Ｖc ＜Ｖref のときの動作、及び（ｃ）Ｖc
＝Ｖref のときの動作について考える。 （ａ） Ｖc ＞Ｖref のときの動作 補正電圧生成回路５０において、分圧抵抗５３ａの抵抗
値をＲ５３ａ、分圧抵抗５３ｂの抵抗値をＲ５３ｂとす
ると、補正電圧生成回路５０の出力電圧は、次式（２）
に従い、正の電源電圧Ｖccを抵抗５３ａ，５３ｂで分圧
した値となる。この値が補正電圧Ｖa であり、ＶＣＯ１
０の入力端子１２に印加される。 Ｖa ＝＋Ｖcc×Ｒ５３ｂ／（Ｒ５３ａ＋Ｒ５３ｂ） ・・・（２） 従って、Ｖcc＞０であるから、Ｖa ＞０であり、正電圧
がＶＣＯ１０内のバリキャップ１５ｄのカソードに入力
されることになる。図４及び図５に示すように、正電圧
を印加されたバリキャップ１５ｄは、キャパシタンス値
が減少し、この結果、ＶＣＯ１０の発振周波数が上昇す
る。一方、ＰＬＬＩＣ３０の動作としては、ＶＣＯ１０
の発振周波数を一定に保つような働きをするため、制御
電圧Ｖc を下げて、正の補正電圧Ｖa の印加による発振
周波数の上昇を抑えようとする。つまり、バリキャップ
１５ｄに補正電圧Ｖa を印加することにより、基準電圧
Ｖref よりも高い制御電圧Ｖc を下げる方向に動作す
る。
【００１５】（ｂ） Ｖc ＜Ｖref のときの動作 Ｖc ＜Ｖref のときは、前記と同様に考えると、Ｖa ＜
０となり、バリキャップ１５ｄのカソードには負電圧が
印加されることになる。ここで、バリキャップ１５ｄの
アノードには、負の電源電圧−Ｖccが印加されているた
め、該バリキャップ１５ｄのカソードに、Ｖa （＝−Ｖ
cc×Ｒ５３ｂ／（Ｒ５３ａ＋Ｒ５３ｂ））を印加して
も、アノードに対するカソードの電位は必ず０Ｖ以上と
なり、逆バイアスにはならない。しかし、バリキャップ
１５ｄのカソードに負の電圧Ｖa を印加することによ
り、該バリキャップ１５ｄの端子間電圧が下がるので、
該バリキャップ１５ｄのキャパシタンス値が上がり、こ
の結果、ＶＣＯ１０の発振周波数が下がることになる。
従って、ＰＬＬＩＣ３０はＶＣＯ１０の発振周波数を一
定に保つために、制御電圧Ｖc を上げる動作をするの
で、補正電圧Ｖa の印加によって基準電圧Ｖrefよりも
低い制御電圧Ｖc が上昇する方向に動作する。 （ｃ） Ｖc ＝Ｖref のときの動作 Ｖc ＝Ｖref のときは、Ｖa ＝０Ｖとなり、ＶＣＯ１０
の発振周波数の補正が行われない。従って、Ｖc ＝Ｖre
f が保たれる。このような（ａ）〜（ｃ）の動作によ
り、ＶＣＯ１０の出力端子１３から所定の発振周波数の
出力信号Ｖout が出力され、ＰＬＬＩＣ３０へ与えられ
る。この出力信号Ｖout は、例えば、増幅器で増幅され
て局部発振の出力信号等として外部へ出力される。
０となり、バリキャップ１５ｄのカソードには負電圧が
印加されることになる。ここで、バリキャップ１５ｄの
アノードには、負の電源電圧−Ｖccが印加されているた
め、該バリキャップ１５ｄのカソードに、Ｖa （＝−Ｖ
cc×Ｒ５３ｂ／（Ｒ５３ａ＋Ｒ５３ｂ））を印加して
も、アノードに対するカソードの電位は必ず０Ｖ以上と
なり、逆バイアスにはならない。しかし、バリキャップ
１５ｄのカソードに負の電圧Ｖa を印加することによ
り、該バリキャップ１５ｄの端子間電圧が下がるので、
該バリキャップ１５ｄのキャパシタンス値が上がり、こ
の結果、ＶＣＯ１０の発振周波数が下がることになる。
従って、ＰＬＬＩＣ３０はＶＣＯ１０の発振周波数を一
定に保つために、制御電圧Ｖc を上げる動作をするの
で、補正電圧Ｖa の印加によって基準電圧Ｖrefよりも
低い制御電圧Ｖc が上昇する方向に動作する。 （ｃ） Ｖc ＝Ｖref のときの動作 Ｖc ＝Ｖref のときは、Ｖa ＝０Ｖとなり、ＶＣＯ１０
の発振周波数の補正が行われない。従って、Ｖc ＝Ｖre
f が保たれる。このような（ａ）〜（ｃ）の動作によ
り、ＶＣＯ１０の出力端子１３から所定の発振周波数の
出力信号Ｖout が出力され、ＰＬＬＩＣ３０へ与えられ
る。この出力信号Ｖout は、例えば、増幅器で増幅され
て局部発振の出力信号等として外部へ出力される。
【００１６】以上のように、本実施形態では、次のよう
な利点がある。ＶＣＯ１０に入力される制御電圧Ｖc が
基準電圧Ｖref と一致しないときは、補正電圧生成回路
５０で生成された補正電圧Ｖa がＶＣＯ１０内のバリキ
ャップ１５ｄのカソードに印加され、自動的に制御電圧
Ｖc が基準電圧Ｖref に近付き、該制御電圧Ｖc を一定
に保つような動作が行われる。そのため、ＶＣＯ１０の
構成部品の精度のばらつきや、温度偏差に起因する制御
電圧Ｖc のばらつきが補正され、該制御電圧Ｖc が設計
値である基準電圧Ｖref と一致することで、ＰＬＬ回路
としての特性のばらつきを抑制できる。
な利点がある。ＶＣＯ１０に入力される制御電圧Ｖc が
基準電圧Ｖref と一致しないときは、補正電圧生成回路
５０で生成された補正電圧Ｖa がＶＣＯ１０内のバリキ
ャップ１５ｄのカソードに印加され、自動的に制御電圧
Ｖc が基準電圧Ｖref に近付き、該制御電圧Ｖc を一定
に保つような動作が行われる。そのため、ＶＣＯ１０の
構成部品の精度のばらつきや、温度偏差に起因する制御
電圧Ｖc のばらつきが補正され、該制御電圧Ｖc が設計
値である基準電圧Ｖref と一致することで、ＰＬＬ回路
としての特性のばらつきを抑制できる。
【００１７】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ｉ）〜(iii）のようなものがある。 （ｉ） ＶＣＯ１０は、電圧可変型のＬＣ発振回路で構
成したが、このＬＣ発振回路は図１以外の回路構成に変
更してもよい。例えば、トランジスタ１８はＰＮＰ型ト
ランジスタ、あるいは電界効果トランジスタ（ＦＥＴ）
等で構成してもよい。また、発振周波数を変える手段と
してバリキャップ１５ａ，１５ｄを用いたが、これ以外
の容量可変手段を用いてもよい。さらに、ＬＣ発振回路
以外の発振回路を用い、制御電圧Ｖc によって発振周波
数を変えるような構成にしてもよい。この場合、周波数
可変手段は、その発振回路に応じて適宜選定すればよ
い。 （ii） ＰＬＬＩＣ３０は、図３の回路で構成したが、
可変分周器３３が不要なときには、これを省略してもよ
い。また、図１のＰＬＬ回路は、周波数シンセサイザを
構成するための回路であるが、周波数シンセサイザ以外
の回路にも本発明のＰＬＬ回路を適用できる。 (iii） 補正電圧生成回路５０において、オペアンプ５
２をコンパレータとして使用したが、基準電圧Ｖccと制
御電圧Ｖc との差分に相当する電圧を出力するような差
動増幅器等を使用してもよい。差動増幅器を使用する場
合、この入出力を図１の回路に代えて適宜変更すればよ
い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ｉ）〜(iii）のようなものがある。 （ｉ） ＶＣＯ１０は、電圧可変型のＬＣ発振回路で構
成したが、このＬＣ発振回路は図１以外の回路構成に変
更してもよい。例えば、トランジスタ１８はＰＮＰ型ト
ランジスタ、あるいは電界効果トランジスタ（ＦＥＴ）
等で構成してもよい。また、発振周波数を変える手段と
してバリキャップ１５ａ，１５ｄを用いたが、これ以外
の容量可変手段を用いてもよい。さらに、ＬＣ発振回路
以外の発振回路を用い、制御電圧Ｖc によって発振周波
数を変えるような構成にしてもよい。この場合、周波数
可変手段は、その発振回路に応じて適宜選定すればよ
い。 （ii） ＰＬＬＩＣ３０は、図３の回路で構成したが、
可変分周器３３が不要なときには、これを省略してもよ
い。また、図１のＰＬＬ回路は、周波数シンセサイザを
構成するための回路であるが、周波数シンセサイザ以外
の回路にも本発明のＰＬＬ回路を適用できる。 (iii） 補正電圧生成回路５０において、オペアンプ５
２をコンパレータとして使用したが、基準電圧Ｖccと制
御電圧Ｖc との差分に相当する電圧を出力するような差
動増幅器等を使用してもよい。差動増幅器を使用する場
合、この入出力を図１の回路に代えて適宜変更すればよ
い。
【００１８】
【発明の効果】以上詳細に説明したように、本発明のう
ちの請求項１の発明によれば、発振周波数が補正電圧に
よって調整されるＶＣＯと、その補正電圧を生成する補
正電圧生成回路とを設けたので、ＶＣＯの構成部品の精
度のばらつきや、温度偏差に起因する制御電圧のばらつ
きを補正し、その制御電圧を設計値である基準電圧と一
致させることができる。これにより、ＰＬＬ回路として
の特性のばらつきを的確に抑制することができる。請求
項２の発明によれば、ＶＣＯを、コイル及び可変容量ダ
イオードを有する電圧制御型のＬＣ発振回路で構成し、
位相比較器及びチャージポンプ回路を用いて位相比較手
段を構成し、さらに演算増幅器または差動増幅器を用い
て補正電圧生成回路を構成したので、比較的簡単な回路
構成で、特性のばらつきを抑制できるＰＬＬ回路を実現
できる。
ちの請求項１の発明によれば、発振周波数が補正電圧に
よって調整されるＶＣＯと、その補正電圧を生成する補
正電圧生成回路とを設けたので、ＶＣＯの構成部品の精
度のばらつきや、温度偏差に起因する制御電圧のばらつ
きを補正し、その制御電圧を設計値である基準電圧と一
致させることができる。これにより、ＰＬＬ回路として
の特性のばらつきを的確に抑制することができる。請求
項２の発明によれば、ＶＣＯを、コイル及び可変容量ダ
イオードを有する電圧制御型のＬＣ発振回路で構成し、
位相比較器及びチャージポンプ回路を用いて位相比較手
段を構成し、さらに演算増幅器または差動増幅器を用い
て補正電圧生成回路を構成したので、比較的簡単な回路
構成で、特性のばらつきを抑制できるＰＬＬ回路を実現
できる。
【図１】本発明の実施形態を示すＰＬＬ回路の回路図で
ある。
ある。
【図２】従来のＰＬＬ回路を示す構成ブロック図であ
る。
る。
【図３】図１中のＰＬＬＩＣ３０の構成図である。
【図４】バリキャップの端子間電圧とキャパシタンス値
との関係を示す図である。
との関係を示す図である。
【図５】バリキャップのキャパシタンス値と発振周波数
との関係を示す図である。
との関係を示す図である。
１０ ＶＣＯ １５ａ，１５ｄ バリキャップ １５ｂ，１５ｅ コンデンサ １５ｃ コイル １８ 発振用トランジスタ ３０ ＰＬＬＩＣ ３４ 位相比較器 ３５ チャージポンプ回路 ４０ ループフィルタ ５０ 補正電圧生成回路 ５２ オペアンプ
Claims (2)
- 【請求項１】 制御電圧によって発振周波数が変化し、
該発振周波数が補正電圧によって調整される電圧制御発
振器と、 基準信号と前記電圧制御発振器の出力信号との位相を比
較してこの位相差に応じた信号を出力する位相比較手段
と、 前記位相比較手段の出力信号から不要周波数成分を取り
除いて前記電圧制御発振器に与える前記制御電圧を生成
するループフィルタと、 基準電圧と前記制御電圧とを比較してこの電圧差を零に
するような前記補正電圧を生成して前記電圧制御発振器
に与える補正電圧生成回路とを、備えたことを特徴とす
るＰＬＬ回路。 - 【請求項２】 前記電圧制御発振器は、入力電圧を増幅
する増幅回路と、コイル及び前記制御電圧の印加によっ
てキャパシタンス値が変化する第１の可変容量ダイオー
ドを有し、前記増幅回路の出力電圧を該増幅回路の入力
側に帰還する共振回路と、前記コイルに接続され、前記
補正電圧の印加によって該コイルのインダクタンス値を
相殺するように作用する第２の可変容量ダイオードとを
備え、 前記位相比較手段は、前記基準信号と前記電圧制御発振
器の出力信号との位相を比較してこの位相差に応じた電
圧を出力する位相比較器と、前記位相比較器の出力電圧
に基づき所定周波数の電圧を出力して前記ループフィル
タに与えるチャージポンプ回路とを備え、 前記補正電圧生成回路は、演算増幅器または差動増幅器
を用いて構成したことを特徴とする請求項１記載のＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054458A JPH10256904A (ja) | 1997-03-10 | 1997-03-10 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9054458A JPH10256904A (ja) | 1997-03-10 | 1997-03-10 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256904A true JPH10256904A (ja) | 1998-09-25 |
Family
ID=12971242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9054458A Pending JPH10256904A (ja) | 1997-03-10 | 1997-03-10 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482882B2 (en) | 2005-01-20 | 2009-01-27 | Fujitsu Limited | Voltage control oscillation circuit and adjusting method for the same |
-
1997
- 1997-03-10 JP JP9054458A patent/JPH10256904A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482882B2 (en) | 2005-01-20 | 2009-01-27 | Fujitsu Limited | Voltage control oscillation circuit and adjusting method for the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030701 |