JPH10256175A - イオン注入法及び半導体装置の製法 - Google Patents
イオン注入法及び半導体装置の製法Info
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- JPH10256175A JPH10256175A JP9072705A JP7270597A JPH10256175A JP H10256175 A JPH10256175 A JP H10256175A JP 9072705 A JP9072705 A JP 9072705A JP 7270597 A JP7270597 A JP 7270597A JP H10256175 A JPH10256175 A JP H10256175A
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- ions
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Abstract
(57)【要約】
【課題】 深さが異なる複数のイオン注入層を形成する
処理において、処理効率を向上させる。 【解決手段】 イオン源１２では、ガス源１６からのリ
ン含有ガスをイオン化して２価イオンＰ++，分子イオン
Ｐ2 +等を含むイオンビームＩＢを発生する。質量分析マ
グネット１８では、曲率半径ｒが等しくなることを利用
してイオンビームＩＢからＰ++とＰ2 +から解離したＰ+
とを抽出する。Ｐ2 +がＰ+ と中性子とに解離したので、
Ｐ+ のエネルギーはＰ2 +の半分となり、Ｐ++の１／４と
なる。抽出されたＰ++，Ｐ+ を加速器２０で加速して半
導体基板２８の表面に注入することによりＰ+ を含む浅
いイオン注入層とＰ++を含む深いイオン注入層とを同時
的に形成する。Ｐ++とＰ+ の生成比率は、イオン源１２
内の圧力に応じて制御可能である。ＭＯＳ型トランジス
タのしきい値電圧とパンチスルー耐圧を制御するための
イオン注入が１回で済む。
処理において、処理効率を向上させる。 【解決手段】 イオン源１２では、ガス源１６からのリ
ン含有ガスをイオン化して２価イオンＰ++，分子イオン
Ｐ2 +等を含むイオンビームＩＢを発生する。質量分析マ
グネット１８では、曲率半径ｒが等しくなることを利用
してイオンビームＩＢからＰ++とＰ2 +から解離したＰ+
とを抽出する。Ｐ2 +がＰ+ と中性子とに解離したので、
Ｐ+ のエネルギーはＰ2 +の半分となり、Ｐ++の１／４と
なる。抽出されたＰ++，Ｐ+ を加速器２０で加速して半
導体基板２８の表面に注入することによりＰ+ を含む浅
いイオン注入層とＰ++を含む深いイオン注入層とを同時
的に形成する。Ｐ++とＰ+ の生成比率は、イオン源１２
内の圧力に応じて制御可能である。ＭＯＳ型トランジス
タのしきい値電圧とパンチスルー耐圧を制御するための
イオン注入が１回で済む。
Description
【０００１】
【発明の属する技術分野】この発明は、エネルギーコン
タミネーションを利用したイオン注入法に関し、特に深
さが異なる複数のイオン注入層を形成する処理において
所望のドーパントの種々のイオンの中からエネルギーが
異なり且つ磁場内での曲率半径が等しい複数種のイオン
を抽出して同時的に加速・注入することにより処理効率
の向上を図ったものである。
タミネーションを利用したイオン注入法に関し、特に深
さが異なる複数のイオン注入層を形成する処理において
所望のドーパントの種々のイオンの中からエネルギーが
異なり且つ磁場内での曲率半径が等しい複数種のイオン
を抽出して同時的に加速・注入することにより処理効率
の向上を図ったものである。
【０００２】
【従来の技術】従来、ＬＳＩ等の半導体デバイスを製造
する際に不純物導入法として用いられるイオン注入法と
しては、不純物の１価イオンを注入するものが知られて
いる。図１０〜１２は、このようなイオン注入法を用い
た従来のＰチャンネルＭＯＳ型トランジスタの製造工程
を示すものである。
する際に不純物導入法として用いられるイオン注入法と
しては、不純物の１価イオンを注入するものが知られて
いる。図１０〜１２は、このようなイオン注入法を用い
た従来のＰチャンネルＭＯＳ型トランジスタの製造工程
を示すものである。
【０００３】図１０の工程では、シリコンからなる半導
体基板１に設けたＮ型ウェル領域１Ａの表面に選択酸化
法により素子孔２ａを有するフィールド絶縁膜２を形成
する。そして、素子孔２ａ内の半導体表面には、熱酸化
法によりゲート絶縁膜３を形成する。
体基板１に設けたＮ型ウェル領域１Ａの表面に選択酸化
法により素子孔２ａを有するフィールド絶縁膜２を形成
する。そして、素子孔２ａ内の半導体表面には、熱酸化
法によりゲート絶縁膜３を形成する。
【０００４】図１１の工程では、フィールド絶縁膜２を
マスクとして素子孔２ａ内の半導体表面にリンの１価イ
オンＰ+ を３００ｋｅＶの加速電圧で注入することによ
りパンチスルー耐圧制御用の比較的深いイオン注入層４
を形成する。
マスクとして素子孔２ａ内の半導体表面にリンの１価イ
オンＰ+ を３００ｋｅＶの加速電圧で注入することによ
りパンチスルー耐圧制御用の比較的深いイオン注入層４
を形成する。
【０００５】図１２の工程では、フィールド絶縁膜２を
マスクとして素子孔２ａ内の半導体表面にリンの１価イ
オンＰ+ を１５０ｋｅＶの加速電圧で注入することによ
りしきい値電圧制御用の比較的浅いイオン注入層５を形
成する。
マスクとして素子孔２ａ内の半導体表面にリンの１価イ
オンＰ+ を１５０ｋｅＶの加速電圧で注入することによ
りしきい値電圧制御用の比較的浅いイオン注入層５を形
成する。
【０００６】この後、素子孔２ａ内には、周知の方法に
よりゲート電極層、Ｐ型のソース及びドレイン領域等を
形成する。Ｐ型のソース及びドレイン領域の形成にイオ
ン注入法を用いた場合には、ソース及びドレイン領域内
の不純物を活性化するためのアニール処理を流用してイ
オン注入層４，５内の不純物を活性化することによりイ
オン注入層４，５をいずれもＮ型層とする。
よりゲート電極層、Ｐ型のソース及びドレイン領域等を
形成する。Ｐ型のソース及びドレイン領域の形成にイオ
ン注入法を用いた場合には、ソース及びドレイン領域内
の不純物を活性化するためのアニール処理を流用してイ
オン注入層４，５内の不純物を活性化することによりイ
オン注入層４，５をいずれもＮ型層とする。
【０００７】
【発明が解決しようとする課題】上記した従来技術によ
ると、イオン注入層４，５を別々のイオン注入工程で形
成するので、工程数の増大により製造コストが増大する
という問題点がある。例えば、ＣＭＯＳ（コンプリメン
タリＭＯＳ）型ＬＳＩを製造する場合には、Ｐチャンネ
ルＭＯＳ型トランジスタのしきい値電圧及びパンチスル
ー耐圧を制御するために図１１，１２で述べたようにＮ
型決定不純物のイオン注入を２回行なうと共にＮチャン
ネルＭＯＳ型トランジスタのしきい値電圧及びパンチス
ルー耐圧を制御するためにＰ型決定不純物のイオン注入
を２回行なう必要があり、工程数が増大する。
ると、イオン注入層４，５を別々のイオン注入工程で形
成するので、工程数の増大により製造コストが増大する
という問題点がある。例えば、ＣＭＯＳ（コンプリメン
タリＭＯＳ）型ＬＳＩを製造する場合には、Ｐチャンネ
ルＭＯＳ型トランジスタのしきい値電圧及びパンチスル
ー耐圧を制御するために図１１，１２で述べたようにＮ
型決定不純物のイオン注入を２回行なうと共にＮチャン
ネルＭＯＳ型トランジスタのしきい値電圧及びパンチス
ルー耐圧を制御するためにＰ型決定不純物のイオン注入
を２回行なう必要があり、工程数が増大する。
【０００８】この発明の目的は、深さが異なる複数のイ
オン注入層を同時的に形成することができる新規なイオ
ン注入法を提供することにある。
オン注入層を同時的に形成することができる新規なイオ
ン注入法を提供することにある。
【０００９】この発明の他の目的は、ＭＯＳ型トランジ
スタのしきい値電圧及びパンチスルー耐圧を制御するた
めのイオン注入処理を簡略化することができる新規な半
導体装置の製法を提供することにある。
スタのしきい値電圧及びパンチスルー耐圧を制御するた
めのイオン注入処理を簡略化することができる新規な半
導体装置の製法を提供することにある。
【００１０】
【課題を解決するための手段】この発明に係るイオン注
入法は、イオン源にて所望のドーパントをイオン化して
種々のドーパントイオンを含むイオンビームを発生する
ステップであって、前記イオンビームは、互いにエネル
ギーが異なり且つ所定磁場内での曲率半径が等しい第１
及び第２種のドーパントイオンを含んでいるものと、前
記イオン源から発生されたイオンビームから質量分析マ
グネットを用いて前記第１及び第２種のドーパントイオ
ンを抽出するステップと、前記質量分析マグネットを用
いて抽出された第１及び第２種のドーパントイオンを加
速手段により加速して被処理体に注入することにより該
被処理体の内部に前記第１種のドーパントイオンを含む
第１のイオン注入層と前記第２種のドーパントイオンを
含む第２のイオン注入層とを深さを異にして同時的に形
成するステップとを含むものである。
入法は、イオン源にて所望のドーパントをイオン化して
種々のドーパントイオンを含むイオンビームを発生する
ステップであって、前記イオンビームは、互いにエネル
ギーが異なり且つ所定磁場内での曲率半径が等しい第１
及び第２種のドーパントイオンを含んでいるものと、前
記イオン源から発生されたイオンビームから質量分析マ
グネットを用いて前記第１及び第２種のドーパントイオ
ンを抽出するステップと、前記質量分析マグネットを用
いて抽出された第１及び第２種のドーパントイオンを加
速手段により加速して被処理体に注入することにより該
被処理体の内部に前記第１種のドーパントイオンを含む
第１のイオン注入層と前記第２種のドーパントイオンを
含む第２のイオン注入層とを深さを異にして同時的に形
成するステップとを含むものである。
【００１１】この発明のイオン注入法によれば、１回の
イオン注入により深さが異なる第１及び第２のイオン注
入層を同時的に形成することができ、処理効率が向上す
る。
イオン注入により深さが異なる第１及び第２のイオン注
入層を同時的に形成することができ、処理効率が向上す
る。
【００１２】この発明のイオン注入法にあっては、所望
のドーズ量に対応してイオン源内の圧力を設定した状態
でイオンビームを発生させるようにするとよい。このよ
うにすると、所望のドーズ量を有するイオン注入層を再
現性よく形成することができる。
のドーズ量に対応してイオン源内の圧力を設定した状態
でイオンビームを発生させるようにするとよい。このよ
うにすると、所望のドーズ量を有するイオン注入層を再
現性よく形成することができる。
【００１３】この発明に係る半導体装置の製法は、一導
電型のチャンネルを有するＭＯＳ型トランジスタを形成
すべき半導体領域を一方の主面に有する基板を用意する
工程と、前記半導体領域上に位置する素子孔を有するフ
ィールド絶縁膜を前記基板の一方の主面に形成する工程
と、前記素子孔内の半導体表面を覆ってゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜を形成する前又は形
成した後に前記フィールド絶縁膜をマスクとして前記素
子孔内の半導体表面に前記一導電型とは反対の導電型を
決定する不純物をこの発明のイオン注入法によりイオン
注入することによりしきい値電圧制御用の比較的浅い第
１のイオン注入層とパンチスルー耐圧制御用の比較的深
い第２のイオン注入層とを同時的に形成する工程と、前
記素子孔をソース配置部及びドレイン配置部に分けるよ
うに前記ゲート絶縁膜の上にゲート電極層を形成する工
程と、前記ゲート絶縁膜及び前記ゲート電極層の積層と
前記フィールド絶縁膜とをマスクとして前記素子孔内の
半導体表面に前記一導電型を決定する不純物を導入する
ことにより前記ソース配置部及び前記ドレイン配置部に
それぞれ対応してソース領域及びドレイン領域を形成す
る工程であって、前記ソース領域及び前記ドレイン領域
を前記第１のイオン注入層より深く且つ前記第２のイオ
ン注入層より浅く形成するものと、アニール処理により
前記第１及び第２のイオン注入層内の不純物を活性化す
ることにより前記第１及び第２のイオン注入層をいずれ
も前記一導電型とは反対の導電型を有する層とする工程
とを含むものである。
電型のチャンネルを有するＭＯＳ型トランジスタを形成
すべき半導体領域を一方の主面に有する基板を用意する
工程と、前記半導体領域上に位置する素子孔を有するフ
ィールド絶縁膜を前記基板の一方の主面に形成する工程
と、前記素子孔内の半導体表面を覆ってゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜を形成する前又は形
成した後に前記フィールド絶縁膜をマスクとして前記素
子孔内の半導体表面に前記一導電型とは反対の導電型を
決定する不純物をこの発明のイオン注入法によりイオン
注入することによりしきい値電圧制御用の比較的浅い第
１のイオン注入層とパンチスルー耐圧制御用の比較的深
い第２のイオン注入層とを同時的に形成する工程と、前
記素子孔をソース配置部及びドレイン配置部に分けるよ
うに前記ゲート絶縁膜の上にゲート電極層を形成する工
程と、前記ゲート絶縁膜及び前記ゲート電極層の積層と
前記フィールド絶縁膜とをマスクとして前記素子孔内の
半導体表面に前記一導電型を決定する不純物を導入する
ことにより前記ソース配置部及び前記ドレイン配置部に
それぞれ対応してソース領域及びドレイン領域を形成す
る工程であって、前記ソース領域及び前記ドレイン領域
を前記第１のイオン注入層より深く且つ前記第２のイオ
ン注入層より浅く形成するものと、アニール処理により
前記第１及び第２のイオン注入層内の不純物を活性化す
ることにより前記第１及び第２のイオン注入層をいずれ
も前記一導電型とは反対の導電型を有する層とする工程
とを含むものである。
【００１４】この発明に係る半導体装置の製法によれ
ば、ＭＯＳ型トランジスタのしきい値電圧及びパンチス
ルー耐圧を制御するためのイオン注入が１回で済む。
ば、ＭＯＳ型トランジスタのしきい値電圧及びパンチス
ルー耐圧を制御するためのイオン注入が１回で済む。
【００１５】この発明に係る半導体装置の製法にあって
は、この発明のイオン注入法により第１及び第２のイオ
ン注入層を形成する際に所望のしきい値電圧に対応して
イオン源内の圧力を設定した状態でイオン源からイオン
ビームを発生させるようにするとよい。このようにする
と、所望のしきい値電圧を有するＭＯＳ型トランジスタ
を再現性よく形成することができる。
は、この発明のイオン注入法により第１及び第２のイオ
ン注入層を形成する際に所望のしきい値電圧に対応して
イオン源内の圧力を設定した状態でイオン源からイオン
ビームを発生させるようにするとよい。このようにする
と、所望のしきい値電圧を有するＭＯＳ型トランジスタ
を再現性よく形成することができる。
【００１６】
【発明の実施の形態】図１は、この発明の実施に用いら
れるイオン注入装置の概略構成を示すものである。
れるイオン注入装置の概略構成を示すものである。
【００１７】真空系１０内には、イオン源１２が設けら
れている。イオン源１２は、排気装置１４により排気さ
れて所定の圧力（真空度）に維持された状態でガス源１
６からのドーパント含有ガス（例えばリン含有ガス）を
プラズマ等によりイオン化して種々のドーパントイオン
（例えばリンイオン）を含むイオンビームＩＢを発生す
るようになっている。
れている。イオン源１２は、排気装置１４により排気さ
れて所定の圧力（真空度）に維持された状態でガス源１
６からのドーパント含有ガス（例えばリン含有ガス）を
プラズマ等によりイオン化して種々のドーパントイオン
（例えばリンイオン）を含むイオンビームＩＢを発生す
るようになっている。
【００１８】真空系１０内には、質量分析マグネット１
８、加速器２０、ＸＹ偏向器２２、並行偏向器２４及び
基板ホルダ２６がイオン源１２から遠ざかる方向に並べ
て配置されている。質量分析マグネット１８は、イオン
源１２から発生されたイオンビームＩＢから所望のイオ
ンを抽出して加速器２０に供給する。加速器２０は、マ
グネット１８から供給される抽出イオンを所望の注入速
度になるように加速する。ＸＹ偏向器２２は、イオンビ
ームが基板ホルダ２６上の被処理基板２８を全面的に走
査するのを可能にするため、加速器２０からの加速イオ
ンをＸ（水平）方向及びＹ（垂直）方向に偏向する。並
行偏向器２４は、偏向器２２で偏向されたイオンビーム
を並行になるように偏向する。偏向器２４からのイオン
ビームは、基板ホルダ２６上の被処理基板２８に入射す
る。
８、加速器２０、ＸＹ偏向器２２、並行偏向器２４及び
基板ホルダ２６がイオン源１２から遠ざかる方向に並べ
て配置されている。質量分析マグネット１８は、イオン
源１２から発生されたイオンビームＩＢから所望のイオ
ンを抽出して加速器２０に供給する。加速器２０は、マ
グネット１８から供給される抽出イオンを所望の注入速
度になるように加速する。ＸＹ偏向器２２は、イオンビ
ームが基板ホルダ２６上の被処理基板２８を全面的に走
査するのを可能にするため、加速器２０からの加速イオ
ンをＸ（水平）方向及びＹ（垂直）方向に偏向する。並
行偏向器２４は、偏向器２２で偏向されたイオンビーム
を並行になるように偏向する。偏向器２４からのイオン
ビームは、基板ホルダ２６上の被処理基板２８に入射す
る。
【００１９】基板ホルダ２６は、被処理基板２８として
例えば半導体基板（ウェハ）を保持するもので、矢印ａ
で示すように傾斜角を調整可能であると共に矢印ｂで示
すように回転可能である。
例えば半導体基板（ウェハ）を保持するもので、矢印ａ
で示すように傾斜角を調整可能であると共に矢印ｂで示
すように回転可能である。
【００２０】ドーパントイオンとしてリンの２価イオン
Ｐ++を注入する場合、下記に示すようなエネルギーコン
タミネートョンが発生する。この場合、イオン源１２で
発生する主なイオンとしては、リンの１価イオン31Ｐ
+ ，リンの２価イオン31Ｐ++，リンの分子イオン
31Ｐ2 +，リンの３価イオン31Ｐ+++ などがある。これら
のイオンを含むイオンビームＩＢから質量分析マグネッ
ト１８を用いて所望の２価イオン31Ｐ++を抽出するが、
その際に分子イオン31Ｐ2 +から解離した１価イオン31Ｐ
+ も抽出される。
Ｐ++を注入する場合、下記に示すようなエネルギーコン
タミネートョンが発生する。この場合、イオン源１２で
発生する主なイオンとしては、リンの１価イオン31Ｐ
+ ，リンの２価イオン31Ｐ++，リンの分子イオン
31Ｐ2 +，リンの３価イオン31Ｐ+++ などがある。これら
のイオンを含むイオンビームＩＢから質量分析マグネッ
ト１８を用いて所望の２価イオン31Ｐ++を抽出するが、
その際に分子イオン31Ｐ2 +から解離した１価イオン31Ｐ
+ も抽出される。
【００２１】すなわち、質量分析マグネット１８でイオ
ンが曲がる曲率半径ｒは、次の数１の式で与えられる。
ンが曲がる曲率半径ｒは、次の数１の式で与えられる。
【００２２】
【数１】 ここで、Ｈは質量分析マグネット１８の磁場の強さ、Ｍ
はイオンの質量、Ｅはイオンのエネルギー、ｑはイオン
の電荷数である。
はイオンの質量、Ｅはイオンのエネルギー、ｑはイオン
の電荷数である。
【００２３】数１の式に従って非解離の１価イオン31Ｐ
+ の曲率半径ｒ1 を算出すると、次の数２の式に示すよ
うになる。
+ の曲率半径ｒ1 を算出すると、次の数２の式に示すよ
うになる。
【００２４】
【数２】 数１の式に従って２価イオン31Ｐ++の曲率半径ｒ2 を算
出すると、次の数３の式に示すようになる。
出すると、次の数３の式に示すようになる。
【００２５】
【数３】 分子イオン31Ｐ2 +は、１価イオン31Ｐ+ と中性子31Ｐ0
とに解離する。そこで、解離イオン31Ｐ+ の曲率半径ｒ
3 と中性子31Ｐ0 の曲率半径ｒ4 とを数１の式に従って
算出すると、次の数４の式に示すようになる。
とに解離する。そこで、解離イオン31Ｐ+ の曲率半径ｒ
3 と中性子31Ｐ0 の曲率半径ｒ4 とを数１の式に従って
算出すると、次の数４の式に示すようになる。
【００２６】
【数４】 曲率半径ｒ2 とｒ3 が等しいので、質量分析マグネット
１８では、２価イオン31Ｐ++と共に解離イオン31Ｐ+ が
抽出され、加速器２０に供給される。分子イオン31Ｐ2 +
が１価イオン31Ｐ+ と中性子とに解離したので、解離イ
オン31Ｐ+ のエネルギーは分子イオン31Ｐ2 +の半分とな
り、２価イオン31Ｐ++の１／４となる。
１８では、２価イオン31Ｐ++と共に解離イオン31Ｐ+ が
抽出され、加速器２０に供給される。分子イオン31Ｐ2 +
が１価イオン31Ｐ+ と中性子とに解離したので、解離イ
オン31Ｐ+ のエネルギーは分子イオン31Ｐ2 +の半分とな
り、２価イオン31Ｐ++の１／４となる。
【００２７】この発明では、上記のようにエネルギーが
異なり且つ磁場内での曲率半径が等しい第１及び第２種
のイオン（例えば２価イオン31Ｐ++及び解離イオン31Ｐ
+ ）を加速器２０で一様に加速し、偏向器２２，２４を
介して被処理基板２８としての半導体基板に注入する。
異なり且つ磁場内での曲率半径が等しい第１及び第２種
のイオン（例えば２価イオン31Ｐ++及び解離イオン31Ｐ
+ ）を加速器２０で一様に加速し、偏向器２２，２４を
介して被処理基板２８としての半導体基板に注入する。
【００２８】図２は、このときの注入状況を示すもの
で、被処理基板２８としての半導体基板には、低エネル
ギーの解離イオンＰ+ を含む比較的浅いイオン注入層３
０と高エネルギーの２価イオンＰ++を含む比較的深いイ
オン注入層３２とが同時的に形成される。この結果、迅
速な処理が可能となり、工程数も減る。
で、被処理基板２８としての半導体基板には、低エネル
ギーの解離イオンＰ+ を含む比較的浅いイオン注入層３
０と高エネルギーの２価イオンＰ++を含む比較的深いイ
オン注入層３２とが同時的に形成される。この結果、迅
速な処理が可能となり、工程数も減る。
【００２９】図３は、数２の式で示される曲率半径ｒ1
を有する１価イオンＰ+ を３００ｋｅＶの加速電圧で被
処理基板２８としてのシリコン基板に注入したときのイ
オン量の時間的変化を線Ｓで示すもので、きれいな台形
波になっているのがわかる。
を有する１価イオンＰ+ を３００ｋｅＶの加速電圧で被
処理基板２８としてのシリコン基板に注入したときのイ
オン量の時間的変化を線Ｓで示すもので、きれいな台形
波になっているのがわかる。
【００３０】一方、図４及び図５は、図２に関して前述
したように低エネルギーの解離イオンＰ+ と高エネルギ
ーの２価イオンＰ++とを加速電圧１５０ｋｅＶ、イオン
ビーム電流４μＡの条件で被処理基板２８としてのシリ
コン基板に同時的に注入したときのイオン量の時間的変
化を示すものである。図４は、イオン源１２内の圧力を
１．２×１０-5Ｔｏｒｒに設定したときのものであり、
図５は、イオン源１２内の圧力を１．６×１０-5Ｔｏｒ
ｒに設定したときのものである。
したように低エネルギーの解離イオンＰ+ と高エネルギ
ーの２価イオンＰ++とを加速電圧１５０ｋｅＶ、イオン
ビーム電流４μＡの条件で被処理基板２８としてのシリ
コン基板に同時的に注入したときのイオン量の時間的変
化を示すものである。図４は、イオン源１２内の圧力を
１．２×１０-5Ｔｏｒｒに設定したときのものであり、
図５は、イオン源１２内の圧力を１．６×１０-5Ｔｏｒ
ｒに設定したときのものである。
【００３１】図４，５において、線Ｓ1 は低エネルギー
の解離イオンＰ+ のイオン量変化を示し、線Ｓ2 は高エ
ネルギーの２価イオンＰ++のイオン量変化を示す。図
４，５を図３と対比すると、台形波の右肩がくずれると
共に左下に解離イオンＰ+ に基づく弧状の波形が出現し
ているのがわかる。これは、エネルギーコンタミネーシ
ョンによるものである。また、図４と図５を対比する
と、イオン源１２内の圧力の上昇（真空度の悪化）によ
り解離イオンＰ+ のイオン量が増大しているのがわか
る。このことは、イオン源内の圧力を制御することによ
り２価イオンＰ++と解離イオンＰ+ との生成比率を制御
可能であることを示している。従って、所望のドーズ量
に対応してイオン源内圧力を設定すると、設定圧力に対
応するドーズ量を安定性よく再現することができる。
の解離イオンＰ+ のイオン量変化を示し、線Ｓ2 は高エ
ネルギーの２価イオンＰ++のイオン量変化を示す。図
４，５を図３と対比すると、台形波の右肩がくずれると
共に左下に解離イオンＰ+ に基づく弧状の波形が出現し
ているのがわかる。これは、エネルギーコンタミネーシ
ョンによるものである。また、図４と図５を対比する
と、イオン源１２内の圧力の上昇（真空度の悪化）によ
り解離イオンＰ+ のイオン量が増大しているのがわか
る。このことは、イオン源内の圧力を制御することによ
り２価イオンＰ++と解離イオンＰ+ との生成比率を制御
可能であることを示している。従って、所望のドーズ量
に対応してイオン源内圧力を設定すると、設定圧力に対
応するドーズ量を安定性よく再現することができる。
【００３２】図６〜８は、この発明の一実施形態に係る
ＣＭＯＳ型ＬＳＩにおけるＰチャンネルＭＯＳ型トラン
ジスタの製造工程を示すものである。
ＣＭＯＳ型ＬＳＩにおけるＰチャンネルＭＯＳ型トラン
ジスタの製造工程を示すものである。
【００３３】図６の工程では、シリコンからなる半導体
基板４０に設けたＮ型ウェル領域４０Ａの表面に選択酸
化法により酸化シリコンからなるフィールド絶縁膜４２
を形成する。フィールド絶縁膜４２は、ＰチャンネルＭ
ＯＳ型トランジスタを配置すべき半導体領域に対応して
素子孔４２ａを有する。この後、素子孔４２ａ内の半導
体表面に熱酸化法により酸化シリコンからなるゲート絶
縁膜４４を形成する。
基板４０に設けたＮ型ウェル領域４０Ａの表面に選択酸
化法により酸化シリコンからなるフィールド絶縁膜４２
を形成する。フィールド絶縁膜４２は、ＰチャンネルＭ
ＯＳ型トランジスタを配置すべき半導体領域に対応して
素子孔４２ａを有する。この後、素子孔４２ａ内の半導
体表面に熱酸化法により酸化シリコンからなるゲート絶
縁膜４４を形成する。
【００３４】図７の工程では、フィールド絶縁膜４２を
マスクとし且つゲート絶縁膜４４を介して前述のこの発
明のイオン注入法により低エネルギーの解離イオンＰ+
と高エネルギーの２価イオンＰ++とを素子孔４２ａ内の
半導体表面に同時的に注入することにより解離イオンＰ
+ を含む比較的浅いイオン注入層４６と２価イオンＰ++
を含む比較的深いイオン注入層４８とを同時的に形成す
る。このときのイオン注入条件は、一例として、 加速電圧：３００ｋｅＶ Ｐ++のドーズ量：７．０×１０11ｉｏｎｓ／ｃｍ2 イオン源内圧力：１．１×１０-5Ｔｏｒｒ、１．３×１
０-5Ｔｏｒｒ、１．５×１０-5Ｔｏｒｒ、１．７×１０
-5Ｔｏｒｒ、１．９×１０-5Ｔｏｒｒ又は２．１×１０
-5Ｔｏｒｒのいずれか とすることができる。イオン注入層４６は、Ｐチャンネ
ルＭＯＳ型トランジスタのしきい値電圧を制御するため
のものであり、イオン注入層４８は、ＰチャンネルＭＯ
Ｓ型トランジスタのパンチスルー耐圧を制御するための
ものである。
マスクとし且つゲート絶縁膜４４を介して前述のこの発
明のイオン注入法により低エネルギーの解離イオンＰ+
と高エネルギーの２価イオンＰ++とを素子孔４２ａ内の
半導体表面に同時的に注入することにより解離イオンＰ
+ を含む比較的浅いイオン注入層４６と２価イオンＰ++
を含む比較的深いイオン注入層４８とを同時的に形成す
る。このときのイオン注入条件は、一例として、 加速電圧：３００ｋｅＶ Ｐ++のドーズ量：７．０×１０11ｉｏｎｓ／ｃｍ2 イオン源内圧力：１．１×１０-5Ｔｏｒｒ、１．３×１
０-5Ｔｏｒｒ、１．５×１０-5Ｔｏｒｒ、１．７×１０
-5Ｔｏｒｒ、１．９×１０-5Ｔｏｒｒ又は２．１×１０
-5Ｔｏｒｒのいずれか とすることができる。イオン注入層４６は、Ｐチャンネ
ルＭＯＳ型トランジスタのしきい値電圧を制御するため
のものであり、イオン注入層４８は、ＰチャンネルＭＯ
Ｓ型トランジスタのパンチスルー耐圧を制御するための
ものである。
【００３５】図８の工程では、基板上面に所望のゲート
電極材料を被着してパターニングすることにより素子孔
４２ａをソース配置部Ｓ及びドレイン配置部Ｄに分ける
ようにゲート電極層５０を形成する。
電極材料を被着してパターニングすることにより素子孔
４２ａをソース配置部Ｓ及びドレイン配置部Ｄに分ける
ようにゲート電極層５０を形成する。
【００３６】次に、ゲート絶縁膜４４及びゲート電極層
５０の積層とフィールド絶縁膜４２とをマスクとして素
子孔４２ａ内の半導体表面にボロン等のＰ型決定不純物
をイオン注入することにより低濃度ソース用のイオン注
入領域５２ｓ及び低濃度ドレイン用のイオン注入領域５
２ｄをそれぞれソース配置部Ｓ及びドレイン配置部Ｄに
対応して形成する。イオン注入領域５２ｓ，５２ｄは、
イオン注入層４６より深く且つイオン注入層４８より浅
く形成する。このときのドーズ量は、１０12〜１０13ｉ
ｏｎｓ／ｃｍ2 のオーダーとすることができる。
５０の積層とフィールド絶縁膜４２とをマスクとして素
子孔４２ａ内の半導体表面にボロン等のＰ型決定不純物
をイオン注入することにより低濃度ソース用のイオン注
入領域５２ｓ及び低濃度ドレイン用のイオン注入領域５
２ｄをそれぞれソース配置部Ｓ及びドレイン配置部Ｄに
対応して形成する。イオン注入領域５２ｓ，５２ｄは、
イオン注入層４６より深く且つイオン注入層４８より浅
く形成する。このときのドーズ量は、１０12〜１０13ｉ
ｏｎｓ／ｃｍ2 のオーダーとすることができる。
【００３７】次に、基板上面に酸化シリコン等のサイド
スペーサ材を被着してエッチバック処理を行なうことに
よりゲート電極層５０の両側にサイドスペーサ５４ｓ，
５４ｄを形成する。また、このときのエッチング処理に
よりゲート絶縁膜４４においてソース配置部Ｓ及びドレ
イン配置部Ｄに対応した部分を除去し、各々の除去部分
に対応する半導体部分を露呈させる。
スペーサ材を被着してエッチバック処理を行なうことに
よりゲート電極層５０の両側にサイドスペーサ５４ｓ，
５４ｄを形成する。また、このときのエッチング処理に
よりゲート絶縁膜４４においてソース配置部Ｓ及びドレ
イン配置部Ｄに対応した部分を除去し、各々の除去部分
に対応する半導体部分を露呈させる。
【００３８】次に、ゲート絶縁膜４４、ゲート電極層５
０及びサイドスペーサ５４ｓ，５４ｄを含むゲート部と
フィールド絶縁膜４２とをマスクとして素子孔４２ａ内
の半導体表面にＢＦ2 等のＰ型決定不純物をイオン注入
することにより高濃度ソース用のイオン注入領域５６ｓ
及び高濃度ドレイン用のイオン注入領域５６ｄをそれぞ
れソース配置部Ｓ及びドレイン配置部Ｄに対応して形成
する。イオン注入領域５６ｓ，５６ｄは、イオン注入層
４６及びイオン注入領域５２ｓ，５２ｄより深く且つイ
オン注入層４８より浅く形成する。このときのドーズ量
は、１０15ｉｏｎｓ／ｃｍ2 のオーダーとすることがで
きる。
０及びサイドスペーサ５４ｓ，５４ｄを含むゲート部と
フィールド絶縁膜４２とをマスクとして素子孔４２ａ内
の半導体表面にＢＦ2 等のＰ型決定不純物をイオン注入
することにより高濃度ソース用のイオン注入領域５６ｓ
及び高濃度ドレイン用のイオン注入領域５６ｄをそれぞ
れソース配置部Ｓ及びドレイン配置部Ｄに対応して形成
する。イオン注入領域５６ｓ，５６ｄは、イオン注入層
４６及びイオン注入領域５２ｓ，５２ｄより深く且つイ
オン注入層４８より浅く形成する。このときのドーズ量
は、１０15ｉｏｎｓ／ｃｍ2 のオーダーとすることがで
きる。
【００３９】この後、アニール処理によりイオン注入層
４６，４８内及びイオン注入領域５２ｓ，５２ｄ，５６
ｓ，５６ｄ内の不純物を活性化することによりイオン注
入層４６，４８をＮ型層とすると共にイオン注入領域５
２ｓ，５２ｄ，５６ｓ，５６ｄをそれぞれＰ- 型ソース
領域、Ｐ- 型ドレイン領域，Ｐ+ 型ソース領域，Ｐ+型
ドレイン領域とする。
４６，４８内及びイオン注入領域５２ｓ，５２ｄ，５６
ｓ，５６ｄ内の不純物を活性化することによりイオン注
入層４６，４８をＮ型層とすると共にイオン注入領域５
２ｓ，５２ｄ，５６ｓ，５６ｄをそれぞれＰ- 型ソース
領域、Ｐ- 型ドレイン領域，Ｐ+ 型ソース領域，Ｐ+型
ドレイン領域とする。
【００４０】上記した製造工程によれば、図７の工程で
イオン注入層４６，４８を同時的に形成するので、工程
数の低減が可能となる。すなわち、ＣＭＯＳ型ＬＳＩを
製造する際にＰチャンネル及びＮチャンネルのいずれの
ＭＯＳ型トランジスタについてもしきい値電圧及びパン
チスルー耐圧を制御するためのイオン注入処理をこの発
明のイオン注入法により行なうと、イオン注入工程は、
Ｐチャンネル及びＮチャンネルについて１回ずつで合計
２回となり、従来の４回に比べて半減させることができ
る。
イオン注入層４６，４８を同時的に形成するので、工程
数の低減が可能となる。すなわち、ＣＭＯＳ型ＬＳＩを
製造する際にＰチャンネル及びＮチャンネルのいずれの
ＭＯＳ型トランジスタについてもしきい値電圧及びパン
チスルー耐圧を制御するためのイオン注入処理をこの発
明のイオン注入法により行なうと、イオン注入工程は、
Ｐチャンネル及びＮチャンネルについて１回ずつで合計
２回となり、従来の４回に比べて半減させることができ
る。
【００４１】図９は、上記した製造工程に従って製作さ
れたＰチャンネルＭＯＳ型トランジスタについてイオン
源内圧力としきい値電圧との関係を示すものである。
れたＰチャンネルＭＯＳ型トランジスタについてイオン
源内圧力としきい値電圧との関係を示すものである。
【００４２】図９によれば、イオン源内圧力を制御する
ことで、解離イオン31Ｐ+ の混入比率が変化し、しきい
値電圧が変化することがわかる。従って、図７の工程で
は、図９のデータに基づいて所望のしきい値電圧に対応
してイオン源内圧力を設定すればよい。このようにする
と、所望のしきい値電圧を有するＭＯＳ型トランジスタ
を再現性よく形成することができる。
ことで、解離イオン31Ｐ+ の混入比率が変化し、しきい
値電圧が変化することがわかる。従って、図７の工程で
は、図９のデータに基づいて所望のしきい値電圧に対応
してイオン源内圧力を設定すればよい。このようにする
と、所望のしきい値電圧を有するＭＯＳ型トランジスタ
を再現性よく形成することができる。
【００４３】この発明は、上記した実施形態に限定され
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
るものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
【００４４】（１）ゲート絶縁膜４４は、イオン注入層
４６，４８を形成した後に形成してもよい。また、ゲー
ト絶縁膜４４は、ゲート電極層５０をパターニングする
際にゲート電極層５０と同一のパターンに従ってパター
ニングしてもよい。
４６，４８を形成した後に形成してもよい。また、ゲー
ト絶縁膜４４は、ゲート電極層５０をパターニングする
際にゲート電極層５０と同一のパターンに従ってパター
ニングしてもよい。
【００４５】（２）低不純物濃度のソース領域５２ｓ及
びドレイン領域５２ｄは、場合によっては省略すること
ができる。
びドレイン領域５２ｄは、場合によっては省略すること
ができる。
【００４６】（３）イオン注入層４６，４８内の不純物
を活性化するためのアニール処理は、ソース及びドレイ
ン用のイオン注入領域内の不純物を活性化するためのア
ニール処理とは別に行なってもよい。
を活性化するためのアニール処理は、ソース及びドレイ
ン用のイオン注入領域内の不純物を活性化するためのア
ニール処理とは別に行なってもよい。
【００４７】
【発明の効果】以上のように、この発明によれば、１回
のイオン注入により深さが異なる複数のイオン注入層を
同時的に形成するようにしたので、処理効率が向上し、
コスト低減が可能となる効果が得られる。
のイオン注入により深さが異なる複数のイオン注入層を
同時的に形成するようにしたので、処理効率が向上し、
コスト低減が可能となる効果が得られる。
【００４８】また、イオン注入に際してイオン源の圧力
を所望のドーズ量に対応して設定すると、所望のドーズ
量を有するイオン注入層を再現性よく形成することがで
き、歩留りが向上する効果が得られる。
を所望のドーズ量に対応して設定すると、所望のドーズ
量を有するイオン注入層を再現性よく形成することがで
き、歩留りが向上する効果が得られる。
【００４９】その上、ＭＯＳ型トランジスタのしきい値
電圧及びパンチスルー耐圧を制御するためのイオン注入
処理をこの発明のイオン注入法で行なうと、イオン注入
工程数の低減によりＬＳＩ等の製造コストの低減が可能
となる効果が得られる。
電圧及びパンチスルー耐圧を制御するためのイオン注入
処理をこの発明のイオン注入法で行なうと、イオン注入
工程数の低減によりＬＳＩ等の製造コストの低減が可能
となる効果が得られる。
【００５０】さらに、ＭＯＳ型トランジスタのしきい値
電圧及びパンチスルー耐圧を制御するためのイオン注入
処理をこの発明のイオン注入法で行なう際に、所望のし
きい値電圧に対応してイオン源内の圧力を設定すると、
所望のしきい値電圧を有するＭＯＳ型トランジスタを再
現性よく形成することができ、歩留りが向上する効果が
得られる。
電圧及びパンチスルー耐圧を制御するためのイオン注入
処理をこの発明のイオン注入法で行なう際に、所望のし
きい値電圧に対応してイオン源内の圧力を設定すると、
所望のしきい値電圧を有するＭＯＳ型トランジスタを再
現性よく形成することができ、歩留りが向上する効果が
得られる。
【図１】 この発明の実施に用いられるイオン注入装置
を示す概略構成図である。
を示す概略構成図である。
【図２】 この発明に係るイオン注入法を説明するため
の基板断面図である。
の基板断面図である。
【図３】 リンの１価イオンＰ+ を注入した場合のイオ
ン量の時間的変化を示すグラフである。
ン量の時間的変化を示すグラフである。
【図４】 リンの２価イオンＰ++とリンの分子イオンＰ
2 +から解離した１価イオンＰ+ とを同時注入した場合の
イオン量の時間的変化を示すグラフである。
2 +から解離した１価イオンＰ+ とを同時注入した場合の
イオン量の時間的変化を示すグラフである。
【図５】 図４と同様の場合においてイオン源内圧力を
上昇させたときのイオン量の時間的変化を示すグラフで
ある。
上昇させたときのイオン量の時間的変化を示すグラフで
ある。
【図６】 この発明の一実施形態に係るＰチャンネルＭ
ＯＳ型トランジスタの製法におけるゲート絶縁膜形成工
程を示す基板断面図である。
ＯＳ型トランジスタの製法におけるゲート絶縁膜形成工
程を示す基板断面図である。
【図７】 図６の工程に続くイオン注入工程を示す基板
断面図である。
断面図である。
【図８】 図７の工程に続くトランジスタ形成工程を示
す基板断面図である。
す基板断面図である。
【図９】 ＰチャンネルＭＯＳ型トランジスタのしきい
値電圧がイオン源内圧力に依存する様子を示すグラフで
ある。
値電圧がイオン源内圧力に依存する様子を示すグラフで
ある。
【図１０】 従来のＰチャンネルＭＯＳ型トランジスタ
の製法におけるゲート絶縁膜形成工程を示す基板断面図
である。
の製法におけるゲート絶縁膜形成工程を示す基板断面図
である。
【図１１】 図１０の工程に続くパンチスルー耐圧制御
用のイオン注入工程を示す基板断面図である。
用のイオン注入工程を示す基板断面図である。
【図１２】 図１１の工程に続くしきい値電圧制御用の
イオン注入工程を示す基板断面図である。
イオン注入工程を示す基板断面図である。
１０：真空系、１２：イオン源、１４：排気装置、１
６：ガス源、１８：質量分析マグネット、２０：加速
器、２２：ＸＹ偏向器、２４：並行偏向器、２６：基板
ホルダ、２８：被処理基板、３０，３２，４６，４８：
イオン注入層、４０：半導体基板、４２：フィールド絶
縁膜、４４：ゲート絶縁膜、５０：ゲート電極層、５６
ｓ：ソース領域、５６ｄ：ドレイン領域、ＩＢ：イオン
ビーム。
６：ガス源、１８：質量分析マグネット、２０：加速
器、２２：ＸＹ偏向器、２４：並行偏向器、２６：基板
ホルダ、２８：被処理基板、３０，３２，４６，４８：
イオン注入層、４０：半導体基板、４２：フィールド絶
縁膜、４４：ゲート絶縁膜、５０：ゲート電極層、５６
ｓ：ソース領域、５６ｄ：ドレイン領域、ＩＢ：イオン
ビーム。
Claims (4)
- 【請求項１】イオン源にて所望のドーパントをイオン化
して種々のドーパントイオンを含むイオンビームを発生
するステップであって、前記イオンビームは、互いにエ
ネルギーが異なり且つ所定磁場内での曲率半径が等しい
第１及び第２種のドーパントイオンを含んでいるもの
と、 前記イオン源から発生されたイオンビームから質量分析
マグネットを用いて前記第１及び第２種のドーパントイ
オンを抽出するステップと、 前記質量分析マグネットを用いて抽出された第１及び第
２種のドーパントイオンを加速手段により加速して被処
理体に注入することにより該被処理体の内部に前記第１
種のドーパントイオンを含む第１のイオン注入層と前記
第２種のドーパントイオンを含む第２のイオン注入層と
を深さを異にして同時的に形成するステップとを含むイ
オン注入法。 - 【請求項２】 前記イオン源からイオンビームを発生す
るステップでは、所望のドーズ量に対応して前記イオン
源内の圧力を設定した状態でイオンビームを発生するこ
とを特徴とする請求項１記載のイオン注入法。 - 【請求項３】一導電型のチャンネルを有するＭＯＳ型ト
ランジスタを形成すべき半導体領域を一方の主面に有す
る基板を用意する工程と、 前記半導体領域上に位置する素子孔を有するフィールド
絶縁膜を前記基板の一方の主面に形成する工程と、 前記素子孔内の半導体表面を覆ってゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜を形成する前又は形成した後に前記フ
ィールド絶縁膜をマスクとして前記素子孔内の半導体表
面に前記一導電型とは反対の導電型を決定する不純物を
請求項１記載のイオン注入法によりイオン注入すること
によりしきい値電圧制御用の比較的浅い第１のイオン注
入層とパンチスルー耐圧制御用の比較的深い第２のイオ
ン注入層とを同時的に形成する工程と、 前記素子孔をソース配置部及びドレイン配置部に分ける
ように前記ゲート絶縁膜の上にゲート電極層を形成する
工程と、 前記ゲート絶縁膜及び前記ゲート電極層の積層と前記フ
ィールド絶縁膜とをマスクとして前記素子孔内の半導体
表面に前記一導電型を決定する不純物を導入することに
より前記ソース配置部及び前記ドレイン配置部にそれぞ
れ対応してソース領域及びドレイン領域を形成する工程
であって、前記ソース領域及び前記ドレイン領域を前記
第１のイオン注入層より深く且つ前記第２のイオン注入
層より浅く形成するものと、 アニール処理により前記第１及び第２のイオン注入層内
の不純物を活性化することにより前記第１及び第２のイ
オン注入層をいずれも前記一導電型とは反対の導電型を
有する層とする工程とを含む半導体装置の製法。 - 【請求項４】 前記第１及び第２のイオン注入層を形成
する工程では、請求項１記載のイオン注入法を実施する
際に所望のしきい値電圧に対応して前記イオン源内の圧
力を設定した状態で前記イオン源からイオンビームを発
生することを特徴とする請求項３記載の半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072705A JPH10256175A (ja) | 1997-03-10 | 1997-03-10 | イオン注入法及び半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072705A JPH10256175A (ja) | 1997-03-10 | 1997-03-10 | イオン注入法及び半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256175A true JPH10256175A (ja) | 1998-09-25 |
Family
ID=13497047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9072705A Pending JPH10256175A (ja) | 1997-03-10 | 1997-03-10 | イオン注入法及び半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2881875A1 (fr) * | 2005-02-09 | 2006-08-11 | St Microelectronics Sa | Procede de formation de transistors mos |
| JP2010509737A (ja) * | 2006-11-08 | 2010-03-25 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | デュアルポンプモードを有するイオン注入装置およびその方法 |
| US8466050B2 (en) | 2009-07-03 | 2013-06-18 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for dual energy implantation for ultra-shallow junction formation of MOS devices |
-
1997
- 1997-03-10 JP JP9072705A patent/JPH10256175A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2881875A1 (fr) * | 2005-02-09 | 2006-08-11 | St Microelectronics Sa | Procede de formation de transistors mos |
| US7416950B2 (en) | 2005-02-09 | 2008-08-26 | Stmicroelectronics S.A. | MOS transistor forming method |
| JP2010509737A (ja) * | 2006-11-08 | 2010-03-25 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | デュアルポンプモードを有するイオン注入装置およびその方法 |
| US8466050B2 (en) | 2009-07-03 | 2013-06-18 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for dual energy implantation for ultra-shallow junction formation of MOS devices |
| US9024281B2 (en) | 2009-07-03 | 2015-05-05 | Semiconductor Manufacturing International (Shanghai) Corporation | Method for dual energy implantation for ultra-shallow junction formation of MOS devices |
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