JPH10255499A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 組立終了後の製品の場合でも、センスレベル
を任意に変更させることにより、電圧依存性などの評
価、解析を容易に短時間で行う。 【解決手段】 組立が終了し、製品となったメモリの電
圧依存性などの評価、解析を行う場合、メモリの外部ピ
ンからＷＣＢＲ（Ｗｒｉｔｅ／ＣＡＳ ｂｅｆｏｒｅ／
ＲＡＳ）ならびにアドレス信号ＡＤＤを入力し、そのア
ドレス信号ＡＤＤに基づき所定のテスト信号Ｃ１〜Ｃ７
をレベルセンサ１５に入力する。レベルセンサ１５は、
センスレベル変更部１８〜２４に設けられ、一方の接続
部およびゲートが切り換え部と接続され、他方の接続部
がグランド電位Ｖ_SSに接続されたトランジスタがノード
ａに接続される個数を、切り換え部がアドレス信号ＡＤ
Ｄに基づいて調整することによってセンスレベルの変更
を任意に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、組立終了後の製品となったＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）の不良解析に用いられるセンスレベルの変更
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体集積回路装置であるＤＲＡＭなどのメモリでは、降
圧電源回路や昇圧電源回路などの内部電源電圧発生回路
によって発生される電圧レベルがレベルセンサにより制
御されている。

【０００３】そして、そのレベルセンサの設定を、いわ
ゆる、メタルスイッチやヒューズなどにより切り換える
ことによって電圧レベルを変更し、半導体チップにおけ
る電圧依存性などの評価、解析を行っている。

【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９４年１１月５
日、株式会社培風館発行、伊藤清男（著）、「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ２６
７〜Ｐ３３２があり、この文献には、ＤＲＡＭの内部電
源電圧発生回路の構成などが記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なメモリでは、次のような問題点があることが本発明者
により見い出された。

【０００６】すなわち、不良解析における電圧依存性な
どの評価が、組立終了後の製品となったメモリでは行う
ことができないという問題がある。

【０００７】また、マスクを修正することによって各々
の電圧レベルが設定された複数種類の半導体チップのサ
ンプルを用意し、そのサンプルの半導体チップによって
電圧依存性などの評価を行うこともできるが、この場
合、評価時間や評価コストなどが非常に掛かってしまう
という問題がある。

【０００８】本発明の目的は、組立終了後の製品の場合
でも、センスレベルを任意に変更させることにより、電
圧依存性などの評価、解析を容易に短時間で行うことの
できる半導体集積回路装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、外部接続端子から入力されるテストモード信号に基
づいて所定のテスト信号を出力するテストモード制御手
段と、当該テストモード制御手段から出力されたテスト
信号に対応したセンスレベルの設定を行うセンスレベル
変更部が設けられたセンスレベル検知手段とを設けたも
のである。

【００１２】また、本発明の半導体集積回路装置は、前
記センスレベル変更部が、センスレベルを調整する複数
のトランジスタと、テスト信号に基づいて、それぞれの
複数のトランジスタの接続先を切り換える切り換え部と
よりなるものである。

【００１３】さらに、本発明の半導体集積回路装置は、
前記テストモード制御手段に入力されるテストモード信
号が、ライトイネーブル信号、ローアドレスストローブ
信号、カラムドレスストローブ信号ならびにアドレス信
号の組合せよりなるものである。

【００１４】以上のことにより、組立後の製品となった
半導体集積回路装置であってもテスト信号を半導体集積
回路装置に入力するだけでセンスレベルを任意に変更で
き、電圧依存性評価を簡単に短時間で行うことができ
る。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】図１は、本発明の一実施の形態によるメモ
リのブロック図、図２は、本発明の一実施の形態による
メモリに設けられたレベルセンサの回路図、図３は、本
発明の一実施の形態によるレベルセンサに設けられたセ
ンスレベル変更部の回路図である。

【００１７】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、記憶の最小単位であ
るメモリセルが規則正しくアレイ状に並べられてメモリ
マット２が設けられている。

【００１８】また、メモリ１には、メモリマット２の
内、ロー（行）方向のワード線を選択するローデコーダ
３ならびに該ローデコーダ３の出力を受けてワード線に
選択パルス電圧を与えるロードライバ４が設けられてい
る。

【００１９】さらに、メモリ１は、メモリマット２の
内、カラム（列）方向のビット線を選択するカラムデコ
ーダ５および該カラムデコーダ５の出力を受けてビット
線に選択パルス電圧を与えるカラムドライバ６が設けら
れている。また、メモリ１には、メモリマット２のセル
読み出し信号を増幅するセンスアンプ７が設けられてい
る。

【００２０】次に、メモリ１は、ロー方向のアドレス信
号が入力され、それぞれの内部アドレス信号を発生させ
てローデコーダ３に出力するローアドレスバッファ８が
設けられている。

【００２１】また、メモリ１には、カラム方向のアドレ
ス信号が入力され、それぞれの内部アドレス信号を発生
させてカラムデコーダ５に出力するカラムアドレスバッ
ファ９が設けられている。

【００２２】さらに、メモリ１は、入力データを所定の
タイミングにより取り込むデータ入力バッファ１０およ
び出力データを所定のタイミングによって出力するデー
タ出力バッファ１１が設けられている。

【００２３】また、メモリ１には、データ入力バッファ
１０、データ出力バッファ１１により入出力されるデー
タの制御を行う入出力制御回路１２が設けられており、
この入出力制御回路１２を介してセンスアンプ７とデー
タ入力バッファ１０、データ出力バッファ１１のデータ
のやり取りが行われるようになっている。

【００２４】次に、メモリ１には、後述する昇圧電源回
路などに供給する内部発生クロックであるクロック信号
ＯＳＣを生成するオシレータ１３および該オシレータ１
３によって生成されたクロック信号ＯＳＣが入力され、
ポンピング動作によりワード線電位などに用いられる昇
圧電源電圧を生成する昇圧電源回路１４が設けられてい
る。そして、この昇圧電源回路１４はローデコーダ３と
電気的に接続されている。

【００２５】また、メモリ１には、昇圧電源回路１４に
よって生成された昇圧電源電圧の電圧レベルをモニタ
し、設定された電圧のレベルより高い場合または設定さ
れたレベルであるかを検出し、レベル判定信号ＬＳを出
力するレベルセンサ（センスレベル検知手段）１５が設
けられている。

【００２６】さらに、メモリ１は、外部アドレス信号を
取り込む場合の制御信号となるローアドレスストローブ
信号／ＲＡＳやレベルセンサ１５などの出力信号に基づ
いて、オシレータ１３、昇圧電源回路１４ならびにレベ
ルセンサ１５などの制御を司る動作制御信号ＤＳＳを出
力するコントロール回路１６が設けられている。そし
て、コントロール回路１６は、オシレータ１３、昇圧電
源回路１４およびレベルセンサ１５と電気的に接続され
ている。

【００２７】また、メモリ１には、所定の入力信号に基
づいて該メモリ１の評価、解析などのテスト用に用いら
れる様々なテストモードを設定するためのテスト信号Ｃ
１〜Ｃ７を出力し、テストモードの制御を行うＤＦＴ
（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）コントロール（テ
ストモード制御手段）１７が設けられている。

【００２８】そして、このＤＦＴコントロール１７に
は、メモリ１に設けられた外部ピン（外部接続端子）か
ら入力されるアドレス信号ＡＤＤ、書き込み動作を許可
するライトイネーブル信号／ＷＥおよび外部アドレス信
号を取り込む場合の制御信号となるローアドレスストロ
ーブ信号／ＲＡＳ、カラムアドレスストローブ信号／Ｃ
ＡＳが入力され、これらの、アドレス信号ＡＤＤ、ライ
トイネーブル信号／ＷＥ、カラムドレスストローブ信号
／ＣＡＳならびにローアドレスストローブ信号／ＲＡＳ
からなるテストモード信号に基づいてレベルセンサ１５
を制御するテスト信号Ｃ１〜Ｃ７を該レベルセンサ１５
に出力するように電気的に接続されている。

【００２９】次に、ＤＦＴコントロール１７から出力さ
れるテスト信号Ｃ１〜Ｃ７に基づいて制御されるレベル
センサ１５の回路構成について図２、図３を用いて説明
する。

【００３０】まず、レベルセンサ１５は、図２に示すよ
うに、たとえば、７つのセンスレベルをテスト信号Ｃ１
〜Ｃ７に基づいて変更させるセンスレベル変更部１８〜
２４ならびにモニタしている昇圧電源電圧Ｖ_PPが設定レ
ベルよりも高いか否かを判断し、その判断結果信号を出
力するセンスレベル制御部２５により構成されている。

【００３１】ここで、センスレベル１７は、図３に示す
ように、ＮチャネルＭＯＳトランジスタであるトランジ
スタＴ２，Ｔ３，Ｔ５、ＰチャネルＭＯＳトランジスタ
であるトランジスタＴ１，Ｔ４ならびにインバータＩｖ
により構成されている。

【００３２】そして、トランジスタＴ１，Ｔ２およびト
ランジスタＴ３，Ｔ４がそれぞれ直列接続され、トラン
ジスタＴ２，Ｔ４の他方の接続部がグランド電位Ｖ_SSに
電気的に接続されている。

【００３３】また、トランジスタＴ１の他方の接続部と
トランジスタＴ３の他方の接続部が電気的に接続されて
おり、トランジスタＴ１，Ｔ３の一方の接続部がノード
ａと電気的に接続されている。

【００３４】さらに、トランジスタＴ３，Ｔ４のゲート
は、インバータＩｖの出力部と電気的に接続されてお
り、該インバータＩｖの入力部ならびにトランジスタＴ
１，Ｔ２のゲートは、ＤＦＴコントロール１７から出力
されるテスト信号Ｃ１が入力されるように接続されてい
る。

【００３５】また、トランジスタＴ５の一方の接続部お
よびゲートは、トランジスタＴ１，Ｔ３の他方の接続部
と電気的に接続されており、トランジスタＴ５の他方の
接続部はグランド電位Ｖ_SSと電気的に接続されている。

【００３６】そして、トランジスタＴ１〜Ｔ４ならびに
インバータＩｖにより切り換え部ＫＢが構成されてい
る。

【００３７】ここでは、センスレベル変更部１８の回路
構成について説明したが、図２に示すセンスレベル変更
部１９〜２４もセンスレベル変更部１８と同様の回路と
なっているが、センスレベル変更部１９〜２４における
インバータＩｖの入力部ならびにトランジスタＴ１，Ｔ
２のゲートには、ＤＦＴコントロール１７から出力され
るテスト信号Ｃ２〜Ｃ７がそれぞれ入力されるように接
続されている。

【００３８】次に、センスレベル制御部２５は、図２に
示すように、ＰチャネルＭＯＳトランジスタであるトラ
ンジスタＴ６〜Ｔ９、ＮチャネルＭＯＳトランジスタで
あるトランジスタＴ１０〜Ｔ１２、否定論理和回路であ
るノア回路ＮＯＲ１，ＮＯＲ２ならびにインバータＩｖ
１〜Ｉｖ３により構成されている。

【００３９】そして、トランジスタＴ６，Ｔ７が直列接
続されており、トランジスタＴ６の一方の接続部には昇
圧電源電圧回路により昇圧された昇圧電源電圧Ｖ_PPが入
力され、そのゲートには、降圧電源回路により降圧され
た降圧電源電圧Ｖ_DLP が入力されている。

【００４０】また、トランジスタＴ７のゲートには、コ
ントロール回路１６から出力されるレベルセンサ１５の
動作制御を行う動作制御信号ＤＳＳが入力されるように
電気的に接続されている。

【００４１】さらに、トランジスタＴ７の他方の接続部
には、トランジスタＴ１１の一方の接続部およびトラン
ジスタＴ９のゲートと電気的に接続されており、そのト
ランジスタＴ１１の他方の接続部はグランド電位Ｖ_SSと
電気的に接続されている。

【００４２】また、トランジスタＴ８の一方の接続部お
よびトランジスタＴ１０のゲートには降圧電源電圧Ｖ
_DLP が入力されており、他方の接続部はトランジスタＴ
９の一方の接続部と電気的に接続されている。

【００４３】さらに、トランジスタＴ８のゲートならび
にトランジスタＴ１２の両方の接続部は、グランド電位
Ｖ_SSと電気的に接続されており、トランジスタＴ８の他
方の接続部はトランジスタＴ１２のゲート、インバータ
Ｉｖ１の入力部と電気的に接続されている。

【００４４】次に、インバータＩｖ１の出力部は、イン
バータＩｖ２の入力部およびノア回路ＮＯＲ１の一方の
入力部と電気的に接続されている。また、インバータＩ
ｖ２の出力部は、ノア回路ＮＯＲ２の他方の入力部と電
気的に接続され、ノア回路ＮＯＲ２の出力部が、ノア回
路ＮＯＲ１の一方の接続部と電気的に接続されている。

【００４５】さらに、ノア回路ＮＯＲ１の出力部は、イ
ンバータＩｖ３の入力部およびノア回路ＮＯＲ２の一方
の入力部と電気的に接続され、インバータＩｖ３の出力
部がコントロール回路１６に出力されるレベル判定信号
ＬＳとして出力される。

【００４６】次に、本実施の形態の作用について説明す
る。

【００４７】まず、組立が終了し、製品となったメモリ
１の電圧依存性などの評価、解析を行う場合、メモリ１
の前述した外部ピンからテストモードに設定するため
に、ライトイネーブル信号／ＷＥ、カラムアドレススト
ローブ信号／ＣＡＳを入力した後にローアドレスストロ
ーブ信号／ＲＡＳを入力する、いわゆる、ＷＣＢＲ（Ｗ
ｒｉｔｅ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳ）ならび
にテストモードの機能を設定する所定のアドレス信号Ａ
ＤＤを入力する。

【００４８】そして、メモリ１は、ＷＣＢＲおよびアド
レス信号ＡＤＤの組合せに基づいて所定のテスト信号Ｃ
１〜Ｃ７をレベルセンサ１５に入力する。

【００４９】次に、レベルセンサ１５のセンスレベルの
変更方法について説明する。

【００５０】まず、ＤＦＴコントロール１７は、前述し
たＷＣＢＲならびに所定のアドレス信号ＡＤＤが入力さ
れると、そのアドレス信号ＡＤＤに対応するテスト信号
Ｃ１〜Ｃ７が出力される論理回路によって構成されてい
る。

【００５１】ここで、たとえば、ＤＦＴコントロール１
７は、すべてのアドレス信号ＡＤＤがＨｉ信号である場
合に、テスト信号Ｃ１〜Ｃ３がロー信号、テスト信号Ｃ
４〜Ｃ７がＨｉ信号として出力される構成の論理回路と
する。

【００５２】次に、レベルセンサ１５は、センスレベル
変更部１８〜２４に設けられたトランジスタＴ５が前述
したノードａに接続される定数によりセンスレベルの変
更を行うことができる。

【００５３】よって、ノードａにより多くのトランジス
タＴ５を接続することによりセンスレベルは高くなり、
ノードａに接続されるトランジスタＴ５が少なくなると
センスレベルが低くなるので、このトランジスタＴ５が
ノードａに接続される個数を調整することによってセン
スレベルの変更を任意に行うことができる。

【００５４】そして、前述したすべてのアドレス信号Ａ
ＤＤがＨｉ信号の場合、Ｌｏ信号のテスト信号Ｃ１〜Ｃ
３が入力されるセンスレベル変更部１８〜２０において
は、パスゲートであるトランジスタＴ１，Ｔ３はＯＮと
なり、同じくパスゲートであるトランジスタＴ２，Ｔ４
はＯＦＦとなるのでトランジスタＴ５はノードａと電気
的に接続された状態となる。

【００５５】また、Ｈｉ信号のテスト信号Ｃ４〜Ｃ７が
入力されるセンスレベル変更部２１〜２５においては、
パスゲートであるトランジスタＴ１，Ｔ３はＯＦＦとな
り、同じくパスゲートであるトランジスタＴ２，Ｔ４は
ＯＮとなるのでトランジスタＴ５はグランド電位Ｖ_SSと
電気的に接続された状態となる。

【００５６】すなわち、テスト信号Ｃ１〜Ｃ３をＬｏ信
号とすることにより、センスレベル変更部１８〜２０の
各々のトランジスタＴ５のみをノードａと電気的に接続
したことになり、５個のトランジスタが電気的に接続さ
れた場合のセンスレベルが選択されたことになる。

【００５７】また、センスレベルを前述した場合よりも
高くしたい時には、ノードａと電気的に接続されるトラ
ンジスタＴ５の数を増やす、すなわち、アドレス信号Ａ
ＤＤの組合せを変更させることによって、テスト信号Ｃ
４〜Ｃ７の少なくとも１つをＬｏ信号とすることにより
ノードａと電気的に接続されるトランジスタＴ５を増や
すことができるのでセンスレベルも高くすることができ
る。

【００５８】さらに、センスレベルを低くしたい場合に
は、ノードａと電気的に接続されるトランジスタＴ５の
数を減少させ、すなわち、アドレス信号ＡＤＤの組合せ
を変更させることによって、テスト信号Ｃ１〜Ｃ３の少
なくとも１つをＨｉ信号とすることによりグランド電位
Ｖ_SSと電気的に接続されるトランジスタＴ５を増やすこ
とができるのでセンスレベルも低くすることができる。

【００５９】それにより、本実施の形態では、メモリ１
のレベルセンサ１５にセンスレベル変更部１８〜２４を
設けたことにより、ＤＦＴコントロール１７のテスト信
号Ｃ１〜Ｃ７によりセンスレベルを任意に変更できるこ
とができるので、組立終了後の製品となったメモリ１で
も容易に短時間で不良解析における電圧依存性などの評
価を行うことができる。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６１】たとえば、前記実施の形態においては、７
つのセンスレベル変更部を半導体集積回路装置に設けた
が、このセンスレベル変更部の個数は、チップ面積の余
裕度などの状況に応じて増減してもよく、センスレベル
変更部を増やすことにより、より細かいセンスレベルの
制御を行うことができる。

【００６２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６３】（１）本発明によれば、組立後の製品とな
った半導体集積回路装置であってもテスト信号を入力す
るだけでセンスレベルを任意に変更でき、電圧依存性な
どの評価、解析を簡単に短時間で行うことができる。

【００６４】（２）また、本発明では、テストモード制
御手段に入力されるテストモード信号をライトイネーブ
ル信号、ローアドレスストローブ信号、カラムアドレス
ストローブ信号ならびにアドレス信号の組合せとするこ
とにより、センスレベルを制御する新たな信号の生成が
不要となり、簡単に複数のセンスレベルを任意に制御す
ることができる。

【００６５】（３）さらに、本発明においては、上記
（１），（２）により、メタルスイッチの変更によるマ
スク修正やヒューズ切断が不要となり、デバックや不良
解析などの評価の期間を大幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリのブロック
図である。

【図２】本発明の一実施の形態によるメモリに設けられ
たレベルセンサの回路図である。

【図３】本発明の一実施の形態によるレベルセンサに設
けられたセンスレベル変更部の回路図である。

【符号の説明】

１ メモリ（半導体集積回路装置） ２ メモリマット ３ ローデコーダ ４ ロードライバ ５ カラムデコーダ ６ カラムドライバ ７ センスアンプ ８ ローアドレスバッファ ９ カラムアドレスバッファ １０ データ入力バッファ １１ データ出力バッファ １２ 入出力制御回路 １３ オシレータ １４ 昇圧電源回路 １５ レベルセンサ（センスレベル検知手段） １６ コントロール回路 １７ ＤＦＴコントロール（テストモード制御手段） １８〜２４ センスレベル変更部 ２５ センスレベル制御部 Ｔ１〜Ｔ５ トランジスタ Ｉｖ インバータ ＫＢ 切り換え部 Ｔ６〜Ｔ１２ トランジスタ ＮＯＲ１，ＮＯＲ２ ノア回路 Ｉｖ１〜Ｉｖ３ インバータ ＯＳＣ クロック信号 ＬＳ レベル判定信号 ＤＳＳ 動作制御信号 Ｃ１〜Ｃ７ テスト信号 ／ＲＡＳ ローアドレスストローブ信号 ／ＷＥ ライトイネーブル信号 ／ＣＡＳ カラムアドレスストローブ信号 ＡＤＤ アドレス信号 Ｖ_PP 昇圧電源電圧 Ｖ_SS グランド電位 Ｖ_DLP 降圧電源電圧

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部接続端子から入力されるテストモー
   ド信号に基づいて所定のテスト信号を出力するテストモ
   ード制御手段と、前記テストモード制御手段から出力さ
   れたテスト信号に対応したセンスレベルの設定を行うセ
   ンスレベル変更部が設けられたセンスレベル検知手段と
   を設けたことを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置おい
   て、前記センスレベル変更部が、センスレベルを調整す
   る複数のトランジスタと、前記テスト信号に基づいて、
   それぞれの前記複数のトランジスタの接続先を切り換え
   る切り換え部とよりなることを特徴とする半導体集積回
   路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記テストモード制御手段に入力される
   テストモード信号が、ライトイネーブル信号、ローアド
   レスストローブ信号、カラムドレスストローブ信号なら
   びにアドレス信号の組合せであることを特徴とする半導
   体集積回路装置。