JPH10247883A

JPH10247883A - Ｓｄｈ伝送システム

Info

Publication number: JPH10247883A
Application number: JP5059697A
Authority: JP
Inventors: Norio Sugano; 典夫菅野; Yukio Hirano; 幸男平野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 1998-09-14
Anticipated expiration: 2017-03-05
Also published as: JP2980050B2

Abstract

(57)【要約】【課題】従来方式のＳＤＨ伝送における既存低速信号
の収容伝送において、オペレーションシステムから多重
領域を設定し、柔軟かつ単純な装置構成で収容し伝送す
る。【解決手段】オペレーションシステムとの制御信号伝
送リンクが１５の終端回路で終端される。設定される制
御情報は１６の制御信号発生用随意書き込みメモリにダ
ウンロードされる。仮想コンテナ多重分離バスからの多
重信号の分離は１１のメモリ書き込み制御信号により、
中継するデータについては１９のバスインターコネクシ
ョンスイッチの制御信号２０により、仮想多重化バスへ
の多重化は２２のメモリからの読み出し制御信号により
任意に制御する。以上のように制御信号発生用随意書き
込みメモリのデータをオペレーションシステムよりダウ
ンロードし任意に設定することにより網同期した６４ｋ
ｂ／ｓの任意の整数倍の伝送速度を持つ連続入力信号を
柔軟に仮想コンテナに多重する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、低速既存インタ
フェース信号（ＰＤＨ：Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ
ＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）あるいは低次
群の同期ディジタルハイアラーキ（ＳＤＨ：Ｓｙｎｃｈ
ｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）
インタフェース信号を多重して伝送するＩＴＵ−Ｔ（Ｉ
ｎｔｅｒｎａｔｉｏｎａｌＴｅｌｅｃｏｍｍｕｎｉｃ
ａｔｉｏｎＵｎｉｏｎＴｅｌｅｃｏｍｍｕｎｉｃａ
ｔｉｏｎＳｔａｎｄａｒｄｉｚａｔｉｏｎＳｅｃｔ
ｏｒ）の国際標準勧告に準拠した同期ディジタルハイア
ラーキ（ＳＤＨ：ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔ
ａｌＨｉｅｒａｒｃｈｙ）伝送装置に関するものであ
る。

【０００２】

【従来の技術】図１１はオーム社刊「ＳＤＨ伝送方式」
ｐｐ．４３に掲載されている従来のＳＤＨ多重化の構造
を示すＳＤＨ多重化構造図である。従来、各種の低速既
存インタフェース信号をＩＴＵーＴの国際標準勧告に準
拠した同期ディジタルハイアラーキに多重化して伝送す
る場合、図１１に示される多重化構造を採り多重化され
てきた。例えば、１．５Ｍｂ／ｓ系情報の場合、Ｃー１
１として定義され、規格化された箱（規格化された伝送
容量）のコンテナ（Ｃ：Ｃｏｎｔａｉｎｅｒ）１１３に
収容される。

【０００３】次に、このコンテナ１１３に誤り監視転送
機能等を持つパスオーバーヘッド（ＰＯＨ：Ｐａｔｈ
ＯｖｅｒＨｅａｄ）を付加しＶＣー１１として定義さ
れた低次バーチャルコンテナ（Ｌｏｗｅｒｏｒｄｅｒ
ＶＣ：ＶｉｒｔｕａｌＣｏｎｔａｉｎｅｒ）１０６
にマッピングして収容される。次に、高次バーチャルコ
ンテナ（ＨｉｇｈｅｒｏｒｄｅｒＶＣ：Ｖｉｒｔｕ
ａｌＣｏｎｔａｉｎｅｒ）との多重化情報のフレーム
位相の時間差を、アドレスで表示するトリビュタリユニ
ット（ＴＵ：ＴｒｉｂｕｔａｒｙＵｎｉｔ）ポインタ
を前記低次バーチャルコンテナに付加し、ＴＵ−１１と
して定義されたトリビュタリユニット１０７を生成す
る。

【０００４】次に、ＴＵ−１１を４個束ねてＴＵＧ−２
で定義されたトリビュタリユニットグループ１０８を生
成する。以下、前記手順と同じようにパスオーバヘッド
を付加し７個束ねて、ＶＣー３で定義された高次バーチ
ャルコンテナ１０９を、管理ポインター（ＡＵーＰＴ
Ｒ：ＡｄｍｉｎｉｓｔｒａｔｉｖｅＵｎｉｔＰｏｉ
ｎｔｅｒ）を付加しＡＵ−３で定義された管理ユニット
（ＡＵ：ＡｄｍｉｎｉｓｔｒａｔｉｖｅＵｎｉｔ）１
１０を、さらに３個束ねてＡＵＧで定義された管理ユニ
ットグループ１１１を、さらにＮ個束ねてＳＴＭ−Ｎ
（ＳｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｐｏｒｔＭｏ
ｄｕｌｅＬｅｖｅｌＮ）で定義された同期転送モジ
ュール１１２を最終的に生成し伝送フレームとして伝送
してきた。

【発明が解決しようとする課題】

【０００５】上記のように従来からの多重化構成をとっ
た場合、既存低速信号を上記の様な高次バーチャルコン
テナに収容し伝送するに当たり、何重ものパスオーバー
ヘッドの付加と各種ポインタの付加などの信号処理操作
が入るため、ＳＤＨ伝送装置の構成が複雑になり、かつ
またハードウエアの規模も大きくなり従って複数の装置
から構成されるようになる場合もあり、ひいては高価格
なシステムになり経済的な通信サービス提供の実現の大
きな障害になるという問題点があった。

【０００６】また、速度の異なる既存の低速信号を収容
する場合、最初にシステムを設置した時点での多重化構
造をサービスを拡充しながら、増設あるいは変更するこ
とが難しいという問題点があった。

【０００７】この発明はこのような問題点を解決するた
めになされたもので、各種の既存の低速信号とそれ以外
の網同期（周波数同期と位相同期）がとれていない任意
の低速信号を高次バーチャルコンテナに収容し伝送する
に当たり、単純な構成でしかも標準勧告化及び非標準化
も含め、各種ネットワーク形態をサポートするととも
に、将来的な構成の変更及び拡張等に対しても極めて柔
軟に対応でき、さらに従来よりも極めて経済的に実現で
き低コストで通信サービスを提供するＳＤＨ伝送装置を
得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るＳＤＨ伝
送装置の多重化、多重分離方式は、VC-3, VC-4, VC-4-4
C, VC-4-16C, VC-4-64C等の高次バーチャルコンテナを
使用し、64kb/s単位の多重タイムスロット単位でアクセ
ス制御する。送信側多重化回路では、汎用の高次バーチ
ャルコンテナ多重化バスを設け、各種既存の低速インタ
フェースが接続され、上記高次バーチャルコンテナフレ
ーム中の64kb/s単位の任意の多重タイムスロットをアド
レスとし、制御回路からの制御信号により、低速インタ
フェースの入力データを予めきめられたアドレスのタイ
ムスロットへ多重する。

【０００９】また、受信側多重分離回路では、汎用の高
次バーチャルコンテナ多重分離バスを設け、各種既存の
低速インタフェースが接続され、上記高次バーチャルコ
ンテナフレーム中の64kb/s単位の任意の多重タイムスロ
ットをアドレスとし、制御回路からの制御信号により、
予めきめられたアドレスのタイムスロットに多重された
データを選択的に上記多重分離バスに読み込み低速イン
タフェース用の出力データとして多重分離する。

【００１０】また、中継伝送装置（Ｒｅｐｅａｔｅ
ｒ）、挿入分離型多重変換装置（ＡｄｄＤｒｏｐＭｕ
ｌｔｉｌｅｘｅｒ）では上記多重バスと多重分離バスを
接続するバスインターコネクションスイッチを備え、上
記高次バーチャルコンテナフレーム中の64kb/s単位の任
意の多重タイムスロット毎に接続及び分離動作を制御で
きる。

【００１１】また、制御回路の制御情報は随意書き込み
メモリに収納し、ネットワークのシステム管理を実施す
る制御端末より、ネットワークを構成するそれぞれの伝
送装置の前記制御信号発生用随意書き込みメモリにダウ
ンロードする機能を備え、上記課題を解決するため次の
手段を設け、単純な構成で多重化、多重分離、中継転送
等の伝送機能をとりその構成、容量等の内容を遠隔から
柔軟に設定できることを特徴とする。

【００１２】第１の発明に係るＳＤＨ伝送装置は、局間
伝送路からの仮想コンテナ（ＶＣ：ｖｉｒｔｕａｌＣ
ｏｎｔａｉｎｅｒ）フレームに多重されたデータを選択
的に多重分離する仮想コンテナ多重分離バスと、該多重
分離バスによって分離されたデータを速度変換用メモリ
回路を介して入力し、網同期した６４ｋｂ／ｓの任意の
整数倍の伝送速度を持つ連続低速信号を作成して局内伝
送路へ出力する複数の低速出力インタフェースと、網同
期した６４ｋｂ／ｓの任意の整数倍の伝送速度を持つ連
続低速入力信号を局内伝送路から入力して終端を行い正
味のデータを出力する複数の低速入力インタフェース
と、該低速入力インタフェースに設けられた速度変換メ
モリ回路を介して前記低速インタフェースからの入力デ
ータを仮想コンテナフレーム中の６４ｋｂ／ｓ単位の任
意の多重タイムスロットをアドレスとし、予めきめられ
たアドレスのタイムスロットへ多重して局間伝送路へ出
力する仮想コンテナ多重バスと、前記仮想コンテナ多重
分離バスと仮想コンテナ多重バスとの両方のバスを６４
ｋｂ／ｓ容量のバイト単位の多重タイムスロットを基本
単位として任意に制御するバスインターコネクションス
イッチ（ＢＩＳＷ：ＢｕｓＩｎｔｅｒｃｏｎｎｅｃｔ
ｉｏｎＳｗｉｔｃｈ）と、該バスインターコネクショ
ンスイッチの接続を６４ｋｂ／ｓ容量のバイト単位の多
重タイムスロットを基本単位として任意に制御するメモ
リと、該メモリの駆動用に供給するため、前記仮想コン
テナフレームを単位としてシーケンシャルにアドレスを
発生するアドレス発生回路とを備え、ＳＤＨ伝送フレー
ム中の監視・制御情報伝送用のセクションオーバーヘッ
ド部の任意の多重タイムスロットより構成される制御信
号伝送リンクを用い、ネットワークのシステム管理を実
施する制御端末より、前記メモリに多重、多重分離、通
過中継等の制御情報をダウンロードするものである。

【００１３】また、第２の発明に係るＳＤＨ伝送装置
は、局間伝送路からの仮想コンテナフレームに多重され
たデータを選択的に多重分離する仮想コンテナ多重分離
バスと、該多重分離バスによって分離されたデータを速
度変換用メモリ回路を介して入力し、網同期した６４ｋ
ｂ／ｓの任意の整数倍の伝送速度を持つ連続低速信号を
作成して局内伝送路へ出力する複数の低速出力インタフ
ェースと、網同期した６４ｋｂ／ｓの任意の整数倍の伝
送速度を持つ連続低速入力信号を局内伝送路から入力し
て終端を行い正味のデータを出力する複数の低速入力イ
ンタフェースと、該低速入力インタフェースに設けられ
た速度変換メモリ回路を介して前記低速インタフェース
からの入力データを仮想コンテナフレーム中の６４ｋｂ
／ｓ単位の任意の多重タイムスロットをアドレスとし、
予めきめられたアドレスのタイムスロットへ多重して局
間伝送路へ出力する仮想コンテナ多重バスと、前記仮想
コンテナ多重分離バスと仮想コンテナ多重バスとの両方
のバスを６４ｋｂ／ｓ容量のバイト単位の多重タイムス
ロットを基本単位として任意に制御するバスインターコ
ネクションスイッチと、該バスインターコネクションス
イッチの接続を６４ｋｂ／ｓ容量のバイト単位の多重タ
イムスロットを基本単位として任意に制御するメモリ
と、該メモリの駆動用に供給するため、前記仮想コンテ
ナフレームを単位としてシーケンシャルにアドレスを発
生するアドレス発生回路とを備え、ＳＤＨ伝送フレーム
中の監視・制御情報伝送用のセクションオーバーヘッド
部の任意の多重タイムスロットによって構成される制御
信号伝送リンク伝送機能を使用しない外部の監視・制御
情報伝送用ネットワークを介しての制御信号伝送リンク
を用い、ネットワークのシステム管理を実施する制御端
末より、前記外部の監視・制御情報伝送用ネットワーク
を介し、メモリに多重、多重分離、通過中継等の制御情
報をダウンロードするものである。

【００１４】また、第３の発明に係るＳＤＨ伝送装置
は、制御信号発生用メモリを２面以上と、該２面以上の
それぞれのメモリの正常動作を診断する診断手段と、該
診断手段の診断結果より前記２面以上のメモリからの制
御信号の供給を選択する選択手段とを備えたものであ
る。

【００１５】また、第４の発明に係るＳＤＨ伝送装置
は、制御信号発生用メモリ２面以上の組合わせを２系統
以上備え、ネットワークのシステム管理を実施する制御
端末より、伝送装置を運用している制御信号発生用メモ
リと別系のメモリに新たな伝送ネットワーク構成を実現
する制御情報をダウンロードし、運用制御メモリの系統
を切替えるものである。

【００１６】また、第５の発明に係るＳＤＨ伝送装置
は、複数の入力インタフェースと複数の多重化バスを接
続する各インタフェースごとのアクセス制御スイッチ回
路と前記複数の出力インタフェースと複数の前記多重分
離バスを接続する各インタフェースごとのアクセス制御
選択回路を備え、各種標準化されたリニア接続、２ファ
イバリング、４ファイバリングを実現するものである。

【００１７】また、第６の発明に係るＳＤＨ伝送装置
は、複数のＳＤＨ挿入分離型多重変換装置（ＡＤＭ：Ａ
ｄｄＤｒｏｐＭｕｌｔｉｐｌｅｘｅｒ）を一本のリ
ング状伝送路で接続し、任意の装置間でＳＤＨフレーム
の同一多重タイムスロットを使用し、双方向通信パスを
確保するものである。

【００１８】また、第７の発明に係るＳＤＨ伝送装置
は、ＳＤＨ挿入分離型多重変換装置に二組の多重化バ
ス、多重分離バス、バスインターコネクションスイッチ
と、複数の入力インタフェースと複数の前記多重バスを
接続する各インタフェースごとのアクセス制御スイッチ
回路と、前記複数の出力インタフェースと複数の前記多
重分離バスを接続する各インタフェースごとのアクセス
制御選択回路と、を備え、前記二組の多重化バス、多重
分離バス、バスインターコネクションスイッチを二本の
リング状伝送路で接続し、二重系の構成により障害発生
時に切替救済を行うものである。

【００１９】また、第８の発明に係るＳＤＨ伝送装置
は、リング状ネットワークを構成し、バスインターコネ
クションスイッチの制御によりネットワークに接続され
ている一つの任意の装置から複数の任意の装置に伝送パ
スを構成することにより、同報機能を備えたものであ
る。

【００２０】

【発明の実施の形態】

実施の形態１．図１は、この発明に係るＳＤＨ伝送装置
の一実施の形態を示すＳＤＨ挿入分離型多重変換装置
（ＡＤＭ：ＡｄｄＤｒｏｐＭｕｌｔｉｐｌｅｘｅ
ｒ）の構成図であり、同時にこのＳＤＨ挿入分離型多重
変換装置を複数接続した場合のＳＤＨフレームの多重
化、多重分離、パススルー設定制御情報のダウンロード
経路を示している。図１において、１はオペレーション
システム（ＯｐＳ）、２ａ、２ｂ、２ｃはＳＤＨ挿入分
離型多重変換装置、３ａ、３ｂ、３ｃは光送受信部、４
ａ、４ｂ、４ｃはセクション処理部、５ａ、５ｂ、５ｃ
はオーバーヘッドアクセス部、６ａ、６ｂ、６ｃはバー
チャルコンテナ多重・多重分離制御部、７ａ、７ｂ、７
ｃは高次パス処理部、８ａ、８ｂ、８ｃは低速入出力イ
ンタフェース部である。

【００２１】また、図２はこの発明に係るＳＤＨ伝送装
置の一実施の形態を示すＳＤＨ挿入分離型多重変換装置
の構成図である。図２において、９は分離低速信号出力
インタフェース、１０は速度変換用メモリ、２１１はメ
モリ書き込み制御信号、１１は出力終端を行う出力イン
タフェース回路、１２はＳＤＨ受信セクション処理部、
１３は仮想コンテナ多重分離バスである。

【００２２】また、１４は受信オーバーヘッドアクセス
回路、１５は仮想コンテナ多重制御信号伝送リンク終端
回路、１６は制御信号発生用随意書き込みメモリ（ＲＡ
Ｍ：ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、１
７は制御信号発生用随意書き込みメモリアドレス信号、
１８は仮想コンテナフレームカウンタである。１９はバ
スインターコネクションスイッチ（ＢＩＳＷ：Ｂｕｓ
ＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎＳｗｉｔｃｈ）であ
る。２０はバスインターコネクションスイッチ制御信号
である。

【００２３】また、２１はバスインターコネクションス
イッチ出力である。２２はメモリ読み出し制御信号、２
３はメモリ出力信号、２４は仮想コンテナ多重化バス、
２５は挿入低速信号入力インタフェース、２６は入力終
端を行う入力インタフェース回路、２７は速度変換用メ
モリ、２８はＳＤＨ送信セクション処理部である。な
お、入力終端とは局内伝送路からの伝送フレームに誤り
が有るか否かを監視した後、フレーム同期をとり、制御
情報を除く正味のデータを作成して出力することであ
る。

【００２４】また、図３は仮想コンテナの多重、多重分
離およびパススルーを行う際の、ＳＤＨ挿入分離型多重
変換装置の各主要機能部の動作信号を示すタイミングチ
ャートである。図３（ａ）において、２ａ、２ｂ、２ｃ
はＳＤＨ挿入分離型多重変換装置である。また、ＣＨａ
はチャネルａ、ＣＨｂはチャネルｂ、ＣＨｃはチャネル
ｃを示す。

【００２５】次に、この実施の形態の動作を説明する。
図３は３台のＳＤＨ挿入分離型多重変換装置２ａ、２
ｂ、２ｃがこの順に接続されており、中間のＳＤＨ挿入
分離型多重変換装置２ｂの動作を示す。信号としてはチ
ャネルａの１．５Ｍｂ／ｓの低速データ信号が分離さ
れ、チャネルｃの６．３Ｍｂ／ｓの低速データ信号がパ
ススルーされ、新たにチャネルｂの１．５Ｍｂ／ｓの低
速データ信号が挿入される場合を示している。

【００２６】図２に示すように、受信されたＳＤＨフレ
ームは受信セクション処理部１２によってＳＤＨの終端
が施され、仮想コンテナ多重分離バス１３へ仮想コンテ
ナフレームが出力される。この仮想コンテナフレームは
図３に示されるようにチャネルａの１．５Ｍｂ／ｓの信
号が＃１〜＃２４のタイムスロットに、チャネルｃの
６．３Ｍｂ／ｓの信号が＃２５〜＃１２０のタイムスロ
ットに多重されて構成されている。出力される仮想コン
テナフレームの位相に同期して仮想コンテナフレームカ
ウンタ１８が動作し、図３（ｂ）に示すようにフレーム
カウンタアドレス信号１７が出力される。

【００２７】チャネルａインタフェースの読み出し制御
信号を図３（ｂ）の２１１に示すごとく仮想コンテナの
フレーム内のチャネルａの多重データのタイムスロット
＃１〜＃２４の位置にチャネルａ低速メモリ書込制御信
号２１１を供給するよう制御信号発生随意書き込みメモ
リ１６にデータを蓄積すればよい。これにより、仮想コ
ンテナ多重分離バス１３より図３（ｂ）のチャネルａメ
モリ入力信号として速度変換用メモリ１０に１．５Ｍｂ
／ｓのデータが選択的に書き込まれる。次に、速度変換
用メモリ１０内のデータは網同期のとれたクロックによ
り読み出され、出力インタフェース１１によって送信終
端処理が施され、低速データ出力信号として出力され
る。必要に応じてクロック信号も出力される。

【００２８】一方、チャネルｃの多重データは多重分離
せず仮想コンテナ多重化バスにパススルーして中継する
が、このためには、バスインターコネクションスイッチ
１９にちょうど仮想コンテナのフレーム内のチャネル
ｃの多重データのタイムスロット＃２５〜＃１２０の位
置に接続命令の制御信号２０を供給するよう制御信号発
生随意書き込みメモリ１６にデータを蓄積すればよい。
バスインターコネクションスイッチ１９はトライステ
ートバッファゲート等で構成され、バイト単位の多重タ
イムスロット単位で任意に両方のバス間の接続を制御で
きる。

【００２９】制御信号２０に従い、バスインターコネク
ションスイッチ出力２１には仮想コンテナフレーム中の
チャネルｃの多重データの部分のみが出力され、仮想コ
ンテナフレーム中の他のデータ部分はアイソレートされ
る。次に、新たにチャネルｂの１．５Ｍｂ／ｓの信号が
＃１〜＃２４のタイムスロットに挿入多重される。この
とき、低速入力インタフェース２５に網同期した１．５
Ｍｂ／ｓの連続入力信号が入力し、入力インタフェース
回路２６によって終端される。入力信号中、正味のデー
タは速度変換用メモリ２７に入力される。

【００３０】図３（ｂ）に示す仮想コンテナフレームの
＃１〜＃２４を収容する場合、仮想コンテナフレームカ
ウンタ１８から生成される仮想コンテナフレーム中のタ
イムスロット位置を示すアドレス信号１７の＃１〜＃２
４でメモリ２７から仮想コンテナ多重化バス２４に出力
するよう、読み出し制御信号を２２を図３（ｂ）の２２
に示すごとく出力するよう制御信号発生随意書き込みメ
モリ１６にデータを蓄積すればよい。このとき図３
（ｂ）の２３に示すように速度変換用メモリ２７よりデ
ータが出力される。

【００３１】このようにして、仮想コンテナ多重化バス
２４には図３（ｂ）の２４に示すようにチャネルｃとチ
ャネルｂの合成信号が出力される。この合成信号は送信
セクション処理部２３によって送信終端処理され、次段
のＳＤＨ挿入分離型多重変換装置２ｃへ送出される。

【００３２】次に、多重化、多重分離、パススルーを行
う制御信号のオペレーションシステムからのダウンロー
ドの方法について図１により説明する。図１に示すよう
にオペレーションシステム（ＯｐＳ）１はネットワーク
を構成するＳＤＨ挿入分離型多重変換装置の一つ２ａに
接続される。

【００３３】オペレーションシステム（ＯｐＳ）１から
のＳＤＨ挿入分離型多重変換装置２ａの設定情報は直接
バーチャルコンテナ多重・多重分離制御部６ａに入力さ
れ、制御信号発生随意書き込みメモリ（図示せず）に蓄
積される。ネットワークを構成する他の装置２ｂ、２ｃ
への設定情報はオーバーヘッドアクセス部５ａに入力さ
れた後、セクション処理部４ａによってセクションオー
バーヘッドの任意のタイムスロットに多重される。この
信号は光送受信部３ａによって光信号に変換され、隣の
ＳＤＨ挿入分離型多重変換装置２ｂへ伝送される。

【００３４】隣のＳＤＨ挿入分離型多重変換装置２ｂで
は、伝送された光信号は光送受部３ｂによって電気信号
に変換された後、セクション処理部４ｂによって受信終
端され送信終端回路（図示せず）へ中継される。送信終
端回路へ中継されたダウンロード制御情報は隣のＳＤＨ
挿入分離型多重変換装置２ｃへ伝送されダウンロードさ
れる。

【００３５】また、セクション処理部４ｂによって受信
終端された信号の一部はオーバーヘッドアクセス部５ｂ
を経由してバーチャルコンテナ多重・多重分離制御部６
ｂに入力され、制御信号発生随意書き込みメモリ（図示
せず）に蓄積される。

【００３６】以上のような構成により、仮想コンテナフ
レーム中の各バイト単位の多重タイムスロットごとに、
データの分離、パススルー、挿入の制御を行う制御情報
をオペレーションシステムよりセクションオーバーヘッ
ドの任意のタイムスロットを用いた制御信号伝送リンク
により各装置のネットワーク制御信号発生随意書き込み
メモリにダウンロードすることにより、多重化、多重分
離、パススルーの内容を自由に設定でき簡易な構成で柔
軟な機能のＳＤＨ挿入分離型多重変換装置が実現でき
る。

【００３７】実施の形態２．図４は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示す説明図であり、複
数装置接続における多重化、多重分離、パススルー設定
制御情報のダウンロード経路を示している。図４におい
て、１はオペレーションシステム（Ｏｐｓ）、２ａ、２
ｂ、２ｃはＳＤＨ挿入分離型多重変換装置、３ａ、３
ｂ、３ｃは光送受信部、４ａ、４ｂ、４ｃはセクション
処理部、５ａ、５ｂ、５ｃはオーバーヘッドアクセス
部、６ａ、６ｂ、６ｃはバーチャルコンテナ多重・多重
分離制御部、７ａ、７ｂ、７ｃは高次パス処理部、８
ａ、８ｂ、８ｃは低速入出力インタフェース部、２９は
仮想コンテナ（ＶＣ）多重制御信号伝送ネットワークで
ある。

【００３８】次に、図４に示す制御情報ダウンロードの
動作について説明する。図４において、各ＳＤＨ挿入分
離型多重変換装置の分離、パススルー、挿入等の制御情
報はオペレーションシステム１から仮想コンテナ多重制
御信号伝送ネットワーク２９を用いた制御信号伝送リン
クにより各装置の仮想コンテナ多重・多重分離制御部６
ａ、６ｂ、６ｃに伝達され各ＳＤＨ挿入分離型多重変換
装置のネットワーク制御信号発生随意書き込みメモリ
（図示せず）にダウンロードされる。それ以外の制御動
作に関連する各装置内部の構成は実施の形態１と同じで
ある。

【００３９】以上のような構成により、伝送装置主信号
系内のうめこみ制御信号伝送リンクに比較し、独自に安
定な伝送リンクが使用でき、信頼性の高いネットワーク
が構築できる。

【００４０】実施の形態３．図５は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示す仮想コンテナ多重
・多重分離制御部の構成図である。図５において、３０
は仮想コンテナ多重制御信号伝送リンク終端回路、３１
は制御信号発生随意書き込みメモリ入力データ、３２は
書き込み制御信号、３３は書き込みアドレス信号、３４
は冗長構成の“０”系制御信号発生随意書き込みメモリ
（ＲＡＭ（０））、３５は冗長構成の“１”系制御信号
発生随意書き込みメモリ（ＲＡＭ（１））である。

【００４１】また、３６は仮想コンテナフレームカウン
タ、３７読み出しアドレス信号、３８は“０”系制御信
号発生随意書き込みメモリ出力、３９は“１”系制御信
号発生随意書き込みメモリ出力、４０はメモリ出力選択
制御回路、４１は選択制御信号、４２は選択回路、４３
は選択メモリ出力制御信号である。

【００４２】次に、図５に示す仮想コンテナ多重・多重
分離制御部の動作について説明する。図５において、オ
ペレーションシステム（図示せず）から仮想コンテナフ
レーム中の各バイト単位の多重タイムスロットごとに、
データの分離、パススルー、挿入の制御を行う制御情報
が制御情報伝送データリンク（図示せず）を経由して仮
想コンテナ多重制御信号伝送リンク終端回路３０に入力
される。メモリ書き込み制御信号３２を制御し両系統の
制御信号発生随意書き込みメモリ３４、３５へのデータ
の書き込み（ダウンロード）を実施する。アドレス信号
３３のアドレス信号に同期してデータ信号３１が両系の
制御信号発生随意書き込みメモリ３４、３５に書き込ま
れる。

【００４３】制御データのダウンロードが完了すると、
メモリ書き込み制御信号３２は書き込み禁止になり、読
み出し制御モードとなる。仮想コンテナフレームカウン
タ３６からの読み出しアドレス信号３７が両系統の制御
信号発生随意書き込みメモリ３４、３５に供給され、
“０”系制御信号発生随意書き込みメモリ３４出力から
は制御信号３８が出力され、“１”系制御信号発生随意
書き込みメモリ３５からは制御信号３９が出力される。

【００４４】次に、両方の出力信号は選択制御回路４０
に入り、両方の出力信号の正常性が検証される。通常は
この検証結果の内容を元に選択回路４２に正常なデータ
を選択するよう選択制御信号４１が供給され選択された
制御データ出力４３が出力される。

【００４５】以上のような構成により、システムの最も
重要な低速データ分離、中継、挿入等のパス設定の制御
情報を収納しているメモリ部を二重化構成とすることに
より信頼性の高いシステムが構成される。

【００４６】なお、この実施の形態では二重化構成につ
いて説明しているが、二重化以上の構成についても同様
のことがいえるのはいうまでもない。

【００４７】実施の形態４．図６は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示す仮想コンテナ多重
・多重分離制御部の構成図である。図６において、４４
は仮想コンテナ多重制御信号伝送リンク終端回路、４５
はＡ系メモリシステム制御信号発生随意書き込みメモリ
入力データ、４６はＢ系メモリシステム制御信号発生随
意書き込みメモリ入力データ、４７はＡ系メモリシステ
ム書き込み制御信号である。

【００４８】また、４８はＢ系メモリシステム書き込み
制御信号、４９はＡ系システム書き込みアドレス信号、
５０はＢ系システム書き込みアドレス信号、５１はＡ系
メモリシステム冗長構成“０”系制御信号発生随意書き
込みメモリ、５２はＡ系メモリシステム冗長構成“１”
系制御信号発生随意書き込みメモリ、５３はＢ系メモリ
システム冗長構成“０”系制御信号発生随意書き込みメ
モリ、５４はＢ系メモリシステム冗長構成“１”系制御
信号発生随意書き込みメモリ、５５は仮想コンテナフレ
ームカウンタ、５６は読み出しアドレス信号である。

【００４９】また、５７はＡ系メモリシステム“０”系
制御信号発生随意書き込みメモリ出力、５８はＡ系メモ
リシステム“１”系制御信号発生随意書き込みメモリ出
力、５９はＢ系メモリシステム“０”系制御信号発生随
意書き込みメモリ出力、６０はＢ系メモリシステム
“１”系制御信号発生随意書き込みメモリ出力、６１は
Ａ系メモリシステムメモリ出力選択制御回路、６２はＡ
系メモリシステム選択制御信号、６３はＡ系メモリシス
テム選択回路、６４はＡ系メモリシステム選択メモリ出
力制御信号、６５はＢ系メモリシステムメモリ出力選択
制御回路、６６はＢ系メモリシステム選択制御信号、６
７はＢ系メモリシステム選択回路、６８はＢ系メモリシ
ステム選択メモリ出力制御信号、６９はＡ系／Ｂ系メモ
リシステム切替回路、７０は切替回路出力制御データ信
号である。

【００５０】次に、図６に示す仮想コンテナ多重・多重
分離制御部の動作について説明する。図６において、オ
ペレーションシステム（図示せず）から仮想コンテナフ
レーム中の各バイト単位の多重タイムスロットごとに、
データの分離、パススルー、挿入の制御を行う制御情報
が制御情報伝送データリンク（図示せず）を経由して仮
想コンテナ多重制御信号伝送リンク終端回路４４に入力
される。新たに制御情報を両系統メモリシステムの両系
制御信号発生随意書き込みメモリ５１〜５４へダウンロ
ードする場合は、Ａ系／Ｂ系切替回路６９によって駆動
制御信号７０を供給していない待機中の系統のメモリシ
ステムの方へダウンロードされる。

【００５１】メモリ書き込み制御信号４７あるいは４８
を制御し二系統の御信号発生随意書き込みメモリへのデ
ータの書き込みを実施する。アドレス信号４９あるいは
５０のアドレス信号に同期してデータ信号４５あるいは
４６がＡ／Ｂいずれかの系統の制御信号発生随意書き込
みメモリに書き込まれる。制御データのダウンロードが
完了すると、メモリ書き込み制御信号４６あるいは４７
は書き込み禁止になり、読み出し制御モードとなる。仮
想コンテナフレームカウンタ５５からの読み出しアドレ
ス信号５６がそれぞれの制御信号発生随意書き込みメモ
リ５１〜５４に供給され、“０”系制御信号発生随意書
き込みメモリ５１あるいは５２からは制御信号５７ある
いは５８が出力される。“１”系制御信号発生随意書き
込みメモリ出力５３あるいは５４からは制御信号５９あ
るいは６０が出力される。

【００５２】次に、両方の制御信号は選択制御回路６１
あるいは６５に入り両方の出力データの正常性が検証さ
れる。通常は検証結果の内容を元に選択回路６３あるい
は６７に正常なデータを選択するよう選択制御信号６２
あるいは６６が供給され選択メモリ出力制御信号６４あ
るいは６８が出力される。このようにしてＡ系あるいは
Ｂ系のどちらかの待機系に制御データがダウンロードさ
れるとＡ系／Ｂ系切替回路６９に仮想コンテナ多重制御
信号伝送リンク終端回路４４から切替命令信号が出さ
れ、新たにダウンロードされたメモリシステムにより制
御信号が供給される。

【００５３】以上のような構成により、システムの最も
重要な低速データ分離、中継、挿入等のパス設定の制御
情報を収納しているメモリ部を二重化構成とすることに
より信頼性の高いシステムが構成されるとともにメモリ
システムを２系統もつことによりシステムの運用変更が
柔軟に設定できるネットワークが実現される。

【００５４】なお、この実施の形態では二重化構成のメ
モリ部を有する２系統のメモリシステムについて説明し
ているが、二重化以上の構成をもつメモリ部を有する２
系統以上のメモリシステムについても同様のことがいえ
るのはいうまでもない。

【００５５】実施の形態５．図７は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示す仮想コンテナＳＤ
Ｈ挿入分離型多重変換装置の構成図である。図７におい
て、７１は分離低速信号出力インタフェース、７２は入
力バス選択回路、７３は速度変換用メモリ、７４は出力
終端を行う出力インタフェース回路、７５は制御信号選
択回路である。

【００５６】また、７６ａ、７６ｂは仮想コンテナ多重
分離バス、７７ａ、７７ｂはバスインターコネクション
スイッチ、７８ａ、７８ｂは仮想コンテナ多重化バス、
７９ａ、７９ｂは制御信号発生用随意書き込みメモリ
（ＲＡＭ）、８０ａ、８０ｂは仮想コンテナフレームカ
ウンタである。

【００５７】また、８１は挿入低速信号入力インタフェ
ース、８２は入力終端を行う入力インタフェース回路、
８３は速度変換用メモリ、８４は出力バス選択回路、８
５は制御信号選択回路である。

【００５８】次に、図７に示す仮想コンテナＳＤＨ挿入
分離型多重変換装置の動作について説明する。図７は、
この発明に係る２系統の伝送系（例えばＥａｓｔーＷｅ
ｓｔ、ＷｅｓｔーＥａｓｔ）を備えたＳＤＨ挿入分離型
多重変換装置の構成を示している。図７において、両方
向から受信されたＳＤＨフレーム信号はそれぞれの受信
セクション処理部（図示せず）によってＳＤＨの終端が
施され、仮想コンテナ多重分離バス７６ａ、７６ｂへ仮
想コンテナフレームが出力される。この仮想コンテナフ
レームの位相に同期して仮想コンテナフレームカウンタ
８０ａ、８０ｂが動作し、フレームカウンタアドレス信
号が出力される。

【００５９】仮想コンテナフレーム中の多重分離したい
データのタイムスロットに対応して読み出し制御信号を
制御信号発生用随意書き込みメモリ（ＲＡＭ）７９ａ、
７９ｂから出力する。２系統の伝送ルートのどちらから
多重分離するかは入力バス選択回路７２とメモリ読み出
し制御信号選択回路７５がオペレーションシステム（図
示せず）からダウンロードされる制御信号に基づいて選
択する。選択されたメモリ読み出し制御信号により仮想
コンテナ多重分離バス７６ａあるいは７６ｂより速度変
換用メモリ７３にデータが選択的に書き込まれる。

【００６０】次に、速度変換用メモリ７３に書き込まれ
たデータは網同期のとれたクロックにより読み出され出
力インタフェース回路７４によって送信終端処理が施さ
れ低速出力信号として局内伝送路へ出力される。必要に
応じてクロック信号も出力される。

【００６１】次に、挿入低速信号が多重される場合の動
作について説明する。低速入力インタフェース８１に局
内伝送路からの網同期した低速入力信号が入力され、入
力インタフェース回路８２によって終端される。低速入
力信号中、正味のデータは速度変換用メモリ８３に入力
される。このとき、仮想コンテナフレームの所定タイム
スロットに多重するよう読み出し制御信号が制御信号発
生用随意書き込みメモリ７９ａ、７９ｂから出力され
る。

【００６２】２系統の伝送ルートのどちらに多重化する
かは出力バス選択回路８４とメモリ読み出し制御信号選
択回路８５がオペレーションシステム（図示せず）から
ダウンロードされる制御信号に基づいて選択する。この
ように速度変換用メモリ８３より仮想コンテナ多重化バ
ス７８ａあるいは７８ｂにデータが出力される。このデ
ータは送信セクション処理部（図示せず）によって送信
終端処理された後、仮想コンテナ多重化バス７８ａある
いは７８ｂを介して次段のＳＤＨ挿入分離型多重変換装
置へ送出される。

【００６３】なお、この実施の形態では二系統の局間伝
送路について説明しているが、３系統以上の局間伝送路
についても同様のことがいえることはいうまでもない。

【００６４】また、上記以外に、伝送路の系統を増加さ
せ、入力バス選択回路７２、出力バス選択回路８４、制
御信号選択回路７５及び８５の選択入力数を増加させる
ことにより、通常の多重化セクション（Ｍｕｌｔｉｐｌ
ｅｘＳｅｃｔｉｏｎ）プロテクション方式の標準化ネ
ットワーク構成にも対応できる。

【００６５】また、図７の構成で２系統の伝送路をリン
グ状に接続し出力選択回路８４を並列分岐機能が実現さ
れるよう接続すれ、パス（Ｐａｔｈ）プロテクション方
式の２ｆｉｂｅｒリング型標準化ネットワーク構成にも
対応できる。

【００６６】以上の構成により、複数の伝送系に対応し
た入力バス選択回路、出力バス選択回路、メモリ読み出
し制御信号選択回路を備え制御することにより標準化あ
るいは非標準化各種ネットワークを構成する簡易な構成
で柔軟な機能のＳＤＨ挿入分離型多重変換装置が実現で
きる。

【００６７】実施の形態６．図８は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ挿入分離型
多重変換によるネットワークの構成図である。図８にお
いて８６ａ、８６ｂ、８６ｃ、８６ｄはＳＤＨ挿入分離
型多重変換装置、８７ａ、８７ｃは低速信号入力インタ
フェース、８８ａ、８８ｂ、８８ｃ、８８ｄは仮想コン
テナ多重化バス、８９ａ、８９ｂ、８９ｃ、８９ｄはバ
スインターコネクションスイッチ、９０ａ、９０ｂ、９
０ｃ、９０ｄは仮想コンテナ多重分離バス、９１ａ、９
１ｃは低速出力インタフェースである。

【００６８】次に、図８に示すネットワークの動作につ
いて説明する。図８において、単一リング型伝送路に接
続されている２つのＳＤＨ挿入分離型多重変換装置８６
ａ、８６ｃ間で低速信号の全二重通信が行われる。ＳＤ
Ｈ挿入分離型多重変換装置８６ａでは送信低速入力信号
は入力信号インタフェース８７ａに入力され仮想コンテ
ナ多重化バス８８ａによって多重された上で、仮想コン
テナフレームとしてネットワークに接続されている次段
のＳＤＨ挿入分離型多重変換装置８６ｂへ送信される。

【００６９】ＳＤＨ挿入分離型多重変換装置８６ｂで
は、この仮想コンテナフレームは多重分離バス９０ｂ、
バスインターコネクションスイッチ８９ｂ、多重化バス
８８ｂを経由して中継され、次段のＳＤＨ挿入分離型多
重変換装置８６ｃへ送信される。ＳＤＨ挿入分離型多重
変換装置８６ｃでは、この仮想コンテナフレームは仮想
コンテナ多重分離バス９０ｃに出力され、出力された仮
想コンテナフレームは低速出力インタフェース９１ｃに
よって局内伝送路へ出力される。

【００７０】全二重通信のもう一方の送信低速信号はＳ
ＤＨ挿入分離型多重変換装置８６ｃの入力信号インタフ
ェース８７ｃに入力され、多重化バス８８ｃによって多
重化され、仮想コンテナフレームとして次段のＳＤＨ挿
入分離型多重変換装置８６ｄへ送信される。

【００７１】ＳＤＨ挿入分離型多重変換装置８６ｄで
は、この仮想コンテナフレームは前述のＳＤＨ挿入分離
型多重変換装置８６ｂと同じ動作で中継され、次段のＳ
ＤＨ挿入分離型多重変換装置８６ａへ送信される。ＳＤ
Ｈ挿入分離型多重変換装置８６ａに受信された仮想コン
テナフレームは仮想コンテナ多重分離バス９０ａに出力
され、出力された仮想コンテナフレームは低速出力イン
タフェース９１ａによって局内伝送路へ出力される。

【００７２】以上のような構成により、一本のリング型
伝送路を用い、異なる伝送経路の仮想コンテナフレーム
の同一タイムスロットを使用し、任意の装置間で、柔軟
で回線使用効率が高い全二重化低速信号伝送パスが確保
できるＳＤＨネットワークが経済的に構成できる。

【００７３】実施の形態７．図９は、この発明に係るＳ
ＤＨ伝送装置の別の実施の形態を示すＳＤＨ挿入分離型
多重変換装置によるネットワークの構成図である。図９
において、９２ａ、９２ｂ、９２ｃ、９２ｄはＳＤＨ挿
入分離型多重変換装置、９３ａ、９３ｃは低速信号入力
インタフェース、９４ａ、９４ｃは出力バス選択スイッ
チ、９５ａ、９５ｂ、９５ｃ、９５ｄ、９５ｅ、９５
ｆ、９５ｇ、９５ｈは仮想コンテナ多重化バス、９６
ａ、９６ｂ、９６ｃ、９６ｄ、９６ｅ、９６ｆ、９６
ｇ、９６ｈはバスインターコネクションスイッチ、９７
ａ、９７ｂ、９７ｃ、９７ｄ、９７ｅ、９７ｆ、９７
ｇ、９７ｈは仮想コンテナ多重化バス、９８ａ、９８ｃ
はバス選択回路、９９ａ、９９ｃは低速出力インタフェ
ースである。

【００７４】次に、図９に示すネットワークの動作につ
いて説明する。図９において、二重系リング型伝送路で
接続されている２つのＳＤＨ挿入分離型多重変換装置９
２ａ、９２ｃ間で低速信号の全二重通信が行われる。Ｓ
ＤＨ挿入分離型多重変換装置９２ａからの送信低速入力
信号は入力信号インタフェース９３ａに入力され、出力
バス選択スイッチ９４ａによって正常時の伝送ルートで
ある（図中破線）仮想コンテナ多重化バス９５ａを選択
し多重化されネットワークに接続されている次段のＳＤ
Ｈ挿入分離型多重変換装置９２ｂへ送信される。

【００７５】ＳＤＨ挿入分離型多重変換装置９２ｂでは
多重分離バス９７ｃ、バスインターコネクションスイッ
チ９６ｃ、多重化バス９５ｃを経由して中継され、次段
のＳＤＨ挿入分離型多重変換装置９２ｃへ送信される。
ＳＤＨ挿入分離型多重変換装置９２ｃでは仮想コンテナ
多重分離バス９７ｅに出力された信号は、バス選択回路
９８ｃによって選択され低速出力インタフェース９９ｃ
によって出力される。

【００７６】全二重通信のもう一方の送信低速信号はＳ
ＤＨ挿入分離型多重変換装置９２ｃの送信低速インタフ
ェース９３ｃに入力され出力バス選択スイッチ９４ａに
よって正常時の伝送ルートである（図中破線）９５ｅの
仮想コンテナ多重化バスを選択し多重されネットワーク
に接続されている次段のＳＤＨ挿入分離型多重変換装置
９２ｄへ送信される。９２ｄでは前述の９２ｂの装置と
同じ動作で中継され次段のＳＤＨ挿入分離型多重変換装
置９２ａへ送信される。ＳＤＨ挿入分離型多重変換装置
９２ａに受信された信号は仮想コンテナ多重分離バス９
７ａに出力され、入力バス選択回路９８ａによって選択
された信号は低速出力インタフェース９９ａによって局
内伝送路へ出力される。

【００７７】次に、図中破線ルートの使用機器に障害が
発生したとき出力バス選択スイッチ回路９４ａ、９４ｃ
及び入力バス選択回路９８ａ、９８ｃが一点鎖線の別系
の伝送路ルートを選択するように制御され伝送される。

【００７８】以上のような構成により、前述の一本のリ
ング型伝送路を用い、異なる伝送経路の仮想コンテナフ
レームの同一タイムスロットを使用し、任意の装置間
で、柔軟で回線使用効率が高い全二重化低速信号伝送パ
スが確保できるネットワークに必要に応じもう一本のリ
ング伝送路を追加し障害時に対する信頼性を確保するた
めの柔軟な拡張が可能なＳＤＨネットワークが経済的に
構成できる。

【００７９】実施の形態８．図１０は、この発明に係る
ＳＤＨ伝送装置の別の実施の形態を示すＳＤＨ挿入分離
型多重変換装置によるネットワークの構成である。図１
０において１００ａ、１００ｂ、１００ｃ、１００ｄは
ＳＤＨ挿入分離型多重変換装置、１０１ａは低速信号入
力インタフェース、１０２ａ、１０２ｂ、１０２ｃ、１
０２ｄは仮想コンテナ多重化バス、１０３ａ、１０３
ｂ、１０３ｃ、１０３ｄはバスインターコネクションス
イッチ、１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは仮
想コンテナ多重分離バス、１０５ｂ、１０５ｃ、１０５
ｄは低速出力インタフェースである。

【００８０】次に、図１０に示すネットワークの動作に
ついて説明する。図１０において、単一リング伝送路で
接続されているＳＤＨ挿入分離型多重変換装置１００ａ
から他の複数のＳＤＨ挿入分離型多重変換装置１００
ｂ、１００ｃ、１００ｄへ同報通信が行われる。図１０
に示すように、ＳＤＨ挿入分離型多重変換装置１００ａ
では送信低速入力信号は入力信号インタフェース１０１
ａに入力され、仮想コンテナ多重化バス１０２ａで多重
された上で仮想コンテナフレームとしてネットワークに
接続されている次段のＳＤＨ挿入分離型多重変換装置１
００ｂへ送信される。ＳＤＨ挿入分離型多重変換装置１
００ｂではこの仮想コンテナフレームは多重分離バス１
０４ｂに出力され、低速出力インタフエース１０５ｂに
よって内蔵のメモリへ書き込み制御信号に従って書き込
まれ、多重分離される。

【００８１】また、仮想コンテナ多重分離バス１０４ｂ
上を流れる仮想コンテナフレームは同時にバスインター
コネクションスイッチ１０３ｂによって仮想コンテナ多
重化バス１０２ｂに中継され、次段のＳＤＨ挿入分離型
多重変換装置１００ｃへ送信される。ＳＤＨ挿入分離型
多重変換装置１００ｃでもＳＤＨ挿入分離型多重変換装
置１００ｂの内部の動作と全く同じ動作で低速出力イン
タフェース１０５ｃによって分離出力されるとともにバ
スインターコネクションスイッチ１０３ｃと仮想コンテ
ナ多重化バス１０２ｃを経由して次段のＳＤＨ挿入分離
型多重変換装置１００ｄへ伝送される。ＳＤＨ挿入分離
型多重変換装置１００ｄでも他のＳＤＨ挿入分離型多重
変換装置と同じくＳＤＨ挿入分離型多重変換装置１００
ａからの低速信号が多重分離される。

【００８２】以上の構成により、一本のリング型伝送路
を用い、各ＳＤＨ挿入分離型多重変換装置の多重分離バ
ス上の信号を低速出力インタフェースのメモリへ書き込
む制御を行うとともにバスインターコネクションスイッ
チも制御し信号をパススルーし多重化バスへ中継するこ
とにより一つの装置で多重化された低速信号を他の装置
へ同報通信することができるＳＤＨネットワークが経済
的に構成できる。

【００８３】

【発明の効果】以上のように、第１の発明によれば、ネ
ットワークを構成するＳＤＨ伝送装置の多重化、多重分
離、パススルー等の制御情報をネットワークの監視・制
御を実施する制御端末から伝送装置の一つを介し、ＳＤ
Ｈ伝送信号中の制御信号伝送リンクを用い、各伝送装置
の制御回路に含まれる制御用随意書き込みメモリにダウ
ンロードすることにより、ネットワーク内の前記多重
化、多重分離、パススルーの状態を遠隔により柔軟に設
定、更新等を行うことができ柔軟なネットワークが容易
に構築できるという効果を奏する。

【００８４】また、第２の発明によれば、ネットワーク
のシステム管理を実施する制御端末より、外部の監視・
制御情報伝送用ネットワークを介してメモリに多重、多
重分離、通過中継等の制御情報をダウンロードするの
で、システムとしての信頼性、運用性の向上が図れると
いう効果を奏する。

【００８５】また、第３の発明によれば、２面以上の制
御信号発生用メモリを備え、選択手段によって前記２面
以上のメモリからの制御信号の供給を選択するので、シ
ステムとしての信頼性、運用性の向上が図れるという効
果を奏する。

【００８６】また、第４の発明によれば、制御信号発生
用メモリ２面以上の組合わせを２系統以上備え、ネット
ワークのシステム管理を実施する制御端末より、伝送装
置を運用している制御信号発生用メモリと別系のメモリ
に新たな伝送ネットワーク構成を実現する制御情報をダ
ウンロードし、運用制御メモリの系統を切替えるので、
システムとしての信頼性、運用性の向上が図れるという
効果を奏する。

【００８７】また、第５の発明によれば、複数の入力イ
ンタフェースと複数の多重化バスを接続する各インタフ
ェースごとのアクセス制御スイッチ回路と前記複数の出
力インタフェースと複数の前記多重分離バスを接続する
各インタフェースごとのアクセス制御選択回路を備え、
各種標準化されたリニア接続、２ファイバリング、４フ
ァイバリングを実現するので、リニア接続、２ファイバ
リング、４ファイバリング等の各種標準化されたネット
ワーク対応の装置構成を簡単に実現できるという効果を
奏する。

【００８８】また、第６の発明によれば、任意の２つの
複数のＳＤＨ挿入分離型多重変換装置を一本のリング状
伝送路で接続し、ＳＤＨフレームの同一多重タイムスロ
ットを使用し、双方向通信パスを確保した上で全二重の
低速インタフェースによる通信を行うため、使用効率の
高い経済的な全二重通信網を構成することができるとい
う効果を奏する。

【００８９】また、第７の発明によれば、二組の多重化
バス、多重分離バス、バスインターコネクションスイッ
チを二本のリング状伝送路で接続し、二重系の構成によ
り障害発生時に切替救済を行うので、ネットワークの信
頼性を単純な追加構成であげるという効果を奏する。

【００９０】また、第８の発明によればバスインターコ
ネクションスイッチの制御によりネットワークに接続さ
れている一つの任意の装置から複数の任意の装置に伝送
パスを構成するので、簡単な制御信号の設定により同報
通信が可能な機能への拡張が容易に実現できるという効
果を奏する。

【図面の簡単な説明】

【図１】この発明に係るＳＤＨ伝送装置の一実施の形
態を示すＳＤＨ挿入分離型多重変換装置（ＡＤＭ：Ａｄ
ｄＤｒｏｐＭｕｌｔｉｐｌｅｘｅｒ）の構成図であ
る。

【図２】この発明に係るＳＤＨ伝送装置の一実施の形
態を示すＳＤＨ挿入分離型多重変換装置の構成図であ
る。

【図３】仮想コンテナの多重、多重分離およびパスス
ルーを行う際の、ＳＤＨ挿入分離型多重変換装置の各主
要機能部の動作信号を示すタイミングチャートである。

【図４】この発明に係るＳＤＨ伝送装置の別の実施の
形態を示す説明図である。

【図５】この発明に係るＳＤＨ伝送装置の別の実施の
形態を示す仮想コンテナ多重・多重分離制御部の構成図
である。

【図６】この発明に係るＳＤＨ伝送装置の別の実施の
形態を示す仮想コンテナ多重・多重分離制御部の構成図
である。

【図７】この発明に係るＳＤＨ伝送装置の別の実施の
形態を示す仮想コンテナＳＤＨ挿入分離型多重変換装置
の構成図である。

【図８】この発明に係るＳＤＨ伝送装置の別の実施の
形態を示すＳＤＨ挿入分離型多重変換によるネットワー
クの構成図である。

【図９】この発明に係るＳＤＨ伝送装置の別の実施の
形態を示すＳＤＨ挿入分離型多重変換装置によるネット
ワークの構成図である。

【図１０】この発明に係るＳＤＨ伝送装置の別の実施
の形態を示すＳＤＨ挿入分離型多重変換装置によるネッ
トワークの構成である。

【図１１】従来のＳＤＨ多重化の構造を示すＳＤＨ多
重化構造図である。

【符号の説明】

１オペレーションシステム（Ｏｐｓ）、２ＳＤＨ
挿入分離型多重変換装置（ＡｄｄＤｒｏｐＭｕｌｔ
ｉｐｌｅｘｅｒ）、３光送受信部、４はセクション
処理部、５オーバーヘッドアクセス部、６バーチ
ャルコンテナ（ＶＣ：ＶｉｒｔｕａｌＣｏｎｔａｉｎ
ｅｒ）多重・多重分離制御部、７高次パス処理部、
８低速入出力インタフェース部９分離低速信号
出力インタフェース、１０速度変換メモリ、１１
出力インタフェース回路、１１メモリ書き込み制御
信号、１２ＳＤＨ受信セクション処理部、１３
仮想コンテナ多重分離バス、１４受信オーバーヘッ
ドアクセス回路、１５仮想コンテナ多重制御信号伝送
リンク終端回路、１６制御信号発生用随意書き込み
メモリ（ＲＡＭ：ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍ
ｏｒｙ）、１７制御信号発生用随意書き込みメモリア
ドレス信号、１８仮想コンテナフレームカウンタ、
１９バスインターコネクションスイッチ（ＢＩＳ
Ｗ：ＢｕｓＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎＳｗｉｔ
ｃｈ）、２０バスインターコネクションスイッチ制
御信号、２１バスインターコネクションスイッチ出
力、２２メモリ読みだし制御信号、２３メモリ出
力信号、４仮想コンテナ多重化バス、２５挿入
低速信号入力インタフェース、２６入力インタフェ
ース回路、２７メモリ、２８ＳＤＨ送信セクシ
ョン処理部、２９仮想コンテナ多重制御信号伝送ネッ
トワーク、３０仮想コンテナ多重制御信号伝送リン
ク終端回路、３１制御信号発生随意書き込みメモリ
入力データ、３２書き込み制御信号、３３書き
込みアドレス信号、３４冗長構成“０”系制御信号
発生随意書き込みメモリ、３５冗長構成“１”系制
御信号発生随意書き込みメモリ、３６仮想コンテナ
フレームカウンタ、３７読みだしアドレス信号、３
８ “０”系制御信号発生随意書き込みメモリ出力、
３９ “１”系制御信号発生随意書き込みメモリ出力、
４０メモリ出力選択制御回路、４１選択制御信
号、４２選択回路、４３選択メモリ出力制御信
号、４４仮想コンテナ多重制御信号伝送リンク終端
回路、４５Ａ系メモリシステム制御信号発生随意書き
込みメモリ入力データ、４６Ｂ系メモリシステム制
御信号発生随意書き込みメモリ入力データ、４７Ａ
系メモリシステム書き込み制御信号、４８Ｂ系メモ
リシステム書き込み制御信号、４９Ａ系システム書
き込みアドレス信号、５０Ｂ系システム書き込みア
ドレス信号、５１Ａ系メモリシステム冗長構成
“０”系制御信号発生随意書き込みメモリ、５２Ａ
系メモリシステム冗長構成“１”系制御信号発生随意書
き込みメモリ、５３Ｂ系メモリシステム冗長構成
“０”系制御信号発生随意書き込みメモリ、５４Ｂ
系メモリシステム冗長構成“１”系制御信号発生随意書
き込みメモリ、５５仮想コンテナフレームカウン
タ、５６読みだしアドレス信号、５７Ａ系メモ
リシステム“０”系制御信号発生随意書き込みメモリ出
力、５８Ａ系メモリシステム“１”系制御信号発生
随意書き込みメモリ出力、５９Ｂ系メモリシステム
“０”系制御信号発生随意書き込みメモリ出力、６０
Ｂ系メモリシステム“１”系制御信号発生随意書き込
みメモリ出力、６１Ａ系メモリシステムメモリ出力
選択制御回路、６２Ａ系メモリシステム選択制御信
号、６３Ａ系メモリシステム選択回路、６４Ａ系
メモリシステム選択メモリ出力制御信号、６５Ｂ系
メモリシステムメモリ出力選択制御回路、６６Ｂ系
メモリシステム選択制御信号、６７Ｂ系メモリシス
テム選択回路、６８Ｂ系メモリシステム選択メモリ
出力制御信号、６９Ａ系、Ｂ系メモリシステム切替
回路、７０切替回路出力制御データ信号、７１
分離低速信号出力インタフェース、７２入力バス選
択回路である。７３速度変換メモリ、７４出力イ
ンタフェース回路、７５制御信号選択回路、７６
仮想コンテナ多重分離バス、７７バスインターコ
ネクションスイッチ７８仮想コンテナ多重化バ
ス、７９制御信号発生用随意書き込みメモリ８０
仮想コンテナフレームカウンタ、８１挿入低速信
号入力インタフェース、８２入力インタフェース回
路、８３メモリ、８４出力バス選択回路、８
５制御信号選択回路、８６ＳＤＨ挿入分離型多重
変換装置、８７低速信号入力インタフェース、８
８仮想コンテナ多重化バス、８９バスインターコ
ネクションスイッチ、９０仮想コンテナ多重化バ
ス、９１低速出力インタフェース、９２ＳＤＨ挿入
分離型多重変換装置、９３低速信号入力インタフェ
ース、９４出力バス選択スイッチ、９５仮想コ
ンテナ多重化バス、９６バスインターコネクションス
イッチ、９７仮想コンテナ多重化バス、９８入
力バス選択回路、９９低速出力インタフェース、１
００ＳＤＨ挿入分離型多重変換装置、１０１低速信
号入力インタフェース、１０２仮想コンテナ多重化
バス、１０３バスインターコネクションスイッチ、
１０４仮想コンテナ多重分離バス、１０５低速出力
インタフェース低速出力インタフェース、１０６仮
想コンテナ１１（ＶＣー１１）、１０７トリビュタ
リユニット1１（ＴＵー１１）、１０８トリビュタ
リユニットグループ２（ＴＵＧ−２）、１０９仮想
コンテナ３（ＶＣー３）、１１０管理ユニット３
（ＡＵー３）、１１１管理ユニットグループ（ＡＵ
Ｇ）、１１２同期転送モジュールＮ（ＳＴＭ−
Ｎ）、１１３コンテナ１１（Ｃー１１）なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】局間伝送路からの仮想コンテナ（ＶＣ：
ｖｉｒｔｕａｌＣｏｎｔａｉｎｅｒ）フレームに多重
されたデータを選択的に多重分離する仮想コンテナ多重
分離バスと、該多重分離バスによって分離されたデータ
を速度変換用メモリ回路を介して入力し、網同期した６
４ｋｂ／ｓの任意の整数倍の伝送速度を持つ連続低速信
号を作成して局内伝送路へ出力する複数の低速出力イン
タフェースと、網同期した６４ｋｂ／ｓの任意の整数倍
の伝送速度を持つ連続低速入力信号を局内伝送路から入
力して終端を行い正味のデータを出力する複数の低速入
力インタフェースと、該低速入力インタフェースに設け
られた速度変換メモリ回路を介して前記低速インタフェ
ースからの入力データを仮想コンテナフレーム中の６４
ｋｂ／ｓ単位の任意の多重タイムスロットをアドレスと
し、予めきめられたアドレスのタイムスロットへ多重し
て局間伝送路へ出力する仮想コンテナ多重バスと、前記
仮想コンテナ多重分離バスと仮想コンテナ多重バスとの
両方のバスを６４ｋｂ／ｓ容量のバイト単位の多重タイ
ムスロットを基本単位として任意に制御するバスインタ
ーコネクションスイッチ（ＢＩＳＷ：ＢｕｓＩｎｔｅ
ｒｃｏｎｎｅｃｔｉｏｎＳｗｉｔｃｈ）と、該バスイ
ンターコネクションスイッチの接続を６４ｋｂ／ｓ容量
のバイト単位の多重タイムスロットを基本単位として任
意に制御するメモリと、該メモリの駆動用に供給するた
め、前記仮想コンテナフレームを単位としてシーケンシ
ャルにアドレスを発生するアドレス発生回路とを備え、
ＳＤＨ伝送フレーム中の監視・制御情報伝送用のセクシ
ョンオーバーヘッド部の任意の多重タイムスロットより
構成される制御信号伝送リンクを用い、ネットワークの
システム管理を実施する制御端末より、前記メモリに多
重、多重分離、通過中継等の制御情報をダウンロードす
ることを特徴とするＳＤＨ伝送装置。
【請求項２】局間伝送路からの仮想コンテナフレーム
に多重されたデータを選択的に多重分離する仮想コンテ
ナ多重分離バスと、該多重分離バスによって分離された
データを速度変換用メモリ回路を介して入力し、網同期
した６４ｋｂ／ｓの任意の整数倍の伝送速度を持つ連続
低速信号を作成して局内伝送路へ出力する複数の低速出
力インタフェースと、網同期した６４ｋｂ／ｓの任意の
整数倍の伝送速度を持つ連続低速入力信号を局内伝送路
から入力して終端を行い正味のデータを出力する複数の
低速入力インタフェースと、該低速入力インタフェース
に設けられた速度変換メモリ回路を介して前記低速イン
タフェースからの入力データを仮想コンテナフレーム中
の６４ｋｂ／ｓ単位の任意の多重タイムスロットをアド
レスとし、予めきめられたアドレスのタイムスロットへ
多重して局間伝送路へ出力する仮想コンテナ多重バス
と、前記仮想コンテナ多重分離バスと仮想コンテナ多重
バスとの両方のバスを６４ｋｂ／ｓ容量のバイト単位の
多重タイムスロットを基本単位として任意に制御するバ
スインターコネクションスイッチと、該バスインターコ
ネクションスイッチの接続を６４ｋｂ／ｓ容量のバイト
単位の多重タイムスロットを基本単位として任意に制御
するメモリと、該メモリの駆動用に供給するため、前記
仮想コンテナフレームを単位としてシーケンシャルにア
ドレスを発生するアドレス発生回路とを備え、ＳＤＨ伝
送フレーム中の監視・制御情報伝送用のセクションオー
バーヘッド部の任意の多重タイムスロットによって構成
される制御信号伝送リンク伝送機能を使用しない外部の
監視・制御情報伝送用ネットワークを介しての制御信号
伝送リンクを用い、ネットワークのシステム管理を実施
する制御端末より、前記外部の監視・制御情報伝送用ネ
ットワークを介し、メモリに多重、多重分離、通過中継
等の制御情報をダウンロードすることを特徴とするＳＤ
Ｈ伝送装置。
【請求項３】制御信号発生用メモリを２面以上と、該
２面以上のそれぞれのメモリの正常動作を診断する診断
手段と、該診断手段の診断結果より前記２面以上のメモ
リからの制御信号の供給を選択する選択手段とを備えた
ことを特徴とする請求項１または請求項２のいずれかに
記載のＳＤＨ伝送装置。
【請求項４】制御信号発生用メモリ２面以上の組合わ
せを２系統以上備え、ネットワークのシステム管理を実
施する制御端末より、伝送装置を運用している制御信号
発生用メモリと別系のメモリに新たな伝送ネットワーク
構成を実現する制御情報をダウンロードし、運用制御メ
モリの系統を切替えることを特徴とする請求項１または
請求項２のいずれかに記載のＳＤＨ伝送装置。
【請求項５】複数の入力インタフェースと複数の多重
化バスを接続する各インタフェースごとのアクセス制御
スイッチ回路と前記複数の出力インタフェースと複数の
前記多重分離バスを接続する各インタフェースごとのア
クセス制御選択回路を備え、各種標準化されたリニア接
続、２ファイバリング、４ファイバリングを実現するこ
とを特徴とする請求項１〜請求項４のいずれかに記載の
ＳＤＨ伝送装置。
【請求項６】複数のＳＤＨ挿入分離型多重変換装置
（ＡＤＭ：ＡｄｄＤｒｏｐＭｕｌｔｉｐｌｅｘｅ
ｒ）を一本のリング状伝送路で接続し、任意の装置間で
ＳＤＨフレームの同一多重タイムスロットを使用し、双
方向通信パスを確保することを特徴とする請求項１記載
のＳＤＨ伝送装置。
【請求項７】ＳＤＨ挿入分離型多重変換装置に二組の
多重化バス、多重分離バス、バスインターコネクション
スイッチと、複数の入力インタフェースと複数の前記多
重バスを接続する各インタフェースごとのアクセス制御
スイッチ回路と、前記複数の出力インタフェースと複数
の前記多重分離バスを接続する各インタフェースごとの
アクセス制御選択回路とを備え、前記二組の多重化バ
ス、多重分離バス、バスインターコネクションスイッチ
を二本のリング状伝送路で接続し、二重系の構成により
障害発生時に切替救済を行うことを特徴とする請求項６
記載のＳＤＨ伝送装置。
【請求項８】リング状ネットワークを構成し、バスイ
ンターコネクションスイッチの制御によりネットワーク
に接続されている一つの任意の装置から複数の任意の装
置に伝送パスを構成することにより、同報機能を備えた
ことを特徴とする請求項１〜請求項７のいずれかに記載
のＳＤＨ伝送装置。