JPH10241356A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH10241356A JPH10241356A JP9040426A JP4042697A JPH10241356A JP H10241356 A JPH10241356 A JP H10241356A JP 9040426 A JP9040426 A JP 9040426A JP 4042697 A JP4042697 A JP 4042697A JP H10241356 A JPH10241356 A JP H10241356A
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- signal
- time
- timer
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Abstract
(57)【要約】
【課題】 消費電力を抑え、バッテリーでの動作時間を
延長できるメモリ装置を提供することを目的とする。 【解決手段】 セルフリフレッシュモードを持つＤＲＡ
Ｍ（又はＰＳＲＡＭ）からなるメモリアレイ８を持ち、
ＣＰＵアクセス終了後から、タイマレジスタ３に予め設
定した時間までＣＰＵアクセスが無い場合にタイムアウ
ト信号を出力するメモリコントローラ６を持ち、タイム
アウト時に、低消費電力な低電圧セルフレフレッシュモ
ードに移行させる。
延長できるメモリ装置を提供することを目的とする。 【解決手段】 セルフリフレッシュモードを持つＤＲＡ
Ｍ（又はＰＳＲＡＭ）からなるメモリアレイ８を持ち、
ＣＰＵアクセス終了後から、タイマレジスタ３に予め設
定した時間までＣＰＵアクセスが無い場合にタイムアウ
ト信号を出力するメモリコントローラ６を持ち、タイム
アウト時に、低消費電力な低電圧セルフレフレッシュモ
ードに移行させる。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力動作が
必要なノート型パーソナルコンピュータ、携帯情報端末
等のメモリ装置等に関するものである。
必要なノート型パーソナルコンピュータ、携帯情報端末
等のメモリ装置等に関するものである。
【０００２】
【従来の技術】近年、ノート型パーソナルコンピュー
タ、携帯情報端末等では、いつでもどこでも使用したい
というユーザーの要求を満たす為に小型軽量化、バッテ
リーでの長時間駆動が求められている。一方、低コスト
化競争が激しくなっており、コスト低減の為に商品のコ
ストの中で大きな比重を占めるＲＡＭは、一般に消費電
力が大きいが安価なＤＲＡＭ又は疑似ＳＲＡＭが使用さ
れている。ＤＲＡＭ又は疑似ＳＲＡＭを使用しての長時
間駆動の為には、バッテリーの大型化を招き、重く、大
きな商品となり、低価格化と小型軽量化、長時間駆動の
相反する要求を満たす事が課題となっている。
タ、携帯情報端末等では、いつでもどこでも使用したい
というユーザーの要求を満たす為に小型軽量化、バッテ
リーでの長時間駆動が求められている。一方、低コスト
化競争が激しくなっており、コスト低減の為に商品のコ
ストの中で大きな比重を占めるＲＡＭは、一般に消費電
力が大きいが安価なＤＲＡＭ又は疑似ＳＲＡＭが使用さ
れている。ＤＲＡＭ又は疑似ＳＲＡＭを使用しての長時
間駆動の為には、バッテリーの大型化を招き、重く、大
きな商品となり、低価格化と小型軽量化、長時間駆動の
相反する要求を満たす事が課題となっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
メモリ装置では、ＣＰＵがメモリをアクセスしていない
時も通常のＲＡＳオンリーリフレッシュ又はＣＡＳ ｂ
ｅｆｏｒｅ ＲＡＳリフレッシュでデータを保持するの
で、消費電力大きく、バッテリーでの動作時間を短くす
るという問題点があった。
メモリ装置では、ＣＰＵがメモリをアクセスしていない
時も通常のＲＡＳオンリーリフレッシュ又はＣＡＳ ｂ
ｅｆｏｒｅ ＲＡＳリフレッシュでデータを保持するの
で、消費電力大きく、バッテリーでの動作時間を短くす
るという問題点があった。
【０００４】そこで本発明は、消費電力を抑え、バッテ
リーでの動作時間を延長できるメモリ装置を提供するこ
とを目的とする。
リーでの動作時間を延長できるメモリ装置を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明のメモリ装置は、
メモリアクセス直後から、予め設定した時間以内に次の
メモリアクセスが無い場合、タイムアウト信号を出力す
るタイマと、タイマにタイムアウト信号出力までの時間
を設定するタイマレジスタと、メモリへの供給電源を通
常動作の＋５Ｖとセルフリフレッシュ時の＋３．３Ｖと
に切り替える電源セレクタと、メモリに入力するリー
ド、ライト動作の為の制御信号、アドレス、データの２
値の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又
は、その逆に変換するレベルシフタと、メモリアクセス
要求が発生した場合、メモリにリード又はライト動作に
必要な制御信号を出力し、タイマのタイムアウト信号を
受けて、電源セレクタを＋５Ｖから＋３．３Ｖに切り替
え、レベルシフタをメモリへの制御信号、アドレス、デ
ータの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに
切り替えさせ、メモリを低消費なセルフリフレッシュモ
ードにし、その後、メモリアクセスが発生した場合、電
源セレクタを＋３．３Ｖから＋５Ｖに切り替え、レベル
シフタをメモリへの制御信号、アドレス、データの信号
レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替えさ
せ、通常の動作モードに切り替えるメモリコントローラ
を備えている。
メモリアクセス直後から、予め設定した時間以内に次の
メモリアクセスが無い場合、タイムアウト信号を出力す
るタイマと、タイマにタイムアウト信号出力までの時間
を設定するタイマレジスタと、メモリへの供給電源を通
常動作の＋５Ｖとセルフリフレッシュ時の＋３．３Ｖと
に切り替える電源セレクタと、メモリに入力するリー
ド、ライト動作の為の制御信号、アドレス、データの２
値の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又
は、その逆に変換するレベルシフタと、メモリアクセス
要求が発生した場合、メモリにリード又はライト動作に
必要な制御信号を出力し、タイマのタイムアウト信号を
受けて、電源セレクタを＋５Ｖから＋３．３Ｖに切り替
え、レベルシフタをメモリへの制御信号、アドレス、デ
ータの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに
切り替えさせ、メモリを低消費なセルフリフレッシュモ
ードにし、その後、メモリアクセスが発生した場合、電
源セレクタを＋３．３Ｖから＋５Ｖに切り替え、レベル
シフタをメモリへの制御信号、アドレス、データの信号
レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替えさ
せ、通常の動作モードに切り替えるメモリコントローラ
を備えている。
【０００６】
【発明の実施の形態】本発明の請求項１に記載の発明
は、メモリアクセス直後から、予め設定した時間以内に
次のメモリアクセスが無い場合、タイムアウト信号を出
力するタイマと、タイマにタイムアウト信号出力までの
時間を設定するタイマレジスタと、メモリへの供給電源
を通常動作の＋５Ｖとセルフリフレッシュ時の＋３．３
Ｖとに切り替える電源セレクタと、メモリに入力するリ
ード、ライト動作の為の制御信号、アドレス、データの
２値の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに
又は、その逆に変換するレベルシフタと、メモリアクセ
ス要求が発生した場合、メモリにリード又はライト動作
に必要な制御信号を出力し、タイマのタイムアウト信号
を受けて、電源セレクタを＋５Ｖから＋３．３Ｖに切り
替え、レベルシフタをメモリへの制御信号、アドレス、
データの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖ
に切り替えさせ、メモリを低消費なセルフリフレッシュ
モードにし、その後、メモリアクセスが発生した場合、
電源セレクタを＋３．３Ｖから＋５Ｖに切り替え、レベ
ルシフタをメモリへの制御信号、アドレス、データの信
号レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替え
させ、通常の動作モードに切り替えるメモリコントロー
ラを備え？ので、ＣＰＵのメモリアクセス後から、予め
プログラムにより自由に設定した時間、次のメモリアク
セスが無い場合、＋３．３Ｖでのセルフリフレッシュモ
ードに入る事で、ＣＰＵアクセスの高速化と細かな低消
費電力動作によるバッテリーでの動作時間を延長を両立
することができる。
は、メモリアクセス直後から、予め設定した時間以内に
次のメモリアクセスが無い場合、タイムアウト信号を出
力するタイマと、タイマにタイムアウト信号出力までの
時間を設定するタイマレジスタと、メモリへの供給電源
を通常動作の＋５Ｖとセルフリフレッシュ時の＋３．３
Ｖとに切り替える電源セレクタと、メモリに入力するリ
ード、ライト動作の為の制御信号、アドレス、データの
２値の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに
又は、その逆に変換するレベルシフタと、メモリアクセ
ス要求が発生した場合、メモリにリード又はライト動作
に必要な制御信号を出力し、タイマのタイムアウト信号
を受けて、電源セレクタを＋５Ｖから＋３．３Ｖに切り
替え、レベルシフタをメモリへの制御信号、アドレス、
データの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖ
に切り替えさせ、メモリを低消費なセルフリフレッシュ
モードにし、その後、メモリアクセスが発生した場合、
電源セレクタを＋３．３Ｖから＋５Ｖに切り替え、レベ
ルシフタをメモリへの制御信号、アドレス、データの信
号レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替え
させ、通常の動作モードに切り替えるメモリコントロー
ラを備え？ので、ＣＰＵのメモリアクセス後から、予め
プログラムにより自由に設定した時間、次のメモリアク
セスが無い場合、＋３．３Ｖでのセルフリフレッシュモ
ードに入る事で、ＣＰＵアクセスの高速化と細かな低消
費電力動作によるバッテリーでの動作時間を延長を両立
することができる。
【０００７】以下、本発明の一実施の形態について、図
１及び図２を参照して説明する。図１において、１はメ
モリへのアクセスを実行するＣＰＵ、２はＣＰＵ１から
のメモリアクセス直後から、前もってプログラムで設定
した時間以内にＣＰＵ１が次のメモリアクセスを行わな
い場合、メモリコントローラ６へタイムアウト信号を出
力するタイマである。
１及び図２を参照して説明する。図１において、１はメ
モリへのアクセスを実行するＣＰＵ、２はＣＰＵ１から
のメモリアクセス直後から、前もってプログラムで設定
した時間以内にＣＰＵ１が次のメモリアクセスを行わな
い場合、メモリコントローラ６へタイムアウト信号を出
力するタイマである。
【０００８】３はタイマ２にＣＰＵ１のメモリアクセス
後、タイムアウト信号出力までの時間を設定するタイマ
レジスタ、４はメモリアレイ８へ動作電源である＋５Ｖ
とセルフリフレッシュによるデータ保持時の電源である
＋３．３Ｖを切り替えて供給する電源セレクタである。
後、タイムアウト信号出力までの時間を設定するタイマ
レジスタ、４はメモリアレイ８へ動作電源である＋５Ｖ
とセルフリフレッシュによるデータ保持時の電源である
＋３．３Ｖを切り替えて供給する電源セレクタである。
【０００９】５はメモリに入力するリード、ライト動作
の為の制御信号、アドレス、データの２値の信号レベル
を０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又は、その逆に変
換するレベルシフタ、６はメモリにリード又はライト動
作に必要な制御信号を出力し、タイマのタイムアウト信
号を受けて、電源セレクタを＋５Ｖから＋３．３Ｖに切
り替え、レベルシフタ５をメモリへの制御信号、アドレ
ス、データの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．
３Ｖに切り替えさせ、メモリを低消費なセルフリフレッ
シュモードにし、その後、ＣＰＵからのアクセスが発生
した場合、電源セレクタを＋３．３Ｖから＋５Ｖに切り
替え、レベルシフタをメモリへの制御信号、アドレス、
データの信号レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖ
に切り替えさせ、通常の動作モードに切り替えるメモリ
コントローラである。
の為の制御信号、アドレス、データの２値の信号レベル
を０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又は、その逆に変
換するレベルシフタ、６はメモリにリード又はライト動
作に必要な制御信号を出力し、タイマのタイムアウト信
号を受けて、電源セレクタを＋５Ｖから＋３．３Ｖに切
り替え、レベルシフタ５をメモリへの制御信号、アドレ
ス、データの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．
３Ｖに切り替えさせ、メモリを低消費なセルフリフレッ
シュモードにし、その後、ＣＰＵからのアクセスが発生
した場合、電源セレクタを＋３．３Ｖから＋５Ｖに切り
替え、レベルシフタをメモリへの制御信号、アドレス、
データの信号レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖ
に切り替えさせ、通常の動作モードに切り替えるメモリ
コントローラである。
【００１０】７はメモリアクセス時にアドレスをデコー
ドし、実装メモリへのアクセスを知らせるアドレスデコ
ーダ、８はプログラム又はデータを格納し、ＣＰＵ１か
らリード、ライト可能なメモリからなる（本実施の形態
では疑似ＳＲＡＭ）メモリアレイである。
ドし、実装メモリへのアクセスを知らせるアドレスデコ
ーダ、８はプログラム又はデータを格納し、ＣＰＵ１か
らリード、ライト可能なメモリからなる（本実施の形態
では疑似ＳＲＡＭ）メモリアレイである。
【００１１】図２は、本発明の一実施の形態におけるメ
モリ装置のタイミングチャートである。
モリ装置のタイミングチャートである。
【００１２】ここで、本実施の形態における動作条件の
例を述べる。タイマ２はＣＰＵ１のメモリへのアクセス
終了直後から、次のＣＰＵ１のメモリアクセスがタイマ
レジスタ３で前もって設定した時間無い場合にメモリコ
ントローラ６へタイムアウトの信号を出力する。
例を述べる。タイマ２はＣＰＵ１のメモリへのアクセス
終了直後から、次のＣＰＵ１のメモリアクセスがタイマ
レジスタ３で前もって設定した時間無い場合にメモリコ
ントローラ６へタイムアウトの信号を出力する。
【００１３】電源セレクタ４が切り替えられてメモリア
レイ８への供給電圧＋３．３Ｖから＋５Ｖへの又は、＋
５Ｖから＋３．３Ｖへの電圧変化速度は０．０５Ｖ／ｍ
ｓ未満とする。（ある疑似ＳＲＡＭの電源電圧変動速度
規定を例とした。）また、電源セレクタ４が切り替えら
れた場合のレベルシフタ５の出力信号＊ＣＥ、＊ＲＦＳ
Ｈのハイレベル出力時の＋３．３Ｖから＋５Ｖへの又
は、＋５Ｖから＋３．３Ｖへの電圧変化速度も０．０５
Ｖ／ｍｓ未満とする。
レイ８への供給電圧＋３．３Ｖから＋５Ｖへの又は、＋
５Ｖから＋３．３Ｖへの電圧変化速度は０．０５Ｖ／ｍ
ｓ未満とする。（ある疑似ＳＲＡＭの電源電圧変動速度
規定を例とした。）また、電源セレクタ４が切り替えら
れた場合のレベルシフタ５の出力信号＊ＣＥ、＊ＲＦＳ
Ｈのハイレベル出力時の＋３．３Ｖから＋５Ｖへの又
は、＋５Ｖから＋３．３Ｖへの電圧変化速度も０．０５
Ｖ／ｍｓ未満とする。
【００１４】ここで、ＣＰＵ１からのメモリに対して、
リード要求が発生したとする。メモリがリフレッシュ動
作中でなければ、アドレスデコーダ７が出力するＣＰＵ
アドレスとメモリアレイ８のアドレスとの一致信号とＣ
ＰＵ１からのメモリリード信号であるリード信号をメモ
リコントローラ６が入力し、直ちにリード動作が開始さ
れ、メモリリード動作が行われる。本実施の形態では、
以上のメモリリード動作が図２のＡ点で終了する。
リード要求が発生したとする。メモリがリフレッシュ動
作中でなければ、アドレスデコーダ７が出力するＣＰＵ
アドレスとメモリアレイ８のアドレスとの一致信号とＣ
ＰＵ１からのメモリリード信号であるリード信号をメモ
リコントローラ６が入力し、直ちにリード動作が開始さ
れ、メモリリード動作が行われる。本実施の形態では、
以上のメモリリード動作が図２のＡ点で終了する。
【００１５】このアクセスに対し、メモリコントローラ
６は、メモリリード動作に必要なメモリチップセレクト
信号＊ＣＥ（負のパルス）を、ＣＰＵ１からのメモリリ
ード要求信号リードに同期してアクティブにする。
６は、メモリリード動作に必要なメモリチップセレクト
信号＊ＣＥ（負のパルス）を、ＣＰＵ１からのメモリリ
ード要求信号リードに同期してアクティブにする。
【００１６】電源の状態は通常動作のアクセス可能状態
なので、電源セレクタ４はメモリアレイ８及びレベルシ
フタ５への供給電源電圧を＋５Ｖとする為に、ロウレベ
ルを出力し、全回路への電源電圧は＋５Ｖである。ま
た、全信号の２値の電圧は０Ｖと＋５Ｖとなる。
なので、電源セレクタ４はメモリアレイ８及びレベルシ
フタ５への供給電源電圧を＋５Ｖとする為に、ロウレベ
ルを出力し、全回路への電源電圧は＋５Ｖである。ま
た、全信号の２値の電圧は０Ｖと＋５Ｖとなる。
【００１７】Ａ点でのＣＰＵ１のリード動作が終了する
と同時に、タイマ２にはタイマレジスタ３にプログラム
で前もって設定されていたカウンタ値がロードされ、カ
ウントアップされる。ここで、本形態では、タイマレジ
スタのカウンタ値は２００ｍｓでタイムアウトを出力す
る値がセットされていたとする。
と同時に、タイマ２にはタイマレジスタ３にプログラム
で前もって設定されていたカウンタ値がロードされ、カ
ウントアップされる。ここで、本形態では、タイマレジ
スタのカウンタ値は２００ｍｓでタイムアウトを出力す
る値がセットされていたとする。
【００１８】その後、ＣＰＵ１からのアクセス要求が２
００ｍｓ（図２のＧ区間）発生しない場合、メモリを通
常のＣＰＵアクセスモードから低消費電力なセルフリフ
レッシュモード（例えばある疑似ＳＲＡＭはメモリチッ
プの＊ＲＦＳＨ端子をミニマム８ｕｓ以上ｌｏｗレベル
にすると本モードに移行する）に移行させる為に、図２
のＢ点に示すように、タイマ２はタイムアウト信号（正
のパルス）をメモリコントローラ６へ出力する。
００ｍｓ（図２のＧ区間）発生しない場合、メモリを通
常のＣＰＵアクセスモードから低消費電力なセルフリフ
レッシュモード（例えばある疑似ＳＲＡＭはメモリチッ
プの＊ＲＦＳＨ端子をミニマム８ｕｓ以上ｌｏｗレベル
にすると本モードに移行する）に移行させる為に、図２
のＢ点に示すように、タイマ２はタイムアウト信号（正
のパルス）をメモリコントローラ６へ出力する。
【００１９】すると、メモリコントローラ６は、＊ＲＦ
ＳＨをｈｉｇｈレベルからｏｗレベルに変化させ、メモ
リをセルフリフレッシュモードに移行させ、また、電源
セレクタ４にセレクタ出力信号をロウレベルからハイレ
ベルに変化させ、メモリアレイ８への供給電源の電圧
（ＶＣＣライン）を＋５Ｖから＋３．３Ｖに変化させ
る。ここで、電源電圧の変化速度は、使用するメモリチ
ップで規制されるものであり、本形態では０．０５Ｖ／
ｍｓ未満である。
ＳＨをｈｉｇｈレベルからｏｗレベルに変化させ、メモ
リをセルフリフレッシュモードに移行させ、また、電源
セレクタ４にセレクタ出力信号をロウレベルからハイレ
ベルに変化させ、メモリアレイ８への供給電源の電圧
（ＶＣＣライン）を＋５Ｖから＋３．３Ｖに変化させ
る。ここで、電源電圧の変化速度は、使用するメモリチ
ップで規制されるものであり、本形態では０．０５Ｖ／
ｍｓ未満である。
【００２０】ＶＣＣラインは、レベルシフタ５の供給電
圧なので、レベルシフタ５の出力信号＊ＣＥ信号と＊Ｒ
ＦＳＨ信号の出力ハイレベルも＋５Ｖから＋３．３Ｖに
変化する。これは、メモリセルの電源電圧よりも入力信
号の電圧が高くなる事によって発生するラッチアップに
よるメモリセルの破壊を防止する。
圧なので、レベルシフタ５の出力信号＊ＣＥ信号と＊Ｒ
ＦＳＨ信号の出力ハイレベルも＋５Ｖから＋３．３Ｖに
変化する。これは、メモリセルの電源電圧よりも入力信
号の電圧が高くなる事によって発生するラッチアップに
よるメモリセルの破壊を防止する。
【００２１】以上の動作により、メモリを通常のＣＰＵ
アクセスモードから低消費電力なセルフリフレッシュモ
ードに移行させる動作が終了し、メモリ装置はメモリの
内容を保持しつつ、低消費電力な状態を維持する。
アクセスモードから低消費電力なセルフリフレッシュモ
ードに移行させる動作が終了し、メモリ装置はメモリの
内容を保持しつつ、低消費電力な状態を維持する。
【００２２】その後、次のＣＰＵ１からのメモリライト
要求がＣ点で来たとすると、ライト信号がアクティブ
（ロウレベル）になる。メモリコントローラ６、はアド
レスデコーダ７からのＣＰＵアドレスとメモリアレイ８
のアドレスとの一致信号とライト信号とを検知すると、
メモリアクセス動作開始の前に、メモリを低消費電力な
セルフリフレッシュモードから通常のＣＰＵアクセスモ
ードに移行させる。
要求がＣ点で来たとすると、ライト信号がアクティブ
（ロウレベル）になる。メモリコントローラ６、はアド
レスデコーダ７からのＣＰＵアドレスとメモリアレイ８
のアドレスとの一致信号とライト信号とを検知すると、
メモリアクセス動作開始の前に、メモリを低消費電力な
セルフリフレッシュモードから通常のＣＰＵアクセスモ
ードに移行させる。
【００２３】Ｃ点でアドレスデコーダ７のアドレスデコ
ード出力とＣＰＵからのメモリライト要求信号であるラ
イト信号をメモリコントローラ６が受けると、メモリコ
ントローラ６は電源セレクタ４をハイレベルからロウレ
ベルに変化させ、メモリアレイ８への供給電源の電圧
（ＶＣＣライン）を＋３．３Ｖから＋５Ｖに変化させ
る。
ード出力とＣＰＵからのメモリライト要求信号であるラ
イト信号をメモリコントローラ６が受けると、メモリコ
ントローラ６は電源セレクタ４をハイレベルからロウレ
ベルに変化させ、メモリアレイ８への供給電源の電圧
（ＶＣＣライン）を＋３．３Ｖから＋５Ｖに変化させ
る。
【００２４】ＶＣＣラインは、レベルシフタ５の供給電
圧なので、レベルシフタ５の出力信号＊ＣＥ信号と＊Ｒ
ＦＳＨ信号の出力ハイレベルも＋３．３Ｖから＋５Ｖに
変化する。以上の動作により、メモリを低消費電力なセ
ルフリフレッシュモードから通常のＣＰＵアクセスモー
ドに移行させる動作が終了する。
圧なので、レベルシフタ５の出力信号＊ＣＥ信号と＊Ｒ
ＦＳＨ信号の出力ハイレベルも＋３．３Ｖから＋５Ｖに
変化する。以上の動作により、メモリを低消費電力なセ
ルフリフレッシュモードから通常のＣＰＵアクセスモー
ドに移行させる動作が終了する。
【００２５】Ｃ点でメモリアレイ８への供給電源を＋
３．３Ｖから＋５Ｖに変えるが、メモリチップの特性に
より、最低動作保証電圧＋４．５Ｖから最低５ｍｓはメ
モリリード、ライト動作をメモリチップに行わせてはな
らない。本形態では、切り替えた電源電圧の変化速度は
＋３．３Ｖから＋５Ｖも＋５Ｖから＋３．３Ｖも０．０
５Ｖ／ｍｓ未満としているので、Ｃ点からのメモリのリ
ード、ライト動作可能までの時間は、図２に示すよう
に、早くても電源電圧が＋３．３Ｖから＋４．５Ｖまで
立ち上がる時間２４ｍｓ（Ｃ点からＤ点まで）と＋４．
５Ｖからの５ｍｓ（Ｄ点からＥ点まで）を足した２９ｍ
ｓかかる。
３．３Ｖから＋５Ｖに変えるが、メモリチップの特性に
より、最低動作保証電圧＋４．５Ｖから最低５ｍｓはメ
モリリード、ライト動作をメモリチップに行わせてはな
らない。本形態では、切り替えた電源電圧の変化速度は
＋３．３Ｖから＋５Ｖも＋５Ｖから＋３．３Ｖも０．０
５Ｖ／ｍｓ未満としているので、Ｃ点からのメモリのリ
ード、ライト動作可能までの時間は、図２に示すよう
に、早くても電源電圧が＋３．３Ｖから＋４．５Ｖまで
立ち上がる時間２４ｍｓ（Ｃ点からＤ点まで）と＋４．
５Ｖからの５ｍｓ（Ｄ点からＥ点まで）を足した２９ｍ
ｓかかる。
【００２６】また、セルフリフレッシュモード解除によ
る＊ＲＦＳＨのロウレベルからハイレベルへの変化後、
６００ｎｓ経ってメモリリード、ライト動作が可能なの
で、Ｃ点でのＣＰＵからのメモリライト動作要求は図２
のＦ点で受け付けられる。また、Ｆ点でのライト動作終
了後（＊ＣＥ信号の立ち上がり点）にタイマ２には再
度、タイムレジスタ値（本実施の形態では２００ｍｓ）
がロードされる。
る＊ＲＦＳＨのロウレベルからハイレベルへの変化後、
６００ｎｓ経ってメモリリード、ライト動作が可能なの
で、Ｃ点でのＣＰＵからのメモリライト動作要求は図２
のＦ点で受け付けられる。また、Ｆ点でのライト動作終
了後（＊ＣＥ信号の立ち上がり点）にタイマ２には再
度、タイムレジスタ値（本実施の形態では２００ｍｓ）
がロードされる。
【００２７】タイマ２がタイムアウトする２００ｍｓ以
内にＣＰＵ１からのメモリアクセス（リード、又はライ
ト）があれば、アクセス終了後の＊ＣＥの立ち上がり
で、タイマ２は再度、タイムアウト値２００ｍｓがロー
ドされる。
内にＣＰＵ１からのメモリアクセス（リード、又はライ
ト）があれば、アクセス終了後の＊ＣＥの立ち上がり
で、タイマ２は再度、タイムアウト値２００ｍｓがロー
ドされる。
【００２８】このように、タイマ２のタイムアウト以前
に次のＣＰＵ１からのアクセスが続けば、通常動作の消
費電力であるが、タイマ２のタイムアウトが頻繁に起こ
る使い方（例えば、ユーザーからのキー入力、ペン入力
時にのみ、アクセスが発生する様なワーク又はデータ領
域のメモリに使用する等。）では、非常に低消費電力化
が可能であり、バッテリーでの長時間使用が行える。タ
イムレジスタ３を持つことにより、様々なシステムにお
いてきめ細かい設定を行うことができ、高性能でかつ消
費電力の低い最適なシステムが構築できる。
に次のＣＰＵ１からのアクセスが続けば、通常動作の消
費電力であるが、タイマ２のタイムアウトが頻繁に起こ
る使い方（例えば、ユーザーからのキー入力、ペン入力
時にのみ、アクセスが発生する様なワーク又はデータ領
域のメモリに使用する等。）では、非常に低消費電力化
が可能であり、バッテリーでの長時間使用が行える。タ
イムレジスタ３を持つことにより、様々なシステムにお
いてきめ細かい設定を行うことができ、高性能でかつ消
費電力の低い最適なシステムが構築できる。
【００２９】
【発明の効果】本発明によれば、ＣＰＵのメモリアクセ
ス後から、予めプログラムしたタイマレジスタ設定時
間、次のメモリアクセスが無い場合、＋３．３Ｖでのセ
ルフリフレッシュモードに入る事で、低消費電力動作を
行え、バッテリーでの長時間動作可能である。
ス後から、予めプログラムしたタイマレジスタ設定時
間、次のメモリアクセスが無い場合、＋３．３Ｖでのセ
ルフリフレッシュモードに入る事で、低消費電力動作を
行え、バッテリーでの長時間動作可能である。
【００３０】また、タイムアウト信号を出力するタイマ
をＣＰＵから自由にタイムアウトの時間を設定可能な構
成とすることで、ＣＰＵアクセスの高速化と細かな低消
費電力動作によるバッテリーでの動作時間を延長可能で
ある。
をＣＰＵから自由にタイムアウトの時間を設定可能な構
成とすることで、ＣＰＵアクセスの高速化と細かな低消
費電力動作によるバッテリーでの動作時間を延長可能で
ある。
【図１】本発明の一実施の形態におけるメモリ装置のブ
ロック図
ロック図
【図２】本発明の一実施の形態におけるメモリ装置のタ
イミングチャート
イミングチャート
１ ＣＰＵ ２ タイマ ３ タイマレジスタ ４ 電源セレクタ ５ レベルシフタ ６ メモリコントローラ ７ アドレスデコーダ ８ メモリアレイ
Claims (3)
- 【請求項１】セルフリフレッシュモードを有するメモリ
で構成されるメモリ装置であって、メモリアクセス直後
から、予め設定した時間以内に次のメモリアクセスが無
い場合、タイムアウト信号を出力するタイマと、前記タ
イマにタイムアウト信号出力までの時間を設定するタイ
マレジスタと、前記メモリへの供給電源を通常動作の＋
５Ｖとセルフリフレッシュ時の＋３．３Ｖとに切り替え
る電源セレクタと、前記メモリに入力するリード、ライ
ト動作の為の制御信号、アドレス、データの２値の信号
レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又は、その
逆に変換するレベルシフタと、メモリアクセス要求が発
生した場合、前記メモリにリード又はライト動作に必要
な制御信号を出力し、前記タイマのタイムアウト信号を
受けて、前記電源セレクタを＋５Ｖから＋３．３Ｖに切
り替え、前記レベルシフタを前記メモリへの制御信号、
アドレス、データの信号レベルを０Ｖ、＋５Ｖから０
Ｖ、３．３Ｖに切り替えさせ、前記メモリを低消費なセ
ルフリフレッシュモードにし、その後、メモリアクセス
が発生した場合、前記電源セレクタを＋３．３Ｖから＋
５Ｖに切り替え、前記レベルシフタを前記メモリへの制
御信号、アドレス、データの信号レベルを０Ｖ、＋３．
３Ｖから０Ｖ、５Ｖに切り替えさせ、通常の動作モード
に切り替えるメモリコントローラを備えたことを特徴と
するメモリ装置。 - 【請求項２】前記タイマレジスタは、外部からタイムア
ウト信号出力までの時間を変更できるように構成されて
いることを特徴とする請求項１記載のメモリ装置。 - 【請求項３】前記タイマは、前記メモリのメモリバンク
毎に設けらていることを特徴とする請求項１記載のメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040426A JPH10241356A (ja) | 1997-02-25 | 1997-02-25 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040426A JPH10241356A (ja) | 1997-02-25 | 1997-02-25 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10241356A true JPH10241356A (ja) | 1998-09-11 |
Family
ID=12580336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9040426A Pending JPH10241356A (ja) | 1997-02-25 | 1997-02-25 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10241356A (ja) |
-
1997
- 1997-02-25 JP JP9040426A patent/JPH10241356A/ja active Pending
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Legal Events
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