JPH10240779A - アナログ・デジタル混在回路の過渡解析方法 - Google Patents
アナログ・デジタル混在回路の過渡解析方法Info
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- JPH10240779A JPH10240779A JP9044036A JP4403697A JPH10240779A JP H10240779 A JPH10240779 A JP H10240779A JP 9044036 A JP9044036 A JP 9044036A JP 4403697 A JP4403697 A JP 4403697A JP H10240779 A JPH10240779 A JP H10240779A
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Abstract
(57)【要約】
【課題】高精度であり且つ高速にて過渡解析を行うこと
のできるアナログ・デジタル混在回路の過渡解析方法を
提供する。 【解決手段】先ず解析対象のアナログ・デジタル混在回
路の回路図が作成され（ステップ１１）、当該アナログ
・デジタル混在回路の伝達関数がネットリストに変換さ
れる（ステップ１２）。前記ネットリストを用いて、セ
トリング・タイムの測定が行われ（ステップ１３）、ス
テップ１３の解析結果を基にして、ダミー・パルスのパ
ラメータが決定されて（ステップ１４）、当該ダミー・
パルスのパラメータがアナログ・デジタル混在回路に組
み込まれ、ダミー・パルス発生回路が付加される（ステ
ップ１５）。次いで．ステップ１５において作成された
回路の伝達関数がネットリストに変換され（ステップ１
６）、当該ネットリストを用いて過渡解析が行われる
（ステップ１７）
のできるアナログ・デジタル混在回路の過渡解析方法を
提供する。 【解決手段】先ず解析対象のアナログ・デジタル混在回
路の回路図が作成され（ステップ１１）、当該アナログ
・デジタル混在回路の伝達関数がネットリストに変換さ
れる（ステップ１２）。前記ネットリストを用いて、セ
トリング・タイムの測定が行われ（ステップ１３）、ス
テップ１３の解析結果を基にして、ダミー・パルスのパ
ラメータが決定されて（ステップ１４）、当該ダミー・
パルスのパラメータがアナログ・デジタル混在回路に組
み込まれ、ダミー・パルス発生回路が付加される（ステ
ップ１５）。次いで．ステップ１５において作成された
回路の伝達関数がネットリストに変換され（ステップ１
６）、当該ネットリストを用いて過渡解析が行われる
（ステップ１７）
Description
【０００１】
【発明の属する技術分野】本発明はアナログ・デジタル
混在回路の過渡解析方法に関する。
混在回路の過渡解析方法に関する。
【０００２】
【従来の技術】従来のアナログ・デジタル混在回路の過
渡解析方法において、当該アナログ・デジタル混在回路
の過渡解析時間の短縮を目的とした解析方法としては、
例えば、特開平３−２６９６７３号公報、または“Ｃ．
Ｗ．ＧＥＡＲ：ＴＨＥ ＳＰＩＣＥ ＢＯＯＫ”等に見
られるように、ＧＥＡＲによるＶＡＲＩＡＢＬＥーＴＩ
ＭＥＳＴＥＰ法のアルゴリズム等が示されている。図５
は、従来技術のアナログ・デジタル混在回路の過渡解析
方法において、当該過渡解析時間の短縮を目的とした過
渡解析方法の解析手順のフローチャートを示す図であ
る。図５において、本従来例においては、先ずステップ
５１において、解析の対象とする図６のアナログ・デジ
タル混在回路６１の回路図が作成される。このアナログ
・デジタル混在回路６１の具体回路例としては、例え
ば、図１０に示されるように、動作クロック信号１０１
（図１１（ａ）を参照）の入力を受けて、切替信号２０
１〜２０８（図１１（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）を参照）を出力す
るデジタル回路７３と、基準電圧ＶREF 、接地電位およ
び前記切替信号２０１〜２０８の入力に対応する２４個
のスイッチと、３個のオペアンプ７０と、１２個のコン
デンサ７１と、４個の抵抗７２により構成されており、
デジタル回路７３に対する動作クロック信号１０１の入
力に対応して、終段のオペアンプ７０を介して、図１２
に示されるような出力信号１０２を出力するように機能
する１６ビットのアナログ・デジタル混在回路が挙げら
れる。次いでステップ５２においては、当該アナログ・
デジタル混在回路が、過渡解析のシミュレーション処理
に適合するネットリストに変換される。そして、ステッ
プ５３において、図６のシミュレータ６２において、前
記ステップ５２において作成されたネットリストを用い
て過渡解析が行われる。
渡解析方法において、当該アナログ・デジタル混在回路
の過渡解析時間の短縮を目的とした解析方法としては、
例えば、特開平３−２６９６７３号公報、または“Ｃ．
Ｗ．ＧＥＡＲ：ＴＨＥ ＳＰＩＣＥ ＢＯＯＫ”等に見
られるように、ＧＥＡＲによるＶＡＲＩＡＢＬＥーＴＩ
ＭＥＳＴＥＰ法のアルゴリズム等が示されている。図５
は、従来技術のアナログ・デジタル混在回路の過渡解析
方法において、当該過渡解析時間の短縮を目的とした過
渡解析方法の解析手順のフローチャートを示す図であ
る。図５において、本従来例においては、先ずステップ
５１において、解析の対象とする図６のアナログ・デジ
タル混在回路６１の回路図が作成される。このアナログ
・デジタル混在回路６１の具体回路例としては、例え
ば、図１０に示されるように、動作クロック信号１０１
（図１１（ａ）を参照）の入力を受けて、切替信号２０
１〜２０８（図１１（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）を参照）を出力す
るデジタル回路７３と、基準電圧ＶREF 、接地電位およ
び前記切替信号２０１〜２０８の入力に対応する２４個
のスイッチと、３個のオペアンプ７０と、１２個のコン
デンサ７１と、４個の抵抗７２により構成されており、
デジタル回路７３に対する動作クロック信号１０１の入
力に対応して、終段のオペアンプ７０を介して、図１２
に示されるような出力信号１０２を出力するように機能
する１６ビットのアナログ・デジタル混在回路が挙げら
れる。次いでステップ５２においては、当該アナログ・
デジタル混在回路が、過渡解析のシミュレーション処理
に適合するネットリストに変換される。そして、ステッ
プ５３において、図６のシミュレータ６２において、前
記ステップ５２において作成されたネットリストを用い
て過渡解析が行われる。
【０００３】なお、この場合において、過渡解析に使用
されるアナログ回路の解析アルゴリズムとしては、可変
解析ステップ法が用いられている。この可変解析ステッ
プ法は、例えば、図７および図８に示されるように、動
作クロック信号１０１の入力に対応して出力される、図
６のアナログ・デジタル混在回路６１の電位の変化量を
トレースして、当該電位変化量が、急峻なレベル変化状
態となるような動作時においては、時間的に細かいピッ
チのタイムステップ（図７の領域Ｊ、および図８の領域
Ｎを参照）において解析が行われ、逆に電圧変化量の緩
慢な動作時においては、粗いピッチのタイムステップ
（図７の領域Ｋ、および図８の領域Ｏを参照）において
解析が行われるというアルゴリズムである。
されるアナログ回路の解析アルゴリズムとしては、可変
解析ステップ法が用いられている。この可変解析ステッ
プ法は、例えば、図７および図８に示されるように、動
作クロック信号１０１の入力に対応して出力される、図
６のアナログ・デジタル混在回路６１の電位の変化量を
トレースして、当該電位変化量が、急峻なレベル変化状
態となるような動作時においては、時間的に細かいピッ
チのタイムステップ（図７の領域Ｊ、および図８の領域
Ｎを参照）において解析が行われ、逆に電圧変化量の緩
慢な動作時においては、粗いピッチのタイムステップ
（図７の領域Ｋ、および図８の領域Ｏを参照）において
解析が行われるというアルゴリズムである。
【０００４】この可変解析ステップ法を用いる過渡解析
方法においては、アナログ回路部における信号レベルの
緩慢な動作時においても、解析ポイント（図８の領域Ｏ
を参照）が発生するように、可変解析ステップを細かく
設定して解析を行う場合には、アナログ回路部の急峻な
レベル変化の動作時の信号に対する解析ポイント（図８
の領域Ｎを参照）の数が増えて、解析時間が増大する結
果となり、また、逆に、解析時間を短縮するために、可
変解析ステップを粗い値に設定して解析を行うと、アナ
ログ回路部の急峻なレベル変化の動作時の信号に対する
解析ポイント（図７の領域Ｊを参照）数の減少により、
過渡解析時間を減少することはできるものの、アナログ
回路部の変化レベルの緩慢な動作時における信号に対す
る解析ポイント（図７の領域Ｋを参照）が発生しない状
態となるために、シミュレータ解析信号の値が、真の出
力信号の値に対して誤差が大きくなり、解析精度が著し
く低下するという問題がある。
方法においては、アナログ回路部における信号レベルの
緩慢な動作時においても、解析ポイント（図８の領域Ｏ
を参照）が発生するように、可変解析ステップを細かく
設定して解析を行う場合には、アナログ回路部の急峻な
レベル変化の動作時の信号に対する解析ポイント（図８
の領域Ｎを参照）の数が増えて、解析時間が増大する結
果となり、また、逆に、解析時間を短縮するために、可
変解析ステップを粗い値に設定して解析を行うと、アナ
ログ回路部の急峻なレベル変化の動作時の信号に対する
解析ポイント（図７の領域Ｊを参照）数の減少により、
過渡解析時間を減少することはできるものの、アナログ
回路部の変化レベルの緩慢な動作時における信号に対す
る解析ポイント（図７の領域Ｋを参照）が発生しない状
態となるために、シミュレータ解析信号の値が、真の出
力信号の値に対して誤差が大きくなり、解析精度が著し
く低下するという問題がある。
【０００５】１例として、図６の解析対象のアナログ・
デジタル混在回路６１が、図１０に示されるような、１
６ビットのアナログ・デジタル混在回路６１のＦＦＴ解
析を行う場合には、高精度の過渡解析を行うためには、
前述のようにアナログ部の緩慢な動作時における信号に
対しても解析ポイント（図８の領域Ｏを参照）が必要と
なる。このような解析ポイントが得られない場合には、
周波数と振幅値の解析を行う当該ＦＦＴの過渡解析によ
り、図７に示されるようなシミュレータ解析信号１０４
が得られる結果となり、真の出力値に対応する出力信号
１０２に対しては、誤差が著しく大きい数値となる。従
って、可変解析ステップ法により、高い解析精度が要求
される過渡解析を行う際には、図８に示されるように、
解析ステップを細かく設定することが必要となり、これ
により、解析ポイント数が増え、解析時間が増大するこ
とになる。
デジタル混在回路６１が、図１０に示されるような、１
６ビットのアナログ・デジタル混在回路６１のＦＦＴ解
析を行う場合には、高精度の過渡解析を行うためには、
前述のようにアナログ部の緩慢な動作時における信号に
対しても解析ポイント（図８の領域Ｏを参照）が必要と
なる。このような解析ポイントが得られない場合には、
周波数と振幅値の解析を行う当該ＦＦＴの過渡解析によ
り、図７に示されるようなシミュレータ解析信号１０４
が得られる結果となり、真の出力値に対応する出力信号
１０２に対しては、誤差が著しく大きい数値となる。従
って、可変解析ステップ法により、高い解析精度が要求
される過渡解析を行う際には、図８に示されるように、
解析ステップを細かく設定することが必要となり、これ
により、解析ポイント数が増え、解析時間が増大するこ
とになる。
【０００６】また、もう一つの解析方法として固定解析
ステップ法が用いられているが、これは図９に示される
ように、動作クロック信号１０１の入力に対応するアナ
ログ回路の出力信号１０２の電位を、固定されたピッチ
の解析ステップＴS により解析を行うものであり、線形
回路素子の検証を行う際においては、比較的に短かい過
渡解析時間において解析を行うことができるという利点
がある。
ステップ法が用いられているが、これは図９に示される
ように、動作クロック信号１０１の入力に対応するアナ
ログ回路の出力信号１０２の電位を、固定されたピッチ
の解析ステップＴS により解析を行うものであり、線形
回路素子の検証を行う際においては、比較的に短かい過
渡解析時間において解析を行うことができるという利点
がある。
【０００７】
【発明が解決しようとする課題】上述した従来のアナロ
グ・デジタル混在回路過渡解析方法においては、可変解
析ステップ法または固定解析ステップ法のアルゴリズム
を用いて、非線形回路をも含むアナログ・デジタル混在
回路を対象として、過渡解析が行わているが、特に高精
度の解析結果を要するシミュレーションを行う際には、
前述の固定解析ステップ法による場合には、粗い解析ス
テップＴS を用いるとシミュレーションによる解析結果
が収束することがなく、また逆に解析ステップＴS を細
かくとり過ぎると解析結果としては収束する結果が得ら
れるが、可変解析ステップを用いて行う過渡解析の場合
に対比して、解析時間としては、より多くの時間を要す
るという欠点がある。
グ・デジタル混在回路過渡解析方法においては、可変解
析ステップ法または固定解析ステップ法のアルゴリズム
を用いて、非線形回路をも含むアナログ・デジタル混在
回路を対象として、過渡解析が行わているが、特に高精
度の解析結果を要するシミュレーションを行う際には、
前述の固定解析ステップ法による場合には、粗い解析ス
テップＴS を用いるとシミュレーションによる解析結果
が収束することがなく、また逆に解析ステップＴS を細
かくとり過ぎると解析結果としては収束する結果が得ら
れるが、可変解析ステップを用いて行う過渡解析の場合
に対比して、解析時間としては、より多くの時間を要す
るという欠点がある。
【０００８】また、他方、従来の可変解析ステップによ
る過渡解析方法を用いて過渡解析を行う場合において
は、複雑なアナログ・デジタル混在回路を対象として、
高精度の過渡解析を行う際には、アナログ回路における
緩慢な動作時においても、解析ポイントが発生するよう
に、可変解析ステップを細かく設定すると、アナログ回
路部の急峻な動作時の解析ポイント数が増えて、解析時
間が増大し、逆に、解析時間を短縮するために可変解析
ステップを粗い値に設定すると、アナログ回路部の急峻
な動作時の解析ポイント数が減少して、過渡解析時間は
減少するものの、アナログ回路部の緩慢な動作時におけ
る解析ポイントが発生しないために、シミュレータ解析
信号の値が、真の出力信号の値に対して誤差が大きくな
り、解析精度が著しく劣化するという欠点がある。
る過渡解析方法を用いて過渡解析を行う場合において
は、複雑なアナログ・デジタル混在回路を対象として、
高精度の過渡解析を行う際には、アナログ回路における
緩慢な動作時においても、解析ポイントが発生するよう
に、可変解析ステップを細かく設定すると、アナログ回
路部の急峻な動作時の解析ポイント数が増えて、解析時
間が増大し、逆に、解析時間を短縮するために可変解析
ステップを粗い値に設定すると、アナログ回路部の急峻
な動作時の解析ポイント数が減少して、過渡解析時間は
減少するものの、アナログ回路部の緩慢な動作時におけ
る解析ポイントが発生しないために、シミュレータ解析
信号の値が、真の出力信号の値に対して誤差が大きくな
り、解析精度が著しく劣化するという欠点がある。
【０００９】換言して要約すれば、固定解析ステップ法
による場合には、解析精度を向上させる際に、非線形素
子の解析結果が収束しないという欠点があり、可変解析
ステップ法による場合には、解析精度を向上させるため
の方策と、解析時間の短縮を図るための方策とが両立し
得ないという欠点がある。
による場合には、解析精度を向上させる際に、非線形素
子の解析結果が収束しないという欠点があり、可変解析
ステップ法による場合には、解析精度を向上させるため
の方策と、解析時間の短縮を図るための方策とが両立し
得ないという欠点がある。
【００１０】しかも、従来技術による場合には、解析対
象のアナログ・デジタル混在回路に必要な解析精度を満
足する範囲内において、最小の解析時間が得られるよう
な解析ステップを指定することが非常に困難であり、従
って、従来技術においては、過渡解析を行って得られた
結果から、必要な解析精度が得られたか否かを判断し
て、必要な精度が得られていない場合には、所要精度の
解析結果が得られるように、更に目標精度を上げて過渡
解析を繰返して行うことが必要不可欠となり、解析に要
する時間が更に増大するという欠点がある。
象のアナログ・デジタル混在回路に必要な解析精度を満
足する範囲内において、最小の解析時間が得られるよう
な解析ステップを指定することが非常に困難であり、従
って、従来技術においては、過渡解析を行って得られた
結果から、必要な解析精度が得られたか否かを判断し
て、必要な精度が得られていない場合には、所要精度の
解析結果が得られるように、更に目標精度を上げて過渡
解析を繰返して行うことが必要不可欠となり、解析に要
する時間が更に増大するという欠点がある。
【００１１】
【課題を解決するための手段】本発明のアナログ・デジ
タル混在回路の過渡解析方法は、過渡解析の対象とする
アナログ・デジタル混在回路の回路図を作成し、当該回
路図に対応する第１のネットリストを作成する第１のス
テップと、前記第１のネットリストを基にして、前記ア
ナログ・デジタル混在回路のアナログ回路部に対応する
セトリング・タイムを測定する第２のステップと、前記
セトリング・タイムの測定結果に基づいて、ダミー・パ
ルス信号のパラメータを決定して、前記セトリング・タ
イムの測定ポイントを設定するためのダミー・パルス発
生回路を、前記アナログ・デジタル混在回路に付加する
第３のステップと、前記ダミー・パルス発生回路に対応
する第２のネットリストを作成するとともに、前記第１
のネットリストに追加する第４のステップと、前記ダミ
ー・パルス発生回路より出力されるダミー・パルス信号
に基づく測定ポイントにおいて過渡解析を行う第５のス
テップとを有するとを特徴としている。
タル混在回路の過渡解析方法は、過渡解析の対象とする
アナログ・デジタル混在回路の回路図を作成し、当該回
路図に対応する第１のネットリストを作成する第１のス
テップと、前記第１のネットリストを基にして、前記ア
ナログ・デジタル混在回路のアナログ回路部に対応する
セトリング・タイムを測定する第２のステップと、前記
セトリング・タイムの測定結果に基づいて、ダミー・パ
ルス信号のパラメータを決定して、前記セトリング・タ
イムの測定ポイントを設定するためのダミー・パルス発
生回路を、前記アナログ・デジタル混在回路に付加する
第３のステップと、前記ダミー・パルス発生回路に対応
する第２のネットリストを作成するとともに、前記第１
のネットリストに追加する第４のステップと、前記ダミ
ー・パルス発生回路より出力されるダミー・パルス信号
に基づく測定ポイントにおいて過渡解析を行う第５のス
テップとを有するとを特徴としている。
【００１２】なお、前記セトリング・タイムの測定方法
としては、過渡解析対象の前記アナログ・デジタル混在
回路に対する動作クロックの変化時点から、当該アナロ
グ・デジタル混在回路の出力信号がセトリングするまで
の時間を測定するステップと、当該測定結果を基にし
て、前記ダミー・パルス発生回路より出力されるダミー
・パルス信号のパルス幅を設定するステップとを有する
ようにしてもよい。
としては、過渡解析対象の前記アナログ・デジタル混在
回路に対する動作クロックの変化時点から、当該アナロ
グ・デジタル混在回路の出力信号がセトリングするまで
の時間を測定するステップと、当該測定結果を基にし
て、前記ダミー・パルス発生回路より出力されるダミー
・パルス信号のパルス幅を設定するステップとを有する
ようにしてもよい。
【００１３】また、前記セトリング・タイムの測定ポイ
ントを設定する方法としては、タイム・ステップ解析法
により設定される解析ポイントと、前記ダミー・パルス
発生回路により設定される測定ポイントとを加えて測定
ポイントとするようにしてもよい。
ントを設定する方法としては、タイム・ステップ解析法
により設定される解析ポイントと、前記ダミー・パルス
発生回路により設定される測定ポイントとを加えて測定
ポイントとするようにしてもよい。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の１実施形態における過
渡解析手順のフローチャートを示す図である。図１にお
いて、本実施形態においては、先ずステップ１１におい
て、解析の対象とする図２（ａ）のアナログ・デジタル
混在回路２１の回路図が作成される。このアナログ・デ
ジタル混在回路２１の具体回路例としては、例えば、前
述の場合と同様に、図１０に示されるように、基準電圧
ＶREF 、接地電位および複数のデジタル切替信号２０１
〜２０８の入力に対応して、２４個のスイッチと、２個
のオペアンプ７０と、１２個のコンデンサ７１と４個の
抵抗７２により構成され、出力信号１０２を出力する１
６ビットのアナログ・デジタル混在回路が挙げられる。
次いでステップ１２においては、当該アナログ・デジタ
ル混在回路２１の伝達関数が、過渡解析のシミュレーシ
ョン処理に適合するネットリストに変換される。そし
て、ステップ１３においては、前記ステップ１２におい
て作成されたネットリストを用いて、シミュレータ
（１）２２により、相対的に短かい周期の信号を用いて
過渡解析に必要とするセトリング・タイム１０６が測定
される。このストリング・タイム１０６を測定する際に
は、図３に示されるように、当該セトリング・タイム１
０６は、アナログ・デジタル混在回路２１に入力される
動作クロック信号１０１のレベル変化点から、当該アナ
ログ・デジタル混在回路２１の出力信号１０２がセトリ
ングするまでの時間として測定される。なお図３におい
て、出力信号１０２上においてＣ、ＤおよびＥとして示
されるのは、それぞれセトリング・ポイントである。
して説明する。図１は、本発明の１実施形態における過
渡解析手順のフローチャートを示す図である。図１にお
いて、本実施形態においては、先ずステップ１１におい
て、解析の対象とする図２（ａ）のアナログ・デジタル
混在回路２１の回路図が作成される。このアナログ・デ
ジタル混在回路２１の具体回路例としては、例えば、前
述の場合と同様に、図１０に示されるように、基準電圧
ＶREF 、接地電位および複数のデジタル切替信号２０１
〜２０８の入力に対応して、２４個のスイッチと、２個
のオペアンプ７０と、１２個のコンデンサ７１と４個の
抵抗７２により構成され、出力信号１０２を出力する１
６ビットのアナログ・デジタル混在回路が挙げられる。
次いでステップ１２においては、当該アナログ・デジタ
ル混在回路２１の伝達関数が、過渡解析のシミュレーシ
ョン処理に適合するネットリストに変換される。そし
て、ステップ１３においては、前記ステップ１２におい
て作成されたネットリストを用いて、シミュレータ
（１）２２により、相対的に短かい周期の信号を用いて
過渡解析に必要とするセトリング・タイム１０６が測定
される。このストリング・タイム１０６を測定する際に
は、図３に示されるように、当該セトリング・タイム１
０６は、アナログ・デジタル混在回路２１に入力される
動作クロック信号１０１のレベル変化点から、当該アナ
ログ・デジタル混在回路２１の出力信号１０２がセトリ
ングするまでの時間として測定される。なお図３におい
て、出力信号１０２上においてＣ、ＤおよびＥとして示
されるのは、それぞれセトリング・ポイントである。
【００１５】次いで、ステップ１４においては、前記ス
テップ１３における解析結果１０３を基にして、ダミー
・パルス１０４のパラメータが決定される。即ち、ダミ
ー・パルス１０４のエッジが発生される時間が決定され
る。図４に示されるように、ダミー・パルス１０４は、
ステップ１３におけるシミュレータ（１）２２による解
析信号１０３を基にして、アナログ回路部のセトリング
・タイム１０６に対応するセトリング・ポイントＣにお
いて立ち上がり、セトリング・ポイントＤにおいて立ち
下がり、そしてセトリング・ポイントＥにおいて再度立
ち上がる。このように、セトリング・タイム１０６に対
して解析ポイントを発生させる理由は、アナログ回路部
における緩慢な動作時における電位変化に対応して、高
精度の解析結果を得るためである。このダミー・パルス
１０４の具体的な決定方法としては、上述のように、ダ
ミー・パルス１０４の立ち上がり、もしくは立ち下がり
のエッジが、前記セテップ１３において測定されたセト
リング・ポイントと一致する解析時間に発生するように
して設定される。ステップ１５においては、ステップ１
４において決定されたダミー・パルス１０４のパラメー
タが、前記評価対象のアナログ・デジタル混在回路２１
の回路図に組み込まれ、ダミー・パルス１０４を生成し
て出力するダミー・パルス発生回路２３が、前記アナロ
グ・デジタル混在回路２１に対して独立した回路として
付加される。なお、このダミー・パルス１０４は、シミ
ュレータ（１）２２のライブラリーを用いた１個のクロ
ック・ジェネレータのみにより構成される。次いで、ス
テップ１６においては、ステップ１５において作成され
た回路の伝達関数が、過渡解析のシミュレーション処理
に適合するネットリストに変換される。そして、ステッ
プ１７においては、前記ステップ１６において作成され
たネットリストを用いて、シミュレータ（２）２４にお
いて、可変解析ステップ法により、過渡解析ステップを
粗い値に設定することにより過渡解析が行われ、所望の
シミュレーション解析信号１０５が生成出力される。
テップ１３における解析結果１０３を基にして、ダミー
・パルス１０４のパラメータが決定される。即ち、ダミ
ー・パルス１０４のエッジが発生される時間が決定され
る。図４に示されるように、ダミー・パルス１０４は、
ステップ１３におけるシミュレータ（１）２２による解
析信号１０３を基にして、アナログ回路部のセトリング
・タイム１０６に対応するセトリング・ポイントＣにお
いて立ち上がり、セトリング・ポイントＤにおいて立ち
下がり、そしてセトリング・ポイントＥにおいて再度立
ち上がる。このように、セトリング・タイム１０６に対
して解析ポイントを発生させる理由は、アナログ回路部
における緩慢な動作時における電位変化に対応して、高
精度の解析結果を得るためである。このダミー・パルス
１０４の具体的な決定方法としては、上述のように、ダ
ミー・パルス１０４の立ち上がり、もしくは立ち下がり
のエッジが、前記セテップ１３において測定されたセト
リング・ポイントと一致する解析時間に発生するように
して設定される。ステップ１５においては、ステップ１
４において決定されたダミー・パルス１０４のパラメー
タが、前記評価対象のアナログ・デジタル混在回路２１
の回路図に組み込まれ、ダミー・パルス１０４を生成し
て出力するダミー・パルス発生回路２３が、前記アナロ
グ・デジタル混在回路２１に対して独立した回路として
付加される。なお、このダミー・パルス１０４は、シミ
ュレータ（１）２２のライブラリーを用いた１個のクロ
ック・ジェネレータのみにより構成される。次いで、ス
テップ１６においては、ステップ１５において作成され
た回路の伝達関数が、過渡解析のシミュレーション処理
に適合するネットリストに変換される。そして、ステッ
プ１７においては、前記ステップ１６において作成され
たネットリストを用いて、シミュレータ（２）２４にお
いて、可変解析ステップ法により、過渡解析ステップを
粗い値に設定することにより過渡解析が行われ、所望の
シミュレーション解析信号１０５が生成出力される。
【００１６】従って、本発明のアナログ・デジタル混在
回路の解析方法によれば、デジタル・クロックの変化点
におけるアナログ回路部の急峻なレベル変動を伴なう動
作時における信号の冗長的な解析ポイントが減少される
ために、解析時間を短縮することが可能となり、またア
ナログ回路部の緩慢なレベル変動の動作時における信号
に対しては、ダミー・パルスによる解析ポイントが発生
されるために、解析誤差の少ない高精度の解析結果が得
られる。
回路の解析方法によれば、デジタル・クロックの変化点
におけるアナログ回路部の急峻なレベル変動を伴なう動
作時における信号の冗長的な解析ポイントが減少される
ために、解析時間を短縮することが可能となり、またア
ナログ回路部の緩慢なレベル変動の動作時における信号
に対しては、ダミー・パルスによる解析ポイントが発生
されるために、解析誤差の少ない高精度の解析結果が得
られる。
【００１７】なお、本発明による過渡解析適用例とし
て、図１０のアナログ・デジタル混在回路を解析対象と
した場合における、当該アナログ・デジタル混在回路の
出力信号およびシミュレータ解析信号の表示例として
は、上記の説明において引用している図３および図４に
示されるとうりである。この場合における解析条件とし
ては、基準電圧ＶREF を３Ｖ、動作クロック信号を１３
ＭＨｚとして、本発明においては、従来技術に対して可
変解析ステップ法の解析精度を１／１０００に設定する
ことにより過渡解析が試行されている。実際の解析精度
の指定方法としては、数値積分アルゴリズムの局所打ち
切り誤差（Ｔｒｕｎｃａｔｉｏｎ ｅｒｒｏｒ）の許容
誤差範囲内の値を、従来技術の解析方法において行われ
ている１ｕＶ以下に対して、本発明においては１０００
倍の１ｍＶ以下に指定することにより解析が行われてい
る。なお、本発明においては、前述の図４に示されるよ
うに、解析ステップの値が粗く（従来技術を用いた場合
に必要とされる解析精度の１／１０００の精度）設定さ
れているので、アナログ回路部の動作の変化が急峻時
（図４の領域Ｆを参照）における解析ポイント数が少な
くなっており、これにより過渡解析所要時間が有効に短
縮される。しかも、図４の領域Ｆに対応するダミー・パ
ルス１０４のエッジにて発生する解析ポイント（図４の
Ｇを参照）により、真の出力信号１０２に対して忠実な
解析結果を実現することができる。
て、図１０のアナログ・デジタル混在回路を解析対象と
した場合における、当該アナログ・デジタル混在回路の
出力信号およびシミュレータ解析信号の表示例として
は、上記の説明において引用している図３および図４に
示されるとうりである。この場合における解析条件とし
ては、基準電圧ＶREF を３Ｖ、動作クロック信号を１３
ＭＨｚとして、本発明においては、従来技術に対して可
変解析ステップ法の解析精度を１／１０００に設定する
ことにより過渡解析が試行されている。実際の解析精度
の指定方法としては、数値積分アルゴリズムの局所打ち
切り誤差（Ｔｒｕｎｃａｔｉｏｎ ｅｒｒｏｒ）の許容
誤差範囲内の値を、従来技術の解析方法において行われ
ている１ｕＶ以下に対して、本発明においては１０００
倍の１ｍＶ以下に指定することにより解析が行われてい
る。なお、本発明においては、前述の図４に示されるよ
うに、解析ステップの値が粗く（従来技術を用いた場合
に必要とされる解析精度の１／１０００の精度）設定さ
れているので、アナログ回路部の動作の変化が急峻時
（図４の領域Ｆを参照）における解析ポイント数が少な
くなっており、これにより過渡解析所要時間が有効に短
縮される。しかも、図４の領域Ｆに対応するダミー・パ
ルス１０４のエッジにて発生する解析ポイント（図４の
Ｇを参照）により、真の出力信号１０２に対して忠実な
解析結果を実現することができる。
【００１８】また、本発明と従来技術との機能比較例と
して、１６ビットのアナログ・デジタル混在回路を解析
対象とした場合における、過渡解析精度ならびに解析時
間の比較照合結果においては、過渡解析精度を同一とし
た場合に、本発明による解析所要時間は、従来技術の解
析所要時間の１０％程度の時間内に収まることが確認さ
れている。
して、１６ビットのアナログ・デジタル混在回路を解析
対象とした場合における、過渡解析精度ならびに解析時
間の比較照合結果においては、過渡解析精度を同一とし
た場合に、本発明による解析所要時間は、従来技術の解
析所要時間の１０％程度の時間内に収まることが確認さ
れている。
【００１９】
【発明の効果】以上説明したように、本発明は、一般の
シミュレータにおいて使用可能な単純なダミー・パルス
発生回路を使用することにより、当該ダミー・パルス発
生回路より出力されるダミー・パルスにより、アナログ
回路部のの緩慢な動作時における信号に対しても解析ポ
イントが発生されるとともに、デジタル・クロック信号
の変化点における、アナログ回路部の急峻な動作時にお
ける解析ポイントが省略されるために、シミュレータの
計算量を減らすことが可能となり、１度の過渡解析のみ
により、高精度の解析結果が得られるとともに、解析の
時間短縮を図ることができるという効果がある。
シミュレータにおいて使用可能な単純なダミー・パルス
発生回路を使用することにより、当該ダミー・パルス発
生回路より出力されるダミー・パルスにより、アナログ
回路部のの緩慢な動作時における信号に対しても解析ポ
イントが発生されるとともに、デジタル・クロック信号
の変化点における、アナログ回路部の急峻な動作時にお
ける解析ポイントが省略されるために、シミュレータの
計算量を減らすことが可能となり、１度の過渡解析のみ
により、高精度の解析結果が得られるとともに、解析の
時間短縮を図ることができるという効果がある。
【図１】本発明の１実施形態における過渡解析手順のフ
ローチャートを示す図である。
ローチャートを示す図である。
【図２】本発明の１実施形態における、シミュレーショ
ン・等価ブロック図およびシミュレータ解析信号の１例
を示す図である。
ン・等価ブロック図およびシミュレータ解析信号の１例
を示す図である。
【図３】本発明の１実施形態の適用例における、動作ク
ロック信号と、出力信号に対応するセトリング・タイム
との関係を示す図である。
ロック信号と、出力信号に対応するセトリング・タイム
との関係を示す図である。
【図４】本発明の１実施形態の適用例における、動作ク
ロック信号およびダミー・パルスと、出力信号およびシ
ミュレータ解析信号との関係を示す図である。
ロック信号およびダミー・パルスと、出力信号およびシ
ミュレータ解析信号との関係を示す図である。
【図５】従来例における過渡解析手順のフローチャート
を示す図である。
を示す図である。
【図６】従来例におけるシミュレーション・ブロック図
である。
である。
【図７】従来例の粗い解析ステップの可変解析ステップ
適用例における、動作クロック信号と、出力信号および
シミュレータ解析信号との関係を示す図である。
適用例における、動作クロック信号と、出力信号および
シミュレータ解析信号との関係を示す図である。
【図８】従来例の細かい解析ステップの可変解析ステッ
プ適用例における、動作クロック信号と、出力信号およ
びシミュレータ解析信号との関係を示す図である。
プ適用例における、動作クロック信号と、出力信号およ
びシミュレータ解析信号との関係を示す図である。
【図９】従来例の細かい解析ステップの固定解析ステッ
プ適用例における、動作クロック信号と、出力信号およ
びシミュレータ解析信号との関係を示す図である。
プ適用例における、動作クロック信号と、出力信号およ
びシミュレータ解析信号との関係を示す図である。
【図１０】前記適用例のアナログ・デジタル混在回路を
示す回路図である。
示す回路図である。
【図１１】前記適用例のアナログ・デジタル混在回路に
おける、動作クロック信号および切替信号を示す動作タ
イミング図である。
おける、動作クロック信号および切替信号を示す動作タ
イミング図である。
【図１２】前記適用例のアナログ・デジタル混在回路に
おける、出力信号を示す動作タイミング図である。
おける、出力信号を示す動作タイミング図である。
１１〜１７、５１〜５３ ステップ ２１、６１ アナログ・デジタル混在回路 ２２ シミュレータ（１） ２３ ダミー・パルス発生回路 ２４ シミュレータ（２） ６２ シミュレータ ７０ オペアンプ ７１ コンデンサ ７２ 抵抗 １０１ 動作クロック信号 １０２ 出力信号 １０３ １次解析信号 １０４ ダミー・パルス １０５ シミュレータ解析信号 １０６ セトリング・タイム ２０１〜２０８ 切替信号
Claims (3)
- 【請求項１】 過渡解析の対象とするアナログ・デジタ
ル混在回路の回路図を作成し、当該回路図に対応する第
１のネットリストを作成する第１のステップと、 前記第１のネットリストを基にして、前記アナログ・デ
ジタル混在回路のアナログ回路部に対応するセトリング
・タイムを測定する第２のステップと、 前記セトリング・タイムの測定結果に基づいて、ダミー
・パルス信号のパラメータを決定して、前記セトリング
・タイムの測定ポイントを設定するためのダミー・パル
ス発生回路を、前記アナログ・デジタル混在回路に付加
する第３のステップと、 前記ダミー・パルス発生回路に対応する第２のネットリ
ストを作成するとともに、前記第１のネットリストに追
加する第４のステップと、 前記ダミー・パルス発生回路より出力されるダミー・パ
ルス信号に基づく測定ポイントにおいて過渡解析を行う
第５のステップと、 を有するとを特徴とするアナログ・デジタル混在回路の
過渡解析方法。 - 【請求項２】 前記セトリング・タイムの測定方法とし
て、過渡解析対象の前記アナログ・デジタル混在回路に
対する動作クロックの変化時点から、当該アナログ・デ
ジタル混在回路の出力信号がセトリングするまでの時間
を測定するステップと、 当該測定結果を基にして、前記ダミー・パルス発生回路
より出力されるダミー・パルス信号のパルス幅を設定す
るステップと、 を有することを特徴とする請求項１記載のアナログ・デ
ジタル混在回路の過渡解析方法。 - 【請求項３】 前記セトリング・タイムの測定ポイント
を設定する方法として、タイム・ステップ解析法により
設定される解析ポイントと、前記ダミー・パルス発生回
路により設定される測定ポイントとを加えて測定ポイン
トとすることを特徴とする請求項１記載のアナログ・デ
ジタル混在回路の過渡解析方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044036A JP2912285B2 (ja) | 1997-02-27 | 1997-02-27 | アナログ・デジタル混在回路の過渡解析方法 |
| US09/031,194 US6230294B1 (en) | 1997-02-27 | 1998-02-26 | Transient analysis device for analog/digital mixed circuit and analysis method thereof |
| GB9804298A GB2324625B (en) | 1997-02-27 | 1998-02-27 | Transient analysis device for analog/digital mixed circuit and analysis method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044036A JP2912285B2 (ja) | 1997-02-27 | 1997-02-27 | アナログ・デジタル混在回路の過渡解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10240779A true JPH10240779A (ja) | 1998-09-11 |
| JP2912285B2 JP2912285B2 (ja) | 1999-06-28 |
Family
ID=12680409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044036A Expired - Fee Related JP2912285B2 (ja) | 1997-02-27 | 1997-02-27 | アナログ・デジタル混在回路の過渡解析方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6230294B1 (ja) |
| JP (1) | JP2912285B2 (ja) |
| GB (1) | GB2324625B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2368667B (en) * | 2000-06-08 | 2002-09-18 | Sgs Thomson Microelectronics | Method and system for identifying inaccurate models |
| US20030125921A1 (en) * | 2001-12-27 | 2003-07-03 | Matsushita Electric Industrial Co., Ltd. | Circuit simulation apparatus, circuit simulation method, circuit simulation program, and storage medium storing circuit simulation program |
| US7403884B2 (en) * | 2004-06-08 | 2008-07-22 | International Business Machines Corporation | Transient simulation using adaptive piecewise constant model |
| US8117576B2 (en) * | 2008-03-05 | 2012-02-14 | Rambus Inc. | Method for using an equivalence checker to reduce verification effort in a system having analog blocks |
| JP2011129029A (ja) * | 2009-12-21 | 2011-06-30 | Elpida Memory Inc | 回路シミュレーション装置および過渡解析方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161029A (en) * | 1977-09-19 | 1979-07-10 | Frye George J | Automatic transient response analyzer system |
| JPS6016145B2 (ja) * | 1979-03-20 | 1985-04-24 | 株式会社日立製作所 | クロツク信号抽出方式 |
| US5105373A (en) * | 1990-01-22 | 1992-04-14 | Texas Instruments Incorporated | Method of simulating the operation of a circuit having analog and digital circuit parts |
| JPH0797380B2 (ja) | 1990-03-20 | 1995-10-18 | 富士通株式会社 | 混載回路シミュレーション方法 |
| JP3082987B2 (ja) * | 1991-10-09 | 2000-09-04 | 株式会社日立製作所 | ミックスモードシミュレーション方法 |
| US5687088A (en) * | 1993-05-19 | 1997-11-11 | Matsushita Electric Industrial Co., Ltd. | Net list for use in logic simulation and back annotation method of feedbacking delay information obtained through layout design to logic simulation |
| JPH09211156A (ja) * | 1996-02-05 | 1997-08-15 | Mitsubishi Electric Corp | タイマ装置 |
-
1997
- 1997-02-27 JP JP9044036A patent/JP2912285B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-26 US US09/031,194 patent/US6230294B1/en not_active Expired - Fee Related
- 1998-02-27 GB GB9804298A patent/GB2324625B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2324625A (en) | 1998-10-28 |
| JP2912285B2 (ja) | 1999-06-28 |
| GB2324625B (en) | 1999-03-03 |
| GB9804298D0 (en) | 1998-04-22 |
| US6230294B1 (en) | 2001-05-08 |
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