JPH0797380B2 - 混載回路シミュレーション方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 アナログ回路部およびディジタル回路部の双方の部分を
有する混載回路の動作を解析するための混載シミュレー
ション方法に関し、 アナログ回路部の回路シミュレーションのための総積分
回数を必要以上に多くしたり上記回路シミュレーション
の際に過去への後戻りの操作を必要としたりすることな
く従来よりも短時間で効率良く解析が行える混載回路シ
ミュレーション方法を提供することを目的とし、 各積分ステップサイズに応じた積分時刻で進められる回
路シミュレーションと、一定のタイム・スロット単位で
進められる論理シミュレーションとにより、それぞれア
ナログ回路部およびディジタル回路部を解析する混載回
路シミュレーション方法において、ディジタル回路部か
らアナログ回路部に信号が入射されるＤ−Ａ信号入射時
刻と、その逆方向に信号が入射されるＡ−Ｄ信号入射時
刻とを予め予測するステップと、予測された前記Ｄ−Ａ
信号入射時刻およびＡ−Ｄ信号入射時刻をもとにアナロ
グ回路部の積分時刻を漸次設定しながらアナログ回路部
およびディジタル回路部間の信号の受け渡しを同期制御
により行い、回路および論理シミュレーションによる解
析をほぼ並行して進めるステップとからなるように構成
する。

〔産業上の利用分野〕

本発明はアナログ回路部およびディジタル回路部の双方
の部分を有するLSI等の混載回路の動作を限られた時間
内で解析するための混載回路シミュレーション方法に関
する。

上記混載回路が開発された当初は、計算機システムのソ
フトウェアにより既に確立されている回路シミュレータ
および論理シミュレータを用いてそれぞれアナログ回路
部およびディジタル回路部を別々に設計した後にブレッ
ドボード等を作製して回路全体の動作をチェックしてい
た。ここで、アナログ回路部とディジタル回路部とが完
全に分離できる場合には問題はないが、回路内にフィー
ドバックループ等を含む場合には、上記アナログ回路部
とディジタル回路部との間に信号のやり取りがあるため
両回路部を分離することは難しくなる。このため、近
年、回路シミュレータおよび論理シミュレータを１つの
プログラムに統一して混載回路全体を一度にシミュレー
トする混載回路シミュレータの必要性が大きくなってき
た。本発明はこのような混載回路シミュレータを用いた
混載回路シミュレーションの方法について言及するもの
である。

〔従来の技術〕

第６図は一般の混載回路シミュレータの構成図である。
ここでは、混載回路シミュレータは、回路シミュレーシ
ョン部１、論理シミュレーション部２および同期制御部
３の３つの構成部分からなる。上記回路シミュレーショ
ン部１は、混載回路の中のアナログ回路部に対して連続
的なアナログ時間により回路シミュレーションを行うも
のである。また一方で、論理シミュレーション部２は、
上記混載回路中のディジタル回路部に対して離散的なデ
ィジタル時間により論理シミュレーションを行うもので
ある。さらに、上記同期制御部３は、アナログ回路部か
らディジタル回路部への信号の受け渡しおよびその逆方
向の信号の受け渡しを、異なる解析時間（アナログ時間
およびディジタル時間）の間で可能にするための時間管
理を行うものである。上記同期制御回路部３は、例えば
第７図の（Ａ）に示すように、混載回路内のディジタル
回路部からアナログ回路部に一方的に信号が流れる場合
には特に必要ないが、第７図の（Ｂ）に示すように、ア
ナログ回路部の出力がディジタル回路部を通って再び上
記アナログ回路部の入力に戻ってくるようなフィードバ
ックループを含む場合にはどうしても必要になってく
る。なお、回路シミュレーション部１、論理シミュレー
ション部２および同期制御部３は、通常、計算機システ
ムのソフトウェアにより実現される。ついで、同期制御
部３による両回路部の解析時間の管理、すなわち同期制
御を行って混載回路シミュレーションを進める場合の具
体例を述べることとする。

第８図は従来の混載回路シミュレーション方法の第１例
を説明するための概念図である。この場合、ディジタル
回路部の論理シミュレーションに使用されるディジタル
時間は、タイム・スロットとよばれるある一定の時間幅
を有する単位で区切られている。さらに、アナログ回路
部から見た場合に、その時間単位１個分のディジタル回
路部が状態を変えないことを利用して、与えられた論理
状態に対し１タイム・スロット分だけアナログ回路部の
回路シミュレーションを行い、次に１タイム・スロット
分だけディジタル回路部の論理シミュレーションを進め
る操作を繰り返している。すなわち、アナログ回路部の
解析の時間幅（以後、積分ステップサイズとよぶことと
する）がディジタル回路部のタイム・スロットの幅に合
うように積分時刻を設定することにより同期制御を行っ
て回路シミュレーションおよび論理回路シミュレーショ
ンの歩調を合わせている。なお、同期制御アルゴリズム
の詳細に関しては、実施例の項で説明することとする。

第９図は従来の混載回路シミュレーション方法の第２例
を説明するための概念図である。ここでは、タイム・ス
ロットｎまでディジタル回路部の解析が済んでおり（第
９図中のハッチングの部分）、かつ、時刻t₁までアナロ
グ回路部の解析が済んでいる状態から、ディジタル回路
部が同じ状態を持つものと仮定してアナログ回路部の解
析を時刻t₂まで進める。このとき、ディジタル回路部へ
の信号の出力（第９図中の，、以後、Ａ−Ｄイベン
トと称する）が生じたので、このＡ−Ｄイベントをディ
ジタル回路部への入射信号として登録する（第９図の
（ａ））。さらに、タイム・スロットｎ＋４を目指して
ディジタル回路部の解析を進めるが、タイム・スロット
ｎ＋２でアナログ回路部への信号の出力（第９図中の
、以後、Ｄ−Ａイベントと称する）が生じたので、そ
こで解析を止める（第９図の（ｂ））。一方、アナログ
回路部では、補間または積分をやり直すことによってデ
ィジタル回路部から信号の入射があった時刻t₃に時間を
戻す。なお、時刻t₃よりも後の時刻にて登録されている
Ａ−Ｄイベント（第９図中の）は無効とする（第９図
の（ｃ））。すなわち、この場合は、ディジタル回路部
で論理シミュレーション実行中にＤ−Ａイベントが生じ
たときに上記論理シミュレーションを止め、かつ、アナ
ログ回路部で上記Ｄ−Ａイベントが生じた時刻まで時間
を戻す操作を繰り返しながら同期制御を行って混載回路
シミュレーションを進めている。

〔発明が解決しようとする課題〕

上記のとおり、同期制御により混載回路シミュレーショ
ンを行う場合、従来は、第１例（第８図）のようにディ
ジタル回路部のディジタル時間のタイム・スロットを基
準にしてアナログ回路部の積分ステップサイズを設定し
たり、第２例（第９図）のようにアナログ回路部に信号
が入射される度にその入射時刻までアナログ時間を戻し
たりしていた。

一般に、アナログ回路部の積分ステップサイズは、その
動作がアクティブであるか静止に近い状態であるかに応
じてそれぞれ小さくまたは大きく設定することができ
る。しかし、上記第１例では、積分ステップサイズをタ
イム・スロットより大きく採れないので、総積分回数が
多くなり過ぎて演算時間が大幅に増大し、シミュレーシ
ョン全体の効率が低下するという問題が生じてくる。こ
の問題は、アナログ回路部の回路規模が大きくなるに伴
い深刻になってくる。

また一方で、従来の第２例では、Ｄ−Ａイベントが生じ
る度にアナログ部の解析値が無効になって補間または積
分のやり直しをする必要があるので、前記第１例と同様
に演算時間が長くなってシミュレーション全体の効率が
低下するという問題が生じてくる。

本発明は上記問題点に鑑みてなされたものであり、フィ
ールドバックループ等を含む混載回路に対して、アナロ
グ回路部の回路シミュレーションのための総積分回数を
必要以上に多くしたり上記回路シミュレーションの際に
過去への後戻りの操作を必要としたりすることなく従来
よりも短時間にて効率良く解析が行える混載回路シミュ
レーション方法を提供することを目的とするものであ
る。

〔課題を解決するための手段〕

第１図は本発明の原理を示す遷移図である。この場合、
混載回路シミュレーション方法は２つのステップI,IIか
らなる。まず初めに、第１ステップＩでは、ディジタル
回路部からアナログ回路部に信号が入射されるＤ−Ａ信
号入射時刻と、上記アナログ部からディジタル回路部に
信号が入射されるＡ−Ｄ信号入射時刻とを予め予測して
いる。次に、第２ステップIIでは、上記Ｄ−Ａ信号入射
時刻およびＡ−Ｄ信号入射時刻をもとにアナログ回路部
の積分時刻を漸次設定しながら上記アナログ回路部およ
びディジタル回路部間の信号の受け渡しを同期制御によ
り行い、回路シミュレーションおよび論理シミュレーシ
ョンによる解析をほぼ並行して進めている。

〔作用〕

本発明の混載シミュレーション方法によれば、アナログ
回路部とディジタル回路部との間に信号のやり取りが行
われる予定の時間が前もってわかるので、シミュレーシ
ョンの際に過去への後戻りの操作が不要となる。さら
に、上記信号のやり取りが予想される場合を除いてアナ
ログ回路部の積分ステップサイズを自由に採ることがで
きるので、総積分回数が多くなり過ぎることはない。

かくして、本発明では、回路シミュレーションの際の解
析時間が従来よりも短縮されて混載シミュレーションに
よる解析の効率が向上する。

〔実施例〕

第２図は本発明の一実施例を示す遷移図である。ただ
し、ここでは、第３図に示すようなフィードバックルー
プを含む混載回路をシミュレーションの対象として混載
シミュレーションを行う場合を代表して説明することと
する。

第２図において、まず初めに、アナログ入力部に隣接す
る隣接ディジタル回路部（以後、隣接部と称する）Ｎ
と、この隣接部Ｎを信号が通り過ぎるのに最低かかる最
低ディジタル時間D_minの概念を導入する。次に、同期制
御部３（第６図）は、上記隣接部において未来のＤ−Ａ
イベントが発生する時刻等に関する情報、すなわちイベ
ント潜伏状況（第５図にて後述する）を監視し（ステッ
プａ）、回路シミュレーション部１（第６図）に報知す
る（ステップｂ）。さらに、この回路シミュレーション
部１では、上記隣接部ＮにＤ−Ａイベントが登録されて
いるときには、このイベントがアナログ回路部に入射さ
れる予定のＤ−Ａイベント入射時刻より後に次回積分時
刻を設定しないようにする（ステップｃ）。さらに、ア
ナログ回路部およびディジタル回路部の解析時刻や両部
間の信号状態等から次に回路シミュレーションを行うの
か論理シミュレーションを行うのかを決定する。さらに
詳しく説明すると、上記最低ディジタル時間D_minおよび
論理シミュレーションの最終解析時刻から、隣接部Ｎで
見い出されているイベントが最短でアナログ回路部に到
達する可能性のある時刻τ_Ｐが算出される。もし、この
算出された時刻τ_Ｐが、前述のステップｃの条件を考慮
して決定したアナログ回路部の次回積分時刻より後であ
ったならば、時刻τ_Ｐが上記次回積分時刻を上回るまで
ディジタル回路部における論理シミュレーションの解析
を進める（ステップｄ）。ここで、時刻τ_Ｐは、現在の
タイム・スロット番号をｎとしたときにｎ＋１＋D_minの
タイム・スロットのイベント発生時刻として計算するこ
とができる。その後、アナログ回路部で、Ｄ−Ａイベン
トの効果を取り入れた回路シミュレーションの解析を進
める（ステップｅ）。このように、ディジタル回路部の
時間をアナログ回路部の時間に先行させた場合、後でア
ナログ回路部の解析を進めたときにディジタル回路部に
おいて過去の時刻にＡ−Ｄイベントが発生することがあ
り得る。このような事態を防止するために、アナログ回
路部では、次回積分時刻を設定する際に、いわゆる補外
公式により最終解析時刻と次回積分時刻との間にＡ−Ｄ
イベントが発生するか否かを予想する（ステップｆ）。
もし、Ａ−Ｄイベントが発生しそうであれば、次回積分
時刻を、上記Ｄ−Ａイベントの発生予想時刻よりも前の
時刻である安全な時刻に再設定する（ステップｇ）。一
般に、Ａ−Ｄイベントは、アナログ回路部の動作がアク
ティブなときに起こるので、上記Ａ−Ｄイベントの発生
が予想されることによって積分ステップサイズを抑制し
ても、総積分回数がそれほど増大することはない。さら
に、上記の安全な時刻に再設定した後は、シミュレーシ
ョンの過去への後戻りをすることなく同期制御による解
析が進められる。最終的に、与えられた解析区間の解析
が済んでいれば終了、そうでなければ最初のステップに
戻ることとする（ステップｈ）。

上記実施例においては、Ｄ−Ａイベントがアナログ回路
部に入射される度にこのアナログ回路部の解析をやり直
さずに済むので、従来の第２例（第９図）に比べて解析
時間の節減が図れる。

第４図は本実施例における同期制御アルゴリズムの概要
を説明するための概念図である。この概念図に従って、
第４図の（ａ）〜（ｅ）に対応させて同期制御アルゴリ
ズムを順次述べていく。

（ａ）論理シミュレーションの最終解析時刻をn₀、回路
シミュレーションの最終解析時刻をt₀とする。論理シミ
ュレーションによって察知されたＤ−Ａイベント情報に
より、回路シミュレーションは次回解析時刻をそのＤ−
Ａイベントの発生時刻t₁に採っている。

（ｂ）回路シミュレーションがt₁まで進む。

（ｃ）論理シミュレーションがn₁まで進む。

（ｄ）Ｄ−Ａイベントの効果を取り入れた回路シミュレ
ーションが行われる。

（ｅ）回路シミュレーションは当初次回解析時刻をt₃′
に採っていたが、Ａ−Ｄイベントの発生がt₃とt₃′との
間に於いて期待されるので、次回解析時刻はt₃に調整さ
れる。

（ｆ）次回解析時刻がτ_Ｐを越えているので、論理シミ
ュレーションを新たなτ_Ｐ（τ_Ｐ′）がt₃を越える時刻
のn₂まで進める。

（ｇ）回路シミュレーションがt₃まで進む。

（ｈ）論理シミュレーションがn₃まで進む。

上記の同期制御アルゴリズムにより混載回路シミュレー
ションを進める場合、予め予想されるＤ−Ａイベントお
よびＡ−Ｄイベントによりアナログ回路部の次回の積分
時刻を設定することができるので、シミュレーションの
過去への後戻り操作が不要になり解析の効率化が図れ
る。

第５図は本実施例におけるイベント登録手順を説明する
ための概念図である。第５図におけるディジタル回路部
の時刻は、通常、タイム・ホイールにより管理される。
このタイム・ホイールの構成単位を既述のようにタイム
・スロットとよぶ。この各スロットからは、その時刻に
起こるイベントに関する情報が検索できることになって
いる。この検索に用いるデータ機構をイベント・キュウ
と称する。このイベント・キュウは、通常、計算機のCP
U内のROMテーブル等の記憶部により実現され、イベント
の発生するネットの番号やネットのディレー値ならびに
イベントにより帰結するネットの論理状態等を登録した
り引き出したりすることができる。

第５図において、ディジタル回路部からアナログ回路部
へのＤ−Ａイベント等を登録したい場合、まず初めに、
番号がｎの現在のタイム・スロットからイベント・キュ
ウを検索する（第５図の）。次に、論理値X₀を更新し
てＸとする（第５図の）。さらに、ファンアウト・ネ
ットについて論理評価を実行して新論理値Ｚを得る（第
５図の（ｃ））。最終的に、番号がｎ＋ｄのタイム・ス
ロットから引かれるイベント・キュウにイベントが登録
される（第５図の）。ここで、ｄはディレー値を示
す。上記の登録されたイベントに関する情報は、同期制
御部３（第６図）によりイベント潜伏状況として監視さ
れる。

ついで、このイベント潜伏状況をもとにして論理シミュ
レーションおよび回路シミュレーションを行うための基
本アルゴリズムを、計算機のプログラムにより処理可能
なフォーマットにより詳細に既述することとする。ただ
し、この場合は、イベントやイベント・キュウ等の用語
はすべてアルファベットにより表現することとする。す
なわち、 論理シミュレーション→Logic Sim イベント・キュウ →event-queue イベント →event ファンアウト・ネット→fanout net ファンアウト・スキャニング・ループ →fanout scanning loop 回路シミュレーション→Circuit Sim LTEチェック →LTE-Check のように表記することとする。

まず、論理シミュレーションに関しては、次のように記
述される。この論理シミュレーションは、イベント駆動
方式論理シミュレーションとよばれている。

ただし、n_endはシミュレーション終了時刻とする。

ここでいうevent時刻とは、イベントが発生する時刻の
ことである。

一方、回路シミュレーションに関しては、次のように記
述される。

ただし、t_endはシミュレーション終了時刻とする。

微分方程式を差分方程式に置き換える事により生じる誤
差をLTE（Local Truncation Error）という。

ここで、上記回路シミュレーションの中の基本アルゴリ
ズムの中で使用されているt_Aは、最後に積分した部分回
路の積分値確定時刻を示している。すなわち、LTE条件
に合格した時刻を意味するものである。さらに、t^Sは、
アナログ回路部で次に予定されている次回積分時刻を示
している。

さらに、上記のイベント駆動方式論理シミュレーション
と回路シミュレーションとの間の同期制御アルゴリズム
を詳細に解説することとする。

まず初めに、これから関連のある幾つかの用語の定義を
明確にしておく。ディジタル回路部のｍ番目のタイム・
スロットは、アナログ部から見て、 Δ_ｍ＝（τ_m-1，τ_ｍ） なる時間区間に対応するものとする。ここで、Ｈはタイ
ム・スロットの幅（Ｈ＞０）であり、τ_ｍは τ_ｍ＝Ｈ・ｍ と定義される。タイム・スロットΔ_ｍにおけるイベント
の発生時刻（イベント時刻）を τ_m-1＋ε（εは正の微小値） と定める。また、τ_m-1をタイム・スロットΔ_ｍの下限
時刻とよぶ。最後に上記イベント時刻に属するイベント
を評価したタイム・スロットを現在のタイム・スロット
という。この現在のタイム・スロットの番号は、第５図
でも述べたようにｎで表される。さらに、Ｄ−Ａ外部ピ
ンからディジタル・ファンインをたどっていったとき
に、初めて非零のディレーを持つネットに出会うかまた
はその前にディジタル外部入力ピンに出会うまでに検索
した範囲を“一段の範囲”と表現し、また、この範囲で
出会った非零のディレー・ネットのディレーを“一段の
範囲のディレー”とよぶ。この一段の範囲の非零ディレ
ー・ネットまたはディジタル外部入力ピンをＤ−Ａファ
ンイン・ネットとよぶ。上記一段の範囲にイベントが存
在することを“Ｄ−Ａイベントが見える”と表現する。
すべてのＤ−Ａファンイン・ネットの持つディレー値の
中で最小のものが最低ディジタル時間D_minに相当する。
さらに、 τ_np＝τ_ｎ＋Ｈ・D_min を次に可能な（the next possible）Ｄ−Ａイベント時
刻とよぶ。Ｄ−Ａファンイン・ネットに登録されている
すべてのイベントの登録タイム・スロット番号の中で、
最も若い登録タイム・スロット番号をn_sと表記する。た
だし、Ｄ−Ａファンイン・ネットにイベントが登録され
ていない場合は、n_s＝∞と考える。一方、 τ_ns＝Ｈ・（n_s−１） を次回予定の（the next scheduled）Ｄ−Ａイベント時
刻とよぶ。t^S，τ_npおよびτ_nsのうちで最小のものをt
_minと記す。すなわち、 t_min＝min（t^S，τ_np，τ_ns） である。

次に、同期制御アルゴリズムの基礎となる４つの基本的
な方針（ルール）〜を下記に記述する。

次に述べる以外の時は、t_A≧τ_n-1が成立するよ
うにする。

ディジタル動作には同じ論理状態が比較的長く続く性質
があり、ディジタル回路部シミュレーションを行わなく
てもある時間同じ状態が続くものと仮定してそのディジ
タル回路部からの信号を受ける回路のシミュレーション
を先に進めることができる。一方、回路シミュレーショ
ンでは、一般に、波形が連続的に変化しており、未来の
動作の予想は難しい。これらの事から、まず、同じ論理
状態が続くものと仮定して回路シミュレーションを行っ
た後、論理シミュレーションを行ったほうがよいと考え
られる。

次の条件 t^S＞τ_np （＊） が成立する場合、これが成立しなくなるまで、論理シミ
ュレーションを進める。

さらに詳しく説明すると、アナログ回路部が次にＤ−Ａ
イベントを受ける可能性のある時刻はτ_ｎ＋D_min×Ｈで
ある。t^Sよりもτ_ｎ＋D_min×Ｈが小である場合、もしt^S
がτ_ｎ＋D_min×Ｈ以降に設定されており、しかもその時
刻で積分を遂行し、その後の論理シミュレーションを行
うと、例えば、時刻τ_ｎ＋D_min×ＨにてＤ−Ａイベント
が発生する事があり得、部分回路の時刻をそこまで戻さ
なくてはならなくなる。

このような操作は計算効率上望ましくないので、t^Sがτ
_ｎ＋D_min×Ｈより大であった場合は、論理シミュレーシ
ョンを行い、これが成立しなくなるようにするのがこの
のルールの意味するところである。

なお、（＊）の条件が成立しなくなる過程としては、次
の２とおりの場合があり得る： ｉ）t^Sの入るタイム・スロット番号をｍとして、現在の
タイム・スロット番号が、ｍ−D_minとなるまで論理シミ
ュレーションが進む。

（すなわち、τ_ns≧τ_npの場合） ii）論理シミュレーションを進めている内に、ｍ−D_min
以前のタイム・スロットでＤ−Ａ外部ピンへの直接のＤ
−Ａイベントが生じる。

（すなわち、τ_ns＜τ_npの場合） なお、論理シミュレーションを先行させても、常に、t^S
＞τ_n-1が成立していることに注意する。

Ｄ−Ａ外部ピンを持つ部分回路では、Ｄ−Ａイベン
トが見えるときには、そのＤ−Ａイベントの発生時刻よ
り後に、次回積分時刻を設定しない。

Ｄ−Ａイベントが見えない場合には特に部分回路のステ
ップサイズに関する制限は設けない。

Ａ−Ｄ外部ピンを持つ部分回路では、次回積分時刻
を設定した際に、最終積分時刻の所属するタイム・スロ
ットより後のタイム・スロットでＡ−Ｄイベントが発生
することが予想されるときには、時刻t_minよりも後に、
次回積分時刻を設定しない。

さらに詳しく説明すると、で描いたような論理シミュ
レーションを回路シミュレーションに先行させる状況が
生じた場合、一時的にτ_n-1がt_Aよりも大きくなるが、
この後回路シミュレーションを進めたときに、τ_n-1よ
りも前の時刻でＡ−Ｄイベントを発生させなくてはなら
ない状況が生じる可能性がある。この問題に対処するの
がこのルールである。予め、Ａ−Ｄイベントを発生し
そうな部分回路についてt_minより後に次回積分時刻を設
定しないというルールを決めておけば、の（＊）の条
件は成立しない。一般的には、部分回路の積分ステップ
サイズが短くなる（つまり、電位の変化が激しくなる）
のは丁度出力電位が論理スレッショールドを切るあたり
であり、前記のように論理スレッショールドの近辺で強
制的にステップサイズを抑えても計算効率はほとんど変
わらないことが期待できる。

さらに、前述の〜のルールを前提にして、回路シミ
ュレーション部、論理シミュレーション部、同期制御部
（ここでは、シミュレーション制御部とよぶこととす
る）および前処理部から構成される混載回路シミュレー
タにより混載回路シミュレーションを行う場合の同期制
御アルゴリズムを各部毎に下記のＡ〜Ｄ（〜）に示
す。

A.前処理部は次のように動作する。

混合シミュレーション開始時において、ディジタル
回路部の時刻およびアナログ回路部の時刻の間に次の関
係、τ_ｎ＝t_Aを仮定する。

B.シミュレーション制御部は次のように動作する。

指定解析時間区間のシミュレーションが済んでいれ
ば、シミュレーションをストップし、済んでいなけれ
ば、以下の操作を繰り返す。

t_Aの入るタイム・スロットの番号をｍとする時、次
の条件： ｎ＜ｍ が成立する場合、ｍを到達上限タイム・スロット番号と
して、論理シミュレーション部へ行く。

次の条件： t^S＞τ_np が成立する場合、到達上限タイム・スロット番号を ｍ−D_min として論理シミュレーション部へ行く。

C.回路シミュレーション部は次のように動作する。

アナログ回路部について、次回積分時刻まで回路シ
ミュレーションを進める。

但し、次回積分時刻設定の際に、Ｄ−Ａ外部ピンを持つ
部分回路で、Ｄ−Ａイベントが見えている場合には、そ
のイベント時刻を越えないように設定する。また、Ａ−
Ｄ外部ピンを持つ部分回路については、補外公式を用い
て、次回積分時刻までの間にＡ−Ｄイベントを発生しそ
うかどうかを調べ、もし、発生しそうなら、次回積分時
刻がt_minを越えないようにする。

シミュレーション制御部に戻る。

D.論理シミュレーション部は次のように動作する。

次のいずれかの条件： ｉ）到達上限タイム・スロットに至った ii）到達上限タイム・スロットに至る以前に、Ｄ−Ａイ
ベントが生じた が満たされるまで、論理シミュレーションを進める。

論理シミュレーション中生じた、Ｄ−ＡイベントやＤ−
Ａファンイン・ネットのイベント情報は適当な形でアナ
ログ回路部に知らせる。

シミュレーション制御部に戻る。

ここでは、混載シミュレータの同期制御によりアナログ
回路部とディジタル回路との間で自在な信号の受け渡し
を可能にし、かつ、未来のイベントを予想して積分ステ
ップサイズを設定しているので、回路シミュレーション
および論理シミュレーションを並行して効率良く進める
ことができる。

〔発明の効果〕

以上説明したように本発明によれば、フィードバックル
ープ等を含む混載回路に対してアナログ回路部とディジ
タル回路部との間に信号のやり取りが行われる予定の時
刻が予想できるので、シミュレーションの過去への後戻
りの操作が不要になって効率の良い混載シミュレーショ
ンが行える。さらに、ディジタル回路部との信号のやり
取りが予想される場合以外は、アナログ回路部の積分ス
テップサイズを本来の動作状態から設定することができ
るので、総積分回数が従来よりも少なくなってシミュレ
ーションによる解析時間が短縮される。

【図面の簡単な説明】

第１図は本発明の原理を示す遷移図、 第２図は本発明の一実施例を示す遷移図、 第３図は本発明の混載シミュレーション方法に適用され
る混載回路の一例を示す図、 第４図は本実施例における同期制御アルゴリズムの概要
を説明するための概念図、 第５図は本実施例におけるイベント登録手順を説明する
ための概念図、 第６図は一般の混載回路シミュレータの構成図、 第７図は混載回路の具体例を示す図、 第８図は従来の混載回路シミュレーション方法の第１例
を説明するための概念図、 第９図は従来の混載回路シミュレーション方法の第２例
を説明するための概念図である。 図において、 １……回路シミュレーション部、２……論理シミュレー
ション部、３……同期制御部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】アナログ回路部およびディジタル回路部が
   混載された混載回路に対して、各積分ステップサイズに
   応じた積分時刻で進められる回路シミュレーションと、
   一定のタイム・スロット単位で進められる論理シミュレ
   ーションとにより、それぞれ前記アナログ回路部および
   前記ディジタル回路部を解析する混載回路シミュレーシ
   ョン方法において、 前記ディジタル回路部から前記アナログ回路部に信号が
   入射されるＤ−Ａ信号入射時刻と、前記アナログ回路部
   からディジタル回路部に信号が入射されるＡ−Ｄ信号入
   射時刻とを予め予測するステップと、 予測された前記Ｄ−Ａ信号入射時刻および前記Ａ−Ｄ信
   号入射時刻をもとに前記アナログ回路部の前記積分時刻
   を漸次設定しながら前記アナログ回路部および前記ディ
   ジタル回路部間の信号の受け渡しを同期制御により行
   い、前記回路シミュレーションおよび前記論理シミュレ
   ーションによる解析をほぼ並行して進めるステップとか
   らなることを特徴とする混載回路シミュレーション方
   法。