JPH10224422A - 通信制御装置 - Google Patents
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- JPH10224422A JPH10224422A JP9022988A JP2298897A JPH10224422A JP H10224422 A JPH10224422 A JP H10224422A JP 9022988 A JP9022988 A JP 9022988A JP 2298897 A JP2298897 A JP 2298897A JP H10224422 A JPH10224422 A JP H10224422A
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- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、任意の通信プロトコル及び
通信システムに用いることのできる新しい通信制御装置
を提供することにある。 【解決手段】 通信制御装置は、ＣＰＵ１０１、データ
入出力処理部１０２、フレーム検出回路１０３、シリア
ル・パラレル変換回路１０４、パラレル・シリアル変換
回路１０５、タイマー回路１０９からなる。データ入出
力処理部１０２は、ホストとＣＰＵ１０１間の制御デー
タ及び通信データの入出力を制御する。通信制御装置は
データ入出力制御部１０２を介してホスト側から通信プ
ロトコル処理プログラムをＣＰＵ１０１に読み込み実行
する。ＣＰＵ１０１は、通信プロトコル制御プログラム
をホストから読み込むと、その通信プロトコルに基づ
き、フレーム検出回路１０３のフレーム検出信号のビッ
ト長とビットパタン及び一致検出ビット数の設定を行
う。
通信システムに用いることのできる新しい通信制御装置
を提供することにある。 【解決手段】 通信制御装置は、ＣＰＵ１０１、データ
入出力処理部１０２、フレーム検出回路１０３、シリア
ル・パラレル変換回路１０４、パラレル・シリアル変換
回路１０５、タイマー回路１０９からなる。データ入出
力処理部１０２は、ホストとＣＰＵ１０１間の制御デー
タ及び通信データの入出力を制御する。通信制御装置は
データ入出力制御部１０２を介してホスト側から通信プ
ロトコル処理プログラムをＣＰＵ１０１に読み込み実行
する。ＣＰＵ１０１は、通信プロトコル制御プログラム
をホストから読み込むと、その通信プロトコルに基づ
き、フレーム検出回路１０３のフレーム検出信号のビッ
ト長とビットパタン及び一致検出ビット数の設定を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は通信プロトコルに依
存しない通信制御装置に関する。
存しない通信制御装置に関する。
【０００２】
【従来の技術】従来、通信制御装置を含む通信装置は、
各通信システムに特有のものとして設計され、通信制御
装置における通信プロトコル処理やフレーム検出処理
は、専用のハードウェアによって処理されていた。通信
プロトコル処理やフレーム検出信号はそれぞれの通信シ
ステムによって異なるため、この方法では、特定の通信
システム用に設計された通信制御装置は、他の通信シス
テムでは使用することができなかった。
各通信システムに特有のものとして設計され、通信制御
装置における通信プロトコル処理やフレーム検出処理
は、専用のハードウェアによって処理されていた。通信
プロトコル処理やフレーム検出信号はそれぞれの通信シ
ステムによって異なるため、この方法では、特定の通信
システム用に設計された通信制御装置は、他の通信シス
テムでは使用することができなかった。
【０００３】一方、複数の通信プロトコル制御処理に対
応する通信制御装置を実現したものとして、特公平０１
−０１０９７７号公報「通信アダプタ」に記載のものが
ある。
応する通信制御装置を実現したものとして、特公平０１
−０１０９７７号公報「通信アダプタ」に記載のものが
ある。
【０００４】この通信アダプタにおいては、制御母線を
介して指令信号が内蔵する通信処理回路に入力され、非
同期、２進同期及びＳＤＬＣ／ＨＤＬＣの各プロトコル
から、所望のプロトコルを選択しデータ伝送を行う。
介して指令信号が内蔵する通信処理回路に入力され、非
同期、２進同期及びＳＤＬＣ／ＨＤＬＣの各プロトコル
から、所望のプロトコルを選択しデータ伝送を行う。
【０００５】また、上記通信アダプタにおいては通信ア
ダプタ内部のクロックを用いて通信プロトコルの処理を
行っている。
ダプタ内部のクロックを用いて通信プロトコルの処理を
行っている。
【０００６】
【発明が解決するようとする課題】上記に述べた通信ア
ダプタにおける構造においては、複数の通信プロトコル
を外部からの指令信号によって選択することができる
が、選択するプロトコルはあらかじめ組み込まれた通信
プロトコルに限られるため、任意の通信プロトコルを用
いて通信を行うことはできなかった。
ダプタにおける構造においては、複数の通信プロトコル
を外部からの指令信号によって選択することができる
が、選択するプロトコルはあらかじめ組み込まれた通信
プロトコルに限られるため、任意の通信プロトコルを用
いて通信を行うことはできなかった。
【０００７】また、非同期通信においてフレームを検出
し、同期通信においてはフレームの同期を取るために、
受信信号中のユニークワードと呼ばれる特定のビットパ
タンを検出する必要があるが、このユニークワードのビ
ット長及びビットパタンは通信システムによって異なっ
ている。このため、任意の通信システムに対応するため
にはこのユニークワードのビット長とビットパタンを任
意に設定できる必要があるが、上記通信アダプタでは、
任意のユニークワードに対応することができなかった。
し、同期通信においてはフレームの同期を取るために、
受信信号中のユニークワードと呼ばれる特定のビットパ
タンを検出する必要があるが、このユニークワードのビ
ット長及びビットパタンは通信システムによって異なっ
ている。このため、任意の通信システムに対応するため
にはこのユニークワードのビット長とビットパタンを任
意に設定できる必要があるが、上記通信アダプタでは、
任意のユニークワードに対応することができなかった。
【０００８】また、通信プロトコルの処理においては、
モデムによるデータの送受信の時間に基づいて処理を行
う必要があるが、上記通信アダプタにおいてはあらかじ
め用意された通信アダプタ内部のクロックを用いて通信
プロトコルの処理を行っているため、モデムが送受信を
行う任意のクロックに対応して処理を行うことができな
かった。
モデムによるデータの送受信の時間に基づいて処理を行
う必要があるが、上記通信アダプタにおいてはあらかじ
め用意された通信アダプタ内部のクロックを用いて通信
プロトコルの処理を行っているため、モデムが送受信を
行う任意のクロックに対応して処理を行うことができな
かった。
【０００９】本発明の目的は、このような従来の装置に
おける問題点を解決し、任意の通信プロトコル及び通信
システムに用いることのできる新しい通信制御装置を提
供することにある。
おける問題点を解決し、任意の通信プロトコル及び通信
システムに用いることのできる新しい通信制御装置を提
供することにある。
【００１０】
【課題を解決するための手段】第一の発明は通信プロト
コルに関する処理を、内蔵するＣＰＵで処理する。ま
た、フレーム検出信号のビット長とビットパタン、一致
検出ビット数を内蔵ＣＰＵから設定できるフレーム検出
処理回路を備えている。
コルに関する処理を、内蔵するＣＰＵで処理する。ま
た、フレーム検出信号のビット長とビットパタン、一致
検出ビット数を内蔵ＣＰＵから設定できるフレーム検出
処理回路を備えている。
【００１１】第二の発明は通信プロトコルに関する処理
を、内蔵するＣＰＵに外部から読み込んで処理する。ま
た、フレーム検出信号のビット長とビットパタン、一致
検出ビット数を内蔵ＣＰＵから設定できるフレーム検出
処理回路を備えている。
を、内蔵するＣＰＵに外部から読み込んで処理する。ま
た、フレーム検出信号のビット長とビットパタン、一致
検出ビット数を内蔵ＣＰＵから設定できるフレーム検出
処理回路を備えている。
【００１２】第三の発明は、前記フレーム検出回路が、
任意のビット幅（ｎ）のｎ段シフトレジスタと、一致検
出を行うビットパタンを設定するｎビット幅のユニーク
ワードレジスタと、一致検出を行わないビット位置を設
定するｎビット幅のユニークワードマスクレジスタと、
一致検出のためのビット数を書き込む閾値レジスタと、
前記ｎ段シフトレジスタと前記ユニークワードレジスタ
と前ユニークワードマスクレジスタと前記閾値レジスタ
の出力をもとに一致検出を行い一致検出信号を出力する
一致検出回路とから構成される。
任意のビット幅（ｎ）のｎ段シフトレジスタと、一致検
出を行うビットパタンを設定するｎビット幅のユニーク
ワードレジスタと、一致検出を行わないビット位置を設
定するｎビット幅のユニークワードマスクレジスタと、
一致検出のためのビット数を書き込む閾値レジスタと、
前記ｎ段シフトレジスタと前記ユニークワードレジスタ
と前ユニークワードマスクレジスタと前記閾値レジスタ
の出力をもとに一致検出を行い一致検出信号を出力する
一致検出回路とから構成される。
【００１３】第四の発明は、前記プロトコル処理に際
し、前記ＣＰＵにより制御レジスタの値が設定され、モ
デムからのクロック信号によって動作するタイマー回路
を備える。そして、このタイマー回路は、モデムからの
クロック信号によって動作する任意のビット幅（ｎ）の
アップカウンタと、タイマーのタイムアウト値を設定す
るタイムアウトレジスタと、前記カウンタのカウント値
とタイムアウトレジスタの値を比較し、カウント値とタ
イムアウトレジスタの値が一致した場合前記ＣＰＵに割
込み信号を出力するｎビット幅の比較器とから構成され
る。
し、前記ＣＰＵにより制御レジスタの値が設定され、モ
デムからのクロック信号によって動作するタイマー回路
を備える。そして、このタイマー回路は、モデムからの
クロック信号によって動作する任意のビット幅（ｎ）の
アップカウンタと、タイマーのタイムアウト値を設定す
るタイムアウトレジスタと、前記カウンタのカウント値
とタイムアウトレジスタの値を比較し、カウント値とタ
イムアウトレジスタの値が一致した場合前記ＣＰＵに割
込み信号を出力するｎビット幅の比較器とから構成され
る。
【００１４】本発明においては、使用する通信プロトコ
ルに関する処理を、外部から内蔵するＣＰＵに読み込ん
で処理するため、モデムが送受信を行う任意の通信プロ
トコルにもとづいた処理を行うことができる。
ルに関する処理を、外部から内蔵するＣＰＵに読み込ん
で処理するため、モデムが送受信を行う任意の通信プロ
トコルにもとづいた処理を行うことができる。
【００１５】また、通信システムによって異なるフレー
ム検出信号のビット長とビットパタン及び一致検出ビッ
ト数がＣＰＵから設定可能であるので、任意の通信シス
テムのフレーム検出を行うことができる。
ム検出信号のビット長とビットパタン及び一致検出ビッ
ト数がＣＰＵから設定可能であるので、任意の通信シス
テムのフレーム検出を行うことができる。
【００１６】また、モデムにおける送受信のクロックに
よって動作するタイマー回路を備えることによって、通
信システムによって決まる任意の通信速度に対応したプ
ロトコル処理を行うことができる。
よって動作するタイマー回路を備えることによって、通
信システムによって決まる任意の通信速度に対応したプ
ロトコル処理を行うことができる。
【００１７】
【発明の実施の形態】次に図１から図５を用いて、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１８】図１に本発明の第１の実施の形態を示す。
【００１９】第１の実施の形態の通信制御装置は、ＣＰ
Ｕ１１０１、フレーム検出回路１１０３、シリアル・パ
ラレル変換回路１１０４、パラレル・シリアル変換回路
１１０５、タイマー回路１１０９からなる。
Ｕ１１０１、フレーム検出回路１１０３、シリアル・パ
ラレル変換回路１１０４、パラレル・シリアル変換回路
１１０５、タイマー回路１１０９からなる。
【００２０】ＣＰＵ１１０１は通信プロトコルに基づ
き、フレーム検出回路１１０３のフレーム検出信号のビ
ット長とビットパタン及び一致検出ビット数の設定を行
い、またタイマー回路１１０９の制御レジスタの値の設
定を行う。
き、フレーム検出回路１１０３のフレーム検出信号のビ
ット長とビットパタン及び一致検出ビット数の設定を行
い、またタイマー回路１１０９の制御レジスタの値の設
定を行う。
【００２１】通信制御装置はデータ送信時には、通信デ
ータを通信プロトコルに従って処理を行い、パラレル・
シリアル変換回路１１０５を用いてシリアル信号に変換
してモデムに出力する。
ータを通信プロトコルに従って処理を行い、パラレル・
シリアル変換回路１１０５を用いてシリアル信号に変換
してモデムに出力する。
【００２２】通信データの受信時には、モデムから入力
されるシリアル信号の中から、フレーム検出回路１１０
３を用いてフレームを検出し、フレーム検出回路１１０
３はフレーム検出信号を検出するとフレーム検出信号１
１０６をＣＰＵ１１０１に出力する。シリアル・パラレ
ル変換回路１１０４は、モデムから入力されるシリアル
信号をパラレル信号に変換する。各回路は、ＣＰＵ１１
０１のデータバス１１０７で接続される。タイマー回路
１１０９は、通信プロトコル処理に際し、モデムから入
力されるクロック信号によって動作し、ＣＰＵから制御
レジスタの値が設定され、ＣＰＵにタイムアウトを通知
する。
されるシリアル信号の中から、フレーム検出回路１１０
３を用いてフレームを検出し、フレーム検出回路１１０
３はフレーム検出信号を検出するとフレーム検出信号１
１０６をＣＰＵ１１０１に出力する。シリアル・パラレ
ル変換回路１１０４は、モデムから入力されるシリアル
信号をパラレル信号に変換する。各回路は、ＣＰＵ１１
０１のデータバス１１０７で接続される。タイマー回路
１１０９は、通信プロトコル処理に際し、モデムから入
力されるクロック信号によって動作し、ＣＰＵから制御
レジスタの値が設定され、ＣＰＵにタイムアウトを通知
する。
【００２３】図２に本発明の第２の実施の形態を示す。
図２には示してないが、本通信制御装置は通信を行うホ
スト、具体的にはパーソナルコンピュータやワークステ
ーション、情報端末などと、モデムの間に接続され、こ
のホストのデータ送受信を制御する。
図２には示してないが、本通信制御装置は通信を行うホ
スト、具体的にはパーソナルコンピュータやワークステ
ーション、情報端末などと、モデムの間に接続され、こ
のホストのデータ送受信を制御する。
【００２４】第２の実施の形態の通信制御装置は、ＣＰ
Ｕ１０１、データ入出力処理部１０２、フレーム検出回
路１０３、シリアル・パラレル変換回路１０４、パラレ
ル・シリアル変換回路１０５、タイマー回路１０９から
なる。データ入出力処理部１０２は、ホストとＣＰＵ１
０１間の制御データ及び通信データの入出力を制御す
る。
Ｕ１０１、データ入出力処理部１０２、フレーム検出回
路１０３、シリアル・パラレル変換回路１０４、パラレ
ル・シリアル変換回路１０５、タイマー回路１０９から
なる。データ入出力処理部１０２は、ホストとＣＰＵ１
０１間の制御データ及び通信データの入出力を制御す
る。
【００２５】通信制御装置はデータ入出力制御部１０２
を介してホスト側から通信プロトコル処理プログラムを
プログラム読み込み線１１２を通してＣＰＵ１０１に読
み込み実行する。ＣＰＵ１０１は、通信プロトコル制御
プログラムをホストから読み込むと、その通信プロトコ
ルに基づき、フレーム検出回路１０３のフレーム検出信
号のビット長とビットパタン及び一致検出ビット数の設
定を行い、またタイマー回路１０９の制御レジスタの値
の設定を行う。
を介してホスト側から通信プロトコル処理プログラムを
プログラム読み込み線１１２を通してＣＰＵ１０１に読
み込み実行する。ＣＰＵ１０１は、通信プロトコル制御
プログラムをホストから読み込むと、その通信プロトコ
ルに基づき、フレーム検出回路１０３のフレーム検出信
号のビット長とビットパタン及び一致検出ビット数の設
定を行い、またタイマー回路１０９の制御レジスタの値
の設定を行う。
【００２６】通信制御装置はデータ送信時には、ホスト
から入力される通信データをあらかじめ読み込まれた通
信プロトコルに従って処理を行い、パラレル・シリアル
変換回路１０５を用いてシリアル信号に変換してモデム
に出力する。
から入力される通信データをあらかじめ読み込まれた通
信プロトコルに従って処理を行い、パラレル・シリアル
変換回路１０５を用いてシリアル信号に変換してモデム
に出力する。
【００２７】通信データの受信時には、モデムから入力
されるシリアル信号の中から、フレーム検出回路１０３
を用いてフレームを検出し、フレーム検出回路１０１は
フレーム検出信号を検出するとフレーム検出信号１０６
をシリアル・パラレル変換回路１０４に出力する。シリ
アル・パラレル変換回路１０４はフレーム検出信号１０
６が入力されると、モデムから入力されるシリアル信号
をパラレル信号に変換する。その後、ＣＰＵ１０１でプ
ロトコル処理を行ったのち、ホスト側に出力する。各回
路は、ＣＰＵ１０１のデータバス１０７で接続され、フ
レーム検出回路１０３には、ＣＰＵ１０１の書き込み信
号線１０８が接続される。タイマー回路１０９はモデム
から入力されるクロック信号１１０によって動作し、Ｃ
ＰＵからの書き込み信号線１１３が接続され、タイマー
の割り込み信号線１１１によってＣＰＵにタイムアウト
が通知される。
されるシリアル信号の中から、フレーム検出回路１０３
を用いてフレームを検出し、フレーム検出回路１０１は
フレーム検出信号を検出するとフレーム検出信号１０６
をシリアル・パラレル変換回路１０４に出力する。シリ
アル・パラレル変換回路１０４はフレーム検出信号１０
６が入力されると、モデムから入力されるシリアル信号
をパラレル信号に変換する。その後、ＣＰＵ１０１でプ
ロトコル処理を行ったのち、ホスト側に出力する。各回
路は、ＣＰＵ１０１のデータバス１０７で接続され、フ
レーム検出回路１０３には、ＣＰＵ１０１の書き込み信
号線１０８が接続される。タイマー回路１０９はモデム
から入力されるクロック信号１１０によって動作し、Ｃ
ＰＵからの書き込み信号線１１３が接続され、タイマー
の割り込み信号線１１１によってＣＰＵにタイムアウト
が通知される。
【００２８】次に第１及び第２の実施の形態における通
信制御装置のフレーム検出回路１１０３、１０３の例を
図３に示す。
信制御装置のフレーム検出回路１１０３、１０３の例を
図３に示す。
【００２９】フレーム検出回路１１０３、１０３は、任
意のビット幅（ｎ）のｎ段シフトレジスタ２０１と、一
致検出を行うビットパタンを設定するｎビット幅のユニ
ークワードレジスタ２０２、一致検出を行うビットパタ
ンのビット長を可変とするために一致検出を行わないビ
ット位置を設定するｎビット幅のユニークワードマスク
レジスタ２０３、一致検出のためのビット数を書き込む
閾値レジスタ２０４と、それぞれのレジスタからのＲＸ
Ｄ（ｎ）、ＵＷ（ｎ）、Ｍ（ｎ）、ＴＨの信号をもとに
一致検出を行い一致検出信号を出力する一致検出回路２
０５から構成される。
意のビット幅（ｎ）のｎ段シフトレジスタ２０１と、一
致検出を行うビットパタンを設定するｎビット幅のユニ
ークワードレジスタ２０２、一致検出を行うビットパタ
ンのビット長を可変とするために一致検出を行わないビ
ット位置を設定するｎビット幅のユニークワードマスク
レジスタ２０３、一致検出のためのビット数を書き込む
閾値レジスタ２０４と、それぞれのレジスタからのＲＸ
Ｄ（ｎ）、ＵＷ（ｎ）、Ｍ（ｎ）、ＴＨの信号をもとに
一致検出を行い一致検出信号を出力する一致検出回路２
０５から構成される。
【００３０】ユニークワードレジスタ２０２、ユニーク
ワードマスクレジスタ２０３、閾値レジスタ２０４は、
ＣＰＵのデータ線２０６と書き込み信号線２０７が接続
されＣＰＵから値を設定できるようになっており、ユニ
ークワードレジスタ２０２には一致検出を行うビットパ
タンＵＷ（ｎ）を設定する。ユニークワードマスクレジ
スタ２０３に設定するＭ（ｎ）は、一致検出を行うビッ
トは０、一致検出を行わないビットは１とする。閾値レ
ジスタ２０４には一致検出信号を出力する一致ビット数
ＴＨを設定する。
ワードマスクレジスタ２０３、閾値レジスタ２０４は、
ＣＰＵのデータ線２０６と書き込み信号線２０７が接続
されＣＰＵから値を設定できるようになっており、ユニ
ークワードレジスタ２０２には一致検出を行うビットパ
タンＵＷ（ｎ）を設定する。ユニークワードマスクレジ
スタ２０３に設定するＭ（ｎ）は、一致検出を行うビッ
トは０、一致検出を行わないビットは１とする。閾値レ
ジスタ２０４には一致検出信号を出力する一致ビット数
ＴＨを設定する。
【００３１】次に図３における一致検出回路２０５の例
を図４に示す。
を図４に示す。
【００３２】一致検出回路２０５では、ＲＸＤ（ｉ）３
０１とＵＷ（ｉ）３０２の排他的論理和の否定をとりＸ
（ｉ）３０３を計算する。ここでｉ＝１〜ｎである。こ
れにより、Ｘ（ｉ）３０３はＲＸＤ（ｉ）３０１とＵＷ
（ｉ）３０２が一致するときには１となり一致しないと
きには０となる。このＸ（ｉ）３０３とＭ（ｉ）３０４
の論理和をとり一致信号Ｙ（ｉ）３０５とする。これに
より、Ｍ（ｉ）が０の場合はＲＸＤ（ｉ）３０１とＵＷ
（ｉ）３０２の一致によってＹ（ｉ）３０５は１となる
が、Ｍ（ｉ）３０４が１の場合にはＲＸＤ（ｉ）３０１
とＵＷ（ｉ）３０２に関わらず常にＹ（ｉ）３０５は１
となる。これにより、一致検出を行わないビットのＹ
（ｉ）３０５は常に１となる。ビット加算機３０６にお
いてＹ（ｉ）３０５をすべて加算し一致したビット数Ｚ
３０７を求める。このＺ３０７とＴＨ３０８の大小関係
を比較器３０９で比較し、Ｚ３０７がＴＨ３０８以上の
場合に一致検出信号Ｆ＿ＤＥＴ３１０を出力する。
０１とＵＷ（ｉ）３０２の排他的論理和の否定をとりＸ
（ｉ）３０３を計算する。ここでｉ＝１〜ｎである。こ
れにより、Ｘ（ｉ）３０３はＲＸＤ（ｉ）３０１とＵＷ
（ｉ）３０２が一致するときには１となり一致しないと
きには０となる。このＸ（ｉ）３０３とＭ（ｉ）３０４
の論理和をとり一致信号Ｙ（ｉ）３０５とする。これに
より、Ｍ（ｉ）が０の場合はＲＸＤ（ｉ）３０１とＵＷ
（ｉ）３０２の一致によってＹ（ｉ）３０５は１となる
が、Ｍ（ｉ）３０４が１の場合にはＲＸＤ（ｉ）３０１
とＵＷ（ｉ）３０２に関わらず常にＹ（ｉ）３０５は１
となる。これにより、一致検出を行わないビットのＹ
（ｉ）３０５は常に１となる。ビット加算機３０６にお
いてＹ（ｉ）３０５をすべて加算し一致したビット数Ｚ
３０７を求める。このＺ３０７とＴＨ３０８の大小関係
を比較器３０９で比較し、Ｚ３０７がＴＨ３０８以上の
場合に一致検出信号Ｆ＿ＤＥＴ３１０を出力する。
【００３３】次に第１及び第２の実施の形態における通
信制御装置のタイマー回路１１０９、１０９の例を図５
に示す。
信制御装置のタイマー回路１１０９、１０９の例を図５
に示す。
【００３４】タイマー回路はモデムからのクロック信号
４０１によって動作する任意のビット幅（ｎ）のアップ
カウンタ４０２と、タイマ周期を設定するｎビット幅の
周期レジスタ４０３と、タイマーのタイムアウト値を設
定するタイムアウトレジスタ４０４と、前記アップカウ
ンタ４０２のカウント値と周期レジスタ４０３の値を比
較するｎビット幅の比較器４０６と、前記カウンタ４０
２のカウント値とタイムアウトレジスタ４０４の値を比
較するｎビット幅の比較器４０７によって構成される。
４０１によって動作する任意のビット幅（ｎ）のアップ
カウンタ４０２と、タイマ周期を設定するｎビット幅の
周期レジスタ４０３と、タイマーのタイムアウト値を設
定するタイムアウトレジスタ４０４と、前記アップカウ
ンタ４０２のカウント値と周期レジスタ４０３の値を比
較するｎビット幅の比較器４０６と、前記カウンタ４０
２のカウント値とタイムアウトレジスタ４０４の値を比
較するｎビット幅の比較器４０７によって構成される。
【００３５】前記周期レジスタ４０３はＣＰＵから入力
されるデータバス４０８と書き込み信号線４０９によっ
て値を設定される。前記タイムアウトレジスタ４０４は
ＣＰＵから入力されるデータバス４０８と書き込み信号
線４１０によって値を設定される。前記比較器４０６は
アップカウンタ４０２のカウント値と周期レジスタ４０
３の一致によって、前記アップカウンタ４０２のカウン
ト値を０にリセットするリセット信号４０５を出力す
る。前記比較器４０７はアップカウンタ４０２のカウン
ト値とタイムアウトレジスタ４０４の一致によって、Ｃ
ＰＵに割込み信号を割り込み信号線４１１を用いて出力
する。
されるデータバス４０８と書き込み信号線４０９によっ
て値を設定される。前記タイムアウトレジスタ４０４は
ＣＰＵから入力されるデータバス４０８と書き込み信号
線４１０によって値を設定される。前記比較器４０６は
アップカウンタ４０２のカウント値と周期レジスタ４０
３の一致によって、前記アップカウンタ４０２のカウン
ト値を０にリセットするリセット信号４０５を出力す
る。前記比較器４０７はアップカウンタ４０２のカウン
ト値とタイムアウトレジスタ４０４の一致によって、Ｃ
ＰＵに割込み信号を割り込み信号線４１１を用いて出力
する。
【００３６】
【発明の効果】本発明により、任意の通信プロトコルに
基づいて通信を行うことができる。また、通信速度に応
じたビット単位での時間制御を行うことができる。
基づいて通信を行うことができる。また、通信速度に応
じたビット単位での時間制御を行うことができる。
【図１】本発明における第１の実施の形態を示すブロッ
ク図である。
ク図である。
【図２】本発明における第２の実施の形態を示すブロッ
ク図である。
ク図である。
【図３】第１及び第２の実施の形態におけるフレーム検
出回路のブロック図である。
出回路のブロック図である。
【図４】図３における一致検出回路のブロック図であ
る。
る。
【図５】第１及び第２の実施の形態におけるタイマー回
路のブロック図である。
路のブロック図である。
１１０１、１０１ ＣＰＵ １０２ データ入出力処理部 １１０３、１０３ フレーム検出回路 １１０４、１０４ シリアル・パラレル変換回路 １１０５、１０５ パラレル・シリアル変換回路 １１０６、１０６ フレーム検出信号 １１０７、１０７ データバス １１０９、１０９ タイマー回路 １１０ クロック信号
Claims (6)
- 【請求項１】通信プロトコル処理を行う通信制御装置に
おいて、 任意の通信プロトコル処理を行うＣＰＵと、 通信プロトコルに基づいて前記ＣＰＵによりフレーム検
出信号のビット長、ビットパタン及び一致検出ビット数
を設定するフレーム検出処理回路とを備えることによ
り、前記任意の通信プロトコルに基づいた処理を行うこ
とを特徴とする通信制御装置。 - 【請求項２】前記任意の通信プロトコル処理を行うため
の通信プロトコル処理プログラムを外部装置から前記Ｃ
ＰＵに読み込むための入出力処理部を備えたことを特徴
とする請求項１に記載の通信制御装置。 - 【請求項３】前記フレーム検出回路が、 シフトレジスタと、 一致検出を行うビットパタンを設定するユニークワード
レジスタと、 一致検出を行わないビット位置を設定するユニークワー
ドマスクレジスタと、 一致検出のためのビット数を書き込む閾値レジスタと、 前記シフトレジスタと前記ユニークワードレジスタと前
ユニークワードマスクレジスタと前記閾値レジスタの出
力をもとに一致検出を行い一致検出信号を出力する一致
検出回路とから構成されることを特徴とする請求項１又
は２に記載の通信制御装置。 - 【請求項４】通信プロトコル処理を行う通信制御装置に
おいて、 任意の通信プロトコル処理を行うＣＰＵと、前記任意の
通信プロトコル処理を行うための通信プロトコル処理プ
ログラムを外部装置から前記ＣＰＵに読み込むための入
出力処理部を備え、前記任意の通信プロトコルに基づい
た処理を行うことを特徴とする通信制御装置。 - 【請求項５】前記任意の通信プロトコル処理に際し、通
信プロトコルに基づいて前記ＣＰＵにより制御レジスタ
の値が設定され、モデムからのクロック信号によって動
作するタイマー回路を備えることにより、モデムが送受
信を行う任意のクロックに対応して処理を行うことを特
徴とする請求項１、２、３又は４に記載の通信制御装
置。 - 【請求項６】前記タイマー回路が、 モデムからのクロック信号によって動作するアップカウ
ンタと、タイマーのタイムアウト値を設定するタイムア
ウトレジスタと、前記カウンタのカウント値とタイムア
ウトレジスタの値を比較し、カウント値とタイムアウト
レジスタの値が一致した場合前記ＣＰＵに割込み信号を
出力する比較器とから構成されることを特徴とする請求
項５に記載の通信制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02298897A JP3266034B2 (ja) | 1997-02-05 | 1997-02-05 | 通信制御装置 |
| EP98101891A EP0858198A3 (en) | 1997-02-05 | 1998-02-04 | A communication control unit and a communication control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02298897A JP3266034B2 (ja) | 1997-02-05 | 1997-02-05 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224422A true JPH10224422A (ja) | 1998-08-21 |
| JP3266034B2 JP3266034B2 (ja) | 2002-03-18 |
Family
ID=12097931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02298897A Expired - Fee Related JP3266034B2 (ja) | 1997-02-05 | 1997-02-05 | 通信制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0858198A3 (ja) |
| JP (1) | JP3266034B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0077863B1 (fr) * | 1981-10-28 | 1986-09-17 | International Business Machines Corporation | Dispositif de balayage de lignes de communications destiné à un contrôleur de communications |
| US4829462A (en) * | 1986-06-13 | 1989-05-09 | International Business Machines Corporation | Communication bit pattern detection circuit |
| US4954950A (en) * | 1986-09-17 | 1990-09-04 | International Business Machines Corporation | Terminal communications circuit |
| EP0515760B1 (en) * | 1991-05-31 | 1996-02-28 | International Business Machines Corporation | Communication controller having line adapters loadable with an application program |
-
1997
- 1997-02-05 JP JP02298897A patent/JP3266034B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-04 EP EP98101891A patent/EP0858198A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP3266034B2 (ja) | 2002-03-18 |
| EP0858198A2 (en) | 1998-08-12 |
| EP0858198A3 (en) | 1999-08-18 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010731 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011204 |
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