JPH10224380A - アドレスを備えたヘッダと音声またはビデオなどのストリーミングデータを構成するペイロードとを有するセルを非同期転送モード（ａｔｍ）で転送するための電気通信システムおよび方法 - Google Patents
アドレスを備えたヘッダと音声またはビデオなどのストリーミングデータを構成するペイロードとを有するセルを非同期転送モード（ａｔｍ）で転送するための電気通信システムおよび方法Info
- Publication number
- JPH10224380A JPH10224380A JP9324298A JP32429897A JPH10224380A JP H10224380 A JPH10224380 A JP H10224380A JP 9324298 A JP9324298 A JP 9324298A JP 32429897 A JP32429897 A JP 32429897A JP H10224380 A JPH10224380 A JP H10224380A
- Authority
- JP
- Japan
- Prior art keywords
- fifo
- payload
- cell
- address
- header
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004891 communication Methods 0.000 title claims description 4
- 230000005540 biological transmission Effects 0.000 claims abstract description 28
- 230000004044 response Effects 0.000 claims 9
- 239000000872 buffer Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000013307 optical fiber Substances 0.000 description 4
- COCAUCFPFHUGAA-MGNBDDOMSA-N n-[3-[(1s,7s)-5-amino-4-thia-6-azabicyclo[5.1.0]oct-5-en-7-yl]-4-fluorophenyl]-5-chloropyridine-2-carboxamide Chemical compound C=1C=C(F)C([C@@]23N=C(SCC[C@@H]2C3)N)=CC=1NC(=O)C1=CC=C(Cl)C=N1 COCAUCFPFHUGAA-MGNBDDOMSA-N 0.000 description 3
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 2
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 システムの複雑性およびコストを最小限にす
る、パケットおよびストリーミングデータを送受信する
ためのシステムおよび方法を提供する。 【解決手段】 ストリーミングデータは分割されセルヘ
ッダとセルペイロードとなる。セルペイロードは制御メ
モリの決定に従いホスト受信ＦＩＦＯに転送されデータ
受信装置に記憶される。データ送信装置からセルペイロ
ードは特定の速度でホスト送信ＦＩＦＯに転送され、さ
らにより速いほぼ一定の速度で転送され制御メモリ内の
ヘッダと組合される。ホスト送信ＦＩＦＯ内のセルペイ
ロードがほとんどなくなると、ホスト送信ＦＩＦＯから
のセルペイロードの送信がスキップされ、ホスト送信Ｆ
ＩＦＯはデータ送信装置からさらにセルペイロードを受
信できる。送信および受信ＦＩＦＯはそれぞれ、ＦＩＦ
Ｏ内のセルペイロードの最小数および最大数に関連して
特定の制御を行なうことでセルの整列を維持する。
る、パケットおよびストリーミングデータを送受信する
ためのシステムおよび方法を提供する。 【解決手段】 ストリーミングデータは分割されセルヘ
ッダとセルペイロードとなる。セルペイロードは制御メ
モリの決定に従いホスト受信ＦＩＦＯに転送されデータ
受信装置に記憶される。データ送信装置からセルペイロ
ードは特定の速度でホスト送信ＦＩＦＯに転送され、さ
らにより速いほぼ一定の速度で転送され制御メモリ内の
ヘッダと組合される。ホスト送信ＦＩＦＯ内のセルペイ
ロードがほとんどなくなると、ホスト送信ＦＩＦＯから
のセルペイロードの送信がスキップされ、ホスト送信Ｆ
ＩＦＯはデータ送信装置からさらにセルペイロードを受
信できる。送信および受信ＦＩＦＯはそれぞれ、ＦＩＦ
Ｏ内のセルペイロードの最小数および最大数に関連して
特定の制御を行なうことでセルの整列を維持する。
Description
【０００１】
【発明の分野】この発明は、電話回線を通じて電気通信
情報を転送するための電気通信システムおよび方法に関
する。より特定的には、この発明は、デジタル方式でエ
ンコードされたビデオおよび音声信号などのストリーミ
ングデータを電話回線を通じて効率的かつ高信頼性をも
って、転送するためのシステムおよび方法に関する。
情報を転送するための電気通信システムおよび方法に関
する。より特定的には、この発明は、デジタル方式でエ
ンコードされたビデオおよび音声信号などのストリーミ
ングデータを電話回線を通じて効率的かつ高信頼性をも
って、転送するためのシステムおよび方法に関する。
【０００２】
【発明の背景】米国の電話システムにおいては、中央局
を設け、このような中央局から１マイルから２マイルな
どといった特定の半径内にある発呼電話からの信号を受
信する。発呼電話からの電話信号は次に、このような中
央局から長距離にわたって送信される。電話信号は次
に、着呼電話から１マイルから２マイルの半径内にある
第２の中央局にわたされ、次に第２の中央局から着呼電
話へとわたされる。
を設け、このような中央局から１マイルから２マイルな
どといった特定の半径内にある発呼電話からの信号を受
信する。発呼電話からの電話信号は次に、このような中
央局から長距離にわたって送信される。電話信号は次
に、着呼電話から１マイルから２マイルの半径内にある
第２の中央局にわたされ、次に第２の中央局から着呼電
話へとわたされる。
【０００３】中央局間での長距離電話信号送信は、この
ような目的のために以前設けられていた他の媒体に取っ
て代わった光ファイバを通じて行なわれる。光ファイバ
には、以前設けられていた回線より優れたある特徴的な
利点がある。光ファイバを用いると、光ファイバを通じ
て同時に異なった電話からのはるかに多数の信号を送信
することができる。光ファイバは、他の媒体より高い精
度でデジタル方式でエンコードされた信号を送る。
ような目的のために以前設けられていた他の媒体に取っ
て代わった光ファイバを通じて行なわれる。光ファイバ
には、以前設けられていた回線より優れたある特徴的な
利点がある。光ファイバを用いると、光ファイバを通じ
て同時に異なった電話からのはるかに多数の信号を送信
することができる。光ファイバは、他の媒体より高い精
度でデジタル方式でエンコードされた信号を送る。
【０００４】電話、ビデオ、およびデータサービス用に
デジタル方式でエンコードされた信号を搬送するため、
さまざまなシステムが用いられてきた。このようなシス
テムの中で現在採用されているものの１つが、非同期転
送モード（ＡＴＭ）と呼ばれるものである。このシステ
ムの利点は、いかなる時点においても、通常、発呼電話
加入者と着呼電話加入者との間では、信号は一方向にの
み送られるということを認識している点にある。このシ
ステムではもう１つの方向での帯域幅をとっておき、こ
のもう１つの方向においてできるだけ多くの異なったメ
ッセージを送信できるようにする。
デジタル方式でエンコードされた信号を搬送するため、
さまざまなシステムが用いられてきた。このようなシス
テムの中で現在採用されているものの１つが、非同期転
送モード（ＡＴＭ）と呼ばれるものである。このシステ
ムの利点は、いかなる時点においても、通常、発呼電話
加入者と着呼電話加入者との間では、信号は一方向にの
み送られるということを認識している点にある。このシ
ステムではもう１つの方向での帯域幅をとっておき、こ
のもう１つの方向においてできるだけ多くの異なったメ
ッセージを送信できるようにする。
【０００５】ＡＴＭシステムにおいては、アクセス多重
装置または端末と中央局との間で情報を送信するために
セルが用いられている。各セルは、発呼局および受信局
を識別するヘッダと送受信される情報を備えるペイロー
ドとを含む。セルは、発呼電話からアクセス多重装置を
通じて第１の中央局へ送られる。次に、第１の中央局お
よび光ファイバを通って第２の中央局へ、そして次に、
受信アクセス多重装置へとセルは送られる。中央局への
転送の間に、セルのヘッダは変化するであろう。こうし
たアドレスの変化によって、着呼電話に到達するために
中央局の各対の間でセルがたどるパスが指示される。
装置または端末と中央局との間で情報を送信するために
セルが用いられている。各セルは、発呼局および受信局
を識別するヘッダと送受信される情報を備えるペイロー
ドとを含む。セルは、発呼電話からアクセス多重装置を
通じて第１の中央局へ送られる。次に、第１の中央局お
よび光ファイバを通って第２の中央局へ、そして次に、
受信アクセス多重装置へとセルは送られる。中央局への
転送の間に、セルのヘッダは変化するであろう。こうし
たアドレスの変化によって、着呼電話に到達するために
中央局の各対の間でセルがたどるパスが指示される。
【０００６】先行技術においては、アクセス多重装置に
おいてセルを信号に組立てるため、各セル内のヘッダお
よびペイロードは制御メモリに転送され、制御メモリが
ヘッダを処理してどのパスから来たかを決定し、そのパ
スに基づいて信号を組立てることができた。この技術で
はある問題点が生じた。たとえば、特定的には、メモリ
はヘッダとペイロードとを受取らねばならないので、制
御メモリが比較的大きくなくてはならなかった。また、
ヘッダとペイロードとを処理せねばならず、ペイロード
は通常ヘッダの１２倍の長さを有するので、転送が遅く
なった。
おいてセルを信号に組立てるため、各セル内のヘッダお
よびペイロードは制御メモリに転送され、制御メモリが
ヘッダを処理してどのパスから来たかを決定し、そのパ
スに基づいて信号を組立てることができた。この技術で
はある問題点が生じた。たとえば、特定的には、メモリ
はヘッダとペイロードとを受取らねばならないので、制
御メモリが比較的大きくなくてはならなかった。また、
ヘッダとペイロードとを処理せねばならず、ペイロード
は通常ヘッダの１２倍の長さを有するので、転送が遅く
なった。
【０００７】１９９５年６月６日に出願され、この出願
の記録済の譲受人に譲渡が記録されている、ブラッドフ
ォード・シィ・リンカン（Bradford C. Lincoln ）、ダ
グラス・エム・ブレーディ（Douglas M. Brady）、デイ
ビッド・アール・マイヤー（David R. Meyer）およびワ
ーナー・ビィ・アンドリュース・ジュニア（Warner B.
Andrews, Jr.）による（１９９４年８月３１日に出願さ
れた同時係属中の出願０８／２９９，０６８の分割出願
である）同時係属中の出願０８／４６７，３１１は、前
の段落に述べた、ＡＴＭシステムで生じる欠点を克服す
るためのシステムおよび方法を開示している。この出願
連続番号第０８／４６７，３１１号に開示され請求され
ているシステムおよび方法は、電話回線を通って、発呼
電話と受信電話との間でセルを転送するときに、ヘッダ
を更新するためのセルの処理にかかる時間を最小限にし
ている。
の記録済の譲受人に譲渡が記録されている、ブラッドフ
ォード・シィ・リンカン（Bradford C. Lincoln ）、ダ
グラス・エム・ブレーディ（Douglas M. Brady）、デイ
ビッド・アール・マイヤー（David R. Meyer）およびワ
ーナー・ビィ・アンドリュース・ジュニア（Warner B.
Andrews, Jr.）による（１９９４年８月３１日に出願さ
れた同時係属中の出願０８／２９９，０６８の分割出願
である）同時係属中の出願０８／４６７，３１１は、前
の段落に述べた、ＡＴＭシステムで生じる欠点を克服す
るためのシステムおよび方法を開示している。この出願
連続番号第０８／４６７，３１１号に開示され請求され
ているシステムおよび方法は、電話回線を通って、発呼
電話と受信電話との間でセルを転送するときに、ヘッダ
を更新するためのセルの処理にかかる時間を最小限にし
ている。
【０００８】出願連続番号第０８／４６７，３１１号に
開示され請求されている発明の一実施例においては、セ
ルインターフェイスとホストメモリとの間での転送のた
め、セル内のヘッダとペイロードとを分離する。ヘッダ
は制御メモリに転送される。ホストメモリに転送するた
め、制御メモリはまず、ホストメモリの領域アドレスと
領域長とを与える。ペイロードは、このような領域アド
レス内に記録される。ペイロード長が第１の領域アドレ
ス内のペイロード長を超えるときには、制御メモリはま
た第２のホストメモリ領域アドレスと領域長とを与え
る。ホストメモリからセルインターフェイスへの転送の
ためには、制御メモリはホストメモリ領域アドレスを与
える。セルインターフェイスは、このような領域アドレ
スからのペイロードを通す。
開示され請求されている発明の一実施例においては、セ
ルインターフェイスとホストメモリとの間での転送のた
め、セル内のヘッダとペイロードとを分離する。ヘッダ
は制御メモリに転送される。ホストメモリに転送するた
め、制御メモリはまず、ホストメモリの領域アドレスと
領域長とを与える。ペイロードは、このような領域アド
レス内に記録される。ペイロード長が第１の領域アドレ
ス内のペイロード長を超えるときには、制御メモリはま
た第２のホストメモリ領域アドレスと領域長とを与え
る。ホストメモリからセルインターフェイスへの転送の
ためには、制御メモリはホストメモリ領域アドレスを与
える。セルインターフェイスは、このような領域アドレ
スからのペイロードを通す。
【０００９】出願連続番号第０８／４６７，３１１号に
開示され請求されているシステムは、パケットに分割さ
れさらにパケットデータがセルに分割されているデータ
を処理する。上述のように、セルは、ホストメモリバッ
ファ内の領域アドレスに転送される。出願連続番号第０
８／４６７，３１１号に開示され請求されているシステ
ムは、主として、伝統的なＬＡＮトラフィックに設けら
れているようなパケットデータに関する。
開示され請求されているシステムは、パケットに分割さ
れさらにパケットデータがセルに分割されているデータ
を処理する。上述のように、セルは、ホストメモリバッ
ファ内の領域アドレスに転送される。出願連続番号第０
８／４６７，３１１号に開示され請求されているシステ
ムは、主として、伝統的なＬＡＮトラフィックに設けら
れているようなパケットデータに関する。
【００１０】ＡＴＭシステムは、パケットデータに加え
て、音声およびビデオなどのストリーミングデータを扱
う。このデータは、規則的な速度で生じ、必ずしもパケ
ットのような比較的長いデータ単位に分割されない。さ
らに、ストリーミングデータの最終的な終点はホストＣ
ＰＵではないかもしれない。そうではなく、特別のオー
ディオまたはビデオサブシステムであるかもしれない。
て、音声およびビデオなどのストリーミングデータを扱
う。このデータは、規則的な速度で生じ、必ずしもパケ
ットのような比較的長いデータ単位に分割されない。さ
らに、ストリーミングデータの最終的な終点はホストＣ
ＰＵではないかもしれない。そうではなく、特別のオー
ディオまたはビデオサブシステムであるかもしれない。
【００１１】ストリーミングデータのためにホストメモ
リバッファを使用しようとする分割および組立（ＳＡ
Ｒ）システムの提供にはいくつかの不利な点がある。た
とえば以下の点が挙げられる。
リバッファを使用しようとする分割および組立（ＳＡ
Ｒ）システムの提供にはいくつかの不利な点がある。た
とえば以下の点が挙げられる。
【００１２】１．ストリーミングデータをホストメモリ
バッファにコピーせねばならない。 ２．バッファ管理およびホストとＳＡＲシステムとの間
でのバッファ情報の通信には、ホストコンピュータから
の計算資源が必要である。
バッファにコピーせねばならない。 ２．バッファ管理およびホストとＳＡＲシステムとの間
でのバッファ情報の通信には、ホストコンピュータから
の計算資源が必要である。
【００１３】３．ホストメモリバッファのオーバーヘッ
ドを最低限に保つため、バッファの大きさはＡＴＭセル
数個の大きさでなければならない。このため、ストリー
ミングデータの待ち時間が増える。
ドを最低限に保つため、バッファの大きさはＡＴＭセル
数個の大きさでなければならない。このため、ストリー
ミングデータの待ち時間が増える。
【００１４】４．ホストバッファのためにメモリをさら
に設けねばならない。
に設けねばならない。
【００１５】
【発明の概要】この発明は、上述のようにパケットデー
タを送受信するシステムを提供する。加えて、この発明
は、ストリーミングデータを送受信するためのシステム
および方法を提供する。この発明においては、ストリー
ミングデータはＦＩＦＯから送信され、ＦＩＦＯで受信
される。これによって、システムの複雑性およびコスト
が最小限となる。
タを送受信するシステムを提供する。加えて、この発明
は、ストリーミングデータを送受信するためのシステム
および方法を提供する。この発明においては、ストリー
ミングデータはＦＩＦＯから送信され、ＦＩＦＯで受信
される。これによって、システムの複雑性およびコスト
が最小限となる。
【００１６】この発明の一実施例においては、（たとえ
ば伝統的なＬＡＮトラフィックなどの）データはパケッ
トに分割され、各パケット内の各セルに対するヘッダと
セルペイロードとを備える。セルペイロードは、制御メ
モリによる決定に従い、ホストメモリ内の領域アドレス
に転送される。ホストメモリからセルペイロードが送信
されるときは、特定の領域アドレスに対するセルペイロ
ードはその特定の領域アドレスに対して制御メモリ内に
記憶されたヘッダと組合される。
ば伝統的なＬＡＮトラフィックなどの）データはパケッ
トに分割され、各パケット内の各セルに対するヘッダと
セルペイロードとを備える。セルペイロードは、制御メ
モリによる決定に従い、ホストメモリ内の領域アドレス
に転送される。ホストメモリからセルペイロードが送信
されるときは、特定の領域アドレスに対するセルペイロ
ードはその特定の領域アドレスに対して制御メモリ内に
記憶されたヘッダと組合される。
【００１７】（音声またはビデオなどの）ストリーミン
グデータは規則的な速度で生じ、必ずしもパケットに分
割されない。さらに、このようなデータの終点はホスト
ＣＰＵではないかもしれない。この発明においては、ス
トリーミングデータは分割され、セルヘッダとセルペイ
ロードとを備える。そして、制御メモリの決定により、
セルペイロードはホスト受信ＦＩＦＯに転送され、デー
タ受信装置に記憶される。セルペイロードはデータ送信
装置からホスト送信ＦＩＦＯへある特定の速度で転送さ
れ、好ましくはこの特定の速度よりも速い実質的に一定
の速度でホスト送信ＦＩＦＯから転送される。このよう
なセルペイロードは、制御メモリ内でヘッダと組合せら
れる。
グデータは規則的な速度で生じ、必ずしもパケットに分
割されない。さらに、このようなデータの終点はホスト
ＣＰＵではないかもしれない。この発明においては、ス
トリーミングデータは分割され、セルヘッダとセルペイ
ロードとを備える。そして、制御メモリの決定により、
セルペイロードはホスト受信ＦＩＦＯに転送され、デー
タ受信装置に記憶される。セルペイロードはデータ送信
装置からホスト送信ＦＩＦＯへある特定の速度で転送さ
れ、好ましくはこの特定の速度よりも速い実質的に一定
の速度でホスト送信ＦＩＦＯから転送される。このよう
なセルペイロードは、制御メモリ内でヘッダと組合せら
れる。
【００１８】ホスト送信ＦＩＦＯ内のセルペイロードが
ほとんどなくなりかけると、このような他のＦＩＦＯか
らのセルペイロードの送信はスキップされ、このような
他のＦＩＦＯはデータ送信装置からさらにセルペイロー
ドを受信できる。送信ＦＩＦＯおよび受信ＦＩＦＯは、
それぞれ、ＦＩＦＯ内のセルペイロードの最大数および
最低数に関して特定の制御を行なうことにより、セルの
整列を維持する。
ほとんどなくなりかけると、このような他のＦＩＦＯか
らのセルペイロードの送信はスキップされ、このような
他のＦＩＦＯはデータ送信装置からさらにセルペイロー
ドを受信できる。送信ＦＩＦＯおよび受信ＦＩＦＯは、
それぞれ、ＦＩＦＯ内のセルペイロードの最大数および
最低数に関して特定の制御を行なうことにより、セルの
整列を維持する。
【００１９】
【詳細な説明】図１は、概括的に１０で示され先行技術
において公知の、１対の電話（またはソース）１２およ
び１４へ、および、１対の電話から、それぞれライン１
６および１８を通って共通アクセス多重装置２０へ信号
を転送するためのシステムをブロックで示す。電話（ま
たはソース）１２は、たとえば、ライン１６上でテレビ
ジョン信号および電話（音声）信号を送信または受信
し、電話（またはソース）１４は、たとえば、ライン１
８上でテレビジョン（ビデオ）信号および電話（音声）
信号を送信または受信するであろう。すべての信号はデ
ジタル方式でエンコードされる。図を簡略にするため、
図１では、テレビジョン（ビデオ）信号の転送は実線
で、電話（音声）信号の転送は破線で示す。
において公知の、１対の電話（またはソース）１２およ
び１４へ、および、１対の電話から、それぞれライン１
６および１８を通って共通アクセス多重装置２０へ信号
を転送するためのシステムをブロックで示す。電話（ま
たはソース）１２は、たとえば、ライン１６上でテレビ
ジョン信号および電話（音声）信号を送信または受信
し、電話（またはソース）１４は、たとえば、ライン１
８上でテレビジョン（ビデオ）信号および電話（音声）
信号を送信または受信するであろう。すべての信号はデ
ジタル方式でエンコードされる。図を簡略にするため、
図１では、テレビジョン（ビデオ）信号の転送は実線
で、電話（音声）信号の転送は破線で示す。
【００２０】ライン１６および１８内の信号はアクセス
多重装置２０に送られる。デジタル方式でエンコードさ
れた送信信号はそれぞれ、固定長のセルペイロードに分
割され、各セルペイロードにセルヘッダが付け加えられ
てセルを形成する。同様に、受信されたセルは組立てら
れてそれぞれ受信信号となる。セルのヘッダはアクセス
多重装置内で発生され、仮想チャネル識別子および／ま
たは仮想パス識別子を備える。ヘッダは、セルを中央局
２２に送るためにとるパスを示す。中央局２２は、セル
内のヘッダを再び変更して、その後セルの転送のために
とられるパスを識別してもよい。そして、セルは、図１
に概括的に２８で示される受信局のテレビジョンアクセ
ス２４または電話アクセス２６のいずれかに転送される
であろう。
多重装置２０に送られる。デジタル方式でエンコードさ
れた送信信号はそれぞれ、固定長のセルペイロードに分
割され、各セルペイロードにセルヘッダが付け加えられ
てセルを形成する。同様に、受信されたセルは組立てら
れてそれぞれ受信信号となる。セルのヘッダはアクセス
多重装置内で発生され、仮想チャネル識別子および／ま
たは仮想パス識別子を備える。ヘッダは、セルを中央局
２２に送るためにとるパスを示す。中央局２２は、セル
内のヘッダを再び変更して、その後セルの転送のために
とられるパスを識別してもよい。そして、セルは、図１
に概括的に２８で示される受信局のテレビジョンアクセ
ス２４または電話アクセス２６のいずれかに転送される
であろう。
【００２１】図２は、出願連続番号第０８／４６７，３
１１号に開示され請求されるサブシステムの一実施例を
示す。このサブシステムは、概括的に２９で示され、破
線で規定される箱に囲まれており、図１に示すアクセス
多重装置２０とともに使用するためのものであり、受信
セルインターフェイスからのライン３０とホストメモリ
３２との間でのＡＴＭセルペイロードの転送を制御する
ためのものである。セルがライン３０から転送されると
き、セルは受信ＦＩＦＯ３４を通る。ＦＩＦＯ３４は当
業界では周知の先入先出メモリを構成し、時間的バッフ
ァとなる。各セル内のペイロードは次に、組立ダイレク
ト・メモリ・アクセス（ＤＭＡ）ステージ３６に送られ
る。各セル内のヘッダは組立状態機械４０に送られ、処
理される。
１１号に開示され請求されるサブシステムの一実施例を
示す。このサブシステムは、概括的に２９で示され、破
線で規定される箱に囲まれており、図１に示すアクセス
多重装置２０とともに使用するためのものであり、受信
セルインターフェイスからのライン３０とホストメモリ
３２との間でのＡＴＭセルペイロードの転送を制御する
ためのものである。セルがライン３０から転送されると
き、セルは受信ＦＩＦＯ３４を通る。ＦＩＦＯ３４は当
業界では周知の先入先出メモリを構成し、時間的バッフ
ァとなる。各セル内のペイロードは次に、組立ダイレク
ト・メモリ・アクセス（ＤＭＡ）ステージ３６に送られ
る。各セル内のヘッダは組立状態機械４０に送られ、処
理される。
【００２２】各セル内のヘッダは組立状態機械４０から
制御メモリ３８へ送られ、制御メモリ３８は、ヘッダを
処理して、ホストメモリ３２内のどこにセルペイロード
を記憶するかを示すアドレスを与える。このアドレスは
次に組立状態機械４０を通じて組立ダイレクト・メモリ
・アクセス（ＤＭＡ）ステージ３６に与えられ、ＦＩＦ
Ｏ３４からのペイロードをホストインターフェイス４２
を通ってホストまたはシステムバス４４に向ける。セル
は次にホストメモリ３２内で制御メモリ３８によって指
示されたアドレスへと転送される。
制御メモリ３８へ送られ、制御メモリ３８は、ヘッダを
処理して、ホストメモリ３２内のどこにセルペイロード
を記憶するかを示すアドレスを与える。このアドレスは
次に組立状態機械４０を通じて組立ダイレクト・メモリ
・アクセス（ＤＭＡ）ステージ３６に与えられ、ＦＩＦ
Ｏ３４からのペイロードをホストインターフェイス４２
を通ってホストまたはシステムバス４４に向ける。セル
は次にホストメモリ３２内で制御メモリ３８によって指
示されたアドレスへと転送される。
【００２３】また、図２に示すサブシステム２９によっ
てライン４５を通じてセルを送信セルインターフェイス
に転送してもよい。分割状態機械５０は、ホストメモリ
３２内のどこにセルペイロードが記憶されているかを指
示するアドレスを制御メモリ３８から読出す。このアド
レスは次に分割状態機械５０から分割ダイレクト・メモ
リ・アクセス（ＤＭＡ）４６に与えられ、セルペイロー
ドを送信ＦＩＦＯ４８に向ける。送信ＦＩＦＯ４８は、
受信ＦＩＦＯ３４と類似した態様で構築されてよい。送
信ＦＩＦＯ４８内でヘッダとペイロードとを組合せるた
め、制御メモリ３８によってヘッダが分割状態機械５０
に与えられる。こうして再び組合されたセルは次に、送
信セルインターフェイスライン４５に送られる。
てライン４５を通じてセルを送信セルインターフェイス
に転送してもよい。分割状態機械５０は、ホストメモリ
３２内のどこにセルペイロードが記憶されているかを指
示するアドレスを制御メモリ３８から読出す。このアド
レスは次に分割状態機械５０から分割ダイレクト・メモ
リ・アクセス（ＤＭＡ）４６に与えられ、セルペイロー
ドを送信ＦＩＦＯ４８に向ける。送信ＦＩＦＯ４８は、
受信ＦＩＦＯ３４と類似した態様で構築されてよい。送
信ＦＩＦＯ４８内でヘッダとペイロードとを組合せるた
め、制御メモリ３８によってヘッダが分割状態機械５０
に与えられる。こうして再び組合されたセルは次に、送
信セルインターフェイスライン４５に送られる。
【００２４】図３は、出願連続番号第０８／４６７，３
６１号にも示されているフローチャートを示す。このフ
ローチャートは、セル内のヘッダおよびペイロードを分
離し、セルペイロードを組立て、組立てられたペイロー
ドをホストメモリ３２内に記録するという図２に示され
たサブシステムの動作をさらに詳細に示す。図３のフロ
ーチャートにおいては、７０においてまず、セルヘッダ
が読出される。ヘッダを使用して、「コネクション・イ
ンデックス」を計算し（ブロック７２を参照）、組立状
態でのメモリアドレスを得る。これは、制御メモリ３８
内の「組立状態」として示されている表７３によって表
示されている。表７３は、それぞれ「ＶＣＣ１」、「Ｖ
ＣＣ２」、「ＶＣＣ３」などとして示される複数の仮想
チャネルコネクションを含む。
６１号にも示されているフローチャートを示す。このフ
ローチャートは、セル内のヘッダおよびペイロードを分
離し、セルペイロードを組立て、組立てられたペイロー
ドをホストメモリ３２内に記録するという図２に示され
たサブシステムの動作をさらに詳細に示す。図３のフロ
ーチャートにおいては、７０においてまず、セルヘッダ
が読出される。ヘッダを使用して、「コネクション・イ
ンデックス」を計算し（ブロック７２を参照）、組立状
態でのメモリアドレスを得る。これは、制御メモリ３８
内の「組立状態」として示されている表７３によって表
示されている。表７３は、それぞれ「ＶＣＣ１」、「Ｖ
ＣＣ２」、「ＶＣＣ３」などとして示される複数の仮想
チャネルコネクションを含む。
【００２５】仮想チャネルコネクション７３は各々、ホ
ストメモリ３８の領域アドレス、ホストメモリ内の領域
長、および仮想チャネルコネクションＶＣＣに対するプ
ロトコル情報を含むある情報を備える表７５を含む。ホ
ストメモリ３８内の領域アドレス、領域アドレス長、お
よび仮想チャネルコネクションＶＣＣのプロトコル情報
を含む表が、「ＶＣＣ２」として示される仮想チャネル
コネクションから選択されることが、図３に概略的に示
されている。これは、図３の表７５および破線７４で示
される。これは概略的かつ例示的なものであって、他の
ＶＣＣを選択してもよいことは理解されよう。
ストメモリ３８の領域アドレス、ホストメモリ内の領域
長、および仮想チャネルコネクションＶＣＣに対するプ
ロトコル情報を含むある情報を備える表７５を含む。ホ
ストメモリ３８内の領域アドレス、領域アドレス長、お
よび仮想チャネルコネクションＶＣＣのプロトコル情報
を含む表が、「ＶＣＣ２」として示される仮想チャネル
コネクションから選択されることが、図３に概略的に示
されている。これは、図３の表７５および破線７４で示
される。これは概略的かつ例示的なものであって、他の
ＶＣＣを選択してもよいことは理解されよう。
【００２６】受信セルインターフェイスに関連する図２
のライン３０からのセルは次に、図３の７６に示されて
いるように制御メモリ３８内の表７５内の仮想チャネル
コネクションＶＣＣ２内のプロトコル情報でチェックさ
れる。このチェックによって、ヘッダおよびペイロード
内のプロトコル情報が正しいと示されると、図３の７８
に示されているように制御メモリ３８内のＶＣＣ２ブロ
ックからホストメモリ３２内での領域アドレスとこのよ
うな領域の領域長が読出される。ホストメモリ３２内の
領域アドレスは８０に示されているように図２の組立Ｄ
ＭＡ３６に送られる。次に、組立ＤＭＡ３６がセットア
ップされ、図３の８２に示すように、図２の受信ＦＩＦ
Ｏ３４からホストメモリ３２にセルペイロードが転送さ
れる。
のライン３０からのセルは次に、図３の７６に示されて
いるように制御メモリ３８内の表７５内の仮想チャネル
コネクションＶＣＣ２内のプロトコル情報でチェックさ
れる。このチェックによって、ヘッダおよびペイロード
内のプロトコル情報が正しいと示されると、図３の７８
に示されているように制御メモリ３８内のＶＣＣ２ブロ
ックからホストメモリ３２内での領域アドレスとこのよ
うな領域の領域長が読出される。ホストメモリ３２内の
領域アドレスは８０に示されているように図２の組立Ｄ
ＭＡ３６に送られる。次に、組立ＤＭＡ３６がセットア
ップされ、図３の８２に示すように、図２の受信ＦＩＦ
Ｏ３４からホストメモリ３２にセルペイロードが転送さ
れる。
【００２７】連続してセルペイロードがＶＣＣ２表７３
に対し領域内で組立てられるに際し、各組立ごとにチェ
ックが行なわれ、ＶＣＣ２チャネルコネクション内の領
域の終りに達したかどうかが判断される。これは図３の
８４に示されている。もしその答が「いいえ」であれ
ば、ホストメモリ領域内に記録されたＶＣＣ２チャネル
コネクション内の連続したペイロードのために、連続し
たセル用の領域アドレスが増加され、同じ量だけ領域長
が減じられる。図３のブロック８６はこのことを示して
いる。
に対し領域内で組立てられるに際し、各組立ごとにチェ
ックが行なわれ、ＶＣＣ２チャネルコネクション内の領
域の終りに達したかどうかが判断される。これは図３の
８４に示されている。もしその答が「いいえ」であれ
ば、ホストメモリ領域内に記録されたＶＣＣ２チャネル
コネクション内の連続したペイロードのために、連続し
たセル用の領域アドレスが増加され、同じ量だけ領域長
が減じられる。図３のブロック８６はこのことを示して
いる。
【００２８】制御メモリ３８内のＶＣＣ２表内の領域が
終りに達したならば、ブロック８４で、「はい」の表示
が与えられる。これによって、図３のブロック８８が起
動される。このブロックには「フリー領域を読出す」と
書かれている。制御メモリ３８は、図３の９０で示され
るフリー領域待ち行列を含む。ブロック８８が起動され
るとき、それによって、フリー領域待ち行列９０内の次
のエントリが選択される。たとえば、フリー領域待ち行
列内のエントリ１が以前に選択されていたならば、フリ
ー領域待ち行列９０内のエントリ２がここで選択され
る。このことは、図３のフリー領域待ち行列９０内のエ
ントリ２から表９４に延びている破線９２で示されてい
る。
終りに達したならば、ブロック８４で、「はい」の表示
が与えられる。これによって、図３のブロック８８が起
動される。このブロックには「フリー領域を読出す」と
書かれている。制御メモリ３８は、図３の９０で示され
るフリー領域待ち行列を含む。ブロック８８が起動され
るとき、それによって、フリー領域待ち行列９０内の次
のエントリが選択される。たとえば、フリー領域待ち行
列内のエントリ１が以前に選択されていたならば、フリ
ー領域待ち行列９０内のエントリ２がここで選択され
る。このことは、図３のフリー領域待ち行列９０内のエ
ントリ２から表９４に延びている破線９２で示されてい
る。
【００２９】フリー領域待ち行列内のエントリ２は、ホ
ストメモリ３８内の新しい領域アドレスおよびこのよう
な領域の領域長を含む。この情報は、表７５内に以前記
録されていた情報の場所に転送される。こうして、上述
のようにブロック７８、８０、８２、８４、８６および
８８が動作し、ライン３０上のセル内のペイロードがホ
ストメモリ３２内の領域に転送される。この領域が終わ
っても、もしペイロードが完全にホストメモリ３２内に
記録されていなければ、ホストメモリ３２内の新しい領
域アドレスおよびそのような領域に対する領域長を与え
るよう、フリー領域待ち行列内のエントリ３を選択して
もよい。上述の態様で、ホストメモリ３２内にすべての
ペイロードが記録されるまで、上述のステップが繰返さ
れる。
ストメモリ３８内の新しい領域アドレスおよびこのよう
な領域の領域長を含む。この情報は、表７５内に以前記
録されていた情報の場所に転送される。こうして、上述
のようにブロック７８、８０、８２、８４、８６および
８８が動作し、ライン３０上のセル内のペイロードがホ
ストメモリ３２内の領域に転送される。この領域が終わ
っても、もしペイロードが完全にホストメモリ３２内に
記録されていなければ、ホストメモリ３２内の新しい領
域アドレスおよびそのような領域に対する領域長を与え
るよう、フリー領域待ち行列内のエントリ３を選択して
もよい。上述の態様で、ホストメモリ３２内にすべての
ペイロードが記録されるまで、上述のステップが繰返さ
れる。
【００３０】図４は、同時係属中の出願連続番号第０８
／４６７，３６１号にも示されているフローチャートを
示す。図４は、ホストメモリ３２からセルペイロードを
転送し、制御メモリ３８からヘッダを読出してＡＴＭパ
スを示し、ヘッダとペイロードとを組合せてセルにし、
セルをライン４５に転送する、図２に示すサブシステム
の動作をさらに詳細に示している。図４のフローチャー
トにおいては、ＶＣＣセルが特定のタイムスロットに対
してスケジュールされているかどうかを判断するためブ
ロック１００が設けられている。もしセルがスケジュー
ルされていなければ、アイドルセル（すなわちタイムス
ロット内に記録がないというセル）が図２のライン４５
へ転送される。これは図４のライン１０１で示されてい
る。
／４６７，３６１号にも示されているフローチャートを
示す。図４は、ホストメモリ３２からセルペイロードを
転送し、制御メモリ３８からヘッダを読出してＡＴＭパ
スを示し、ヘッダとペイロードとを組合せてセルにし、
セルをライン４５に転送する、図２に示すサブシステム
の動作をさらに詳細に示している。図４のフローチャー
トにおいては、ＶＣＣセルが特定のタイムスロットに対
してスケジュールされているかどうかを判断するためブ
ロック１００が設けられている。もしセルがスケジュー
ルされていなければ、アイドルセル（すなわちタイムス
ロット内に記録がないというセル）が図２のライン４５
へ転送される。これは図４のライン１０１で示されてい
る。
【００３１】もし、セルが特定のタイムスロットに対し
てスケジュールされていれば、図４のブロック１００
で、制御メモリ３８内の表１０２内の仮想チャネルコネ
クションが選択される。図４で、この表は「分割状態」
と示されている。図４に示すように、表１０２は例示的
に「ＶＣＣ１」、「ＶＣＣ２」、「ＶＣＣ３」などと示
されている複数の仮想チャネルコネクションを含む。例
として、表１０２の仮想チャネルコネクションＶＣＣ２
が選択されるものとして示されている。これは破線１０
４で示される。他のいずれのブロックでも選択し得るこ
とは理解されよう。仮想チャネルコネクションＶＣＣ２
はたとえば、（セルの転送パスを指示する）ヘッダ値、
領域アドレス、領域長、プロトコル情報、およびホスト
メモリ内の次の領域の記述の位置を含む。これは図４の
１０６に示される。
てスケジュールされていれば、図４のブロック１００
で、制御メモリ３８内の表１０２内の仮想チャネルコネ
クションが選択される。図４で、この表は「分割状態」
と示されている。図４に示すように、表１０２は例示的
に「ＶＣＣ１」、「ＶＣＣ２」、「ＶＣＣ３」などと示
されている複数の仮想チャネルコネクションを含む。例
として、表１０２の仮想チャネルコネクションＶＣＣ２
が選択されるものとして示されている。これは破線１０
４で示される。他のいずれのブロックでも選択し得るこ
とは理解されよう。仮想チャネルコネクションＶＣＣ２
はたとえば、（セルの転送パスを指示する）ヘッダ値、
領域アドレス、領域長、プロトコル情報、およびホスト
メモリ内の次の領域の記述の位置を含む。これは図４の
１０６に示される。
【００３２】ＶＣＣ２ブロック内のヘッダ値およびプロ
トコル情報は、図４の１０８および１０９にそれぞれ示
されているように制御メモリ３８から読出される。ヘッ
ダ値は次に、図４の１１０に示しているように、図２の
送信ＦＩＦＯ４８に転送され、図４の１１２に示してい
るように、領域アドレスおよび領域長がＶＣＣ ２仮想
チャネルコネクションから読出される。そして、図２の
分割ＤＭＡ４６がセットアップされ（図４のブロック１
１４を参照）、ホストメモリ領域から図２の送信ＦＩＦ
Ｏ４８にペイロードが転送される（図４のブロック１１
６を参照）。連続したセルのペイロードの転送の各々に
対しチェックが行なわれ、仮想チャネルコネクション１
０６に対して転送される領域がその長さの終りに来てい
るかどうかを判断する。これは図４の１１８で示され
る。
トコル情報は、図４の１０８および１０９にそれぞれ示
されているように制御メモリ３８から読出される。ヘッ
ダ値は次に、図４の１１０に示しているように、図２の
送信ＦＩＦＯ４８に転送され、図４の１１２に示してい
るように、領域アドレスおよび領域長がＶＣＣ ２仮想
チャネルコネクションから読出される。そして、図２の
分割ＤＭＡ４６がセットアップされ（図４のブロック１
１４を参照）、ホストメモリ領域から図２の送信ＦＩＦ
Ｏ４８にペイロードが転送される（図４のブロック１１
６を参照）。連続したセルのペイロードの転送の各々に
対しチェックが行なわれ、仮想チャネルコネクション１
０６に対して転送される領域がその長さの終りに来てい
るかどうかを判断する。これは図４の１１８で示され
る。
【００３３】もし、図４の１２０に示しているように、
ＶＣＣ２仮想チャネルコネクション内のホスト領域が終
りにまだ達していなければ、送信ＦＩＦＯ４８に転送さ
れる連続したペイロードに対処するよう制御メモリ内の
１０６の領域アドレスが増加され、同じ量だけ領域長が
減じられる（ブロック１２２を参照）。これによって、
仮想チャネルコネクションＶＣＣ２内で処理される領域
アドレスの更新記録および、仮想チャネルコネクション
ＶＣＣ２内で処理される領域アドレスの残りの長さの更
新記録が与えられる。
ＶＣＣ２仮想チャネルコネクション内のホスト領域が終
りにまだ達していなければ、送信ＦＩＦＯ４８に転送さ
れる連続したペイロードに対処するよう制御メモリ内の
１０６の領域アドレスが増加され、同じ量だけ領域長が
減じられる（ブロック１２２を参照）。これによって、
仮想チャネルコネクションＶＣＣ２内で処理される領域
アドレスの更新記録および、仮想チャネルコネクション
ＶＣＣ２内で処理される領域アドレスの残りの長さの更
新記録が与えられる。
【００３４】仮想チャネルコネクションＶＣＣ２内の領
域アドレスが終りに達すると、１２４に示すように、ホ
ストメモリ３８内の次の領域のアドレスおよびこの領域
アドレスのアドレス長が読出される。この次の領域アド
レスは、表１０６に「次の」として示されており、図４
の表１２８にさらに詳細に示されている。表１２８は、
ブロック１２４内の表示と一致して「領域記述子」と示
される。この表１２８もまた「次の」と示されたブロッ
クを含む。表１２８は、次に、表１０６の位置に転送さ
れ、以前表１０６内にあった情報と置換えられる。表１
２８から表１０６に転送されたアドレス情報は次に、上
述と同様の態様で、ブロック１０８、１０９、１１０、
１１２、１１４、１１６、１１８、１２０、１２２およ
び１２４で処理される。表１０６内での領域の処理が完
了すると、表１０６内の「次の」ブロックが処理され、
ホストメモリ３２内の次のホスト領域アドレスおよびそ
の領域アドレスの領域長が決定される。図５は、ビデオ
または音声などのストリーミングデータを、ホスト送信
ＦＩＦＯ１５０からシステムバス（たとえばホストバス
４４）を通って、図２に示す分割および組立サブシステ
ム２９へと転送するためのシステムの簡略概略ブロック
図である。ホスト送信ＦＩＦＯ１５０はデータ送信装置
１５２からストリーミングデータを受取る。図５はま
た、ビデオまたは音声などのストリーミングデータを、
図２に示す分割および組立サブシステム２９からバス４
４を通ってホスト受信ＦＩＦＯ１５４に転送するための
システムの簡略概略ブロック図でもある。ホスト受信Ｆ
ＩＦＯ１５４は、受信したストリーミングデータをデー
タ受信装置１５６に送る。図中、ＦＩＦＯ１５０および
１５４、データ受信装置１５６、ならびにデータ発信装
置１５２は、図２にも示したホストメモリ３２とともに
ホスト１５８に含まれている。
域アドレスが終りに達すると、１２４に示すように、ホ
ストメモリ３８内の次の領域のアドレスおよびこの領域
アドレスのアドレス長が読出される。この次の領域アド
レスは、表１０６に「次の」として示されており、図４
の表１２８にさらに詳細に示されている。表１２８は、
ブロック１２４内の表示と一致して「領域記述子」と示
される。この表１２８もまた「次の」と示されたブロッ
クを含む。表１２８は、次に、表１０６の位置に転送さ
れ、以前表１０６内にあった情報と置換えられる。表１
２８から表１０６に転送されたアドレス情報は次に、上
述と同様の態様で、ブロック１０８、１０９、１１０、
１１２、１１４、１１６、１１８、１２０、１２２およ
び１２４で処理される。表１０６内での領域の処理が完
了すると、表１０６内の「次の」ブロックが処理され、
ホストメモリ３２内の次のホスト領域アドレスおよびそ
の領域アドレスの領域長が決定される。図５は、ビデオ
または音声などのストリーミングデータを、ホスト送信
ＦＩＦＯ１５０からシステムバス（たとえばホストバス
４４）を通って、図２に示す分割および組立サブシステ
ム２９へと転送するためのシステムの簡略概略ブロック
図である。ホスト送信ＦＩＦＯ１５０はデータ送信装置
１５２からストリーミングデータを受取る。図５はま
た、ビデオまたは音声などのストリーミングデータを、
図２に示す分割および組立サブシステム２９からバス４
４を通ってホスト受信ＦＩＦＯ１５４に転送するための
システムの簡略概略ブロック図でもある。ホスト受信Ｆ
ＩＦＯ１５４は、受信したストリーミングデータをデー
タ受信装置１５６に送る。図中、ＦＩＦＯ１５０および
１５４、データ受信装置１５６、ならびにデータ発信装
置１５２は、図２にも示したホストメモリ３２とともに
ホスト１５８に含まれている。
【００３５】図６は、ホスト送信ＦＩＦＯ１５０から図
２に示した分割および組立サブシステム２９にストリー
ミングデータを送信するためのフローチャートを示す。
図６に示すように、セルをホスト送信ＦＩＦＯ１５０ま
たはホストメモリ３２から送信するかどうかをスケジュ
ーラ１７０が決定する。もしセルがスケジュールされて
いなければ、スケジューラはライン１７２上で信号を開
始ライン１７４に送り、もう一度スケジューラ１７０の
問合せを行なう。もしスケジューラがセルを送っていれ
ば、ライン１７６上で信号が与えられる。これにより、
制御メモリ３８内の表１０２内の仮想チャネルコネクシ
ョン（ＶＣＣ）が選択される。これは、図４に関連して
既に説明した。
２に示した分割および組立サブシステム２９にストリー
ミングデータを送信するためのフローチャートを示す。
図６に示すように、セルをホスト送信ＦＩＦＯ１５０ま
たはホストメモリ３２から送信するかどうかをスケジュ
ーラ１７０が決定する。もしセルがスケジュールされて
いなければ、スケジューラはライン１７２上で信号を開
始ライン１７４に送り、もう一度スケジューラ１７０の
問合せを行なう。もしスケジューラがセルを送っていれ
ば、ライン１７６上で信号が与えられる。これにより、
制御メモリ３８内の表１０２内の仮想チャネルコネクシ
ョン（ＶＣＣ）が選択される。これは、図４に関連して
既に説明した。
【００３６】次に１７８において、図４に示したパケッ
トデータまたは図５に示したストリーミングデータをホ
スト１５８から転送するか否かの決定が行なわれる。も
しシステムがＦＩＦＯモードで動作していなければ、１
８０で信号が発生される。これにより、図４に関連して
先に説明したようにパケットデータが処理される。これ
は図６の１８２に示されている。ライン１８２上に信号
が発生し、パケットデータの処理が完了したことが示さ
れるまで、この処理は続く。
トデータまたは図５に示したストリーミングデータをホ
スト１５８から転送するか否かの決定が行なわれる。も
しシステムがＦＩＦＯモードで動作していなければ、１
８０で信号が発生される。これにより、図４に関連して
先に説明したようにパケットデータが処理される。これ
は図６の１８２に示されている。ライン１８２上に信号
が発生し、パケットデータの処理が完了したことが示さ
れるまで、この処理は続く。
【００３７】１８４に、システムがＦＩＦＯモードで動
作しているという表示が出れば、１８７に示すように、
制御メモリ３８から固定伝送速度スキップビット（ＣＢ
Ｒ＿ＳＫＩＰ）１８５の２進表示が読出される。もしこ
のビットの２進表示が「１」であれば、１８６のように
表示が出る。これにより、ストリーミングデータのあら
ゆる転送がスキップされる。同時に、１８９に示すよう
にＣＢＲ＿ＳＫＩＰビットの２進表示は「１」から
「０」に変わる。これにより、図５のホスト送信ＦＩＦ
Ｏ１５０からのストリーミングデータの送信が行なわれ
る。
作しているという表示が出れば、１８７に示すように、
制御メモリ３８から固定伝送速度スキップビット（ＣＢ
Ｒ＿ＳＫＩＰ）１８５の２進表示が読出される。もしこ
のビットの２進表示が「１」であれば、１８６のように
表示が出る。これにより、ストリーミングデータのあら
ゆる転送がスキップされる。同時に、１８９に示すよう
にＣＢＲ＿ＳＫＩＰビットの２進表示は「１」から
「０」に変わる。これにより、図５のホスト送信ＦＩＦ
Ｏ１５０からのストリーミングデータの送信が行なわれ
る。
【００３８】もし、１８８に示すようにＣＢＲ＿ＳＫＩ
Ｐビットの２進表示が「０」であれば、１９０に示すよ
うにＡＴＭヘッダ１８９が制御メモリ３８から読出され
る。これは、図４の１１０でのように前に与えられたヘ
ッダである。このヘッダは１９２のように転送される。
ＡＴＭヘッダに対応する制御メモリ３８内のＦＩＦＯア
ドレス１９３が次に、図６の１９４で示されるように制
御メモリ３８から読出される。これは、ホスト送信ＦＩ
ＦＯ１５０用のホストメモリ空間内のどこに、（１９０
で読出されたＡＴＭヘッダによって識別される）セルの
ペイロードを位置付けるかを指示する。次に図６の１９
６に示すように、図２の分割ダイレクト・メモリ・アク
セス（ＤＭＡ）４６がセットアップされる。次に、ホス
ト送信ＦＩＦＯ１５０からのペイロードが送信ＦＩＦＯ
４８に転送され、このようなペイロードに対するセルヘ
ッダと組合される。この組合せは図２の送信ＦＩＦＯ４
８内で行なわれる。上述のように、このような組合せの
ためのセルヘッダは制御メモリ３８から得られ、制御メ
モリから図２の分割状態機械５０に与えられる。
Ｐビットの２進表示が「０」であれば、１９０に示すよ
うにＡＴＭヘッダ１８９が制御メモリ３８から読出され
る。これは、図４の１１０でのように前に与えられたヘ
ッダである。このヘッダは１９２のように転送される。
ＡＴＭヘッダに対応する制御メモリ３８内のＦＩＦＯア
ドレス１９３が次に、図６の１９４で示されるように制
御メモリ３８から読出される。これは、ホスト送信ＦＩ
ＦＯ１５０用のホストメモリ空間内のどこに、（１９０
で読出されたＡＴＭヘッダによって識別される）セルの
ペイロードを位置付けるかを指示する。次に図６の１９
６に示すように、図２の分割ダイレクト・メモリ・アク
セス（ＤＭＡ）４６がセットアップされる。次に、ホス
ト送信ＦＩＦＯ１５０からのペイロードが送信ＦＩＦＯ
４８に転送され、このようなペイロードに対するセルヘ
ッダと組合される。この組合せは図２の送信ＦＩＦＯ４
８内で行なわれる。上述のように、このような組合せの
ためのセルヘッダは制御メモリ３８から得られ、制御メ
モリから図２の分割状態機械５０に与えられる。
【００３９】図２の分割および組立サブシステム２９に
おいてはセルスケジュールは、ＦＩＦＯ１５０からのセ
ルからペイロードを実質的に一定の速度で出力するよう
設定されている。この速度は、セルペイロードをデータ
送信装置１５２からホスト送信ＦＩＦＯ１５０に転送す
る固定速度よりも若干速い。このため、ホスト送信ＦＩ
ＦＯ１５０内のセルペイロードの数は徐々に尽きてい
く。特定の値まで減少すると、ホスト送信ＦＩＦＯ１５
０は「ほぼ空」フラグを出し、セルペイロードが最小限
度数しかホスト送信ＦＩＦＯ１５０に残っていないこと
を示す。たとえば、ホスト送信ＦＩＦＯ１５０内に１つ
しかセルペイロードが残っていないとき、この「ほぼ
空」フラグを出してもよい。代替的に、ＦＩＦＯ１５０
内にごく少数の（たとえば５つの）セルペイロードしか
残っていないときフラグを出してもよい。
おいてはセルスケジュールは、ＦＩＦＯ１５０からのセ
ルからペイロードを実質的に一定の速度で出力するよう
設定されている。この速度は、セルペイロードをデータ
送信装置１５２からホスト送信ＦＩＦＯ１５０に転送す
る固定速度よりも若干速い。このため、ホスト送信ＦＩ
ＦＯ１５０内のセルペイロードの数は徐々に尽きてい
く。特定の値まで減少すると、ホスト送信ＦＩＦＯ１５
０は「ほぼ空」フラグを出し、セルペイロードが最小限
度数しかホスト送信ＦＩＦＯ１５０に残っていないこと
を示す。たとえば、ホスト送信ＦＩＦＯ１５０内に１つ
しかセルペイロードが残っていないとき、この「ほぼ
空」フラグを出してもよい。代替的に、ＦＩＦＯ１５０
内にごく少数の（たとえば５つの）セルペイロードしか
残っていないときフラグを出してもよい。
【００４０】このフラグが出されると、ＣＢＲ＿ＳＫＩ
Ｐビットは「１」に設定される。図５の１８６ですでに
示したように、ＣＢＲ＿ＳＫＩＰビットの２進表示が
「１」になるとき、ＦＩＦＯ１５０からのセルペイロー
ドの送信は中断される。この中断の間に、データ送信装
置１５２はセルペイロードをＦＩＦＯ１５０に送り込
み、少なくとも部分的にＦＩＦＯを補充する。そして、
図２の分割および組立サブシステム２９によってＣＢＲ
＿ＳＫＩＰビットは２進「０」に設定され、ＦＩＦＯ１
５０から図２の分割ダイレクト・メモリ・アクセス（Ｄ
ＭＡ）ステージ４６へのセルペイロードの転送が続けら
れる。
Ｐビットは「１」に設定される。図５の１８６ですでに
示したように、ＣＢＲ＿ＳＫＩＰビットの２進表示が
「１」になるとき、ＦＩＦＯ１５０からのセルペイロー
ドの送信は中断される。この中断の間に、データ送信装
置１５２はセルペイロードをＦＩＦＯ１５０に送り込
み、少なくとも部分的にＦＩＦＯを補充する。そして、
図２の分割および組立サブシステム２９によってＣＢＲ
＿ＳＫＩＰビットは２進「０」に設定され、ＦＩＦＯ１
５０から図２の分割ダイレクト・メモリ・アクセス（Ｄ
ＭＡ）ステージ４６へのセルペイロードの転送が続けら
れる。
【００４１】図７は、ストリーミングデータに関連する
ペイロードを、図２の分割および組立（ＳＡＲ）サブシ
ステム２９から図５のホスト受信ＦＩＦＯ１５４に送信
するためのフローチャートを示す。第１のステップとし
て、ＡＴＭヘッダが一致しているかどうかを決定するた
めの判定が行なわれる。たとえば、図２の受信セルイン
ターフェイス３０からの各セルのヘッダが適切な形であ
るかどうかを判断するための判定が行なわれてもよい。
これは図７の２００で示されている。もし２０１に示す
ようにその答が「いいえ」であれば、再び判定を行な
う。もし答が図７の２０２に示すように「はい」であれ
ば、制御メモリ３８内の（図３にも示している）仮想チ
ャネルコネクション（ＶＣＣ）７３の１つが選択され
る。これは図７の２０４に示している。
ペイロードを、図２の分割および組立（ＳＡＲ）サブシ
ステム２９から図５のホスト受信ＦＩＦＯ１５４に送信
するためのフローチャートを示す。第１のステップとし
て、ＡＴＭヘッダが一致しているかどうかを決定するた
めの判定が行なわれる。たとえば、図２の受信セルイン
ターフェイス３０からの各セルのヘッダが適切な形であ
るかどうかを判断するための判定が行なわれてもよい。
これは図７の２００で示されている。もし２０１に示す
ようにその答が「いいえ」であれば、再び判定を行な
う。もし答が図７の２０２に示すように「はい」であれ
ば、制御メモリ３８内の（図３にも示している）仮想チ
ャネルコネクション（ＶＣＣ）７３の１つが選択され
る。これは図７の２０４に示している。
【００４２】図７の２０６に示すように、次に、制御メ
モリ３８内のＦＩＦＯモード２０７について、セルがＦ
ＩＦＯモードに関係しているかどうかを判断する。も
し、２０８に示すように答が「いいえ」であれば、パケ
ットデータに関連する制御メモリ３８内の仮想チャネル
コネクション（ＶＣＣ）７３が処理される。この処理
は、図７の２１０に示されている。この処理は、図３に
示されており、図３に関連して上に説明されている。こ
の処理によって、セルペイロードは図２に示すホストメ
モリ３２に転送される。図７の２１２に示されるよう
に、転送されるセルがＦＩＦＯモードに関係すると判断
されると、制御メモリ３８内のホスト受信ＦＩＦＯ１５
４の制御メモリ３８でのＦＩＦＯアドレス２１３が図７
の２１４に示されるように読出される。このような読出
は、図７のフローチャートの２１６で示される。
モリ３８内のＦＩＦＯモード２０７について、セルがＦ
ＩＦＯモードに関係しているかどうかを判断する。も
し、２０８に示すように答が「いいえ」であれば、パケ
ットデータに関連する制御メモリ３８内の仮想チャネル
コネクション（ＶＣＣ）７３が処理される。この処理
は、図７の２１０に示されている。この処理は、図３に
示されており、図３に関連して上に説明されている。こ
の処理によって、セルペイロードは図２に示すホストメ
モリ３２に転送される。図７の２１２に示されるよう
に、転送されるセルがＦＩＦＯモードに関係すると判断
されると、制御メモリ３８内のホスト受信ＦＩＦＯ１５
４の制御メモリ３８でのＦＩＦＯアドレス２１３が図７
の２１４に示されるように読出される。このような読出
は、図７のフローチャートの２１６で示される。
【００４３】ホスト受信ＦＩＦＯ１５４のアドレスは、
図２および図３に関連して上述したように制御メモリ３
８内で決定される。ホスト受信ＦＩＦＯ１５４のアドレ
スは次に、図２の組立状態機械４０に与えられ、組立Ｄ
ＭＡ３６内で受信ＦＩＦＯ３４からのセルペイロードと
組合される。図７の２１８はこの組合せを示している。
セルペイロードは次に、組立ダイレクト・メモリ・アク
セス３６内のアドレスにより、ホスト受信ＦＩＦＯ１５
４に転送される。これは図７の２２０に示されている。
この転送はシステムバス４４を通って行なわれる。
図２および図３に関連して上述したように制御メモリ３
８内で決定される。ホスト受信ＦＩＦＯ１５４のアドレ
スは次に、図２の組立状態機械４０に与えられ、組立Ｄ
ＭＡ３６内で受信ＦＩＦＯ３４からのセルペイロードと
組合される。図７の２１８はこの組合せを示している。
セルペイロードは次に、組立ダイレクト・メモリ・アク
セス３６内のアドレスにより、ホスト受信ＦＩＦＯ１５
４に転送される。これは図７の２２０に示されている。
この転送はシステムバス４４を通って行なわれる。
【００４４】ＦＩＦＯ１５０からのまたはＦＩＦＯ１５
４へのセルペイロードの転送は、このようなＦＩＦＯ転
送よりも優先順位の高い、システムバス４４上でのアク
ティビティの結果として中断されるかもしれない。ホス
ト送信ＦＩＦＯ１５０からのまたはホスト受信ＦＩＦＯ
１５４への転送が再開されると、システムバス４４上の
ＦＩＦＯのアドレスは、元のＦＩＦＯアドレスに、中断
前にホスト送信ＦＩＦＯ１５０から、またはホスト受信
ＦＩＦＯ１５４へ転送されたバイト数を足したものとな
る。このため、ホスト送信ＦＩＦＯ１５０およびホスト
受信ＦＩＦＯ１５４の両方についてアドレスデコードは
元のＦＩＦＯアドレスに４８足したものを含むアドレス
の範囲に対応せねばならない。４８という数は、ＡＴＭ
セルペイロード内のバイト数を表わす。
４へのセルペイロードの転送は、このようなＦＩＦＯ転
送よりも優先順位の高い、システムバス４４上でのアク
ティビティの結果として中断されるかもしれない。ホス
ト送信ＦＩＦＯ１５０からのまたはホスト受信ＦＩＦＯ
１５４への転送が再開されると、システムバス４４上の
ＦＩＦＯのアドレスは、元のＦＩＦＯアドレスに、中断
前にホスト送信ＦＩＦＯ１５０から、またはホスト受信
ＦＩＦＯ１５４へ転送されたバイト数を足したものとな
る。このため、ホスト送信ＦＩＦＯ１５０およびホスト
受信ＦＩＦＯ１５４の両方についてアドレスデコードは
元のＦＩＦＯアドレスに４８足したものを含むアドレス
の範囲に対応せねばならない。４８という数は、ＡＴＭ
セルペイロード内のバイト数を表わす。
【００４５】ホスト送信ＦＩＦＯ１５０およびホスト受
信ＦＩＦＯ１５４はいずれも確実にセルの整列を維持せ
ねばならない。ホスト送信ＦＩＦＯ１５０は、ＦＩＦＯ
内のアドレスからの転送開始時に、少なくとも１つ（ま
たは１以外のいずれかの特定の数の）完全なセルがある
ときのみセルペイロードを転送することにより、セルの
整列を維持している。ホスト受信ＦＩＦＯ１５４は、Ｆ
ＩＦＯからのアドレスの始めに、少なくとも１つの完全
なセルを受取ることができる余地がＦＩＦＯ内にあると
きのみセルペイロードを記憶することによりセルの整列
を維持している。
信ＦＩＦＯ１５４はいずれも確実にセルの整列を維持せ
ねばならない。ホスト送信ＦＩＦＯ１５０は、ＦＩＦＯ
内のアドレスからの転送開始時に、少なくとも１つ（ま
たは１以外のいずれかの特定の数の）完全なセルがある
ときのみセルペイロードを転送することにより、セルの
整列を維持している。ホスト受信ＦＩＦＯ１５４は、Ｆ
ＩＦＯからのアドレスの始めに、少なくとも１つの完全
なセルを受取ることができる余地がＦＩＦＯ内にあると
きのみセルペイロードを記憶することによりセルの整列
を維持している。
【００４６】上述のシステムおよび方法はある重要な利
点を有する。これは、パケットデータおよびストリーミ
ングデータの両者に対し分割および組立を行なう。この
ような分割および組立を行なうにあたり、この発明のこ
のシステムおよび方法はセルペイロードからセルヘッダ
を分割し、セルを制御メモリ３８内で処理し、セルヘッ
ダとホスト内のセルペイロードのアドレスとの相関を得
る。パケットデータの場合には、セルペイロードはホス
ト内のホストメモリ３２内の領域アドレスへまたは領域
アドレスから転送される。ストリーミングデータの場合
には、セルペイロードはホスト送信ＦＩＦＯ１５０へま
たはホスト受信ＦＩＦＯ１５４から転送される。ストリ
ーミングデータに対しては、ホストメモリ３２の代わり
にホストＦＩＦＯ１５０および１５４を用いることによ
り、ホストＦＩＦＯ１５０および１５４を付加えること
によるコストおよび複雑さの増加を考慮しても、ホスト
メモリ３２の動作は大いに簡素化され、ホストメモリの
大きさおよびコストは大いに減じられる。
点を有する。これは、パケットデータおよびストリーミ
ングデータの両者に対し分割および組立を行なう。この
ような分割および組立を行なうにあたり、この発明のこ
のシステムおよび方法はセルペイロードからセルヘッダ
を分割し、セルを制御メモリ３８内で処理し、セルヘッ
ダとホスト内のセルペイロードのアドレスとの相関を得
る。パケットデータの場合には、セルペイロードはホス
ト内のホストメモリ３２内の領域アドレスへまたは領域
アドレスから転送される。ストリーミングデータの場合
には、セルペイロードはホスト送信ＦＩＦＯ１５０へま
たはホスト受信ＦＩＦＯ１５４から転送される。ストリ
ーミングデータに対しては、ホストメモリ３２の代わり
にホストＦＩＦＯ１５０および１５４を用いることによ
り、ホストＦＩＦＯ１５０および１５４を付加えること
によるコストおよび複雑さの増加を考慮しても、ホスト
メモリ３２の動作は大いに簡素化され、ホストメモリの
大きさおよびコストは大いに減じられる。
【００４７】この発明は、特定の実施例に関連して説明
し開示してきたが、ここに含まれる原則は多くの他の実
施例で用いられ得ることが当業者には明らかであろう。
したがって、この発明は前掲特許請求の範囲によって述
べられるところによってのみ限定される。
し開示してきたが、ここに含まれる原則は多くの他の実
施例で用いられ得ることが当業者には明らかであろう。
したがって、この発明は前掲特許請求の範囲によって述
べられるところによってのみ限定される。
【図１】アクセス多重装置を通じ発呼局と受信局との間
で非同期転送モードにおいて情報のセルを転送するパス
を簡略に示す概略ブロック図である。
で非同期転送モードにおいて情報のセルを転送するパス
を簡略に示す概略ブロック図である。
【図２】図１のシステム内に含まれる、転送パスの変更
を制御するためセルヘッダを処理しつつ、セルインター
フェイスとホストメモリとの間でセルペイロードを転送
するためのシステムの簡略な概略ブロック図である。
を制御するためセルヘッダを処理しつつ、セルインター
フェイスとホストメモリとの間でセルペイロードを転送
するためのシステムの簡略な概略ブロック図である。
【図３】セルペイロードを受信セルインターフェイスか
らホストメモリに転送するときの図２に示すサブシステ
ムの動作を、付加的にブロックで詳細を示す、概略機能
図である。
らホストメモリに転送するときの図２に示すサブシステ
ムの動作を、付加的にブロックで詳細を示す、概略機能
図である。
【図４】セルペイロードをホストメモリから送信セルイ
ンターフェイスに転送するときの図２に示すサブシステ
ムの動作を、付加的にブロックで詳細を示す、概略フロ
ーチャートである。
ンターフェイスに転送するときの図２に示すサブシステ
ムの動作を、付加的にブロックで詳細を示す、概略フロ
ーチャートである。
【図５】ホストメモリバッファの代わりにＦＩＦＯ内の
アドレスを用いて、ストリーミングデータを送受信する
ためストリーミングデータを処理するためのシステムの
概略ブロック図である。
アドレスを用いて、ストリーミングデータを送受信する
ためストリーミングデータを処理するためのシステムの
概略ブロック図である。
【図６】ホスト内のホスト送信ＦＩＦＯからストリーミ
ングデータのセルペイロードを送信するための連続的な
ステップを、付加的に詳細をブロックで示す、概略フロ
ーチャートである。
ングデータのセルペイロードを送信するための連続的な
ステップを、付加的に詳細をブロックで示す、概略フロ
ーチャートである。
【図７】ホスト内のホスト受信ＦＩＦＯでストリーミン
グデータのセルペイロードを受信する連続的なステップ
を、付加的に詳細をブロックで示す、概略フローチャー
トである。
グデータのセルペイロードを受信する連続的なステップ
を、付加的に詳細をブロックで示す、概略フローチャー
トである。
２９ 分割および組立サブシステム ３２ ホストメモリ ４４ システムバス １５０ ホスト送信ＦＩＦＯ １５２ データ送信装置 １５４ ホスト受信ＦＩＦＯ １５６ データ受信装置 １５８ ホスト
Claims (40)
- 【請求項１】 アドレスを備えるヘッダと音声またはビ
デオなどのストリーミングデータを構成するペイロード
とを有するセルを非同期転送モード（ＡＴＭ）で転送す
るための電気通信システムであって、 ＦＩＦＯと、 セルを受信するための第１の手段と、 セル内のヘッダを転送するための第２の手段と、 セル内のペイロードを転送するための第３の手段と、 第２の手段によって転送されるヘッダに応答して、分離
されたペイロードが転送されていくＦＩＦＯ内にアドレ
スを設けるための、制御メモリ手段と、 制御メモリ手段によってＦＩＦＯ内に設けられたアドレ
スと第３の手段からのペイロードとに応答して、セル内
のペイロードを制御メモリ手段によって識別されたＦＩ
ＦＯ内の選択された領域アドレスに転送するための第４
の手段とを含む、電気通信システム。 - 【請求項２】 ストリーミングデータのＦＩＦＯへの転
送が中断される場合に備えて、ストリーミングデータを
転送するＦＩＦＯのアドレスを各時点で記憶するための
第５の手段と、 ＦＩＦＯへのストリーミングデータの転送が中断された
時点で記憶されたＦＩＦＯのアドレスへのＦＩＦＯへの
ストリーミングデータの転送を再開するための第６の手
段とを含む請求項１に記載の電気通信システム。 - 【請求項３】 ストリーミングデータに対する、制御メ
モリ手段内のヘッダと、ＦＩＦＯのアドレスと、ストリ
ーミングデータが与えられるか否かの表示とを含む状態
表エントリを制御メモリ手段に与えるための第５の手段
と、 ストリーミングデータを送信するという表示により、Ｆ
ＩＦＯ内のアドレスへのストリーミングデータの転送に
備えるための第６の手段とを含む、請求項１に記載の電
気通信システム。 - 【請求項４】 第４の手段によるセル内のペイロードの
ＦＩＦＯへの各転送に際してＦＩＦＯ内の領域アドレス
を更新するための第５の手段を含む、請求項１に記載の
電気通信システム。 - 【請求項５】 第４の手段によるセル内のペイロードの
ＦＩＦＯへの各転送に際して制御メモリ手段内の領域ア
ドレスを更新するための第５の手段を含む、請求項２に
記載の電気通信システム。 - 【請求項６】 領域アドレスを有するホストメモリ手段
と、 パケットデータと第２の手段によって転送されるヘッダ
とに応答して、ホストメモリ手段内にペイロードを記録
するためホストメモリ手段内の領域アドレスを選択する
ための制御メモリ手段と、 制御メモリ手段によって選択されたホストメモリ手段内
の領域アドレスと第３の手段からのペイロードとに応答
して、セル内のペイロードをホストメモリ手段内の選択
された領域アドレスに転送するための第５の手段とを含
む、請求項１に記載の電気通信システム。 - 【請求項７】 ＦＩＦＯ内のアドレスの１つへのセルペ
イロードの各転送に際して制御メモリ手段内のアドレス
を更新するための手段と、 制御メモリ手段内のアドレスによって識別されるＦＩＦ
Ｏ手段内のさまざまなアドレスのうちの以前の１つへの
ペイロードの各転送に際して、制御メモリ手段内のアド
レスによって識別されるＦＩＦＯ手段内の異なった連続
したアドレスの各々へとペイロードを転送するための手
段とを含む、請求項１に記載の電気通信システム。 - 【請求項８】 制御メモリ手段内のアドレスによって識
別されるＦＩＦＯ内のアドレスの以前の１つへのペイロ
ードの各転送に際して、制御メモリ手段内のアドレスに
よって識別されるＦＩＦＯ内の異なったアドレスの各々
にセルペイロードを転送するための手段を含む、請求項
６に記載の電気通信システム。 - 【請求項９】 アドレスを備えるヘッダと音声またはビ
デオなどのストリーミングデータペイロードとを有する
セルを非同期転送モード（ＡＴＭ）で転送するための電
気通信システムであって、 第１のアドレスを与える制御メモリ手段と、 セルペイロードを受信し、記憶し、転送するための複数
のアドレスを有するＦＩＦＯと、 インターフェイス手段と、 セルに応答してセル内のペイロードとセル内のヘッダと
を分離するための状態機械手段と、 セルヘッダに応答して、制御メモリ手段内のアドレスに
よって識別されるＦＩＦＯ内のアドレスの個別の１つと
インターフェイス手段との間でのセルペイロードの転送
に備えるための制御メモリ手段と、 制御メモリ手段内のアドレスによって識別されるＦＩＦ
Ｏ内のアドレスの個別の１つとインターフェイス手段と
の間でセルペイロードを転送するためのペイロード転送
手段とを含む、電気通信システム。 - 【請求項１０】 ペイロードの転送はインターフェイス
手段を通じてＦＩＦＯへ行なうか否かを識別するための
手段と、 ペイロードがＦＩＦＯに転送されると識別されたときの
み、ペイロードのインターフェイス手段を通じてのＦＩ
ＦＯへの転送に備えるための手段とを含む、請求項９に
記載の電気通信システム。 - 【請求項１１】 制御メモリ手段内のストリーミングデ
ータに対するヘッダとＦＩＦＯアドレスとペイロードが
ストリーミングデータを構成するという表示とを含む状
態表エントリを制御メモリ手段内に設けるための手段
と、 状態表エントリ内のＦＩＦＯに対して特定されたアドレ
スにインターフェイス手段を通じてＦＩＦＯへとストリ
ーミングデータを転送するための手段とを含む、請求項
９に記載の電気通信システム。 - 【請求項１２】 ペイロードの転送はＦＩＦＯからイン
ターフェイス手段を通って行なわれるか否かを識別する
ための手段と、 ペイロードの転送がＦＩＦＯから行なわれると識別され
たときのみ、ペイロードのＦＩＦＯからインターフェイ
ス手段を通じての転送に備えるための手段とを含む、請
求項９に記載の電気通信システム。 - 【請求項１３】 状態表エントリ内にＦＩＦＯ内のアド
レスへのペイロードの転送はスキップするかまたは行な
うかの表示を与えるための手段と、 状態表エントリに表示を与えるための手段によって与え
られた表示により、ＦＩＦＯからペイロードを転送する
かまたは転送をスキップするかするための手段とを含
む、請求項１２に記載の電気通信システム。 - 【請求項１４】 セルペイロードを受信、記憶、および
転送するための複数のアドレスを有するホストメモリ手
段と、 パケットデータに対する第１の領域アドレスを備え、パ
ケットデータのセルヘッダに応答して、ホストメモリ手
段内の第１の領域アドレスによって識別されるホストメ
モリ手段内のアドレスの各々とインターフェイス手段と
の間でのセルペイロードの転送に備えるための制御メモ
リ手段と、 パケットデータのセルペイロードを、制御メモリ手段に
よって識別されるホストメモリ手段内の領域アドレスの
各々とインターフェイス手段との間で転送するための手
段とを含む、請求項９に記載の電子通信システム。 - 【請求項１５】 アドレスを備えるヘッダと音声または
ビデオなどのストリーミングデータを備えるペイロード
とを有するセルを非同期転送モード（ＡＴＭ）で提供す
るための電気通信システムであって、 セル内のペイロードを受信、記憶、および転送するため
の複数の異なったアドレスを有するＦＩＦＯと、 インターフェイス手段と、 セル内のペイロードをＦＩＦＯの個々の１つおよびイン
ターフェイス手段からＦＩＦＯの他の１つおよびインタ
ーフェイス手段へ転送するための手段と、 セル内のセルヘッダとペイロードとを分離するための状
態機械と、 状態機械からのヘッダに応答してＦＩＦＯの個々の１つ
およびインターフェイス手段からＦＩＦＯの他の１つお
よびインターフェイス手段への転送の方向によりヘッダ
を変更するための制御メモリ手段と、 制御メモリ手段からの変更されたヘッダに応答してＦＩ
ＦＯの個々の１つおよびインターフェイス手段からＦＩ
ＦＯの他の１つおよびインターフェイス手段へペイロー
ドを転送するための手段とを含む、電気通信システム。 - 【請求項１６】 ＦＩＦＯ内のアドレスを示す制御メモ
リ手段を含み、アドレスはＦＩＦＯ内のいくつかの異な
ったアドレスを識別し、さらに、 制御メモリ手段からの変更されたヘッダに応答してＦＩ
ＦＯ内の異なったアドレスの連続したものとインターフ
ェイス手段との間でペイロードを転送するための手段と
を含む、請求項１３に記載の電気通信システム。 - 【請求項１７】 セルペイロードが制御メモリ手段内の
アドレスによって識別されるＦＩＦＯ内のアドレスから
インターフェイス手段に転送されるとき、ヘッダのアド
レスを与えるよう動作する制御メモリ手段を含む、請求
項１４に記載の電気通信システム。 - 【請求項１８】 制御メモリ手段内のアドレスによって
識別されるＦＩＦＯのアドレスからインターフェイス手
段へペイロードが転送されるときセルの整列を維持する
ための手段をさらに含む、請求項１６に記載の電気通信
システム。 - 【請求項１９】 ＦＩＦＯの個々の１つおよびインター
フェイス手段からＦＩＦＯの他の１つおよびインターフ
ェイスにペイロードが転送されるときセルの整列を維持
するための手段をさらに含む、請求項１４に記載の電気
通信システム。 - 【請求項２０】 制御メモリ手段は、ペイロードがイン
ターフェイス手段からＦＩＦＯに転送されるときＦＩＦ
Ｏ内の領域アドレスを含むよう動作する、請求項１５に
記載の電気通信システム。 - 【請求項２１】 インターフェイス手段からＦＩＦＯへ
のペイロードの転送に際してセルの整列を維持するため
の手段をさらに含む、請求項１８に記載の電気通信シス
テム。 - 【請求項２２】 アドレスを備えるヘッダと音声または
ビデオなどのストリーミングデータを構成するペイロー
ドとを有するセルを非同期転送モード（ＡＴＭ）で転送
するための電気通信システムであって、 セル内のペイロードを受信、記憶、および転送するため
の複数のアドレスを有するＦＩＦＯと、 インターフェイス手段と、 インターフェイス手段にセルペイロードを与えるための
手段と、 セルヘッダとセルペイロードとを分離するための状態機
械と、 状態機械からのセルヘッダに応答して、セルペイロード
が記録されるＦＩＦＯ内の領域アドレスを指示するよう
セルヘッダを変更するための制御メモリ手段とを含み、
前記アドレスはＦＩＦＯ内のいくつかの異なったアドレ
スを含み、前記システムはさらに、 変更されたセルヘッダに従い制御メモリ手段内のアドレ
スによって識別されたＦＩＦＯ内のアドレスにペイロー
ドを転送するための手段とを含む、電気通信システム。 - 【請求項２３】 ペイロードを受信したＦＩＦＯアドレ
スの数を数えるための手段と、 ペイロードを受信したＦＩＦＯアドレスの数えられた数
により、転送の中断の後にＦＩＦＯへのペイロードの転
送を再開するための手段とを含む、請求項２２に記載の
電気通信システム。 - 【請求項２４】 ＦＩＦＯアドレスへの転送の開始時
に、少なくとも１つの完全なセルを受信するだけの余地
をＦＩＦＯが有しているときのみ、ＦＩＦＯにデータを
転送することにより、ＦＩＦＯでのセルの整列を維持す
るための手段を含む、請求項２２に記載の電気通信シス
テム。 - 【請求項２５】 アドレスを備えるヘッダと音声または
ビデオなどのストリーミングデータを構成するペイロー
ドとを有するセルを非同期転送モード（ＡＴＭ）で提供
するための方法であって、 インターフェイス手段を設けるステップと、 セルペイロードを受信、記憶、および転送するための複
数のアドレスを有するＦＩＦＯを設けるステップと、 セルヘッダとセルペイロードとを分離するステップと、 制御メモリを設けるステップと、 個々の１つのインターフェイス手段およびＦＩＦＯから
他の１つのインターフェイス手段およびＦＩＦＯへのセ
ルの転送の方向により、制御メモリ内のセルヘッダを変
更するステップと、 変更されたヘッダに従い、個々の１つのインターフェイ
ス手段およびＦＩＦＯから他の１つのインターフェイス
手段およびＦＩＦＯへセルペイロードを転送するステッ
プとを含む、セルを提供するための方法。 - 【請求項２６】 セルペイロードは、第１の速度で、デ
ータ送信装置からＦＩＦＯに転送され、第１の速度より
も速い第２の速度でＦＩＦＯからインターフェイス手段
に転送される、請求項２４に記載の方法。 - 【請求項２７】 特定の数のセルがＦＩＦＯ内に残って
いるときは、セルペイロードのＦＩＦＯからインターフ
ェイス手段への転送がスキップされ、したがって、この
スキップの間にＦＩＦＯをデータ送信装置から転送され
るさらなるセルによって少なくとも部分的に補充するこ
とができる、請求項２５に記載の方法。 - 【請求項２８】 ＦＩＦＯアドレスからの転送開始時
に、ＦＩＦＯ内に少なくとも１つの完全なセルがあると
きのみＦＩＦＯからインターフェイス手段にセルペイロ
ードを転送することにより、ＦＩＦＯ内でセルの整列が
維持される、請求項２３に記載の方法。 - 【請求項２９】 ＦＩＦＯのアドレスは制御メモリから
読出され、ＦＩＦＯのアドレスおよびセルペイロードは
組合され、組合されたものはインターフェイス手段から
ＦＩＦＯへ転送される、請求項２５に記載の方法。 - 【請求項３０】 データパケットのセルペイロードを受
信、記憶、および転送するための複数のアドレスを有す
るホストメモリを設けるステップと、 変更されたヘッダに従って、データパケットのセルペイ
ロードを個々の１つのインターフェイス手段およびホス
トメモリ手段から他の１つのインターフェイス手段およ
びホストメモリ手段へ転送するステップとを含む、請求
項２４に記載の方法。 - 【請求項３１】 データパケットのセルペイロードを受
信、記憶、および転送するための複数のアドレスを有す
るホストメモリを設けるステップと、 変更されたヘッダに従いデータパケットのセルペイロー
ドをホストメモリ手段からインターフェイス手段に転送
するステップとを含む、請求項２７に記載の方法。 - 【請求項３２】 データパケットのセルペイロードを受
信、記憶、および転送するための複数のアドレスを有す
るホストメモリを設けるステップと、 変更されたヘッダに従いデータパケットのセルペイロー
ドをインターフェイス手段からホストメモリ手段に転送
するステップとを含む、請求項２８に記載の方法。 - 【請求項３３】 セルペイロードのＦＩＦＯへの転送開
始時に、ＦＩＦＯ内にＦＩＦＯへ転送される少なくとも
１つのセルに対する余地があるときのみインターフェイ
ス手段からＦＩＦＯにセルペイロードを転送することに
より、ＦＩＦＯ内でセルの整列を維持する、請求項２９
に記載の方法。 - 【請求項３４】 アドレスを備えたヘッダと音声または
ビデオなどのストリーミングデータを構成するペイロー
ドとを有するセルを非同期転送モード（ＡＴＭ）で転送
するための電気通信システムであって、 ペイロードを受信、記憶、および転送するための複数の
異なったアドレスを有するＦＩＦＯと、 セルペイロード用のセルヘッダとセルペイロード用にＦ
ＩＦＯ内に設けられたアドレスとを記憶するための制御
メモリと、 セルペイロードのＦＩＦＯへのまたはＦＩＦＯからの転
送に依存して、セルペイロード用にセル内に設けられた
ヘッダの各々とセルペイロード用にＦＩＦＯ内に設けら
れたアドレスとを、処理するための状態機械手段と、 セルペイロードのＦＩＦＯへのまたはＦＩＦＯからの転
送に依存して、セルペイロードと、セルペイロード用に
設けられたヘッダの各々とセルペイロード用にＦＩＦＯ
内に設けられたアドレスとを組合せるための手段とを含
む、電気通信システム。 - 【請求項３５】 ＦＩＦＯは、制御メモリ内のアドレス
によって識別されるいくつかのアドレスを含み、 状態機械手段は、セルペイロードのＦＩＦＯへのまたは
ＦＩＦＯからの転送に依存して、制御メモリ内のアドレ
スによって識別されるＦＩＦＯ内の異なったアドレスへ
またはアドレスからセルペイロードを転送する、請求項
３３に記載の電気通信システム。 - 【請求項３６】 ＦＩＦＯ内のアドレスに対して制御メ
モリ内に設けられたアドレスは、ＦＩＦＯ内のいくつか
のアドレスを含み、 状態機械手段は、ＦＩＦＯ用に制御メモリ内に設けられ
るアドレスの数に関連してＦＩＦＯから転送されたセル
ペイロードの数を数え続ける、請求項３３に記載の電気
通信システム。 - 【請求項３７】 アドレスを備えるヘッダと音声または
ビデオなどのストリーミングデータを構成するペイロー
ドとを有するセルを非同期転送モード（ＡＴＭ）で転送
するための電気通信システムであって、 セルペイロードを受信、記憶、および転送するための複
数の異なったアドレスを有するＦＩＦＯと、 セルペイロードの転送を行なうための第１の手段と、 ＦＩＦＯ内の異なったいくつかのアドレスを示すアドレ
スを提供し、セルヘッダを記憶し、ヘッダを与えるため
の制御メモリと、 ＦＩＦＯ内の選択的な１つのアドレスと制御メモリ内の
セルヘッダとに従い、制御メモリ内のアドレスによって
識別されるＦＩＦＯ内の異なったアドレスと第１の手段
との間でセルペイロードを転送するための状態機械手段
とを含む、電気通信システム。 - 【請求項３８】 状態機械手段は、セルヘッダか制御メ
モリ内のアドレスかを選択し、セルペイロードを受信
し、 第１の手段は、セルペイロードと選択されたセル内の１
つのヘッダまたは制御メモリ内のアドレスとを組合せ
る、請求項３７に記載の電気通信システム。 - 【請求項３９】 状態機械手段は、ＦＩＦＯからのセル
ペイロードの転送の間に、セル内のヘッダとセルペイロ
ードとを組合せる、請求項３７に記載の電気通信システ
ム。 - 【請求項４０】 状態機械手段はセルペイロードのＦＩ
ＦＯへの転送の間に、制御メモリ内のアドレスとセルペ
イロードとを組合せる、請求項３０に記載の電気通信シ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/757,288 US6829240B1 (en) | 1996-11-27 | 1996-11-27 | System for, and method of, ATM segmentation and re-assembly of cells providing streaming data |
| US08/757288 | 1996-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224380A true JPH10224380A (ja) | 1998-08-21 |
| JP3459169B2 JP3459169B2 (ja) | 2003-10-20 |
Family
ID=25047230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32429897A Expired - Fee Related JP3459169B2 (ja) | 1996-11-27 | 1997-11-26 | 分割および再組立システムならびに分割および再組立システムを動作させる方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6829240B1 (ja) |
| EP (1) | EP0845918B1 (ja) |
| JP (1) | JP3459169B2 (ja) |
| DE (1) | DE69737137D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009250A (ja) * | 2007-06-27 | 2009-01-15 | Nec Network & Sensor Systems Ltd | 通信システム、通信機器及びそれらに用いるデータ転送方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9821770D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821766D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821789D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Jitter handling |
| GB9821768D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821791D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821792D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821800D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821763D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| GB9821762D0 (en) | 1998-10-06 | 1998-12-02 | Sgs Thomson Microelectronics | Data transfer |
| US6778548B1 (en) | 2000-06-26 | 2004-08-17 | Intel Corporation | Device to receive, buffer, and transmit packets of data in a packet switching network |
| JP3939329B2 (ja) * | 2005-03-28 | 2007-07-04 | 株式会社ネクストマジック | 通信装置 |
| CN100531123C (zh) * | 2005-12-14 | 2009-08-19 | 中兴通讯股份有限公司 | 一种实现数据包模式到信元帧模式转换的装置及其方法 |
| US7764676B1 (en) * | 2006-07-31 | 2010-07-27 | Qlogic, Corporation | Method and system for processing network information |
| US8335238B2 (en) * | 2008-12-23 | 2012-12-18 | International Business Machines Corporation | Reassembling streaming data across multiple packetized communication channels |
| US8176026B2 (en) * | 2009-04-14 | 2012-05-08 | International Business Machines Corporation | Consolidating file system backend operations with access of data |
| US8266504B2 (en) * | 2009-04-14 | 2012-09-11 | International Business Machines Corporation | Dynamic monitoring of ability to reassemble streaming data across multiple channels based on history |
| AT517985B1 (de) * | 2015-11-19 | 2017-10-15 | Innova Patent Gmbh | Verfahren zum Übertragen von Daten |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667868B2 (ja) * | 1988-04-06 | 1997-10-27 | 株式会社日立製作所 | セル・スイッチング・システム |
| US5396492A (en) * | 1993-04-28 | 1995-03-07 | At&T Corp. | Method and apparatus for adaptive clock recovery |
| DE4323471C2 (de) * | 1993-07-14 | 1996-10-17 | Atecom Advanced Telecommunicat | Anordnung und Verfahren zum Bearbeiten von Datenstrukturen bei deren Durchlauf durch einen Netzwerkknoten |
| US5708659A (en) * | 1993-10-20 | 1998-01-13 | Lsi Logic Corporation | Method for hashing in a packet network switching system |
| US5949781A (en) | 1994-08-31 | 1999-09-07 | Brooktree Corporation | Controller for ATM segmentation and reassembly |
| US5602853A (en) * | 1994-11-03 | 1997-02-11 | Digital Equipment Corporation | Method and apparatus for segmentation and reassembly of ATM packets using only dynamic ram as local memory for the reassembly process |
| US5649110A (en) * | 1994-11-07 | 1997-07-15 | Ben-Nun; Michael | Traffic shaping system with virtual circuit table time stamps for asynchronous transfer mode networks |
| US5495478A (en) * | 1994-11-14 | 1996-02-27 | Dsc Communications Corporation | Apparatus and method for processing asynchronous transfer mode cells |
| US5600633A (en) * | 1995-02-24 | 1997-02-04 | Lucent Technologies Inc. | Wireless telecommunication base station for integrated wireless services with ATM processing |
| US5623494A (en) * | 1995-06-07 | 1997-04-22 | Lsi Logic Corporation | Asynchronous transfer mode (ATM) interconnection system for multiple hosts including advanced programmable interrupt controller (APIC) |
| US5625625A (en) * | 1995-07-07 | 1997-04-29 | Sun Microsystems, Inc. | Method and apparatus for partitioning data load and unload functions within an interface system for use with an asynchronous transfer mode system |
| SG82563A1 (en) * | 1995-07-07 | 2001-08-21 | Sun Microsystems Inc | An apparatus and method for packetizing and segmenting mpeg packets |
| US5633870A (en) * | 1995-07-07 | 1997-05-27 | Sun Microsystems, Inc. | Method and apparatus for controlling data flow through an ATM interface |
| US5664116A (en) * | 1995-07-07 | 1997-09-02 | Sun Microsystems, Inc. | Buffering of data for transmission in a computer communication system interface |
| US5796735A (en) * | 1995-08-28 | 1998-08-18 | Integrated Device Technology, Inc. | System and method for transmission rate control in a segmentation and reassembly (SAR) circuit under ATM protocol |
| US5610921A (en) * | 1995-08-31 | 1997-03-11 | Sun Microsystems, Inc. | Scalable architecture for asynchronous transfer mode segmentation and reassembly |
-
1996
- 1996-11-27 US US08/757,288 patent/US6829240B1/en not_active Expired - Fee Related
-
1997
- 1997-11-26 JP JP32429897A patent/JP3459169B2/ja not_active Expired - Fee Related
- 1997-11-27 DE DE69737137T patent/DE69737137D1/de not_active Expired - Lifetime
- 1997-11-27 EP EP97120862A patent/EP0845918B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009250A (ja) * | 2007-06-27 | 2009-01-15 | Nec Network & Sensor Systems Ltd | 通信システム、通信機器及びそれらに用いるデータ転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69737137D1 (de) | 2007-02-08 |
| EP0845918B1 (en) | 2006-12-27 |
| EP0845918A2 (en) | 1998-06-03 |
| US6829240B1 (en) | 2004-12-07 |
| JP3459169B2 (ja) | 2003-10-20 |
| EP0845918A3 (en) | 2000-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0914749B1 (en) | Method and apparatus for reassembly of data packets into messages in an asynchronous transfer mode communications system | |
| JP3459169B2 (ja) | 分割および再組立システムならびに分割および再組立システムを動作させる方法 | |
| US5420858A (en) | Method and apparatus for communications from a non-ATM communication medium to an ATM communication medium | |
| US5768275A (en) | Controller for ATM segmentation and reassembly | |
| US6122279A (en) | Asynchronous transfer mode switch | |
| US5050166A (en) | Transfer of messages in a multiplexed system | |
| KR100269650B1 (ko) | 회로 에뮬레이터된 atm 교환기에서 stm 셀을 스위칭시키기 위한 스위치 노드 및 방법 | |
| CA2283999C (en) | Packet processing apparatus, packet processing method, and packet exchange | |
| US5400326A (en) | Network bridge | |
| US6219352B1 (en) | Queue management with support for multicasts in an asynchronous transfer mode (ATM) switch | |
| JPH09171492A (ja) | ネットワークインターフェース | |
| US20040196789A1 (en) | Apparatus and methods for managing packets in a broadband data stream | |
| JPH04233354A (ja) | リング通信システム及びリング伝送媒体へのアクセスを制御する方法 | |
| WO2000020876A1 (en) | Communication network | |
| US5467346A (en) | Packet communication method and packet communication apparatus | |
| US6754216B1 (en) | Method and apparatus for detecting congestion and controlling the transmission of cells across a data packet switch | |
| EP0742978B1 (en) | A method and apparatus for communicating between nodes in a communications network | |
| JP2004519124A (ja) | 受動的同軸分配などの共用伝送媒体における電話方式、レイテンシ敏感データ、ベスト・エフォート型データ及びビデオ・ストリームのための優先パケット伝送システム | |
| US20030072268A1 (en) | Ring network system | |
| JPH10285188A (ja) | 帯域幅割当方法 | |
| US6154460A (en) | Data packet transmission system and method | |
| US7009981B1 (en) | Asynchronous transfer mode system for, and method of, writing a cell payload between a control queue on one side of a system bus and a status queue on the other side of the system bus | |
| KR100332938B1 (ko) | Ａｔｍ 셀의 멀티플렉싱 장치 및 방법 | |
| KR100369369B1 (ko) | 다중채널 레이블 스위치 시스템의 가상채널 머지 장치 | |
| Lindgren et al. | Fast Connection Establishment in the DTM Gigabit Network. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030630 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |