JPH10222314A

JPH10222314A - 記憶装置アレイシステム

Info

Publication number: JPH10222314A
Application number: JP9033179A
Authority: JP
Inventors: Yuji Kiyohara; 裕二清原
Original assignee: Brother Industries Ltd; Xing Inc
Current assignee: Brother Industries Ltd; Xing Inc
Priority date: 1997-01-31
Filing date: 1997-01-31
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】ＨＤＤ等の記憶装置を同期運転させる必要が
なく安価に構成でき、また記憶装置の並列台数を自由に
選択できる記憶装置アレイシステムを提供する。【解決手段】アレイシステム１は、データを分散記憶
する複数のデータ記憶装置１０１と、分散記憶されるデ
ータブロック間でエラー訂正演算を行うエラー訂正演算
部１０６とを有する。該エラー訂正演算部１０６は、読
み書きされるデータブロックの一部のもの同士を用いて
中間演算を行い、その演算結果をエラー訂正用一時記憶
手段１０８に記憶するとともに、その記憶された中間演
算結果との間で次のデータブロックあるいはエラー訂正
データとの演算を行い、その結果をエラー訂正用一時記
憶手段１０８に書き戻す処理を複数回逐次的に実行する
ことで、データのエラー訂正を行い、あるいはエラー訂
正用データの生成を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディスクアレイシ
ステム（いわゆるＲＡＩＤシステム）等の記憶装置アレ
イシステムに関するものである。

【０００２】

【従来の技術】従来より、大容量で高速な記憶装置とし
てディスクアレイ（別名ＲＡＩＤ：Redundant Arrays o
f Inexpensive Disksの略）が知られている。ディスク
アレイでは、ＨＤＤドライブ（例えばハードディスクド
ライブ：以下、ＨＤＤという）を複数台パラレルに同時
動作させて、データ入出力性能の高速化を図っている。
また、ディスクアレイでは、データの信頼性を向上させ
るために、冗長データ（誤り訂正符号あるいはエラー訂
正符号）を付加して記憶しており、ディスク上のデータ
の一部が失われても元のデータを復元することができる
ようになっている。

【０００３】例えば、冗長データとしてパリティを使用
する場合、図１３（ａ）に示すように、原データは数ビ
ット単位（例えば、８ビット（１バイト）単位）毎に区
切られてデータブロックＢ11、Ｂ12、‥‥に分割され、
パリティＰ11、Ｐ12、‥‥をそれぞれ付加して、同図
（ｂ）に示すように各ＨＤＤに格納される。なお、図で
は、原データは３つのＨＤＤ（ディスク１〜３）に分散
・格納されるように描いている。

【０００４】パリティは、データブロック中の「１」と
なっているビット数が偶数である場合にパリティを
「１」、奇数の場合に「０」とする奇数パリティと、同
じく偶数である場合にパリティを「０」、奇数の場合に
「１」とする偶数パリティとがあり、例えば、データブ
ロックが「１０００１０１０」であったときの偶数パリ
ティは「１」となる。そして、該データブロックの読出
し時に、そのいずれか１つのビットが読み出せなかった
場合に、読み出しに成功した他のビットの値とパリティ
ビットの値とから、その読み出せなかったビットの値を
決定・復元することができる。なお、偶数パリティを使
用すれば、読めなかったビットを除いてデータブロック
中のパリティを含む全てのビットの排他的論理和をとる
ことで、その読めなかったビットの値を直接求めること
ができる。例えば、上記データ「１０００１０１０：
１」の、２桁目の「０」が読めなかった場合、上記排他
的論理和ｘは、ｘ＝１＃０＃０＃１＃０＃１＃０＃１＝０（「＃」は、排他的論理和演算を表す記号とする）とな
り、上記読めなかったビットの値に等しくなっているこ
とがわかる。なお、パリティの他にも、誤り訂正符号に
は様々なもの（例えばハミング符号、ＢＣＨ符号あるい
はリードソロモン符号など）が考案されており、もっと
多くの誤りを訂正できるものもある。

【０００５】ここで、ディスクアレイにおいて、ひとつ
の記憶装置が障害を起こして、その中のデータが読み出
し不可能になった場合には、その記憶装置を取り外し、
新たな記憶装置を設置する必要が生ずるが、新たな装置
にはデータが入っていないので、ここにデータを書き込
む必要がある。これには、単に外部から全てのデータを
再入力する方法と、残りの記憶装置のデータから誤り訂
正符号により消失したデータを再生して、新たな記憶装
置に書き込む方法がある。後者の方法でデータを再生す
ることをリビルド（再構築）と呼んでいる。

【０００６】例えばディスクアレイがレベル３のＲＡＩ
Ｄの場合、元のデータは数ビット単位（例えば１ビット
単位、８ビット単位あるいはワード単位）ごとにブロッ
クに分割され、パリティを付加して各ＨＤＤに分散・格
納される。ここで、原データをブロック分割して分散記
憶するための、並列に並べた各ＨＤＤの各々の系統を、
第１レーン、第２レーン‥‥等と呼ぶことにする。ま
た、ＨＤＤを何台並列に並べるかという数をパラレル数
と呼び、ｐという変数で表すこととする。ただし、パラ
レル数ｐには、エラー訂正情報を格納するためのＨＤＤ
は含めない。従って、エラー訂正情報としてパリティを
採用した場合は、ｐ＋１個のレーンが存在することとな
る。なお、エラー訂正情報用のレーン、すなわちパリテ
ィデータ用のレーンはパリティレーンと呼ぶことにす
る。

【０００７】ＲＡＩＤにおいてエラー訂正を行う方式と
しては、ＣＰＵの演算により行う方式と、ハードウェア
により行う方法との２種類がある。図１１は、ＣＰＵを
用いる場合の例を示している。まず、ホストから送られ
てくるデータを各ＨＤＤに書き込む場合、データはホス
トインターフェース４０１を介して一旦バッファ４０２
に格納される。ＣＰＵ４００は、図１３（ａ）に示すよ
うに、原データを３つのＨＤＤに格納するために８ビッ
ト（１バイト）毎のデータブロックに切り分ける。

【０００８】次いで、同図（ｂ）に示すように、３つの
各データブロックの対応する位置にあるビット同士に排
他的論理和演算を施して奇数パリティを計算する。図に
示した例では、データブロックはそれぞれ「００１０１
１１１」、「０１１１１０００」、「１１１００１０
０」であり、その第１ビット同士のパリティは０＃０＃
１＝１、第２ビット同士のパリティはパリティは０＃１
＃１＝０、‥‥等となり、８つのすべてのビットについ
て得られるパリティの組は「１０１１００１１」とな
る。このようにして求めたパリティデータと３つのデー
タブロックとの、計４つのブロックが４つのＨＤＤに一
斉に書き込まれる。同じ量のデータを単一のＨＤＤに書
く場合と比べると、一つのＨＤＤに対する書き込むデー
タ量が１／３になっているので高速に書き込める。

【０００９】次にデータの読出しを行う場合は、パリテ
ィレーン以外の３つのレーンからデータブロックを読み
出して、これを元の順に再配列することにより原データ
が復元される。ここで、３つのレーンのうちどれか１つ
においてデータの読出しが不能となった場合には、パリ
ティレーンからパリティデータを読み出し、これと読め
た２つのデータブロックとの間で、各ビット毎に排他的
論理和演算を行うと、読めなかったデータブロックが復
元できる。図１３（ｃ）には、第３レーン（ディスク
３）のデータ読出しが不能となった場合のデータ復元例
を示している。ここで、読出し時にパリティ計算により
データを復元する場合は通常の読出しよりも時間がかか
るので、この時間が問題になる場合は高速なＣＰＵを用
いる必要がある。

【００１０】また、ディスクアレイでは、複数のＨＤＤ
のうち、通常１つまでのリードエラーはデータ復元が可
能だが、２つ以上のＨＤＤでリードエラーが起きるとデ
ータの復元は不可能となる。従って、１つのＨＤＤでリ
ードエラーが起きたら、もう一つのＨＤＤでエラーが起
きる前に、なるべく早く障害を起こしたＨＤＤのエラー
を復旧する必要がある。そのためにはＨＤＤの交換を行
うのが通常である。あるＨＤＤがリードエラーを起こし
たりドライブ全体が故障した場合は、そのディスクを抜
いて新品のディスクと交換する。新品のディスクには、
予め元のデータを書いてバックアップしておくという方
法もあるが、元のデータのバックアップが常にとられて
いるとは限らないため、通常は、新品のＨＤＤ上に、抜
き去ったＨＤＤにあったデータと同じものを誤り訂正符
号を使って再構築する必要がある。このデータの再構築
を一般に「リビルド」と呼んでおり、以下、このデータ
再構築を行うモードを「リビルドモード」と呼ぶ。

【００１１】リビルドモードでは、エラーの起きていな
いＨＤＤ（いわゆる「生き残っている」ＨＤＤ）から、
エラーの起きたＨＤＤ（いわゆる「死んだ」ＨＤＤ）の
データを復元して、これを新品のＨＤＤに書くという動
作をする。データの復元は、誤り訂正符号としてパリテ
ィを使用する場合は、前述のように排他的論理和演算で
行う。例えば、図１１において、ＨＤＤ４０８が故障し
た場合を考えると、ＨＤＤ４０８を新品のＨＤＤと交換
してリビルドモードに入ると、ＣＰＵ４００は、ＨＤＤ
４０７、４０９、４１０の第ｎセクタを読んで排他的論
理和演算を行い、ＨＤＤ４０８に元あったデータを復元
してＨＤＤ４０８に書き戻すという動作を、セクタ番号
ｎを０から最大セクタ番号までスキャンして全てのセク
タに対し順に行なう。このような、消失データの復元を
ＣＰＵにより行う方法は、データの入出力速度がＣＰＵ
の処理速度に制限されるので、高速なディスクアレイが
望みなら高速なＣＰＵを用いる必要がある。

【００１２】次に、冗長データの生成、消失データの復
元をハードウェアにより行う場合のブロック図を図１２
に示している。この回路の中核となるのは、エラー訂正
回路及びパリティジェネレータ５００（以下では略して
エラー訂正回路と呼ぶ）で、データを記憶する場合はパ
リティジェネレータ（パリティ生成回路）として働き、
データを読み出す場合にはエラー訂正回路として働くも
のである。まず、データをホストから書き込む場合につ
いて説明すると、ホストインターフェース５０１を介し
て送信されてくるデータはエラー訂正回路５００でパリ
ティデータが付加され、また１バイト毎に分割されてデ
ィスクコントローラ５０２に入力される。ディスクコン
トローラはこれらをＨＤＤ５０３に書き込む。

【００１３】一方、データを読み出す場合は、どのＨＤ
Ｄ５０３に障害が発生しているかをエラー検出手段５０
４が監視し、エラー訂正回路５００にそれを伝える。エ
ラー訂正回路５００は指示されたレーンのデータを復元
するように働く。ここでエラー訂正回路５００は、各レ
ーンのデータ信号の排他的論理和を論理ＩＣ（EXCLUSIV
E-OR回路）を用いてとるように構成され、該論理ＩＣは
全てのレーンのデータが並列入力される。そして、この
ような論理ＩＣを正しく動作させるためには、全てのレ
ーンのデータが時間的に同時に揃って入力される必要が
ある。従って、ＨＤＤ５０３からのデータは時間的にバ
ラバラではなく同期して出力される必要があり、このた
めに複数のＨＤＤを同期して回転させる「スピンドルシ
ンク」という技術が用いられている。これは、ＨＤＤに
外部から同期信号を与え、各ＨＤＤのスピンドルモータ
をこれに同期させて回転させる手法であり、ＰＬＬ回路
などを利用して実現する。図１２では、同期信号発生器
５０５が各ＨＤＤ５０３に同期信号を与えている。一
方、ＨＤＤ５０３にデータを書き込むときは、各ＨＤＤ
５０３に対しそれぞれ定められたセクタに同じタイミン
グでデータを書き込む必要があるが、この場合も各ＨＤ
Ｄ５０３を同期して回転させる必要が生ずる。

【００１４】

【発明が解決しようとする課題】上記従来技術におい
て、ＣＰＵでパリティを計算する方式では、データの入
出力速度がＣＰＵの計算能力で制限されるためあまり高
速な出力ができず、これを高速にしようとすると高速な
ＣＰＵを使用する必要が生ずることから、装置が高価に
なってしまうという問題がある。一方、エラー訂正をハ
ードウェアで行う従来方式では、エラー訂正回路に入力
数の極めて多い論理ＩＣを使用しなければならないう
え、アレイを構成するすべてのＨＤＤを同期運転する必
要があり、そのためのスピンドルシンク機能を持ったデ
ィスク装置を使用しなければならないことから、同様に
装置が高価なものになる欠点がある。さらに、上記ハー
ドウェアによる従来方式では、データのリビルドを行う
ための方法が全く考慮されていないため、ＨＤＤの１つ
が故障した場合は、新しいものと交換した後、全てのデ
ータを外部から入力し直す必要があるという大きな欠点
がある。

【００１５】また、ハードウェアによる従来方式では、
次のような事情により、記憶装置の並列台数、ひいては
システムのデータ入出力のデータバス幅を自由に選択で
きない問題がある。すなわち、図１２に示すように、エ
ラー訂正回路５００へ各記憶装置５０３からのデータが
並列的に入力され、その後インターフェース（以下、Ｉ
／Ｆと略記する）５０１を介して外部のホストにデータ
が出力されるようになっているため、記憶装置５０３の
並列台数を増やす場合は、例えば各記憶装置５０３から
のデータバス幅が８ビットであると仮定すると、並列台
数が１増える毎にホストへの出力は８ビットずつ増え
る。その結果、ホストへの出力のデータバス幅は、８、
１６、２４、３２、４０、４８、５６、６４というよう
に８の倍数として増やす必要がある。しかし一般にコン
ピュータシステムのデータバス幅は、２の累乗倍が扱い
易いことから８、１６、３２、６４、１２８、２５６の
いずれかが採用されており、これ以外のデータバス幅を
持つシステムはほとんど存在しないといってよい。

【００１６】従って、上記従来のシステムにおいて、記
憶装置５０３の並列台数によって生ずる２４、４０、４
８、５６といった２の累乗倍から外れたデータバス幅は
使いにくいものになる。ここで、記憶装置の並列台数
は、アレイシステムの入出力速度を決定する重要なファ
クターであり、入出力速度をフレキシブルに設定するた
めには並列台数は自由に選択できるのが望ましいのであ
るが、従来の装置においては上述の事情があるために、
例えば入出力能力から計算すれば並列台数は５でよいの
に、バス幅が４０ビットでは使いにくいので、渋々８台
＝６４ビットで使わざるを得ないといった状況を生じて
しまうのである。

【００１７】本発明の課題は、エラー訂正をハードウ
ェアを用いて行うことによりデータの入出力速度を高く
でき、記憶装置を同期運転させる必要がなくエラー訂
正回路も安価に構成可能であり、また、データのリビ
ルド処理が可能であり、さらに、ホストバスのバス幅
を一定にしたまま、要求されるデータの入出力速度に応
じて記憶装置の並列台数を自由に選択することができる
記憶装置アレイシステムを提供することにある。

【００１８】

【課題を解決するための手段及び作用・効果】上述の課
題を解決するために、本発明の記憶装置アレイシステム
（以下、単にアレイシステムともいう）は下記のように
構成されることを特徴とする。まず、該アレイシステム
は、下記の要件を備える。複数のデータ記憶装置：ひとまとまりとして読み書き
されるべき元データを複数のデータブロックに分割した
形で分散記憶するとともに、一部のものが、それらデー
タブロック間で施されるエラー訂正演算により生成され
たエラー訂正用データを記憶するエラー訂正用データ記
憶装置として使用される。なお、各記憶装置は、例えば
ハードディスクドライブ、あるいは光磁気ディスクドラ
イブ等の、ディスク記憶装置により構成することができ
る。データ読出手段：各データ記憶装置からデータを並列
的に読み出す。データ書込手段：各データ記憶装置に対しデータを並
列的に書き込む。エラー訂正用一時記憶手段：上記エラー訂正演算の中
間計算結果を一時格納するために使用される。エラー訂正演算部：エラー訂正用一時記憶手段の記憶
内容と、各データ記憶装置から読み出された個々のデー
タブロック及びエラー訂正用データの一部のもの、又は
各データ記憶装置へ個々に転送されるデータブロックの
一部のものとの間でエラー訂正演算を行い、その演算結
果を中間演算結果としてエラー訂正用一時記憶手段に書
き戻すことにより、その記憶内容を更新する。

【００１９】そして、各データ記憶装置からデータを読
み出してこれを外部へ出力する際には、エラー訂正演算
部が、各データ記憶装置から読み出された個々のデータ
ブロック及びエラー訂正用データのうち自身に新たに入
力されたものと、エラー訂正用一時記憶手段の記憶内容
との間でエラー訂正演算を行う動作を複数回繰り返すこ
とにより、各データ記憶装置から読み出されるデータブ
ロックのエラー訂正がなされる。また、各データ記憶装
置へ外部からデータを書き込む際には、エラー訂正演算
部が、各データ記憶装置へ書き込まれるべき個々のデー
タブロックのうち自身に新たに入力されたものと、エラ
ー訂正用一時記憶手段の記憶内容との間でエラー訂正演
算を行う動作を複数回繰り返すことによりエラー訂正用
データが生成され、これがエラー訂正用データ記憶装置
に書き込まれる。

【００２０】上記システム構成によれば、各データ記憶
装置からのデータブロックあるいはエラー訂正用データ
を全て同時に用いてエラー訂正演算を行うのではなく、
その一部のもの同士を用いて中間演算を行い、その演算
結果をエラー訂正用一時記憶手段に記憶するとともに、
その記憶された中間演算結果と次のデータブロックある
いはエラー訂正用データとの間で演算を行い、その演算
結果をエラー訂正用一時記憶手段に書き戻すという処理
を、複数回逐次的に行うことでエラー訂正演算がなされ
る。従って、各レーンからのデータ読出しのタイミング
が必ずしも揃っていなくともエラー訂正演算は逐次的に
行えばよいから、各レーンの記憶装置を同期運転させる
必要がなくなり、ひいては装置を安価に構成することが
できる。また、エラー訂正演算部には、全てのデータを
同時に入力する必要がなくなるため、例えばこれを論理
演算ＩＣ等で構成する場合はその入力数を減ずることが
でき、ひいては回路を安価に構成できる。

【００２１】次に、各データ記憶装置からのデータは、
セレクタを介していずれか一つのデータ記憶装置からの
もののみがエラー訂正演算部へ入力されるとともに、該
セレクタからのデータは、エラー訂正演算部へ向かうデ
ータバスから分岐するホストバスを介して外部のデータ
転送先にも転送されるように構成できる。この場合、各
データ記憶装置とセレクタとをそれぞれつなぐデータバ
スは、ホストバスと同一のバス幅を有するものとして構
成できる。これにより、データ記憶装置の並列台数が増
減してもホストバスのバス幅は一定となり、結果として
データ記憶装置の並列台数を自由に選択することができ
るようになる。

【００２２】なお、エラー訂正演算部は、データブロッ
ク間の排他的論理和演算をエラー訂正演算として行うも
のとして構成できる。この場合は、その結果生成される
エラー訂正用データはパリティデータとなる。なお、エ
ラー訂正用データとしては、ハミング符号、ＢＣＨ符号
あるいはリードソロモン符号などを使用することもで
き、この場合はエラー訂正演算部は、それら各エラー訂
正用データを生成する回路により構成される。

【００２３】上記アレイシステムには、データのリビル
ド機能を付加することができる。具体的には、複数のデ
ータ記憶装置のうち一部のものについて、その記憶され
ているデータの読出しが不能となった場合に、エラー訂
正演算部が、各データ記憶装置から読み出された個々の
データブロック及び／又はエラー訂正用データのうち自
身に新たに入力されたものと、エラー訂正用一時記憶手
段の記憶内容との間でエラー訂正演算を行う動作を複数
回繰り返すことにより、読出し不能となったデータ記憶
装置に記憶されていたデータ内容を復元（リビルト）す
るように構成される。

【００２４】また、データ記憶装置からのデータのうち
エラー訂正演算部に最初に入力されるものについて、そ
の入力されるものと同一のデータがエラー訂正演算部か
らエラー訂正用一時記憶手段に出力されるように、該エ
ラー訂正演算部の作動を制御する演算部初期作動制御手
段を設けることができる。これにより、エラー訂正演算
の逐次的な実行を合理的に行うことができる。

【００２５】なお、上記アレイシステムは、データ記憶
装置からのデータが、例えばその読出し順にエラー訂正
演算部に逐次入力されるように構成することができる。

【００２６】また、各データ記憶装置に対応して、各々
対応するデータ記憶装置から読み出されたデータを一時
蓄積する独立したバッファを設けることができる。この
場合、バッファは、データ記憶装置から該バッファへの
データの書き込みと、該バッファからエラー訂正演算部
へのデータの送り出しとが同時実行可能なものとして構
成することができる。これにより、読出し時のエラー訂
正処理あるいはリビルド処理をさらに高速で行うことが
できる。具体的には、バッファは、第一及び第二のＲＡ
Ｍと、それらＲＡＭに対するデータの入出力モードを、
第一のＲＡＭへデータを書き込み第二のＲＡＭからデー
タを読み出すモードと、第一のＲＡＭからデータを読出
し第二のＲＡＭへデータを書き込むモードとの間で切り
替える切替手段とを備えたもの（いわゆるダブルバッフ
ァ）により構成することができる。また、バッファは、
２つの入出力バスと、それら入出力バスに対し共通に設
けられたＲＡＭと、そのＲＡＭに対し２つの入出力バス
のいずれかのものを選択的に接続する切替手段とを備え
たものとすることもできる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を、図
面に示す実施例を参照して説明する。図１は、本発明の
記憶装置アレイシステムの一実施例としての、ディスク
アレイシステム１の構成を示すブロック図である。ディ
スクアレイシステム１は、ＣＰＵ１００、データ記憶装
置としてのハードディスクドライブ（以下、ＨＤＤと書
く）１０１、ディスクコントローラ１０２、ブロックバ
ッファ（バッファ）１０４、エラー訂正演算部としての
エラー訂正回路１０６、ＤＭＡコントローラ１０７及び
エラー訂正用一時記憶手段としてのエラー訂正用バッフ
ァ１０８等を含んで構成されている。

【００２８】ＣＰＵ１００は、ディスクアレイシステム
１全体の制御を司る処理装置であり、ディスクコントロ
ーラ１０２の制御、バッファ１０４の切り替え、エラー
訂正回路１０６への訂正指示などを行う。本ディスクア
レイシステム１ではレーン数は４とされ、そのそれぞれ
に対応してＨＤＤ１０１が設けられている。そして、ホ
ストからのデータは、その第０〜第２レーンの３つのレ
ーンに分散して記憶される。また、ホストからのデータ
から生成したエラー訂正符号はパリティレーンに記憶さ
れる。従って、本実施例でのＨＤＤの並列数は３という
ことになるが、言うまでもなくＨＤＤの並列数は任意に
設定可能である。また、本実施例では、ホストからのデ
ータはＨＤＤにとって扱い易い大きさ（セクタ単位）に
区切って、各ＨＤＤに分散して格納されるものとする。
ここで、ＨＤＤのセクタ長が５１２バイトならば、ホス
トからのデータのアクセス単位は５１２×３バイトとな
る。

【００２９】ディスクコントローラ１０２は、ＣＰＵバ
ス１１５によりＣＰＵ１００と接続されており、ＣＰＵ
１００の指示によりＨＤＤ１０１を制御してデータの読
み書きを行うものである。なお、ディスクコントローラ
１０２からブロックバッファ１０４へつながるバスはア
ドレスバスとデータバスの両方があるが、図では１本の
バスでまとめて示している。また、アドレスバスはディ
スクコントローラ１０２が与えるものであり、データバ
スはモードにより方向が変わる。なお、以下の説明にお
いては、バスあるいは信号線の符号により、各データな
いし信号そのものを示す場合がある。

【００３０】ブロックバッファ１０４は、２つのバッフ
ァメモリ（ＲＡＭ）ｂｕｆ０とｂｕｆ１を備えたダブル
バッファとして構成されており、それら２つのバッファ
メモリのうち、ｂｕｆ０がディスクコントローラ１０２
側に接続され、ｂｕｆ１がエラー訂正回路１０６に接続
されたモードと、これとは逆に接続されたモードとを切
り替える切替手段としてのバススイッチ１０３を備えて
いる。なお、このバススイッチ１０３は、アドレスバス
とデータバスの両方合わせたものを一括して、ＣＰＵ１
００からの指示により切り替える。

【００３１】また、ブロックバッファ１０４のバッファ
メモリｂｕｆ０及びｂｕｆ１はＳＲＡＭなどで構成さ
れ、片方のバッファメモリにディスクコントローラ１０
２からのデータが書き込まれている最中に、もう一方の
バッファからエラー訂正回路１０６にデータを送り出
す、いわゆるパイプライン処理を行うことができるよう
になっている。なお、バッファ１０４からエラー訂正回
路１０６側へ出るバスは、アドレスバスとデータバスと
をまとめて示しており、アドレスはＤＭＡコントローラ
１０７から与えられる一方、データバスは、エラー訂正
回路１０６との間でモードにより方向が変わる。なお、
メモリの制御に必要なリード信号、ライト信号なども、
アドレス発信元から同様の経路で与えられる。

【００３２】以上の構成要素のうち、ＨＤＤ１０１、デ
ィスクコントローラ１０２、バススイッチ１０３、ブロ
ックバッファ１０４は、ディスクアレイの各レーンごと
に用意されている。また、モード指示ポート１０５は、
エラー訂正回路１０６に対し、動作モードの指示及びど
のレーンのデータを復元するかの指示を行う役割を果た
す。動作モードには、リードモード、ライトモード及び
リビルドモードの３種類があるが詳細は後に説明する。
なお、モード指示ポート１０５の出力はＣＰＵ１００か
らの指示により設定される。

【００３３】次に、エラー訂正回路１０６は、各レーン
のブロックバッファ１０４から送られてきたデータを元
にパリティ演算を行い、欠落したデータを復元したり、
ホストから送られてきたデータに対し、エラー訂正符号
としてのパリティデータを付加する働きをなす。この回
路は３種類の入出力バスを持つ。第１は、ホスト１２０
とつながる１本のデータバス（以下、ホストバスとい
う）１１１で、本実施例では１６ビットのバスとして構
成されている。第２は、各ブロックバッファ１０４とつ
ながる４本の内部データバス１１０であり、それぞれホ
ストバス１１１と同じ１６ビットのバス幅を有する。第
３は、エラー訂正用バッファ１０８とつながるエラー訂
正用データバス１１６で、後述する通り、該エラー訂正
用データバス１１６を介してエラー訂正回路１０６とエ
ラー訂正用バッファ１０８との間で、パリティデータ演
算の中間結果あるいはその最終的な復元データ等のやり
取りがなされる。

【００３４】そして、モード指示ポート１０５からの指
示がリードモードになっている場合は、図３（ａ）に示
すように、内部データバス１１０は入力（すなわち、ブ
ロックバッファ１０４→エラー訂正回路１０６）、ホス
トバス１１１は出力（すなわち、エラー訂正回路１０６
→ホスト１２０）となり、エラー訂正回路１０６はブロ
ックバッファ１０４からデータを読み込む。このとき、
モード指示ポート１０５はエラー訂正回路１０６に対
し、どのレーンのデータを選択し、また演算すべきかの
指示も同時に出しており、エラー訂正回路１０６はこれ
に従ってホストバス１１１へのデータ出力及びエラー訂
正演算を行う。そして、その演算結果はエラー訂正用デ
ータバス１１６に出力され、エラー訂正用バッファ１０
８に格納される。

【００３５】一方、モード指示ポート１０５からの指示
がライトモードになっている場合は、図３（ｂ）に示す
ように、内部データバス１１０は出力（エラー訂正回路
１０６→ブロックバッファ１０４）、ホストバス１１１
は入力（ホスト→エラー訂正回路１０６）となり、エラ
ー訂正回路１０６はホスト１２０からのデータを読み込
んで、これに対してパリティ演算を行うことによりパリ
ティレーンに対するデータを生成する。

【００３６】また、モード指示ポート１０５からの指示
がリビルドモードの際には、図３（ｃ）に示すように、
内部データバス１１０は３本が入力（ブロックバッファ
１０４→エラー訂正回路１０６）、残り１本が出力（エ
ラー訂正回路１０６→ブロックバッファ１０４）とな
り、ホストバス１１１は出力（エラー訂正回路１０６→
ホスト）もしくは切断状態になる。このとき、モード指
示ポート１０５は、モード指示と同時にどのレーンのデ
ータを復元すべきかの指示も出しており、この指示のあ
ったレーンの内部データバス１１０が出力となる。そし
て、エラー訂正回路１０６は、内部データバス１１０の
うち正常なレーンに対応するもののデータを順次読みと
り、これらから復元指示のあったレーンのデータを復元
して、これを内部データバス１１０の１本に出力する。
なお、ホストバス１１１が出力になるか切断になるか
は、リビルド動作中にホストからの読み出し要求があっ
たか否かにより、モード指示ポート１０５により指示さ
れる。そして、ホストからの読み出し要求があった場合
には、その要求データを読み出し、ホストへ出力する序
でに復元データを生成することが可能とされている。一
方、ホスト１２０からの読み出し要求がない場合は、Ｃ
ＰＵ１００が自発的にデータを読み出してリビルドを行
うが、このときはホストバス１１１へはデータは出力さ
れない。

【００３７】次に、エラー訂正用バッファ１０８は、パ
リティ演算の中間結果を保存しておくためのものであ
り、エラー訂正用データバス１１６を介してエラー訂正
回路１０６からデータを受け取り、またエラー訂正回路
１０６に自身に記憶されているその中間結果（あるいは
最終結果）を出力する。そして、エラー訂正回路１０６
は、エラー訂正用バッファ１０８からの中間結果と、ホ
ストバス１１１からのデータとの間でエラー訂正演算を
行い、その結果がエラー訂正用バッファ１０８に返され
る。つまり、エラー訂正用バッファ１０８の中のメモリ
は、リードを行って直後に新たな値をライトするとい
う、いわゆるREAD MODIFY WRITE動作をすることにな
る。ここで、エラー訂正演算の開始時には、該開始時に
エラー訂正用バッファ１０８内に記憶されている演算結
果を無効にする、いわゆる初期化のための機構が必要と
なる。この場合、ＣＰＵ１００の指示によりメモリ内容
をクリアする方法も可能であるが、本実施例では、エラ
ー訂正回路１０６内に、最初に入力されるデータのみは
エラー訂正演算を行わずに、そのままエラー訂正用バッ
ファ１０８に格納することにより初期化を行う方式が採
用されており、その主体は後述する通り、エラー訂正回
路１０６内のセレクタ２０７（後述；図２）がなす。

【００３８】ＤＭＡコントローラ１０７は、例えばデュ
アルアドレスタイプのＤＭＡコントローラで構成され、
各バッファ１０４へ転送アドレスを与えるとともに、ホ
ストにも転送アドレスを指示する役割を果たす。該ＤＭ
Ａコントローラ１０７は、ＣＰＵバス１１５でＣＰＵ１
００と接続されており、ＣＰＵ１００からの指示により
ダイレクトメモリアクセスを実行する。なお、本実施例
では、図１に示すように、ホストデータバス１１１の先
にバスアービタが存在するものとしており（例えばホス
ト１２０内）、ＤＭＡコントローラ１０７は、ホスト１
２０に対しバス権要求のＲＥＱ信号１１３を出力し、バ
スアービタがバス権を渡すとＡＣＫ信号１１４が返され
てダイレクトメモリアクセスが開始される。

【００３９】コマンドバッファ１０９は、ホスト１２０
からのコマンドを受け、また、ホスト１２０にレスポン
スを返すためのメモリであり、ホスト１２０とＣＰＵ１
００からのいずれからでもリード・ライトが可能な共有
メモリとして構成されている。デバイスとしては、デュ
アルポートメモリなどを使用する。

【００４０】次に、図２は、エラー訂正回路１０６の詳
細構造を示す内部ブロック図である。まず、図１の内部
データバス１１０からのデータは、エラー訂正回路１０
６内においてバスバッファ２０１により一旦受けられる
ようになっている。また、スリーステートバッファ２０
２も同バス１１０に接続されており、内部データバス１
１０へデータを出力する際には、このスリーステートバ
ッファ２０２がバス１１０を駆動する。そして、バスバ
ッファ２０１で受けられたデータは、ホストバス１１１
からのライトデータ２１２と共にセレクタ２０３に入
り、モード指示ポート１０５（図１）からの信号によ
り、各レーンからのリードデータあるいは各レーンへの
ライトデータのうちのいずれか１つが選択されてデータ
バス２１１へ出力される。該出力されたデータは、復元
データ２１４と共にセレクタ２０５に入力され、モード
指示ポート１０５の信号により選択されて、スリーステ
ートバッファ２０８へと伝達される。スリーステートバ
ッファ２０８は出力側がホストバス１１１へつながって
おり、モード指示ポート１０５の指示によりホストバス
１１１へデータ出力をするか否かが決定される。

【００４１】またEXCLUSIVE-OR回路（以下、ＥＸ−ＯＲ
回路と書く）２０６には、セレクタ２０３で選択された
各レーンからのデータ２１１とエラー訂正用バッファ１
０８からのフィードバックデータ（復元データ）２１４
とが入力されるようになっており、両者の排他的論理和
をとることでパリティ演算（すなわち、エラー訂正演
算）を行い、その結果をエラー訂正用バッファ１０８に
出力する。また、ＥＸ−ＯＲ回路２０６に対するエラー
訂正用バッファ１０８からの入力経路の中間には前述の
セレクタ２０７が設けられている。このセレクタ２０７
は、パリティ演算の開始時においてモード指示ポート１
０５からの指示を受けることにより、ＥＸ−ＯＲ回路２
０６へのエラー訂正用バッファ１０８側への入力データ
２１６を１に固定する。ＥＸ−ＯＲ演算では、片方の入
力が１の場合、もう片方のデータがそのまま出力され
る。従って、上記セレクタ２０７は、パリティ演算の開
始時において、エラー訂正用バッファ１０８に格納され
ている前回の演算結果のフィードバックを無効化し、代
わってＥＸ−ＯＲ回路２０６に対し最初に入力されるデ
ータをそのままエラー訂正用バッファ１０８に出力させ
る、演算部初期作動制御手段の役割を果たすこととな
る。

【００４２】こうしてＥＸ−ＯＲ回路２０６で演算され
たデータは、エラー訂正用バッファ１０８に分配され
る。エラー訂正用バッファ１０８は、繰り返しになるが
パリティ演算の途中結果を格納しておくためのものであ
り、その入力はＥＸ−ＯＲ回路２０６から受け、その出
力は、セレクタ２０７とセレクタ２０４とセレクタ２０
５とに伝達される。セレクタ２０４は、モード指示ポー
ト１０５からの指示により、リードモード時には復元デ
ータ２１４が、ライトモード時にはライトデータ２１２
あるいはパリティデータ２１４が、リビルドモード時に
は復元データ２１４が選択されるように切替えを行う。
そして、セレクタ２０４で選択されたデータ２１５は、
スリーステートバッファ２０２を経て内部データバス１
１０へ出力されるが、スリーステートバッファ２０２の
駆動タイミングもまた、モード指示ポート１０５から指
示により制御される。

【００４３】以下、ディスクアレイシステム１の動作に
ついて説明する。最初に、ディスクアレイからデータを
読み出す場合、すなわちリードモード時の動作につい
て、図１及び図２を用いて説明する。まずホストからコ
マンドバッファ１０９を介して、ＣＰＵ１００へ「セク
タ番号Ｓのセクタのデータを読め」という指令が伝えら
れる（図１：）。ここで、セクタとは、ディスクアレ
イ全体の記憶サイズを使いやすい大きさに分割した小領
域で、セクタ番号はその領域の通し番号として定義され
る。なお、ＨＤＤ１０１にはアレイシステムを組まずに
単独で使用する場合のセクタが別途定義されており、２
種類のセクタが存在することになるわけであるが、混同
を避けるために単体ディスクのセクタ番号はｓｓで表
し、ディスクアレイ全体のセクタ番号はＳで表す。

【００４４】ＣＰＵ１００は、分散されたＨＤＤ１０１
上でセクタＳがどこに当たるかを換算して、それぞれの
ＨＤＤ１０１の読み出し開始セクタ番号ｓｓを求める。
次にＣＰＵ１００は、バススイッチ１０３により、ブロ
ックバッファ１０４をｂｕｆ０側がディスクコントロー
ラ１０２につながるように切り替えておいてから、各レ
ーンのディスクコントローラ１０２にセクタｓｓに対す
るリードコマンドを送って、ＨＤＤ１０１のデータを読
み出させる（）。各レーンのＨＤＤ１０１はそれぞれ
で回転待ち時間が異なるため、実際にリードデータが出
てくるタイミングはまちまちとなる。なお、データの転
送は、各レーンごとに図示しないＤＭＡコントローラが
行ってもよいし、ＣＰＵ１００によりプログラム転送を
行ってもよい。また、ディスクリードの成否はディスク
コントローラ１０２が通知する。

【００４５】ブロックバッファ１０４のｂｕｆ０には、
それぞれのレーンのデータが互いに異なるタイミングで
入ってくるが（）、ＣＰＵ１００は、各レーンのデー
タを読めた順に以下の手順により処理する。まず、ブロ
ックバッファ１０４のｂｕｆ０側をエラー訂正回路１０
６につながるように切り替えるとともに（）、図２に
おいて、モード指示ポート１０５に対しセレクタ２０３
に当該レーン（例えば図では第０レーンとする）を選択
させ（）、セレクタ２０５にデータバス２１１を選択
させ（）、セレクタ２０７に「１」を選択させるよう
に指示を出す（）。こうしておいてから、図１におい
てＤＭＡコントローラ１０７に起動をかけると（）、
当該レーン（すなわち第０レーン）のデータがホストバ
ス１１１にダイレクトメモリアクセス（以下、ＤＭＡと
いう）により転送されるとともに（）、図２において
当該レーンのデータがエラー訂正用バッファ１０８に格
納される（）。そして、そのＤＭＡの完了を持って１
レーンの処理の完了とし、ＣＰＵ１００は次に読めたレ
ーンの処理を同様に行う。但し、２回目以降のＤＭＡ転
送では、図２において、セレクタ２０７にはデータバス
２１４を選択するように指示する（）。これにより、
ＥＸ−ＯＲ回路１０６にはエラー訂正用バッファ１０８
の記憶内容が転送されることとなる。また、パリティレ
ーンのデータが選択された場合には、スリーステートバ
ッファ２０８を駆動させないようにする。

【００４６】図２及び図８（ａ）のタイミングチャート
を参照して説明すれば、例えば１回目に第１レーン、２
回目にパリティレーン、３回目に第２レーンのデータが
読めたとすると、２回目のＤＭＡ転送終了時には、パリ
ティレーンのデータと第１レーンのデータとの排他的論
理和演算の結果（すなわち中間演算結果）がエラー訂正
用バッファ１０８に入っており、３回目のＤＭＡを実行
することにより、その中間演算結果と第２レーンのデー
タとの排他的論理和演算がＥＸ−ＯＲ回路２０６によっ
てなされる。この演算結果は、パリティ演算の原理に従
い、第０レーンのデータと同一のものとなる。従って、
３回目のＤＭＡ転送時には、ホストバス１１１に第２レ
ーンのデータが出ていくのと同時に、エラー訂正用バッ
ファ１０８には第０レーンのデータが復元されることと
なる。そして、セレクタ２０５を復元データ側に切替え
て４回目のＤＭＡを実行すると、ホストバス１１１には
第０レーンのデータが流れる。結局ホストバス１１１に
は、第１、第２、第０レーンの順にデータが出力された
ことになる。なお、パリティレーンのリードが最後にな
った場合は、そのレーンの処理は行わないようにする。

【００４７】ここで、図１において、どのレーンのデー
タから先に出力されるかは不定であるので、もしデータ
転送先となるホスト１２０でその出力順にデータが格納
されるようになっている場合は、該ホスト１２０は、受
け取った各レーンのデータを正しい順番に並べ換えて使
う必要が生ずる。そこで、その不具合を解消するために
本実施例では、ホスト１２０でのデータの格納アドレス
をＤＭＡコントローラ１０７が生成し、これがホストア
ドレスバスを通ってホスト１２０へ送られるようになっ
ている。ホスト１２０は、データとともにこの格納アド
レスを受けて所定のアドレスに該データを格納すること
で、その並べ換えが不要となる。

【００４８】図１へ戻り、ホスト１２０へのデータの出
力が終了すれば、ＣＰＵ１００はコマンドバッファ１０
９に正常終了レスポンスを書き込み、ディスクアレイと
してのセクタリードコマンドが完結する。なお、例えば
２つ以上のＨＤＤ１０１が読出し不能であった場合な
ど、データの読出しが正常に行えなかった場合には、異
常終了レスポンスが返される。この場合、例えば読めた
レーンのデータだけがホスト１２０に転送されるが、ホ
スト１２０はこれを廃棄する必要がある。

【００４９】そして、図１において、ブロックバッファ
１０４のｂｕｆ０へのリードが完了して、該ｂｕｆ０側
をエラー訂正回路１０６につながるように切り替えたと
きに、同時にｂｕｆ１をディスクコントローラ１０２に
接続し（）、ディスクコントローラ１０２に次のセク
タのリードコマンドを発行するようにすれば、ｂｕｆ０
のＤＭＡ転送と、ｂｕｆ１へのディスクコントローラ１
０２からのリードが同時に実行できてパイプライン動作
となるので、全体の読出速度が向上する。

【００５０】次に、ディスクアレイへデータを書き込む
場合、すなわちライトモード時の動作について、図４及
び図５を用いて説明する。また、図８（ｂ）は、そのタ
イミングチャートの一例を示している。まず、図４にお
いて、ホストからコマンドバッファ１０９を介して、Ｃ
ＰＵ１００へ「セクタ番号Ｓのセクタにデータを書け」
という指令が伝えられる（）。するとＣＰＵ１００
は、ブロックバッファ１０４をｂｕｆ０側がエラー訂正
回路１０６とつながるように切り替えるとともに
（）、モード指示ポート１０５に対して指示を出すこ
とにより、図５においてセレクタ２０４にライトデータ
２１２を選択させ（）、セレクタ２０３にライトデー
タ２１２を選択させる（）。またセレクタ２０７には
最初のデータ転送時のみ「１」を選択させ（）、以降
はエラー訂正バッファ１０８からのデータを選択させる
（(12)）。さらに、スリーステートバッファ２０２には
第０レーンにだけデータを出力させる（）。図４に戻
り、ＣＰＵ１００はＤＭＡコントローラ１０７に指示を
出し（）、ホスト１２０から第０レーンに格納すべき
データを読み出す（）。このデータは、第０レーンの
ブロックバッファ１０４のｂｕｆ０に転送されるととも
に（）、エラー訂正用バッファ１０８にも格納される
（）。

【００５１】次にＣＰＵ１００は、ブロックバッファ１
０４のｂｕｆ０側をディスクコントローラ１０２側に切
り替えて（(10)）、第０レーンのディスクコントローラ
１０２にセクタｓｓに対するライトコマンドを送り（(1
1)）、該レーンのＨＤＤ１０１にデータを書き込む。ま
た、図５において、セレクタ２０７にフィードバックデ
ータ２１４を選択させ（(12)）、スリーステートバッフ
ァ２０２に第１レーンにだけデータを出力させるように
（(13)）、指示ポート１０５に指示を出す。そして、図
４において、さらにＤＭＡコントローラ１０７に指示を
出し（(14)）、ホスト１２０から第１レーンに格納すべ
きデータを読み出す（(15)）。するとデータは、第１レ
ーンのブロックバッファ１０４のｂｕｆ０に転送される
とともに（(16)）、図５においてエラー訂正用バッファ
１０８には、ＥＸ−ＯＲ回路２０６による第０レーンの
データと第１レーンのデータとの排他的論理和演算の結
果が格納される（(17)）。

【００５２】そして、ＣＰＵ１００は、ブロックバッフ
ァ１０４のｂｕｆ０側をディスクコントローラ１０２側
に切り替えるとともに（(18)）、第１レーンのディスク
コントローラ１０２にセクタｓｓに対するライトコマン
ドを送って（(19) ）、該レーンのＨＤＤ１０１にデー
タを書き込む。また、図５において、スリーステートバ
ッファ２０２が第２レーンにだけデータを出力するよう
に（(20)）、モード指示ポート１０５に指示を出す。そ
の後ＤＭＡコントローラ１０７に指示を出し（(21)）、
ホスト１２０から第２レーンに格納すべきデータを読み
出す（(22)）。するとデータは、第２レーンのブロック
バッファ１０４のｂｕｆ０に転送されるとともに（(2
3)）、エラー訂正用バッファ１０８のその時点での記憶
内容（すなわち第０レーンのデータと第１レーンのデー
タとの排他的論理和演算の結果）が読み出され（(2
4)）、図５において、これと第２レーンのデータとの排
他的論理和演算がＥＸ−ＯＲ回路２０６により行われて
（(25)）、その結果がエラー訂正用バッファ１０８書き
戻される（(26) ）。これは、すなわち第０レーン、第
１レーン及び第２レーンの各データの排他的論理和、す
なわちパリティデータとなる。

【００５３】図４に戻り、ＣＰＵ１００は、ブロックバ
ッファ１０４のｂｕｆ０側をディスクコントローラ１０
２側に切り替え（(27)）、また、第２レーンのディスク
コントローラ１０２にセクタｓｓに対するライトコマン
ドを送って（(28)）、該レーンのＨＤＤ１０１にデータ
を書き込む。そして、図５においてセレクタ２０４がパ
リティデータ２１４を選択し（(29) ）、スリーステー
トバッファ２０２がパリティレーンにだけデータを出力
するように（(30)）、モード指示ポート１０５に指示を
出す。さらに、図４においてＤＭＡコントローラ１０７
に指示を出し（(31)）、エラー訂正用バッファ１０８か
らパリティデータを読み出す（(32)）。するとデータ
は、パリティレーンのブロックバッファ１０４のｂｕｆ
０に転送される（(33)）。この状態で、ＣＰＵ１００
は、ブロックバッファ１０４のｂｕｆ０側をディスクコ
ントローラ１０２側に切り替え（(34) ）、パリティレ
ーンのディスクコントローラ１０２にセクタｓｓに対す
るライトコマンドを送って（(35)）、上記パリティデー
タを該パリティレーンのＨＤＤ１０１に書き込む。そし
て、全てのディスクコントローラ１０２のコマンド完了
を持って、ＣＰＵ１００はコマンドバッファ１０９に正
常終了レスポンスを書き込み、ディスクアレイとしての
セクタライトコマンドが完結する。

【００５４】最後に、リビルド動作について図６及び図
７を用いて説明する（また、図８（ｃ）は、そのタイミ
ングチャートの一例を示す）。すなわち、図６におい
て、ＣＰＵ１００は、所定のプログラムにより、常時デ
ィスクコントローラ１０２の実行結果を読み取り、どの
レーンのＨＤＤ１０１が故障して新品のＨＤＤに交換さ
れたかということを監視している。そして、新品のディ
スクを検出した場合に自動的にリビルドモードに入る
（本実施例では、第２レーンのＨＤＤが交換された場合
を例にとる）。まず、ＣＰＵ１００は、ブロックバッフ
ァ１０４のｂｕｆ０をＤＣ１０２側に切り替え（）、
新品でないレーンのディスクコントローラ１０２に対し
てセクタｎのリードコマンドを発行する（）。３つの
レーンのデータがバッファのｂｕｆ０に読み出されたら
（）、読めたレーンから順に以下の処理をする。

【００５５】まず、当該レーン（図では第０レーンとす
る）のブロックバッファ１０４のｂｕｆ０側をエラー訂
正回路１０６につながるように切り替えるとともに
（）、図７において、セレクタ２０３が当該レーンを
選択し、セレクタ２０７が「１」を選択するように、モ
ード指示ポート１０５に指示を出す（）。こうしてお
いてから、図６においてＤＭＡコントローラ１０７に起
動をかけると（）、当該レーンのデータがエラー訂正
用バッファ１０８に格納される（）。このＤＭＡの完
了を持って１レーンの処理の完了とし、ＣＰＵ１００
は、次に読めたレーンの処理を同様に行う。ただし、２
回目以降のＤＭＡにおいては、セレクタ２０７にフィー
ドバックデータ２１４を選択するよう指示する（）。

【００５６】例えば図７において、第１レーン、パリテ
ィレーン及び第０レーンの順で読めたとすると、３回目
のＤＭＡを行ったときに、ＥＸ−ＯＲ回路２０６の出力
は、第２レーンに以前存在していたデータ（復元デー
タ）となる。この復元データはエラー訂正用バッファ１
０８に格納され、４回目のＤＭＡでバス２１４を通って
出力されることとなる。すなわち、モード指示ポート１
０５を介してセレクタ２０４に復元データを選択させ
（）、図６において、第２レーンのブロックバッファ
１０４のｂｕｆ０をディスクコントローラ側に切り替え
ると（(10)）、該ｂｕｆ０に復元データが格納される
（(11)）。最後に、第２レーンのディスクコントローラ
１０２に対してセクタｎへのライトコマンドを発行して
セクタｎのリビルドが完了する。この手順を、全てのｎ
について（すなわち、全てのセクタについて）実行する
ことで、新品のＨＤＤに元のデータが復元される。

【００５７】なお、図１に示すように、以上の処理にお
いて各レーンのブロックバッファ１０４は、リードモー
ドにおいて、バラバラに到着するディスクからのデータ
を一旦蓄積し、他のレーンがエラー訂正回路１０６へデ
ータを転送している間に、そのレーンにデータ転送を一
時待機させる役割を果たすが、さらにダブルバッファ構
成になっていることでデータの連続転送速度を向上させ
る効果が達成される。例えば、ホストから「セクタ番号
Ｓ１のセクタのデータを読め」という指令が来て、この
実行が完了する前に続けて「セクタ番号Ｓ２のセクタの
データを読め」という指令が来たとしよう（ここでは、
コマンドは、実行完了を待たずに何個か続けて同時に発
行できる前提とし、実行待ちのコマンドはＣＰＵ１００
の持つ図示しないコマンドキューに保存されるものとす
る）。ブロックバッファ１０４がダブルバッファでなけ
れば、Ｓ１のデータをエラー訂正回路１０６へ転送中
は、次のＳ２のデータを読もうとしてもブロックバッフ
ァ１０４が空いていないので不可能である。しかしなが
ら、これを図１に示すようにダブルバッファとすること
で、Ｓ１のデータをｂｕｆ０に読み込んでエラー訂正回
路１０６へ転送している間に、これと並行してＳ２のデ
ータをｂｕｆ１に読み込む、いわゆるパイプライン処理
が可能となり、連続読出しの場合のディスクアレイシス
テム１全体の出力転送速度を向上させることができる。

【００５８】このようなパイプライン処理は、ライトモ
ードのときも同様に効果を奏することができ、この場合
は連続書込みによりディスクアレイシステム１全体の入
力転送速度を向上させることができる。また、リビルド
モードの場合も、正常なＨＤＤ１０１のリードと、障害
代替記憶装置となるＨＤＤ１０１のへライトとがパイプ
ライン的に同時に行えるのでリビルド速度が向上する。

【００５９】また、上記実施例ではバッファ１０４をダ
ブルバッファ構成としていたが、安価に構成しようとす
るならば、単なるシングルバッファ構成にしてもよい。
この場合はパイプライン処理によるリード／ライト処理
及びリビルド速度の向上については期待できないが、パ
リティ演算手段及びリビルド経路などがハードウェア化
されていることによる処理速度向上の効果は同様に達成
される。

【００６０】また、ブロックバッファ１０４をダブルバ
ッファとする代わりに、図９に示すようなデュアルポー
トメモリを使用する方法もある。この場合は、ブロック
バッファ１０４が２つの入出力バス１０４ａ，１０４ｂ
と、それらバス１０４ａ及び１０４ｂに対し共通に設け
られたＲＡＭ１０４ｅと、そのＲＡＭ１０４ｅに対し、
上記２つの入出力バス１０４ａ，１０４ｂのいずれかを
選択的に接続する切替手段としてのバススイッチ１０４
ｃとを備えている。バススイッチ１０４ｃにはアービタ
１０４ｄが接続され、両バス１０４ａ，１０４ｂへのデ
ータの入出力を指示するためのリード／ライト信号がア
ービタ１０４ｄに入力されるようになっている。

【００６１】アービタ１０４ｄは、バス１０４ａ，１０
４ｂのうち、リード／ライト信号の到着の早かったもの
に対しＲＡＭ１０４ｅが接続されるように、バススイッ
チ１０４ｃの切替えを行う。この場合、アービタ１０４
ｄは、後着のバスに対してＢＵＳＹ信号（あるいはＷＡ
ＩＴ信号）を返し、先着のバスのアクセスが終了し次
第、バススイッチ１０４ｃを該後着のバス側に切り替え
る。これにより、例えば、バス１０４ａ，１０４ｂのア
クセス速度が同じであれば、両バス１０４ａ，１０４ｂ
はＲＡＭ１０４ｅに対して交互にアクセスすることとな
る。そして、ＲＡＭ１０４ｅの応答速度が十分早けれ
ば、待ち時間を含めても両側のバス１０４ａ，１０４ｂ
のアクセス速度要求に応じることが十分可能となり、結
果として、ＨＤＤ１０１からのデータの読み出し、すな
わちブロックバッファ１０４へのデータの書き込みと、
エラー訂正回路１０６へのデータ出力、すなわちブロッ
クバッファ１０４からのデータの読み出しとを見掛け
上、並列的に実行させることが可能となる。なお、デュ
アルポートメモリとしては、２つの入出力バス１０４
ａ，１０４ｂがいずれもランダムアクセス型のもの、一
方がランダムアクセスとなり、他方がシーケンシャルア
クセスとなるもの（例えばＶＲＡＭなど）、及びいずれ
もシーケンシャルアクセスとなるもの（例えばＦＩＦＯ
など）のいずれを使用してもよい。

【００６２】次に、図２に示すように、エラー訂正回路
１０６において、ＥＸ−ＯＲ回路２０６の出力側とセレ
クタ２０４とを結ぶデータバス２１３を設けることがで
きる。該バス２１３を設けない場合は、リビルドモード
において、最終的な復元データはバッファ１０８に一旦
蓄積された後、バス２１４を介してリビルドレーンに
（本実施例では第２レーン）の書き戻されることとな
る。しかしながら、復元データの書戻しを上記バス２１
３を用いて行なうようにすれば、最後のＤＭＡ転送（本
実施例では３回目、第０レーン）と、上記復元データの
書戻し処理とを同時に行なうことが可能となり、ひいて
はリビルド処理の速度をさらに高めることができる。

【００６３】次に、上記実施例では、各レーンのディス
クコントローラ１０２から専用のデータバスを独立に引
き出し、セレクタ２０３で切り替えてホストへ出力する
ように構成していたが、該データバスとして、一般的な
汎用バスを用いることも可能である。その一例として、
ＰＣＩバスを使用した場合のブロック図を図１０（ａ）
及び（ｂ）に示す。本構成のディスクアレイシステム１
では、ホスト１２０、ディスクコントローラ１０２及び
エラー訂正回路１０６にそれぞれＰＣＩインターフェー
ス（ＰＣＩＩ／Ｆ）３０８を設け、ＰＣＩバス３０２を
介してそれらを互いに接続した構成になっている。この
場合、先の実施例にあったセレクタは姿を消している
が、例えばホスト１２０に設けられたＰＣＩのバスアー
ビタ３０３がその役割を代替している。

【００６４】すなわち、図１０（ｂ）に示すように、各
ディスクコントローラ１０２は、ＰＣＩＩ／Ｆ３０１、
ＨＤＤ１０１が接続される外部インターフェースとして
のＳＣＳＩインターフェース（ＳＣＳＩＩ／Ｆ）３０
４、ＲＡＭ３０５、ＣＰＵ３０６及びそれらを互いに接
続するバス３０７とを有しており、ＣＰＵ３０６は、Ｈ
ＤＤ１０１からＳＣＳＩインタフェース３０４を介して
データを読み出してＲＡＭ３０５に転送し、次いでこれ
を読み出してＰＣＩＩ／Ｆ３０１を介してＰＣＩバス３
０２へこれを流すように機能する。すなわち、ディスク
コントローラ１０２はバスマスターとなってホスト１２
０へ自主的にデータを転送するのであるが、その際、ど
のデバイスがバスを使用するかの権利はバスアービタ３
０３が調停して割り振るようになっている。

【００６５】そして、エラー訂正用バッファ１０８は、
ＰＣＩバス３０２上を流れるデータを、ＰＣＩＩ／Ｆ３
０８を介していわば傍聴する形で取り込む。なお、リー
ド時におけるエラー訂正されたデータのＰＣＩバス３０
２への転送、あるいはライト時のパリティデータの転送
（いずれも転送元はエラー訂正用バッファ１０８とな
る）は、ＣＰＵ１００からの指示を受けることによりＤ
ＭＡコントローラ１０７が主体となって行う。この場
合、エラー訂正用バッファ１０８からの出力データは、
スリーステートバッファ３０９で駆動されるバイパス用
のバス３１０を通ってＰＣＩＩ／Ｆ３０８に出力され
る。なお、スリーステートバッファ３０９に対するデー
タを、バス３１０に出力するか否かの指示はＤＭＡコン
トローラ１０７によりなされる。なお、リビルドモード
においては、ホスト１２０にデータを転送せずにエラー
訂正用バッファ１０８にだけデータを送る必要が生ずる
が、このときはデータの傍聴を行わずに通常の１対１の
データ転送を行うようにする。

【００６６】ここで、ＰＣＩの本来の規格では、バス上
のデータは１つのマスターから１つのターゲットへと１
対１で転送されることになっているので、バス上を流れ
るデータを他のデバイス（ここではエラー訂正用バッフ
ァ１０８）が傍聴するのは特殊な態様であるともいえる
が、例えばＰＣＩＩ／Ｆ３０８を、データ傍聴に適した
ものとなるようＣＰＵ１００に対しターゲットレディを
返さない構造とし、また、エラー訂正用バッファ１０８
の入力許容速度を十分速くすることで、ＰＣＩバス３０
２からのデータ傍聴を支障なく行うことができるのであ
る。なお、上記実施例では、ディスクコントローラ１０
２にバスマスターの機能を持たせるために、ＳＣＳＩイ
ンタフェース３０４からＰＣＩＩ／Ｆ３０１へのデータ
転送をＣＰＵ３０５により行っているが、これを専用の
ＬＳＩ（例えばＰＣＩＩ／ＦのＳＣＳＩコントローラ）
を介して行うようにしてもよい。

【００６７】なお、データを傍聴するための汎用バスは
ＳＣＳＩバスであってもよい。この場合、上記構成にお
ける各ＰＣＩＩ／ＦをＳＣＳＩＩ／Ｆで置き換えること
で、ほぼ同様にディスクアレイシステムを構築すること
ができる。

【図面の簡単な説明】

【図１】本発明の記憶装置アレイシステムの一実施例と
してのディスクアレイシステムの構成を、そのリードモ
ード時のデータの流れとともに示すブロック図。

【図２】同じくエラー訂正回路のブロック図。

【図３】各モードにおけるエラー訂正回路へのデータの
流れを示すブロック図。

【図４】図１のシステムにおけるライトモードでのデー
タの流れを示す説明図。

【図５】同じくエラー訂正回路内のデータの流れを示す
説明図。

【図６】図１のシステムにおけるリビルドモードでのデ
ータの流れを示す説明図。

【図７】同じくエラー訂正回路内のデータの流れを示す
説明図。

【図８】各モードにおける処理のタイミングチャートの
一例を示す図。

【図９】バッファをデュアルポートメモリで構成した例
を示すブロック図。

【図１０】本発明の変形例のブロック図。

【図１１】第１の従来例のブロック図。

【図１２】第２の従来例のブロック図。

【図１３】ディスクアレイシステムの概念を示す説明
図。

【符号の説明】

１ディスクアレイシステム（記憶装置アレイシス
テム）１０１ハードディスクドライブ（データ記憶装置）１０４ブロックバッファ（バッファ）１０６エラー訂正回路（エラー訂正演算部）１０７ＤＭＡコントローラ（データ読出手段、データ
書込手段）１０８エラー訂正用バッファ（エラー訂正用一時記憶
手段）２０３，２０５セレクタ２０７セレクタ（演算部初期作動制御手段）

Claims

【特許請求の範囲】

【請求項１】ひとまとまりとして読み書きされるべき
元データを複数のデータブロックに分割した形で分散記
憶するとともに、一部のものが、それらデータブロック
間で施されるエラー訂正演算により生成されたエラー訂
正用データを記憶するエラー訂正用データ記憶装置とし
て使用される複数のデータ記憶装置と、前記各データ記憶装置からデータを並列的に読み出すデ
ータ読出手段と、前記各データ記憶装置に対しデータを並列的に書き込む
データ書込手段と、前記エラー訂正演算の中間計算結果を一時格納するエラ
ー訂正用一時記憶手段と、前記エラー訂正用一時記憶手段の記憶内容と、前記各デ
ータ記憶装置から読み出された個々のデータブロック及
びエラー訂正用データの一部のもの、又は前記各データ
記憶装置へ個々に転送されるデータブロックの一部のも
のとの間でエラー訂正演算を行い、その演算結果を前記
中間演算結果として前記エラー訂正用一時記憶手段に書
き戻すことにより、その記憶内容を更新するエラー訂正
演算部とを備え、前記各データ記憶装置からデータを読み出してこれを外
部へ出力する際には、前記エラー訂正演算部が、前記各
データ記憶装置から読み出された個々のデータブロック
及びエラー訂正用データのうち自身に新たに入力された
ものと、前記エラー訂正用一時記憶手段の記憶内容との
間で前記エラー訂正演算を行う動作を複数回繰り返すこ
とにより、前記各データ記憶装置から読み出されるデー
タブロックのエラー訂正がなされ、前記各データ記憶装置へ外部からデータを書き込む際に
は、前記エラー訂正演算部が、前記各データ記憶装置へ
書き込まれるべき個々のデータブロックのうち自身に新
たに入力されたものと、前記エラー訂正用一時記憶手段
の記憶内容との間で前記エラー訂正演算を行う動作を複
数回繰り返すことにより前記エラー訂正用データが生成
され、これが前記エラー訂正用データ記憶装置に書き込
まれることを特徴とする記憶装置アレイシステム。
【請求項２】前記各データ記憶装置からのデータは、
セレクタを介していずれか一つのデータ記憶装置からの
もののみが前記エラー訂正演算部へ入力されるととも
に、該セレクタからのデータは、前記エラー訂正演算部
へ向かうデータバスから分岐するホストバスを介して外
部のデータ転送先にも転送されるようになっており、前記各データ記憶装置と前記セレクタとをそれぞれつな
ぐデータバスは、前記ホストバスと同一のバス幅を有し
ている請求項１記載の記憶装置アレイシステム。
【請求項３】前記エラー訂正演算部は、前記データブ
ロック間の排他的論理和演算を前記エラー訂正演算とし
て行うものであり、その結果生成される前記エラー訂正
用データはパリティデータである請求項１又は２に記載
の記憶装置アレイシステム。
【請求項４】前記複数のデータ記憶装置のうち一部の
ものについてその記憶されているデータの読出しが不能
となった場合には、前記エラー訂正演算部が、前記各デ
ータ記憶装置から読み出された個々のデータブロック及
び／又はエラー訂正用データのうち自身に新たに入力さ
れたものと、前記エラー訂正用一時記憶手段の記憶内容
との間で前記エラー訂正演算を行う動作を複数回繰り返
すことにより、前記読出し不能となったデータ記憶装置
に記憶されていたデータ内容を復元するようにした請求
項１ないし３のいずれかに記載の記憶装置アレイシステ
ム。
【請求項５】前記各データ記憶装置からのデータは、
その読出し順に逐次前記エラー訂正演算部に入力される
ようになっている請求項１ないし４のいずれかに記載の
記憶装置アレイシステム。
【請求項６】前記各データ記憶装置からのデータのう
ち前記エラー訂正演算部に最初に入力されるものについ
て、その入力されるものと同一のデータが前記エラー訂
正演算部から前記エラー訂正用一時記憶手段に出力され
るように該エラー訂正演算部の作動を制御する、演算部
初期作動制御手段が設けられている請求項５記載の記憶
装置アレイシステム。
【請求項７】前記各データ記憶装置に対応して設けら
れ、各々対応するデータ記憶装置から読み出されたデー
タを一時蓄積する独立したバッファを備え、該バッファは、前記データ記憶装置から該バッファへの
データの書き込みと、該バッファから前記エラー訂正演
算部へのデータの送り出しとが同時実行可能とされてい
る請求項１ないし６のいずれかに記載の記憶装置アレイ
システム。