JPH10210005A

JPH10210005A - マッチドフィルタ

Info

Publication number: JPH10210005A
Application number: JP2572697A
Authority: JP
Inventors: Kokuriyou Kotobuki; 国梁寿; Nagaaki Shu; 長明周; Teruhei Shu; 旭平周
Original assignee: Yozan Inc
Current assignee: Yozan Inc
Priority date: 1997-01-27
Filing date: 1997-01-27
Publication date: 1998-08-07
Anticipated expiration: 2017-01-27
Also published as: JP3300806B2

Abstract

(57)【要約】【課題】低消費電力のマッチドフィルタを提供する。【解決手段】入力端子１から入力された受信信号はＡ
／Ｄ変換器においてＭビットのデジタル信号に変換さ
れ、拡散符号系列長に等しい段数Ｎを有するシフトレジ
スタ３に入力される。シフトレジスタ３の各段の出力
は、それぞれ対応して設けられた排他的論理和回路４₁
〜４_Nに入力され、拡散符号の対応するビットｄ₁〜ｄ_N
と排他的論理和がとられる。各排他的論理和回路４₁〜
４_Nの出力はアナログ加算器５においてアナログ的に加
算され出力端子６から出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号と所定の
符号系列との相関を検出するためのマッチドフィルタ
（整合フィルタ）に関する。

【０００２】

【従来の技術】ＤＳ（Direct Sequence）方式のスペク
トラム拡散（ＳＳ）通信方式においては、送信信号の拡
散符号系列のタイミングと受信機内で用意する拡散符号
系列の発生タイミングを例えば１チップ以内の精度で推
定し、受信機側の拡散符号発生器をそのタイミングで動
作開始させるいわゆる同期捕捉が行なわれる。この同期
捕捉を行なう方法として、（１）スライディング相関器
を用いる方法、および、（２）マッチドフィルタを用い
る方法が知られている。

【０００３】（１）のスライディング相関器を用いる方
法は、受信機において拡散符号をとりあえず適当なタイ
ミングで発生させ、そのタイミングを少しずつずらしな
がら受信を試みる方法である。受信信号と受信機内で発
生させた拡散符号とを乗積し、ローパスフィルタを通過
させる。受信信号の拡散符号の位相と受信機内で発生中
の拡散符号の位相とが一致しているときには、ローパス
フィルタの出力に大振幅の信号が得られるが、拡散符号
の位相が一致していないときには拡散符号の自己相関関
数で与えられる低いレベルの信号となる。そこで、ロー
パスフィルタの出力が所定レベル以下であるときには、
拡散符号系列発生器により発生される拡散符号の位相を
若干進めるか遅らせる。この操作を繰り返し行うことに
より、送信信号の拡散符号の位相と受信機内で発生する
拡散符号の位相を一致させる方法である。

【０００４】この方法によれば、最悪でも、拡散符号系
列の１周期に対応する回数だけ拡散符号発生器の位相を
ずらすことにより、位相を同期させることができるが、
拡散符号発生器がある位相で動作しているとき、それが
適切な位相であるか否かを調べるのに拡散符号系列１周
期分の時間を必要とするため、この方法では、同期捕捉
が完了するまでに、最大で、（拡散符号系列の１周期の
時間）×（拡散符号長）の時間を要することとなる。

【０００５】前記（２）のマッチドフィルタを用いる方
法は、マッチドフィルタを用いて相関値の検出を瞬時に
行う方法であり、短時間に同期捕捉をすることができ
る。マッチドフィルタの受信端からＳＳ変調信号を連続
して入力すると、その出力側には時々刻々の相関値が次
々にあらわれるため、拡散符号系列１周期分の時間だけ
該マッチドフィルタの出力を観察することにより、相関
値のピークを検出することができる。このマッチドフィ
ルタを用いる方法によれば拡散符号系列１周期に対応す
る時間で同期捕捉を完了することができる。

【０００６】図５に従来のマッチドフィルタの構成例を
示す。この例においては、拡散符号系列の長さはＮビッ
トとされている。この図において、１１０は入力端子、
１２０₁〜１２０_N-1はそれぞれ入力信号を単位時間τだ
け遅延する遅延回路であり、入力端子１１０から入力さ
れる受信信号が順次遅延されるように、各遅延回路１２
０₁〜１２０_N-1は直列に接続されている。したがって、
入力端子１１０に受信信号Ｘ（ｔ）が入力される時点に
おいて、遅延回路１２０_i（ｉ＝１〜Ｎ−１）の出力に
はｉτ時間前の入力信号Ｘ（ｔ−ｉτ）が出力されるこ
ととなる。

【０００７】１３０₀〜１３０_N-1は乗算器であり、それ
ぞれ、前記入力端子１１０あるいは遅延回路１２０₁〜
１２０_N-1から出力される受信信号Ｘ（ｔ−ｉτ）（ｉ
＝０〜Ｎ−１）と図示しない拡散符号生成器により生成
された拡散符号系列の対応するビットｄ_i（ｉ＝０〜Ｎ
−１）との乗算を行う。ここで、各ビットｄ_iは「＋
１」または「−１」の値とされている。したがって、拡
散符号系列の対応するビットの値が「＋１」であるとき
は当該受信信号はそのまま出力され、「−１」であると
きは当該受信信号はその極性が反転されて出力されるこ
ととなる。

【０００８】１４０は加算器であり、前記各乗算器１３
０₀〜１３０_N-1からの出力がこの加算器１４０により加
算されて出力端子１５０から出力される。すなわち、出
力端子１５０からは次の式（１）に示す相関出力Ｙ
（ｔ）が得られる。

【数１】したがって、拡散符号系列の１周期の期間、前記加算器
１４０の出力Ｙ（ｔ）を観察することにより、前記入力
信号と拡散符号系列との相関値のピークを検出すること
ができ、迅速に同期捕捉を行うことができる。

【０００９】なお、このようなマッチドフィルタとして
は、ＣＣＤ（Charge Coupled Device）やＳＡＷ（Surfa
ce Acoustic Wave）素子を使用したアナログ遅延線を使
用したもの、あるいは、受信信号をデジタルデータに変
換してシフトレジスタを遅延回路として使用するデジタ
ル回路によるものなどが知られている。

【００１０】

【発明が解決しようとする課題】前述したように、上記
（１）のスライディング相関器を用いる同期捕捉方法
は、単位時間当たりの消費電力は少ないものの同期捕捉
までに多くの時間を必要とし、常時同期捕捉動作を行な
う場合には、結局多くの電力を消費することとなる。

【００１１】また、上記（２）のマッチドフィルタを用
いる同期捕捉方法は、短時間で同期捕捉をすることがで
きるものの、アナログ型のマッチドフィルタは、消費電
力は小さいが、演算精度のバラ付きが大きいという問題
点がある。また、デジタル型のものは、上述した多くの
乗算および加算を行なうことが必要なため回路規模が大
きく、消費電力も大きくなるという問題点がある。特
に、同期捕捉のためにダブルサンプリングを行なう場合
のようにサンプリング数が多くなる場合には、より回路
規模が大きくなってしまう。このことは、例えば携帯通
信端末にマッチドフィルタを使用しようとする場合には
非常に大きな問題となる。

【００１２】そこで、本発明は、乗算をデジタル処理で
実行し、乗算結果の加算をアナログ演算により実行する
ようにして、前述したアナログ型とデジタル型の特長を
合わせ持ち、回路規模が小さく、消費電力の少ないマッ
チドフィルタを提供することを目的としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明のマッチドフィルタは、入力信号をサンプリ
ングして所定ビット数のデジタルデータに変換するアナ
ログデジタル変換器と、該アナログデジタル変換器の出
力が入力される所定の段数を有するシフトレジスタと、
前記シフトレジスタの各段に対応して設けられ、前記シ
フトレジスタの対応する段から出力される前記所定ビッ
ト数のデジタルデータと拡散符号系列の対応するビット
との排他的論理和演算を行なう排他的論理和回路と、前
記各排他的論理和回路の出力を加算するアナログ加算器
とを有するものである。

【００１４】また、前記アナログ加算器は、それぞれ前
記各排他的論理和回路の出力のうちの対応する重みを有
するビットが入力されるようになされた前記デジタルデ
ータのビット数に対応する数のアナログ加算回路と、前
記各アナログ加算回路からの出力に対してそれぞれ対応
する重みを付加して加算するアナログ加算回路とにより
構成されているものである。さらに、前記アナログデジ
タル変換器は、容量結合と反転増幅器とからなる所定数
のスレッシュホールド回路と、該所定数のスレッシュホ
ールド回路の出力が入力されるエンコーダとにより構成
されているものである。

【００１５】遅延回路としてシフトレジスタを使用して
いるため、アナログ遅延素子を用いる場合のように遅延
処理中に誤差が蓄積することがなく、消費電力も少なく
することができる。また、排他的論理和回路により乗算
を行なっているので、乗算のための回路を非常に簡単に
構成することができる。さらに、入力されるデジタル信
号をアナログ的に加算するアナログ加算器を使用してい
るので、低消費電力、かつ、高速高精度に演算を実行す
ることができる。

【００１６】

【発明の実施の形態】図１は、本発明のマッチドフィル
タの一実施の形態の構成を示すブロック図である。この
図において、１は受信信号などのアナログ信号が印加さ
れる入力端子、２は前記入力端子１から入力されるアナ
ログ信号を、サンプリングクロックclkに応じてサンプ
リングしてＭビットのデジタルデータに変換するアナロ
グデジタル変換器（Ａ／Ｄ変換器）、３は該Ａ／Ｄ変換
器２から各サンプリングタイミングごとに出力されるＭ
ビットのデジタルデータをその各段に格納するＮ段構成
のシフトレジスタ、４₁〜４_Nは前記シフトレジスタ３の
各段にそれぞれ対応して設けられ、前記シフトレジスタ
３の対応する段から出力される前記Ｍビットのデジタル
データと図示しない拡散符号発生器において生成された
拡散符号系列の対応するビットとの排他的論理和演算を
行う排他的論理和回路（ＸＯＲ回路）、５は前記ＸＯＲ
回路４₁〜４_Nの出力を加算するアナログ加算器である。

【００１７】このように構成された本発明のマッチドフ
ィルタにおいて、入力端子１から入力される受信信号
は、Ａ／Ｄ変換器２においてサンプリングクロックclk
毎にサンプリングされＭビットのデジタルデータＸ（ｘ
₁，ｘ₂，…，ｘ_M）に変換される（以下、１サンプル分
のデジタルデータをＸで表し、その各ビットをｘ₁，
ｘ₂，…，ｘ_Mのように表すこととする。）。すなわち、
Ａ／Ｄ変換器２からは、受信信号の負の最大値〜正の最
大値までを２^M段階に量子化して得られたＭビットのデ
ジタルデータＸが出力される。

【００１８】なお、このデジタルデータＸのビット数Ｍ
は使用目的に応じていかなるビット数としても良いが、
通常は１〜４ビット程度とするのが適当である。このビ
ット数を小さくすれば回路規模を小さくすることが可能
であり、例えば、ＤＳ−ＣＤＭＡ信号の初期同期をとる
ためには、Ｍ＝１ビットとした場合であっても充分に所
望の精度を得ることができる。

【００１９】前記Ａ／Ｄ変換器２から出力されるデジタ
ルデータＸは、シフトレジスタ３に入力される。シフト
レジスタ３には前記サンプリングクロックclkがシフト
クロックとして印加されており、前記Ａ／Ｄ変換器２の
出力Ｘは前記シフトクロックclkに応じて順次後段にシ
フトされる。このシフトレジスタ３の段数Ｎは、拡散符
号系列の１周期に等しい段数とされている。なお、各段
の出力をＸ_i（ｉ＝１〜Ｎ）と表すこととする。各出力
Ｘ_iはそれぞれｘ_i1，ｘ_i2，…，ｘ_iMの各ビットから構
成されている。

【００２０】前記シフトレジスタ３の各段の出力Ｘ₁〜
Ｘ_Nはそれぞれ対応して設けられた排他的論理和回路４₁
〜４_Nの一方の入力に印加される。各排他的論理和回路
４₁〜４_Nの他方の入力には、拡散符号系列の対応するビ
ット（またはその反転されたビット）ｄｉ（ｉ＝１〜
Ｎ）がそれぞれ印加されており、各排他的論理和回路４
_iにおいて、前記シフトレジスタ３の各段から出力され
るＭビットのデジタルデータＸ_iと前記拡散符号系列の
対応するビットｄ_iとの排他的論理和演算が実行され
る。ここで、前記拡散符号系列のビットｄ_iは「１」ま
たは「０」の値をとるようになされている。したがっ
て、ｄ_i＝０のときはＸ_iはそのまま出力され、ｄ_i＝１
のときはＸ_iの各ビット（ｘ₁，ｘ₂，…，ｘ_M）は反転さ
れて出力される。すなわち、各排他的論理和回路４_iの
出力Ｘ_iは、ｄ_i＝１のときは入力Ｘ_iの極性を反転した
値となり、ｄ_i＝０のときは入力Ｘ_iがそのまま出力され
る。このようにして、排他的論理和回路４₁〜４_Nにおい
て、拡散符号系列の対応するビットｄ_iとサンプリング
された入力信号Ｘ_iとの乗算が実行される。

【００２１】各排他的論理和回路４₁〜４_Nからの乗算結
果データＸ’_i（ｉ＝１〜Ｎ）は、アナログ加算器５に
入力され、このアナログ加算器５においてアナログ的に
加算される。その結果、出力端子６から前記式（１）に
示す相関出力電圧Ｙ（ｔ）を得ることができる。

【００２２】このアナログ加算器５の一構成例につい
て、図２を参照して詳細に説明する。この図において、
４₁〜４_Nは前述した排他的論理和回路であり、各排他的
論理和回路４₁〜４_Nには、前述したように、前記シフト
レジスタ３のそれぞれ対応する段１〜Ｎからのデジタル
データに変換された入力信号Ｘ₁〜Ｘ_Nが入力されてい
る。ここで、前述のように各データＸ₁〜Ｘ_Nはそれぞれ
Ｍビットのデジタルデータであり、データＸ_iは
（ｘ_i1，ｘ_i2，・・・，ｘ_iM）の各ビットからなってい
る。ここで、ｘ_i1は第１ビット（最下位ビット）、ｘ_iM
は第Ｍビット（最上位ビット）であり、各ビットのビッ
ト重みは、２⁰、２¹・・・２^M-1となっている。

【００２３】前述したように、前記排他的論理和回路４
₁〜４_Nにおいて拡散符号系列の対応するビットｄ₁〜ｄ_N
との排他的論理和演算が行なわれ、各排他的論理和回路
４₁〜４_Nからはそれぞれ対応する出力Ｘ’₁〜Ｘ’_Nが出
力される。ここで、Ｘ’_iは（ｘ’_i1，ｘ’_i2，・・
・，ｘ’_iM）のＭビットのデータである。

【００２４】これらの入力信号Ｘ’_iの各ビットｘ’_i1
〜ｘ’_iMはそれぞれのビット重みに対応して設けられた
加算器７₁〜７_Mに入力される。すなわち、前記各排他的
論理和回路４₁〜４_Nの各出力Ｘ’₁〜Ｘ’_Nのうちの各第
１ビット、すなわちｘ’₁₁、ｘ’₂₁、・・・、ｘ’_N1は
加算器７１に印加され、第２ビットｘ’₁₂、ｘ’₂₂、・
・・、ｘ’_N2は加算器７２に印加され、以下同様にし
て、それぞれのビット位置に対応して設けられた加算器
７_j（ｊ＝１〜Ｍ）に印加される。

【００２５】各加算器７_j（ｊ＝１〜Ｍ）にはそれぞれ
Ｎ個の入力キャパシタンスＣ_1j〜Ｃ_Njが設けられてお
り、前記排他的論理和回路４₁〜４_Nからの各ビットの出
力がそれぞれ対応する加算器の対応する入力キャパシタ
ンスＣ_ijに接続されている。

【００２６】図示するように、各加算器７₁〜７_Mの内部
には、それぞれ、３ＩＮＶと記載した反転増幅器８₁〜
８_Mが設けられており、前記各入力キャパシタンスＣ_1j
〜Ｃ_Njは対応する反転増幅器８_jの入力側に接続されて
いる。また、各反転増幅器８_jの出力はそれぞれ当該加
算器７_jの出力とされるとともに、各反転増幅器８_jの入
力側と出力側との間には、それぞれフィードバックキャ
パシタンスＣ_fjが接続されている。

【００２７】さらに、各加算器７₁〜７_Mの出力は、それ
ぞれ、加算器９の入力キャパシタンスＣ₁〜Ｃ_Mに接続さ
れている。この加算器９は、前記加算器７₁〜７_Mと同様
に、前記各入力キャパシタンスＣ₁〜Ｃ_Mが反転増幅器１
０の入力側に接続されており、反転増幅器１０の入力と
出力との間にはフィードバックキャパシタンスＣｆが接
続されている。この反転増幅器１０の出力は出力端子６
に接続されている。

【００２８】上述のように、各加算器７１〜７Ｍおよび
９は同一の構成とされており、これら加算器の動作につ
いて、図３を参照して詳細に説明する。この図におい
て、Ｖ₁、Ｖ₂、・・・、Ｖ_nは入力端子、Ｖoは出力端
子、３ＩＮＶは前述した反転増幅器である。この反転増
幅器３ＩＮＶは、ＣＭＯＳインバータの出力がハイレベ
ルからローレベルあるいはローレベルからハイレベルに
遷移する部分を利用して、インバータを増幅器として使
用しているものであり、奇数段、例えば図示するように
３段直列に接続されたＣＭＯＳインバータ５１、５２お
よび５３により構成されている。

【００２９】また、Ｃ₁〜Ｃ_nは、それぞれ、前記入力端
子Ｖ₁〜Ｖ_nと前記反転増幅器３ＩＮＶの入力側の点Ｂと
の間に接続された入力キャパシタンス、Ｃｆは前記反転
増幅器３ＩＮＶの出力端子Ｖoと入力側の点Ｂとの間に
接続されたフィードバックキャパシタンスである。な
お、抵抗Ｒ１およびＲ２は増幅器のゲインを制御するた
めに、また、キャパシタンスＣgは位相調整のためにそ
れぞれ設けられているものであり、いずれも、この反転
増幅器３ＩＮＶの発振を防止するためのものである。

【００３０】このように構成された加算器において、前
記反転増幅器３ＩＮＶの電圧増幅率は非常に大きいため
この反転増幅器３ＩＮＶの入力側のＢ点における電圧は
ほぼ一定の値となり、このＢ点の電圧をＶbとする。こ
のとき、Ｂ点は各入力キャパシタンスＣ₁〜Ｃ_n、フィー
ドバックキャパシタンスＣfおよびＣＭＯＳインバータ
５１を構成するトランジスタのゲートに接続された点で
あり、いずれの電源からもフローティング状態にある点
である。

【００３１】したがって、初期状態において、各キャパ
シタンスに蓄積されている電荷が０であるとすると、入
力電圧Ｖ₁〜Ｖ_nが印加された後においても、このＢ点を
基準としてみたときの各キャパシタンスに蓄積される電
荷の総量は０となる。これにより、次の電荷保存式が成
立する。

【数２】

【００３２】ここで、前記Ｂ点の電圧Ｖbを反転増幅器
３ＩＮＶに印加される電源電圧の１／２とするとダイナ
ミックレンジを最大とすることができるため、前記電圧
Ｖｂは、通常、電源が＋Ｖddと接地電位により供給され
ているときはＶｂ＝Ｖdd／２とし、電源が正負両電圧で
あるときはＶｂ＝０となるように設定される。ここで
は、電源電圧が＋Ｖddと接地電位とされており、Ｖｂ＝
Ｖdd／２とされているものとする。したがって、前記式
（２）より次の式（３）を導くことができる。

【数３】

【００３３】すなわち、反転増幅器３ＩＮＶからは、
（（Ｃ₁＋Ｃ₂＋・・・＋Ｃ_n＋Ｃｆ）／（２Ｃｆ））Ｖd
dをオフセット電圧とし、各入力電圧Ｖ₁、Ｖ₂、・・
・、Ｖ_nにそれぞれ入力キャパシタンスＣ₁、Ｃ₂、・・
・、Ｃ_nとフィードバックキャパシタンスＣfとの比であ
る係数（Ｃ₁／Ｃf、Ｃ₂／Ｃｆ、・・・、Ｃ_n／Ｃｆ）を
乗算した電圧の和の大きさを有し、極性が反転された出
力電圧Ｖoが出力されることとなる。

【００３４】ここで、各入力キャパシタンスＣ₁、Ｃ₂、
・・・、Ｃ_nの容量が、次の式（４）に示すように、全
て等しい大きさとされているものとし、また、フィード
バックキャパシタンスＣｆの容量が式（５）に示すよう
に、全入力キャパシタンスの容量の総和に等しくされて
いるものとする。

【数４】

【数５】

【００３５】この場合には、前記式（３）より、次の式
（６）が導かれる。すなわち、出力電圧Ｖｏは、各入力
電圧Ｖ₁〜Ｖ_Nの和の電圧を入力数で割った電圧の極性を
反転した電圧にＶｄｄのオフセットを加算した電圧とな
る。

【数６】

【００３６】前記排他的論理和回路４₁〜４_Nの「０」出
力として接地電位が出力され、「１」出力として所定の
電圧が出力されるものとし、また、前記加算器７₁〜７_M
において、各入力キャパシタンスＣ₁₁〜Ｃ_N1、Ｃ₁₂〜Ｃ
_N2、・・・、Ｃ_1M〜Ｃ_NMの容量は全て同一の大きさとさ
れており、また、各フィードバックキャパシタンスＣ_f1
〜Ｃ_fMの容量も対応する入力キャパシタンスの総和の容
量とされているものとすると、前記式（６）から、各加
算器７₁〜７_Mの出力端子からは、それぞれ、対応する入
力ビットの「１」の数に対応したアナログ出力電圧が出
力されることとなる。

【００３７】すなわち、加算器７₁の出力（反転増幅器
８₁の出力）からは、前記各排他的論理和回路４₁〜４_N
の出力のうちの最下位ビット（Ｘ’₁₁、Ｘ’₂₁、・・
・、Ｘ’_N1）の「１」となっているビットの数に対応す
るアナログ電圧が出力され、加算器７２の出力には、前
記前記各排他的論理和回路４₁〜４_Nからの各出力のうち
の２¹のビット（Ｘ’₁₂、Ｘ’₂₂、・・・、Ｘ’_N2）の
「１」となっているビットの数に対応するアナログ電圧
が出力され、以下、同様にして対応する重みのビットに
おける「１」の数に対応するアナログ電圧が出力され、
加算器７_Mの出力からは、前記前記各排他的論理和回路
４₁〜４_Nからの各出力のうちの２^M-1のビット
（Ｘ’_1M、Ｘ’_2M、・・・、Ｘ’_NM）の「１」となって
いるビットの数に対応するアナログ電圧が出力される。

【００３８】また、前記加算器９における各入力キャパ
シタンスＣ₁〜Ｃ_Mの容量が次の式（７）に示すような関
係の大きさとされているものとし、フィードバックキャ
パシタンスＣｆの容量が式（８）に示すように、入力キ
ャパシタンスＣ₁〜Ｃ_Mの容量の総和に等しい容量とされ
ているものとすると、前記式（３）は次の式（９）のよ
うになる。

【数７】

【数８】

【数９】

【００３９】したがって、加算器９の出力端子６には、
前記各加算器７₁〜７_Mからそれぞれ出力される各ビット
の和の電圧に対して対応する重みを付加して加算した電
圧が得られることとなる。なお、アナログ加算回路の構
成は上述した例に限られることはなく、各排他的論理和
回路から出力されるデジタルデータをアナログ的に加算
することができる回路であれば、いかなる回路であって
もよい。例えば、各排他的論理和回路の出力をアナログ
信号に変換してアナログ加算回路により、加算するよう
にしてもよい。

【００４０】このように、本発明のマッチドフィルタに
よれば、入力信号をデジタル化しているために、遅延回
路としてシフトレジスタを使用することができ容易に遅
延回路を構成することが可能となる。また、排他的論理
和回路により乗算処理を実行することができるため、乗
算回路を簡略化することができる。さらに、アナログ加
算器５において、低消費電力で高速かつ高精度に各排他
的論理和回路からの出力電圧のアナログ加算を実行する
ことができる。特に、前記Ａ／Ｄ変換器２の出力ビット
数Ｍを少なくしたときには、非常に回路規模の小さなも
のとすることができる。

【００４１】さて、前記Ａ／Ｄ変換器２としてはどのよ
うな構成のものであっても使用することができるが、消
費電力の少ないＡ／Ｄ変換器について図４を参照して説
明する。なお、説明を簡単にするために、この図におい
ては、出力ビット数Ｍが２とされている場合の構成が記
載されている。

【００４２】図４において破線で囲んだＴＨ１〜ＴＨ３
はスレッシュホールド回路であり、これらは同一の構成
を有している。各スレッシュホールド回路ＴＨ１〜ＴＨ
３は、図示するように、それぞれ一つの例えばＣＭＯＳ
インバータにより構成された反転増幅器ＩＮＶ１〜ＩＮ
Ｖ３を有しており、各反転増幅器ＩＮＶ１〜３の入力側
にはそれぞれ４つの入力キャパシタンスが接続されてい
る。また、各反転増幅器ＩＮＶ１〜ＩＮＶ３の出力はエ
ンコーダ６０に入力されている。

【００４３】１は前述した受信信号が入力される入力端
子であり、その入力電圧をＶinとする。この入力端子１
は各スレッシュホールド回路ＴＨ１〜ＴＨ３における第
１の入力キャパシタンスＣ１１、Ｃ２１およびＣ３１に
接続されている。また、各スレッシュホールド回路ＴＨ
１〜ＴＨ３における第２の入力キャパシタンスＣ１２、
Ｃ２２およびＣ３２にはそれぞれオフセット電圧Ｖoff
が印加されており、また、第３の入力キャパシタンスＣ
１３、Ｃ２３およびＣ３３にはそれぞれバイアス電圧Ｖ
ｂが印加されている。また、第４の入力キャパシタンス
Ｃ１４、Ｃ２４およびＣ３４はそれぞれ接地電位に接続
されている。

【００４４】このような構成において、第１のスレッシ
ュホールド回路ＴＨ１における入力側の容量結合の出力
電圧、すなわち、反転増幅器ＩＮＶ１への入力電圧をＶ
１とすると、電荷保存則より、次の式（１０）が成立す
る。

【数１０】したがって、入力Ｖ１は次の式（１１）のようになる。

【数１１】

【００４５】この入力電圧Ｖ１が反転増幅器ＩＮＶ１の
閾値電圧Ｖth（通常はＶdd／２とされている）以上のと
きに、反転増幅器ＩＮＶ１の出力はローレベルとなる。

【数１２】従って、端子１からの入力電圧Ｖinが次式（１３）の条
件を満たすときに、前記反転増幅器ＩＮＶ１の出力はロ
ーレベルとなる。

【数１３】

【００４６】したがって、前記キャパシタンスＣ１３の
容量を制御することにより、このスレッシュホールド回
路ＴＨ１の閾値電圧を設定することができる。なお、キ
ャパシタンスＣ１２とオフセット電圧Ｖoffの積はＩＮ
Ｖ１のオフセットを解消し得るように設定されている。

【００４７】同様にして、各スレッシュホールド回路Ｔ
Ｈ２およびＴＨ３についても、それぞれの閾値電圧を設
定することができる。したがって、スレッシュホールド
回路ＴＨ１、ＴＨ２およびＴＨ３の閾電圧を、例えば、
−ｖ、０、ｖとなるように設定しておくと、入力電圧が
−ｖよりも低い電圧の時には、スレッシュホールド回路
ＴＨ１、ＴＨ２およびＴＨ３のいずれの出力もハイレベ
ルのままとなり、入力電圧が−ｖから０の間にあるとき
は、スレッシュホールド回路ＴＨ１の出力がロー、ＴＨ
２およびＴＨ３の出力がハイとなり、入力電圧が０から
ｖの間にあるときには、スレッシュホールド回路ＴＨ１
およびＴＨ２の出力がロー、ＴＨ３の出力がハイとな
り、入力電圧がｖよりも高いときにはスレッシュホール
ド回路ＴＨ１〜ＴＨ３の出力が全てローとなる。したが
って、これら各スレッシュホールド回路ＴＨ１〜ＴＨ３
の出力を図示するエンコーダ６０に入力することによ
り、各状態に対応する２ビットのデジタル出力（ｘ０，
ｘ１）を出力することができる。

【００４８】このような構成とすることにより、非常に
消費電力の少ないＡ／Ｄ変換器にすることができる。な
お、図４の例においては、スレッシュホールド回路を３
個用いて２ビットのデジタルデータにＡ／Ｄ変換してい
るが、前記スレッシュホールド回路の数を多くすること
により、よりビット数の多いデジタルデータに変換する
Ａ／Ｄ変換器を構成することができる。

【００４９】

【発明の効果】以上説明したように、本発明のマッチド
フィルタによれば、回路規模が小さく、かつ消費電力の
少ないマッチドフィルタを提供することができる。ま
た、容量結合とインバータ回路を用いたアナログ／デジ
タル変換器を使用する本発明のマッチドフィルタによれ
ば、より消費電力を低減することができる。

【図面の簡単な説明】

【図１】本発明のマッチドフィルタの一実施の形態の
構成を示すブロック図である。

【図２】本発明のマッチドフィルタにおけるアナログ
加算器の構成例を示すブロック図である。

【図３】図２のアナログ加算器における演算回路の構
成を示す図である。

【図４】本発明のマッチドフィルタにおけるアナログ
デジタル変換器の構成例を示す図である。

【図５】マッチドフィルタの構成を説明するための図
である。

【符号の説明】

１、１１０入力端子２アナログデジタル変換器３シフトレジスタ４₁〜４_N 排他的論理和回路５アナログ加算器６、１５０出力端子７₁〜７_M、９アナログ加算回路８₁〜８_M、１０反転増幅器５１〜５３ＣＭＯＳインバータ６０エンコーダ１２０₁〜１２０_N-1 遅延回路１３０₀〜１３０_N-1 乗算器１４０加算器

Claims

【特許請求の範囲】

【請求項１】入力信号をサンプリングして所定ビッ
ト数のデジタルデータに変換するアナログデジタル変換
器と、該アナログデジタル変換器の出力が入力される所定の段
数を有するシフトレジスタと、前記シフトレジスタの各段に対応して設けられ、前記シ
フトレジスタの対応する段から出力される前記所定ビッ
ト数のデジタルデータと拡散符号系列の対応するビット
との排他的論理和演算を行なう排他的論理和回路と、前記各排他的論理和回路の出力を加算するアナログ加算
器とを有することを特徴とするマッチドフィルタ。
【請求項２】前記アナログ加算器は、それぞれ前記
各排他的論理和回路の出力のうちの対応する重みを有す
るビットが入力されるようになされた前記デジタルデー
タのビット数に対応する数のアナログ加算回路と、前記
各アナログ加算回路からの出力に対してそれぞれ対応す
る重みを付加して加算するアナログ加算回路とにより構
成されていることを特徴とする前記請求項１記載のマッ
チドフィルタ。
【請求項３】前記アナログデジタル変換器は、容量
結合と反転増幅器とからなる所定数のスレッシュホール
ド回路と、該所定数のスレッシュホールド回路の出力が
入力されるエンコーダとにより構成されていることを特
徴とする前記請求項１あるいは２に記載のマッチドフィ
ルタ。