JPH10209296A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10209296A JPH10209296A JP9012282A JP1228297A JPH10209296A JP H10209296 A JPH10209296 A JP H10209296A JP 9012282 A JP9012282 A JP 9012282A JP 1228297 A JP1228297 A JP 1228297A JP H10209296 A JPH10209296 A JP H10209296A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- type
- silicon film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 サリサイド技術を用いたデュアルゲート構造
の半導体装置における細線効果を抑制すると共に、トラ
ンジスタ特性の劣化及び信頼性の低下を防止することが
できる半導体装置及びその製造方法を提供することを課
題とする。 【解決手段】 ＮＭＯＳ領域及びＰＭＯＳ領域には、そ
れぞれゲート酸化膜１７を介して、Ｎ型不純物が添加さ
れた下層の多結晶シリコン膜１８ａと上層の非晶質シリ
コン膜１９ａとからなる２層膜構造のＮ型ゲート電極２
０ａ及びＰ型不純物が添加さた下層の多結晶シリコン膜
１８ｂと上層の非晶質シリコン膜１９ｂとからなる２層
膜構造のＰ型ゲート電極２０ｂが形成されている。ま
た、ソース／ドレインを構成するＮ+ 不純物領域１５
ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ上にはＣ
５４相のＴｉＳｉ2 膜２２ａが形成され、Ｎ型及びＰ型
ゲート電極２０ａ、２０ｂ上にはＣ５４相のＴｉＳｉ2
膜２２ｂが形成されている。
の半導体装置における細線効果を抑制すると共に、トラ
ンジスタ特性の劣化及び信頼性の低下を防止することが
できる半導体装置及びその製造方法を提供することを課
題とする。 【解決手段】 ＮＭＯＳ領域及びＰＭＯＳ領域には、そ
れぞれゲート酸化膜１７を介して、Ｎ型不純物が添加さ
れた下層の多結晶シリコン膜１８ａと上層の非晶質シリ
コン膜１９ａとからなる２層膜構造のＮ型ゲート電極２
０ａ及びＰ型不純物が添加さた下層の多結晶シリコン膜
１８ｂと上層の非晶質シリコン膜１９ｂとからなる２層
膜構造のＰ型ゲート電極２０ｂが形成されている。ま
た、ソース／ドレインを構成するＮ+ 不純物領域１５
ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ上にはＣ
５４相のＴｉＳｉ2 膜２２ａが形成され、Ｎ型及びＰ型
ゲート電極２０ａ、２０ｂ上にはＣ５４相のＴｉＳｉ2
膜２２ｂが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にＭＩＳ（Metal InsulatorSemicon
ductor ）トランジスタ及びその製造方法に関するもの
である。
製造方法に係り、特にＭＩＳ（Metal InsulatorSemicon
ductor ）トランジスタ及びその製造方法に関するもの
である。
【０００２】
【従来の技術】昨今の素子の微細化、高速化に伴い、寄
生抵抗を低減する手段として自己整合的に高融点金属シ
リサイドを形成するサリサイド（Self Aligned Silicid
e ）技術が広く提案され、既に製品化されている。ま
た、素子の低消費電力化の要求から、Ｎ型及びＰ型ゲー
ト電極を同時に有するデュアルゲート（Dual Gate ）構
造が必要になってきている。
生抵抗を低減する手段として自己整合的に高融点金属シ
リサイドを形成するサリサイド（Self Aligned Silicid
e ）技術が広く提案され、既に製品化されている。ま
た、素子の低消費電力化の要求から、Ｎ型及びＰ型ゲー
ト電極を同時に有するデュアルゲート（Dual Gate ）構
造が必要になってきている。
【０００３】以下、従来のサリサイド技術を用いたデュ
アルゲート構造のＣ−ＭＯＳトランジスタの製造方法
を、図３５〜図３９の工程断面図を用いて説明する。先
ず、素子分離領域のＳｉ（シリコン）基板５１上に素子
分離用酸化膜５２を形成した後、この素子分離用酸化膜
５２によって分離された素子領域のうち、ＮＭＯＳトラ
ンジスタを形成する領域（以下、「ＮＭＯＳ領域」とい
う）のＳｉ基板５１表面にはＰ型ウェル（well）５３を
形成し、またＰＭＯＳトランジスタを形成する領域（以
下、「ＰＭＯＳ領域」という）のＳｉ基板５１表面には
Ｎ型ウェル５４を形成する。続いて、Ｐ型ウェル５３及
びＮ型ウェル５４上に、それぞれゲート酸化膜５５を介
して多結晶シリコン膜からなるゲート電極５６を形成す
る（図３５参照）。
アルゲート構造のＣ−ＭＯＳトランジスタの製造方法
を、図３５〜図３９の工程断面図を用いて説明する。先
ず、素子分離領域のＳｉ（シリコン）基板５１上に素子
分離用酸化膜５２を形成した後、この素子分離用酸化膜
５２によって分離された素子領域のうち、ＮＭＯＳトラ
ンジスタを形成する領域（以下、「ＮＭＯＳ領域」とい
う）のＳｉ基板５１表面にはＰ型ウェル（well）５３を
形成し、またＰＭＯＳトランジスタを形成する領域（以
下、「ＰＭＯＳ領域」という）のＳｉ基板５１表面には
Ｎ型ウェル５４を形成する。続いて、Ｐ型ウェル５３及
びＮ型ウェル５４上に、それぞれゲート酸化膜５５を介
して多結晶シリコン膜からなるゲート電極５６を形成す
る（図３５参照）。
【０００４】次いで、ＰＭＯＳ領域をレジスト（図示せ
ず）でカバーした後、このレジスト、素子分離用酸化膜
５２、及びＮＭＯＳ領域のゲート電極５６をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イ
オンを選択的にイオン注入し、ＬＤＤ（Lightly Doped
Drain ）構造をなす低濃度のＮ- 不純物領域（図示せ
ず）を形成する。同様にして、ＰＭＯＳ領域のＮ型ウェ
ル５４表面にＰ型不純物イオンを選択的にイオン注入
し、ＬＤＤ構造をなす低濃度のＰ- 不純物領域（図示せ
ず）を形成する。その後、ＮＭＯＳ領域及びＰＭＯＳ領
域のゲート電極５６の各側面に絶縁膜からなるゲートサ
イドウォール５７を形成し、更に基体全面に犠牲酸化膜
としてのシリコン酸化膜５８を堆積する。
ず）でカバーした後、このレジスト、素子分離用酸化膜
５２、及びＮＭＯＳ領域のゲート電極５６をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イ
オンを選択的にイオン注入し、ＬＤＤ（Lightly Doped
Drain ）構造をなす低濃度のＮ- 不純物領域（図示せ
ず）を形成する。同様にして、ＰＭＯＳ領域のＮ型ウェ
ル５４表面にＰ型不純物イオンを選択的にイオン注入
し、ＬＤＤ構造をなす低濃度のＰ- 不純物領域（図示せ
ず）を形成する。その後、ＮＭＯＳ領域及びＰＭＯＳ領
域のゲート電極５６の各側面に絶縁膜からなるゲートサ
イドウォール５７を形成し、更に基体全面に犠牲酸化膜
としてのシリコン酸化膜５８を堆積する。
【０００５】続いて、ＰＭＯＳ領域をレジスト５９でカ
バーした後、このレジスト５９、素子分離用酸化膜５
２、ＮＭＯＳ領域のゲート電極５６、及びこのゲート電
極５６側面のゲートサイドウォール５７をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イ
オンとして例えばＡｓ+ （砒素イオン）を選択的にイオ
ン注入する。こうして、Ｎ- 不純物領域と一体となって
ＬＤＤ構造のソース／ドレインを構成する高濃度のＮ+
不純物領域６０ａ、６０ｂを形成する。このとき、ＮＭ
ＯＳ領域のゲート電極５６にもＡｓ+ がイオン注入され
るため、このゲート電極５６はＮ型ゲート電極５６ａと
なる（図３６参照）。
バーした後、このレジスト５９、素子分離用酸化膜５
２、ＮＭＯＳ領域のゲート電極５６、及びこのゲート電
極５６側面のゲートサイドウォール５７をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル５３表面にＮ型不純物イ
オンとして例えばＡｓ+ （砒素イオン）を選択的にイオ
ン注入する。こうして、Ｎ- 不純物領域と一体となって
ＬＤＤ構造のソース／ドレインを構成する高濃度のＮ+
不純物領域６０ａ、６０ｂを形成する。このとき、ＮＭ
ＯＳ領域のゲート電極５６にもＡｓ+ がイオン注入され
るため、このゲート電極５６はＮ型ゲート電極５６ａと
なる（図３６参照）。
【０００６】次いで、レジスト５９を除去し、ＮＭＯＳ
領域をレジスト６１でカバーした後、このレジスト６
１、素子分離用酸化膜５２、ＰＭＯＳ領域のゲート電極
５６、及びこのゲート電極５６側面のゲートサイドウォ
ール５７をマスクとして、ＰＭＯＳ領域のＮ型ウェル５
４表面にＰ型不純物イオンとして例えばＢＦ2 + （弗化
硼素イオン）を選択的にイオン注入する。こうして、Ｐ
- 不純物領域と一体となってＬＤＤ構造のソース／ドレ
インを構成する高濃度のＰ+ 不純物領域６２ａ、６２ｂ
を形成する。このとき、ＰＭＯＳ領域のゲート電極５６
にもＢＦ2 + がイオン注入されるため、ゲート電極５６
ｂはＰ型ゲート電極５６ｂとなる（図３７参照）。
領域をレジスト６１でカバーした後、このレジスト６
１、素子分離用酸化膜５２、ＰＭＯＳ領域のゲート電極
５６、及びこのゲート電極５６側面のゲートサイドウォ
ール５７をマスクとして、ＰＭＯＳ領域のＮ型ウェル５
４表面にＰ型不純物イオンとして例えばＢＦ2 + （弗化
硼素イオン）を選択的にイオン注入する。こうして、Ｐ
- 不純物領域と一体となってＬＤＤ構造のソース／ドレ
インを構成する高濃度のＰ+ 不純物領域６２ａ、６２ｂ
を形成する。このとき、ＰＭＯＳ領域のゲート電極５６
にもＢＦ2 + がイオン注入されるため、ゲート電極５６
ｂはＰ型ゲート電極５６ｂとなる（図３７参照）。
【０００７】次いで、レジスト６１を除去した後、熱処
理を行い、Ｎ- 不純物領域及びＮ+不純物領域６０ａ、
６０ｂ、Ｐ- 不純物領域及びＰ+ 不純物領域６２ａ、６
２ｂ、並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ中
に注入された不純物イオンを活性化する。続いて、シリ
コン酸化膜５８を除去した後、基体全面に高融点金属膜
として例えばＴｉ（チタン）膜６３を成膜する（図３８
参照）。
理を行い、Ｎ- 不純物領域及びＮ+不純物領域６０ａ、
６０ｂ、Ｐ- 不純物領域及びＰ+ 不純物領域６２ａ、６
２ｂ、並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ中
に注入された不純物イオンを活性化する。続いて、シリ
コン酸化膜５８を除去した後、基体全面に高融点金属膜
として例えばＴｉ（チタン）膜６３を成膜する（図３８
参照）。
【０００８】次いで、２ステップアニール法を用いて、
Ｎ+ 不純物領域６０ａ、６０ｂ及びＰ+ 不純物領域６２
ａ、６２ｂ並びにＮ型及びＰ型ゲート電極５６ａ、５６
ｂ上に蒸着したＴｉ膜６３のシリサイド化を行う。即
ち、ｌ回目の熱処理により、Ｎ+ 不純物領域６０ａ、６
０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ上のＴｉ膜６３
のシリサイド化して、Ｃ４９相のＴｉＳｉ2（チタンシ
リサイド）膜６３ａを形成する。同時に、Ｎ型及びＰ型
ゲート電極５６ａ、５６ｂ上のＴｉ膜６３のシリサイド
化してＣ４９相のＴｉＳｉ2 膜６３ｂを形成する。この
とき、素子分離用酸化膜５２やゲートサイドウォール５
７の上のＴｉ膜６３はその下地膜と反応しないままＴｉ
膜６３として残るが、この未反応のＴｉ膜６３はアンモ
ニア過水等を用いて選択的に除去する。そして２回目の
熱処理により、Ｃ４９相のＴｉＳｉ2 膜６３ａ、６３ｂ
を相対的に低抵抗のＣ５４相のＴｉＳｉ2 膜６３ａ、６
３ｂに相転移させる。こうして、Ｎ+ 不純物領域６０
ａ、６０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ上にＣ５
４相のＴｉＳｉ2 膜６３ａを、Ｎ型及びＰ型ゲート電極
５６ａ、５６ｂ上にＣ５４相のＴｉＳｉ2 膜６３ｂを、
それぞれ自己整合的に形成する。
Ｎ+ 不純物領域６０ａ、６０ｂ及びＰ+ 不純物領域６２
ａ、６２ｂ並びにＮ型及びＰ型ゲート電極５６ａ、５６
ｂ上に蒸着したＴｉ膜６３のシリサイド化を行う。即
ち、ｌ回目の熱処理により、Ｎ+ 不純物領域６０ａ、６
０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ上のＴｉ膜６３
のシリサイド化して、Ｃ４９相のＴｉＳｉ2（チタンシ
リサイド）膜６３ａを形成する。同時に、Ｎ型及びＰ型
ゲート電極５６ａ、５６ｂ上のＴｉ膜６３のシリサイド
化してＣ４９相のＴｉＳｉ2 膜６３ｂを形成する。この
とき、素子分離用酸化膜５２やゲートサイドウォール５
７の上のＴｉ膜６３はその下地膜と反応しないままＴｉ
膜６３として残るが、この未反応のＴｉ膜６３はアンモ
ニア過水等を用いて選択的に除去する。そして２回目の
熱処理により、Ｃ４９相のＴｉＳｉ2 膜６３ａ、６３ｂ
を相対的に低抵抗のＣ５４相のＴｉＳｉ2 膜６３ａ、６
３ｂに相転移させる。こうして、Ｎ+ 不純物領域６０
ａ、６０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ上にＣ５
４相のＴｉＳｉ2 膜６３ａを、Ｎ型及びＰ型ゲート電極
５６ａ、５６ｂ上にＣ５４相のＴｉＳｉ2 膜６３ｂを、
それぞれ自己整合的に形成する。
【０００９】次いで、基体全面に層間絶縁膜６４を形成
する。その後、この層間絶縁膜６４に、Ｎ+ 不純物領域
６０ａ、６０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ上の
ＴｉＳｉ2 膜６３ａ並びにＮ型及びＰ型ゲート電極５６
ａ、５６ｂ上のＴｉＳｉ2 膜６３ｂに達する接続孔を開
口する。続いて、これらの接続孔内を例えばＷ（タング
ステン）プラグ６５で埋め、更にこれらのＷプラグ６５
に接続する配線層６６をそれぞれ形成した後、基体全面
に表面保護膜６７を形成する（図３９参照）。こうし
て、デュアルゲート構造のＣ−ＭＯＳトランジスタを作
製する。
する。その後、この層間絶縁膜６４に、Ｎ+ 不純物領域
６０ａ、６０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ上の
ＴｉＳｉ2 膜６３ａ並びにＮ型及びＰ型ゲート電極５６
ａ、５６ｂ上のＴｉＳｉ2 膜６３ｂに達する接続孔を開
口する。続いて、これらの接続孔内を例えばＷ（タング
ステン）プラグ６５で埋め、更にこれらのＷプラグ６５
に接続する配線層６６をそれぞれ形成した後、基体全面
に表面保護膜６７を形成する（図３９参照）。こうし
て、デュアルゲート構造のＣ−ＭＯＳトランジスタを作
製する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のサリサイド技術を用いてデュアルゲート構造のＣ−
ＭＯＳトランジスタの製造した場合、幾つかの問題が生
じる。例えば、素子の微細化に伴い、ソース／ドレイン
を構成するＮ+ 不純物領域６０ａ、６０ｂの幅が狭くな
ると、ＴｉＳｉ2 膜６３ａを含めたＮ+ 不純物領域６０
ａ、６０ｂのシート抵抗が高くなる。即ち、Ｎ+ 不純物
領域６０ａ、６０ｂ上に形成したＴｉＳｉ2 膜６３ａの
シート抵抗の線幅依存性、いわゆる細線効果が生じると
いう問題がある。
来のサリサイド技術を用いてデュアルゲート構造のＣ−
ＭＯＳトランジスタの製造した場合、幾つかの問題が生
じる。例えば、素子の微細化に伴い、ソース／ドレイン
を構成するＮ+ 不純物領域６０ａ、６０ｂの幅が狭くな
ると、ＴｉＳｉ2 膜６３ａを含めたＮ+ 不純物領域６０
ａ、６０ｂのシート抵抗が高くなる。即ち、Ｎ+ 不純物
領域６０ａ、６０ｂ上に形成したＴｉＳｉ2 膜６３ａの
シート抵抗の線幅依存性、いわゆる細線効果が生じると
いう問題がある。
【００１１】なお、この細線効果を抑制するため、Ｎ+
不純物領域６０ａ、６０ｂ、Ｐ+ 不純物領域６２ａ、６
２ｂ、並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂの
表面に非晶質層を形成してシリサイド化反応を促進し、
且つシリサイド化するための２段階の熱処理の中間に更
に熱処理を追加することが提案されている（特開平５−
２９１１８０号参照）。しかし、この場合、追加の熱処
理によってＴｉＳｉ2膜６３ａ、６３ｂがＮ+ 不純物領
域６０ａ、６０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ並
びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ上から素子
分離用酸化膜５２やゲートサイドウォール５７上にまで
はみ出して成長し、Ｎ+ 不純物領域６０ａ、６０ｂ上の
ＴｉＳｉ2 膜６３ａとＮ型ゲート電極５６ａ上のＴｉＳ
ｉ2 膜６３ｂとが短絡し、またＰ+ 不純物領域６２ａ、
６２ｂ上のＴｉＳｉ2 膜６３ａとＰ型ゲート電極５６ｂ
上のＴｉＳｉ2 膜６３ｂとが短絡するおそれが生じ、ト
ランジスタ特性を劣化させるという問題がある。
不純物領域６０ａ、６０ｂ、Ｐ+ 不純物領域６２ａ、６
２ｂ、並びにＮ型及びＰ型ゲート電極５６ａ、５６ｂの
表面に非晶質層を形成してシリサイド化反応を促進し、
且つシリサイド化するための２段階の熱処理の中間に更
に熱処理を追加することが提案されている（特開平５−
２９１１８０号参照）。しかし、この場合、追加の熱処
理によってＴｉＳｉ2膜６３ａ、６３ｂがＮ+ 不純物領
域６０ａ、６０ｂ及びＰ+ 不純物領域６２ａ、６２ｂ並
びにＮ型及びＰ型ゲート電極５６ａ、５６ｂ上から素子
分離用酸化膜５２やゲートサイドウォール５７上にまで
はみ出して成長し、Ｎ+ 不純物領域６０ａ、６０ｂ上の
ＴｉＳｉ2 膜６３ａとＮ型ゲート電極５６ａ上のＴｉＳ
ｉ2 膜６３ｂとが短絡し、またＰ+ 不純物領域６２ａ、
６２ｂ上のＴｉＳｉ2 膜６３ａとＰ型ゲート電極５６ｂ
上のＴｉＳｉ2 膜６３ｂとが短絡するおそれが生じ、ト
ランジスタ特性を劣化させるという問題がある。
【００１２】また、ＮＭＯＳ領域のＰ型ウェル５３表面
にＮ型不純物イオンとしてのＡｓ+をイオン注入してソ
ース／ドレインを構成するＮ+ 不純物領域６０ａ、６０
ｂを形成する際、このＡｓ+ の飛程はＢＦ2 + の飛程よ
りも小さく、またＮ型不純物としてのＡｓ（砒素）はＰ
型不純物としてのＢ（硼素）よりもその拡散係数が小さ
いことから、Ｎ+ 不純物領域６０ａ、６０ｂの接合深さ
は浅くなる。このため、Ｎ+ 不純物領域６０ａ、６０ｂ
上にＴｉＳｉ2 膜６３ａを形成する際にアロイスパイク
が発生し易く、Ｎ+ 不純物領域６０ａ、６０ｂでの接合
リークが生じ易くて、信頼性が低下するという問題があ
る。
にＮ型不純物イオンとしてのＡｓ+をイオン注入してソ
ース／ドレインを構成するＮ+ 不純物領域６０ａ、６０
ｂを形成する際、このＡｓ+ の飛程はＢＦ2 + の飛程よ
りも小さく、またＮ型不純物としてのＡｓ（砒素）はＰ
型不純物としてのＢ（硼素）よりもその拡散係数が小さ
いことから、Ｎ+ 不純物領域６０ａ、６０ｂの接合深さ
は浅くなる。このため、Ｎ+ 不純物領域６０ａ、６０ｂ
上にＴｉＳｉ2 膜６３ａを形成する際にアロイスパイク
が発生し易く、Ｎ+ 不純物領域６０ａ、６０ｂでの接合
リークが生じ易くて、信頼性が低下するという問題があ
る。
【００１３】また、接合深さの浅いＮ+ 不純物領域６０
ａ、６０ｂはその表面の不純物濃度を低くすることが困
難であり、更にシリコン酸化膜５８を通してＡｓ+ をイ
オン注入することによるノックオン効果によってＯ（酸
素）原子がＳｉ基板５０中に混入する。このため、Ｎ+
不純物領域６０ａ、６０ｂ上に蒸着したＴｉ膜６３のシ
リサイド化反応が抑制されて、そのシート抵抗を十分に
低くすることが困難になり、トランジスタ特性が劣化す
るという問題がある。
ａ、６０ｂはその表面の不純物濃度を低くすることが困
難であり、更にシリコン酸化膜５８を通してＡｓ+ をイ
オン注入することによるノックオン効果によってＯ（酸
素）原子がＳｉ基板５０中に混入する。このため、Ｎ+
不純物領域６０ａ、６０ｂ上に蒸着したＴｉ膜６３のシ
リサイド化反応が抑制されて、そのシート抵抗を十分に
低くすることが困難になり、トランジスタ特性が劣化す
るという問題がある。
【００１４】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、サリサイド技術を用いたデュアルゲー
ト構造の半導体装置における細線効果を抑制すると共
に、トランジスタ特性の劣化及び信頼性の低下を防止す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
れたものであり、サリサイド技術を用いたデュアルゲー
ト構造の半導体装置における細線効果を抑制すると共
に、トランジスタ特性の劣化及び信頼性の低下を防止す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明者は、上記課題を
解決するために、特願平８−７５２１７号の「半導体装
置の製造方法」を既に提案している。特願平８−７５２
１７号においては、ソース／ドレインを構成するＮ+ 不
純物領域及びＰ+ 不純物領域、並びにＮ型及びＰ型ゲー
ト電極の表面にイオン注入を行って非晶質層を形成する
際に、これらの表面から犠牲酸化膜及び自然酸化膜を除
去した状態でイオン注入を行うこととしている。
解決するために、特願平８−７５２１７号の「半導体装
置の製造方法」を既に提案している。特願平８−７５２
１７号においては、ソース／ドレインを構成するＮ+ 不
純物領域及びＰ+ 不純物領域、並びにＮ型及びＰ型ゲー
ト電極の表面にイオン注入を行って非晶質層を形成する
際に、これらの表面から犠牲酸化膜及び自然酸化膜を除
去した状態でイオン注入を行うこととしている。
【００１６】このことにより、ノックオンされたＯ原子
によってシリサイド化反応が抑制されることを防止する
ことができると共に、十分な厚さの非晶質層を形成して
シリサイド化反応を促進し、Ｎ+ 不純物領域及びＰ+ 不
純物領域における細線効果を抑制することができる。ま
た、シリサイド化するための２ステップアニール法の２
段階の熱処理の中間に追加する熱処理が不要となるた
め、この追加の熱処理によるＴｉＳｉ2 膜のはみ出し成
長による短絡のおそれがなくなり、トランジスタ特性の
劣化を防止することができる。
によってシリサイド化反応が抑制されることを防止する
ことができると共に、十分な厚さの非晶質層を形成して
シリサイド化反応を促進し、Ｎ+ 不純物領域及びＰ+ 不
純物領域における細線効果を抑制することができる。ま
た、シリサイド化するための２ステップアニール法の２
段階の熱処理の中間に追加する熱処理が不要となるた
め、この追加の熱処理によるＴｉＳｉ2 膜のはみ出し成
長による短絡のおそれがなくなり、トランジスタ特性の
劣化を防止することができる。
【００１７】このようにして、Ｓｉ基板表面のＮ+ 不純
物領域及びＰ+ 不純物領域上にＴｉＳｉ2 膜を自己整合
的形成する場合に、十分に低抵抗なＴｉＳｉ2 膜を得る
ことができ、細線効果を抑制することができるようにな
った。
物領域及びＰ+ 不純物領域上にＴｉＳｉ2 膜を自己整合
的形成する場合に、十分に低抵抗なＴｉＳｉ2 膜を得る
ことができ、細線効果を抑制することができるようにな
った。
【００１８】しかし、本発明者のその後の実験によれ
ば、ゲート電極上に形成された高融点金属シリサイド
膜、特にＡｓ+ を高濃度にイオン注入したＮ型ゲート電
極上に形成された高融点金属シリサイド膜は、そのゲー
ト幅が０．３μｍ以下の細線領域においては、そのシー
ト抵抗が高くなる傾向を示す線幅依存性を発見した。従
って、ゲート電極、特にＮ型ゲート電極上に形成された
高融点金属シリサイド膜の細線効果をいかに抑制するか
という新たな課題が生じた。
ば、ゲート電極上に形成された高融点金属シリサイド
膜、特にＡｓ+ を高濃度にイオン注入したＮ型ゲート電
極上に形成された高融点金属シリサイド膜は、そのゲー
ト幅が０．３μｍ以下の細線領域においては、そのシー
ト抵抗が高くなる傾向を示す線幅依存性を発見した。従
って、ゲート電極、特にＮ型ゲート電極上に形成された
高融点金属シリサイド膜の細線効果をいかに抑制するか
という新たな課題が生じた。
【００１９】この新たな課題について種々に検討した結
果、本発明者は、ゲート電極の材質として、従来の多結
晶シリコン膜の代わりに非晶質シリコン膜を用いること
を想到した。そして従来の製造方法において、多結晶シ
リコン膜の代わりに非晶質シリコン膜を用い、この非晶
質シリコン膜からなるゲート電極上に高融点金属シリサ
イド膜を形成したところ、十分に低抵抗な高融点金属シ
リサイド膜を得ることができ、その細線効果が抑制され
ることを確認した。
果、本発明者は、ゲート電極の材質として、従来の多結
晶シリコン膜の代わりに非晶質シリコン膜を用いること
を想到した。そして従来の製造方法において、多結晶シ
リコン膜の代わりに非晶質シリコン膜を用い、この非晶
質シリコン膜からなるゲート電極上に高融点金属シリサ
イド膜を形成したところ、十分に低抵抗な高融点金属シ
リサイド膜を得ることができ、その細線効果が抑制され
ることを確認した。
【００２０】しかし、この非晶質シリコン膜からなるゲ
ート電極の場合には、細線効果を抑制することができる
代わりに、いわゆるゲート電極の空乏化が顕著に生じる
ことが明らかになった。即ち、所定の印加電圧ＶCCにお
けるゲート容量Ｃの量子力学的効果（Quantumn Mechani
cal Effect）を考慮したゲート酸化膜容量ＣOXに対する
比Ｃ／ＣOXをとると、従来の多結晶シリコン膜からなる
ゲート電極の場合は９０％以上であったものが、非晶質
シリコン膜からなるゲート電極の場合は９０％以下にな
った。そしてこの傾向は、Ｐ型ゲート電極よりもＮ型ゲ
ート電極において顕著であった。
ート電極の場合には、細線効果を抑制することができる
代わりに、いわゆるゲート電極の空乏化が顕著に生じる
ことが明らかになった。即ち、所定の印加電圧ＶCCにお
けるゲート容量Ｃの量子力学的効果（Quantumn Mechani
cal Effect）を考慮したゲート酸化膜容量ＣOXに対する
比Ｃ／ＣOXをとると、従来の多結晶シリコン膜からなる
ゲート電極の場合は９０％以上であったものが、非晶質
シリコン膜からなるゲート電極の場合は９０％以下にな
った。そしてこの傾向は、Ｐ型ゲート電極よりもＮ型ゲ
ート電極において顕著であった。
【００２１】こうしたゲート電極の空乏化、特に顕著な
Ｎ型ゲート電極の空乏化の原因は、次のように考えられ
る。即ち、ゲート電極に例えばＡｓ+ をイオン注入する
際、このＡｓ+ の飛程は相対的に小さく、またＡｓの拡
散係数も相対的に小さいため、Ａｓがゲート電極全体に
十分に拡散しないこと、そして多結晶シリコン膜の場合
はＡｓ+ が結晶のグレインに沿って深くまで注入される
が、非晶質シリコン膜の場合はＡｓ+ が多結晶シリコン
に比べて浅い領域にしか注入されないため、ゲート電極
の表面近傍だけが所望の高濃度のＮ型領域になっている
こと等により、Ｎ型ゲート電極の空乏化が顕著に生じる
と考えられる。
Ｎ型ゲート電極の空乏化の原因は、次のように考えられ
る。即ち、ゲート電極に例えばＡｓ+ をイオン注入する
際、このＡｓ+ の飛程は相対的に小さく、またＡｓの拡
散係数も相対的に小さいため、Ａｓがゲート電極全体に
十分に拡散しないこと、そして多結晶シリコン膜の場合
はＡｓ+ が結晶のグレインに沿って深くまで注入される
が、非晶質シリコン膜の場合はＡｓ+ が多結晶シリコン
に比べて浅い領域にしか注入されないため、ゲート電極
の表面近傍だけが所望の高濃度のＮ型領域になっている
こと等により、Ｎ型ゲート電極の空乏化が顕著に生じる
と考えられる。
【００２２】こうしたゲート電極の空乏化を抑制する手
段として、ゲート電極にＰ型及びＮ型不純物イオンを注
入した後、その活性化のための熱処理を高温化、長時間
化して、不純物の拡散を十分に行うことが考えられる。
しかし、この場合は、特にＰ型不純物として拡散係数が
大きいＢを用いるＰＭＯＳトランジスタにおいて、不純
物拡散によるパンチスルー（punch through ）によりト
ランジスタ特性が劣化するという問題が生じる。
段として、ゲート電極にＰ型及びＮ型不純物イオンを注
入した後、その活性化のための熱処理を高温化、長時間
化して、不純物の拡散を十分に行うことが考えられる。
しかし、この場合は、特にＰ型不純物として拡散係数が
大きいＢを用いるＰＭＯＳトランジスタにおいて、不純
物拡散によるパンチスルー（punch through ）によりト
ランジスタ特性が劣化するという問題が生じる。
【００２３】また、ゲート電極の空乏化を抑制する他の
手段として、ゲート電極の厚さを薄くすることが考えら
れる。しかし、この場合、ゲート電極上に高融点金属シ
リサイド膜を形成する際に、この高融点金属シリサイド
膜の部分的な過成長（突き抜け）により、ゲート酸化膜
の耐圧が劣化するという問題が生じる。このゲート酸化
膜の耐圧劣化を抑制するためには、ゲート電極の厚さと
して１５０ｎｍ以上が必要であるが、この厚さではゲー
ト電極の空乏化が顕著になり、トランジスタ特性の劣化
が避けられないという問題がある。
手段として、ゲート電極の厚さを薄くすることが考えら
れる。しかし、この場合、ゲート電極上に高融点金属シ
リサイド膜を形成する際に、この高融点金属シリサイド
膜の部分的な過成長（突き抜け）により、ゲート酸化膜
の耐圧が劣化するという問題が生じる。このゲート酸化
膜の耐圧劣化を抑制するためには、ゲート電極の厚さと
して１５０ｎｍ以上が必要であるが、この厚さではゲー
ト電極の空乏化が顕著になり、トランジスタ特性の劣化
が避けられないという問題がある。
【００２４】以上のように、ゲート電極上に形成された
高融点金属シリサイド膜の細線効果を抑制するために、
ゲート電極の材質として従来の多結晶シリコン膜の代わ
りに非晶質シリコン膜を用いるとしても、従来の製造方
法をそのまま使用したのではゲート電極の空乏化等の新
たな問題が生じる。
高融点金属シリサイド膜の細線効果を抑制するために、
ゲート電極の材質として従来の多結晶シリコン膜の代わ
りに非晶質シリコン膜を用いるとしても、従来の製造方
法をそのまま使用したのではゲート電極の空乏化等の新
たな問題が生じる。
【００２５】従って、本発明者は、ゲート電極の材質と
して従来の多結晶シリコン膜の代わりに非晶質シリコン
膜を用いる場合に、ゲート電極上に形成された高融点金
属シリサイド膜の細線効果の抑制に加えて、ゲート電極
の空乏化を抑制すると共に、ゲート耐圧を確保し、トラ
ンジスタ特性の劣化を防止することが可能な製造方法を
検討した。また、細線効果を抑制することが可能な非晶
質シリコン膜とゲート電極の空乏化を抑制することが可
能な多結晶シリコン膜との互いの長所を活用することが
可能な複合的なゲート電極構造を検討した。そして、こ
うした検討の結果として、本発明者は、以下の本発明に
係る半導体装置及びその製造方法を想到した。
して従来の多結晶シリコン膜の代わりに非晶質シリコン
膜を用いる場合に、ゲート電極上に形成された高融点金
属シリサイド膜の細線効果の抑制に加えて、ゲート電極
の空乏化を抑制すると共に、ゲート耐圧を確保し、トラ
ンジスタ特性の劣化を防止することが可能な製造方法を
検討した。また、細線効果を抑制することが可能な非晶
質シリコン膜とゲート電極の空乏化を抑制することが可
能な多結晶シリコン膜との互いの長所を活用することが
可能な複合的なゲート電極構造を検討した。そして、こ
うした検討の結果として、本発明者は、以下の本発明に
係る半導体装置及びその製造方法を想到した。
【００２６】即ち、請求項１に係る半導体装置は、半導
体基板表面の不純物領域上及びゲート電極上にそれぞれ
高融点金属シリサイド膜が形成されている半導体装置で
あって、ゲート電極が下層の多結晶シリコン膜と上層の
非晶質シリコン膜との２層膜構造になっていることを特
徴とする。このように請求項１に係る半導体装置におい
ては、ゲート電極が下層の多結晶シリコン膜と上層の非
晶質シリコン膜との２層膜構造になっていることによ
り、ゲート電極の空乏化を抑制することが可能な多結晶
シリコン膜の長所と高融点金属シリサイド膜の細線効果
を抑制することが可能な非晶質シリコン膜の長所を活用
することが可能になるため、ゲート電極上に形成された
高融点金属シリサイド膜の細線効果及びゲート電極の空
乏化を同時に抑制することができる。
体基板表面の不純物領域上及びゲート電極上にそれぞれ
高融点金属シリサイド膜が形成されている半導体装置で
あって、ゲート電極が下層の多結晶シリコン膜と上層の
非晶質シリコン膜との２層膜構造になっていることを特
徴とする。このように請求項１に係る半導体装置におい
ては、ゲート電極が下層の多結晶シリコン膜と上層の非
晶質シリコン膜との２層膜構造になっていることによ
り、ゲート電極の空乏化を抑制することが可能な多結晶
シリコン膜の長所と高融点金属シリサイド膜の細線効果
を抑制することが可能な非晶質シリコン膜の長所を活用
することが可能になるため、ゲート電極上に形成された
高融点金属シリサイド膜の細線効果及びゲート電極の空
乏化を同時に抑制することができる。
【００２７】また、請求項２に係る半導体装置は、半導
体基板表面の不純物領域上及びゲート電極上にそれぞれ
高融点金属シリサイド膜が形成されている半導体装置で
あって、ゲート電極が非晶質シリコン膜からなることを
特徴とする。このように請求項２に係る半導体装置にお
いては、ゲート電極が非晶質シリコン膜からなることに
より、ゲート電極上に形成された高融点金属シリサイド
膜の細線効果を抑制することができる。なお、この場合
に生じるゲート電極の空乏化の問題は、後述する製造方
法の改良により解決を図ることが可能である。
体基板表面の不純物領域上及びゲート電極上にそれぞれ
高融点金属シリサイド膜が形成されている半導体装置で
あって、ゲート電極が非晶質シリコン膜からなることを
特徴とする。このように請求項２に係る半導体装置にお
いては、ゲート電極が非晶質シリコン膜からなることに
より、ゲート電極上に形成された高融点金属シリサイド
膜の細線効果を抑制することができる。なお、この場合
に生じるゲート電極の空乏化の問題は、後述する製造方
法の改良により解決を図ることが可能である。
【００２８】また、請求項３に係る半導体装置は、上記
請求項１又は２に係る半導体装置において、半導体基板
の第１の素子領域における不純物領域及びゲート電極が
Ｎ型不純物領域及びＮ型ゲート電極であり、半導体基板
の第２の素子領域における不純物領域及びゲート電極が
Ｐ型不純物領域及びＰ型ゲート電極である構成とするこ
とにより、Ｎ型及びＰ型ゲート電極を同時に有するいわ
ゆるデュアルゲート構造の場合にも、細線効果が抑制さ
れた高融点金属シリサイド膜をゲート電極上に有するこ
とが可能になるため、デュアルゲート構造の素子の微細
化、高速化に寄与することができる。
請求項１又は２に係る半導体装置において、半導体基板
の第１の素子領域における不純物領域及びゲート電極が
Ｎ型不純物領域及びＮ型ゲート電極であり、半導体基板
の第２の素子領域における不純物領域及びゲート電極が
Ｐ型不純物領域及びＰ型ゲート電極である構成とするこ
とにより、Ｎ型及びＰ型ゲート電極を同時に有するいわ
ゆるデュアルゲート構造の場合にも、細線効果が抑制さ
れた高融点金属シリサイド膜をゲート電極上に有するこ
とが可能になるため、デュアルゲート構造の素子の微細
化、高速化に寄与することができる。
【００２９】また、請求項４に係る半導体装置は、上記
請求項１乃至３のいずれかに係る半導体装置において、
前記高融点金属シリサイド膜が、ＴｉＳｉ2 膜、ＣｏＳ
ｉ2（コバルトシリサイド）膜、ＮｉＳｉ2 （ニッケル
シリサイド）膜、又はＰｔＳｉ（白金シリサイド）膜で
ある構成とすることにより、不純物領域上及びゲート電
極上に形成されて、容易にその寄生抵抗を低減すること
が可能になるため、素子の微細化、高速化に寄与するこ
とができる。
請求項１乃至３のいずれかに係る半導体装置において、
前記高融点金属シリサイド膜が、ＴｉＳｉ2 膜、ＣｏＳ
ｉ2（コバルトシリサイド）膜、ＮｉＳｉ2 （ニッケル
シリサイド）膜、又はＰｔＳｉ（白金シリサイド）膜で
ある構成とすることにより、不純物領域上及びゲート電
極上に形成されて、容易にその寄生抵抗を低減すること
が可能になるため、素子の微細化、高速化に寄与するこ
とができる。
【００３０】更に、請求項５に係る半導体装置の製造方
法は、半導体基板上にゲート絶縁膜を介して多結晶シリ
コン膜及び非晶質シリコン膜を順に積層した後、これら
の非晶質シリコン膜及び多結晶シリコン膜を所定の形状
にパターニングして、下層の多結晶シリコン膜と上層の
非晶質シリコン膜との２層膜構造からなるゲート電極を
形成する第１の工程と、半導体基板表面及びゲート電極
に所定の不純物を添加して、不純物領域を形成すると共
にゲート電極を導電化する第２の工程と、基体全面に高
融点金属膜を堆積した後、熱処理により不純物領域上及
びゲート電極上の高融点金属膜をシリサイド化すると共
に未反応の高融点金属膜をエッチング除去して、不純物
領域上及びゲート電極上に高融点金属シリサイド膜を自
己整合的に形成する第３の工程とを具備することを特徴
とする。
法は、半導体基板上にゲート絶縁膜を介して多結晶シリ
コン膜及び非晶質シリコン膜を順に積層した後、これら
の非晶質シリコン膜及び多結晶シリコン膜を所定の形状
にパターニングして、下層の多結晶シリコン膜と上層の
非晶質シリコン膜との２層膜構造からなるゲート電極を
形成する第１の工程と、半導体基板表面及びゲート電極
に所定の不純物を添加して、不純物領域を形成すると共
にゲート電極を導電化する第２の工程と、基体全面に高
融点金属膜を堆積した後、熱処理により不純物領域上及
びゲート電極上の高融点金属膜をシリサイド化すると共
に未反応の高融点金属膜をエッチング除去して、不純物
領域上及びゲート電極上に高融点金属シリサイド膜を自
己整合的に形成する第３の工程とを具備することを特徴
とする。
【００３１】このように請求項５に係る半導体装置の製
造方法においては、下層の多結晶シリコン膜と上層の非
晶質シリコン膜との２層膜構造からなるゲート電極を形
成することにより、不純物イオンが結晶のグレインに沿
って深くまで注入されるという性質をもつ多結晶シリコ
ン膜がゲート電極の下層を構成するため、ゲート電極全
体に不純物が均一性よく拡散されて、ゲート電極の空乏
化を抑制することができる。また、ゲート電極上に高融
点金属シリサイド膜を自己整合的に形成する際に、ゲー
ト電極の上層を構成する非晶質シリコン膜上に高融点金
属膜が直接に堆積されて、熱処理によりシリサイド化さ
れるため、このシリサイド化反応が促進されて十分な低
抵抗化を実現することが可能となり、ゲート電極上に形
成された高融点金属シリサイド膜の細線効果を抑制する
ことができる。
造方法においては、下層の多結晶シリコン膜と上層の非
晶質シリコン膜との２層膜構造からなるゲート電極を形
成することにより、不純物イオンが結晶のグレインに沿
って深くまで注入されるという性質をもつ多結晶シリコ
ン膜がゲート電極の下層を構成するため、ゲート電極全
体に不純物が均一性よく拡散されて、ゲート電極の空乏
化を抑制することができる。また、ゲート電極上に高融
点金属シリサイド膜を自己整合的に形成する際に、ゲー
ト電極の上層を構成する非晶質シリコン膜上に高融点金
属膜が直接に堆積されて、熱処理によりシリサイド化さ
れるため、このシリサイド化反応が促進されて十分な低
抵抗化を実現することが可能となり、ゲート電極上に形
成された高融点金属シリサイド膜の細線効果を抑制する
ことができる。
【００３２】このようにして、ゲート電極の空乏化を抑
制することが可能な多結晶シリコン膜の長所と高融点金
属シリサイド膜の細線効果を抑制することが可能な非晶
質シリコン膜の長所を活用することが可能になるため、
ゲート電極上に形成した高融点金属シリサイド膜の細線
効果及びゲート電極の空乏化を同時に抑制することがで
きる。また、ゲート電極の空乏化を抑制するためにゲー
ト電極の厚さを必要以上に薄くすことがなくなるため、
ゲート電極上に高融点金属シリサイド膜を形成する際の
高融点金属シリサイド膜の部分的な過成長（突き抜け）
によるゲート酸化膜の耐圧劣化を防止することができ
る。更に、ゲート電極の空乏化を抑制するために不純物
イオン活性化の際の高温、長時間の熱処理を行う必要が
なくなるため、特にＰＭＯＳトランジスタにおける拡散
係数の大きい不純物の拡散によるパンチスルーや短チャ
ネル効果の発生を防止し、トランジスタ特性の劣化を防
止することができる。
制することが可能な多結晶シリコン膜の長所と高融点金
属シリサイド膜の細線効果を抑制することが可能な非晶
質シリコン膜の長所を活用することが可能になるため、
ゲート電極上に形成した高融点金属シリサイド膜の細線
効果及びゲート電極の空乏化を同時に抑制することがで
きる。また、ゲート電極の空乏化を抑制するためにゲー
ト電極の厚さを必要以上に薄くすことがなくなるため、
ゲート電極上に高融点金属シリサイド膜を形成する際の
高融点金属シリサイド膜の部分的な過成長（突き抜け）
によるゲート酸化膜の耐圧劣化を防止することができ
る。更に、ゲート電極の空乏化を抑制するために不純物
イオン活性化の際の高温、長時間の熱処理を行う必要が
なくなるため、特にＰＭＯＳトランジスタにおける拡散
係数の大きい不純物の拡散によるパンチスルーや短チャ
ネル効果の発生を防止し、トランジスタ特性の劣化を防
止することができる。
【００３３】また、請求項６に係る半導体装置の製造方
法は、上記請求項５に係る半導体装置の製造方法におい
て、前記第１の工程の代わりに、半導体基板上にゲート
絶縁膜を介して多結晶シリコン膜を形成した後、この多
結晶シリコン膜に所定の不純物イオンを注入する工程
と、多結晶シリコン膜上に非晶質シリコン膜を形成した
後、これらの非晶質シリコン膜及び多結晶シリコン膜を
所定の形状にパターニングして、下層の多結晶シリコン
膜と上層の非晶質シリコン膜との２層膜構造からなるゲ
ート電極を形成する工程とを具備する構成とすることに
より、２層膜構造のゲート電極に所定の不純物を添加す
る前に、不純物濃度が低くなる傾向にあるゲート電極の
下層を構成する多結晶シリコン膜に予め所定の不純物イ
オンを注入して、この下層の不純物濃度を高くすること
が可能になるため、ゲート電極全体の不純物濃度が均一
化されて、より効果的にゲート電極の空乏化を抑制する
ことができる。
法は、上記請求項５に係る半導体装置の製造方法におい
て、前記第１の工程の代わりに、半導体基板上にゲート
絶縁膜を介して多結晶シリコン膜を形成した後、この多
結晶シリコン膜に所定の不純物イオンを注入する工程
と、多結晶シリコン膜上に非晶質シリコン膜を形成した
後、これらの非晶質シリコン膜及び多結晶シリコン膜を
所定の形状にパターニングして、下層の多結晶シリコン
膜と上層の非晶質シリコン膜との２層膜構造からなるゲ
ート電極を形成する工程とを具備する構成とすることに
より、２層膜構造のゲート電極に所定の不純物を添加す
る前に、不純物濃度が低くなる傾向にあるゲート電極の
下層を構成する多結晶シリコン膜に予め所定の不純物イ
オンを注入して、この下層の不純物濃度を高くすること
が可能になるため、ゲート電極全体の不純物濃度が均一
化されて、より効果的にゲート電極の空乏化を抑制する
ことができる。
【００３４】また、請求項７に係る半導体装置の製造方
法は、第１及び第２の素子領域の半導体基板上にゲート
絶縁膜を介して多結晶シリコン膜及び非晶質シリコン膜
を順に積層した後、これらの非晶質シリコン膜及び多結
晶シリコン膜を所定の形状にパターニングして、下層の
多結晶シリコン膜と上層の非晶質シリコン膜との２層膜
構造からなる第１及び第２のゲート電極をそれぞれ第１
及び第２の素子領域に形成する第１の工程と、第１の素
子領域の半導体基板表面及び第１のゲート電極に第１導
電型の不純物イオンを選択的に注入し、第２の素子領域
の半導体基板表面及び第２のゲート電極に第２導電型の
不純物イオンを選択的に注入した後、熱処理により不純
物イオンを活性化して、第１及び第２の素子領域にそれ
ぞれ第１導電型及び第２導電型の不純物領域を形成する
と共に、第１及び第２のゲート電極をそれぞれ第１導電
型及び第２導電型のゲート電極にする第３の工程と、基
体全面に高融点金属膜を堆積した後、熱処理により第１
導電型及び第２導電型の不純物領域上並びに第１導電型
及び第２導電型のゲート電極上の高融点金属膜をシリサ
イド化すると共に、未反応の高融点金属膜をエッチング
除去して、第１導電型及び第２導電型の不純物領域上並
びに第１導電型及び第２導電型のゲート電極上に高融点
金属シリサイド膜を自己整合的に形成する第４の工程と
を具備することを特徴とする。
法は、第１及び第２の素子領域の半導体基板上にゲート
絶縁膜を介して多結晶シリコン膜及び非晶質シリコン膜
を順に積層した後、これらの非晶質シリコン膜及び多結
晶シリコン膜を所定の形状にパターニングして、下層の
多結晶シリコン膜と上層の非晶質シリコン膜との２層膜
構造からなる第１及び第２のゲート電極をそれぞれ第１
及び第２の素子領域に形成する第１の工程と、第１の素
子領域の半導体基板表面及び第１のゲート電極に第１導
電型の不純物イオンを選択的に注入し、第２の素子領域
の半導体基板表面及び第２のゲート電極に第２導電型の
不純物イオンを選択的に注入した後、熱処理により不純
物イオンを活性化して、第１及び第２の素子領域にそれ
ぞれ第１導電型及び第２導電型の不純物領域を形成する
と共に、第１及び第２のゲート電極をそれぞれ第１導電
型及び第２導電型のゲート電極にする第３の工程と、基
体全面に高融点金属膜を堆積した後、熱処理により第１
導電型及び第２導電型の不純物領域上並びに第１導電型
及び第２導電型のゲート電極上の高融点金属膜をシリサ
イド化すると共に、未反応の高融点金属膜をエッチング
除去して、第１導電型及び第２導電型の不純物領域上並
びに第１導電型及び第２導電型のゲート電極上に高融点
金属シリサイド膜を自己整合的に形成する第４の工程と
を具備することを特徴とする。
【００３５】このように請求項７に係る半導体装置の製
造方法においては、第１及び第２の素子領域に第１導電
型及び第２導電型の不純物領域を形成すると共に、下層
の多結晶シリコン膜と上層の非晶質シリコン膜との２層
膜構造からなる第１導電型及び第２導電型のゲート電極
を形成し、これら第１導電型及び第２導電型の不純物領
域上並びに第１導電型及び第２導電型のゲート電極上に
高融点金属シリサイド膜を自己整合的に形成することに
より、Ｎ型及びＰ型ゲート電極を同時に有するいわゆる
デュアルゲート構造であっても、ゲート電極の空乏化を
抑制することが可能な多結晶シリコン膜の長所と高融点
金属シリサイド膜の細線効果を抑制することが可能な非
晶質シリコン膜の長所を活用して、ゲート電極上に形成
した高融点金属シリサイド膜の細線効果及びゲート電極
の空乏化を同時に抑制することが可能になるため、デュ
アルゲート構造の素子の微細化、高速化に寄与すること
ができる。
造方法においては、第１及び第２の素子領域に第１導電
型及び第２導電型の不純物領域を形成すると共に、下層
の多結晶シリコン膜と上層の非晶質シリコン膜との２層
膜構造からなる第１導電型及び第２導電型のゲート電極
を形成し、これら第１導電型及び第２導電型の不純物領
域上並びに第１導電型及び第２導電型のゲート電極上に
高融点金属シリサイド膜を自己整合的に形成することに
より、Ｎ型及びＰ型ゲート電極を同時に有するいわゆる
デュアルゲート構造であっても、ゲート電極の空乏化を
抑制することが可能な多結晶シリコン膜の長所と高融点
金属シリサイド膜の細線効果を抑制することが可能な非
晶質シリコン膜の長所を活用して、ゲート電極上に形成
した高融点金属シリサイド膜の細線効果及びゲート電極
の空乏化を同時に抑制することが可能になるため、デュ
アルゲート構造の素子の微細化、高速化に寄与すること
ができる。
【００３６】また、請求項８に係る半導体装置の製造方
法は、上記請求項７に係る半導体装置の製造方法におい
て、前記第１の工程の代わりに、第１及び第２の素子領
域の半導体基板上にゲート絶縁膜を介して多結晶シリコ
ン膜を形成した後、第１の素子領域における多結晶シリ
コン膜に第１導電型の不純物イオンを選択的に注入する
工程と、多結晶シリコン膜上に非晶質シリコン膜を形成
した後、これらの非晶質シリコン膜及び多結晶シリコン
膜を所定の形状にパターニングして、下層の多結晶シリ
コン膜と上層の非晶質シリコン膜との２層膜構造からな
る第１及び第２のゲート電極をそれぞれ前記第１及び第
２の素子領域に形成する工程とを具備する構成とするこ
とにより、第１の素子領域における２層膜構造の第１の
ゲート電極に第１導電型の不純物を添加する前に、不純
物濃度が低くなる傾向にある第１のゲート電極の下層を
構成する多結晶シリコン膜に予め第１導電型の不純物イ
オンを選択的に注入して、この下層の不純物濃度を高く
することが可能になるため、より効果的に第１導電型の
ゲート電極の空乏化を抑制することができる。
法は、上記請求項７に係る半導体装置の製造方法におい
て、前記第１の工程の代わりに、第１及び第２の素子領
域の半導体基板上にゲート絶縁膜を介して多結晶シリコ
ン膜を形成した後、第１の素子領域における多結晶シリ
コン膜に第１導電型の不純物イオンを選択的に注入する
工程と、多結晶シリコン膜上に非晶質シリコン膜を形成
した後、これらの非晶質シリコン膜及び多結晶シリコン
膜を所定の形状にパターニングして、下層の多結晶シリ
コン膜と上層の非晶質シリコン膜との２層膜構造からな
る第１及び第２のゲート電極をそれぞれ前記第１及び第
２の素子領域に形成する工程とを具備する構成とするこ
とにより、第１の素子領域における２層膜構造の第１の
ゲート電極に第１導電型の不純物を添加する前に、不純
物濃度が低くなる傾向にある第１のゲート電極の下層を
構成する多結晶シリコン膜に予め第１導電型の不純物イ
オンを選択的に注入して、この下層の不純物濃度を高く
することが可能になるため、より効果的に第１導電型の
ゲート電極の空乏化を抑制することができる。
【００３７】また、請求項９に係る半導体装置の製造方
法は、上記請求項８に係る半導体装置の製造方法におい
て、第１の素子領域における多結晶シリコン膜に選択的
に注入する第１導電型の不純物イオンがＮ型不純物イオ
ンである構成とすることにより、特にゲート電極の空乏
化が顕著に生じる傾向にあるＮ型ゲート電極の下層の不
純物濃度を高くして、より効果的にＮ型ゲート電極の空
乏化を抑制することができる。
法は、上記請求項８に係る半導体装置の製造方法におい
て、第１の素子領域における多結晶シリコン膜に選択的
に注入する第１導電型の不純物イオンがＮ型不純物イオ
ンである構成とすることにより、特にゲート電極の空乏
化が顕著に生じる傾向にあるＮ型ゲート電極の下層の不
純物濃度を高くして、より効果的にＮ型ゲート電極の空
乏化を抑制することができる。
【００３８】また、請求項１０に係る半導体装置の製造
方法は、上記請求項９に係る半導体装置の製造方法にお
いて、第１の素子領域における多結晶シリコン膜にＮ型
不純物イオンを選択的に注入する工程の後、第２の素子
領域における多結晶シリコン膜にＰ型不純物イオンを選
択的に注入する工程を具備する構成とすることにより、
Ｎ型ゲート電極の下層の不純物濃度のみならず、Ｐ型ゲ
ート電極の下層の不純物濃度をも高くして、より効果的
にＮ型及びＰ型双方のゲート電極の空乏化を抑制するこ
とができる。
方法は、上記請求項９に係る半導体装置の製造方法にお
いて、第１の素子領域における多結晶シリコン膜にＮ型
不純物イオンを選択的に注入する工程の後、第２の素子
領域における多結晶シリコン膜にＰ型不純物イオンを選
択的に注入する工程を具備する構成とすることにより、
Ｎ型ゲート電極の下層の不純物濃度のみならず、Ｐ型ゲ
ート電極の下層の不純物濃度をも高くして、より効果的
にＮ型及びＰ型双方のゲート電極の空乏化を抑制するこ
とができる。
【００３９】また、請求項１１に係る半導体装置の製造
方法は、第１及び第２の素子領域の半導体基板上にゲー
ト絶縁膜を介して非晶質シリコン膜を堆積した後、この
非晶質シリコン膜を所定の形状にパターニングして、非
晶質シリコン膜からなる第１及び第２のゲート電極を形
成する第１の工程と、第１の素子領域の半導体基板表面
及び第１のゲート電極にＮ型不純物イオンを選択的に注
入した後、第１の熱処理によりＮ型不純物イオンを活性
化して、第１の素子領域の半導体基板表面にＮ型不純物
領域を形成すると共に、第１のゲート電極をＮ型ゲート
電極にする第２の工程と、第２の素子領域の半導体基板
表面及び第２のゲート電極にＰ型不純物イオンを選択的
に注入した後、第２の熱処理によりＰ型不純物イオンを
活性化して、第２の素子領域の半導体基板表面にＰ型不
純物領域を形成すると共に、第２のゲート電極をＰ型ゲ
ート電極にする第３の工程と、基体全面に高融点金属膜
を堆積した後、熱処理によりＮ型及びＰ型不純物領域上
並びにＮ型及びＰ型ゲート電極上の高融点金属膜をシリ
サイド化すると共に、未反応の高融点金属膜をエッチン
グ除去して、Ｎ型及びＰ型不純物領域上並びにＮ型及び
Ｐ型ゲート電極上に高融点金属シリサイド膜を自己整合
的に形成する第４の工程とを具備することを特徴とす
る。
方法は、第１及び第２の素子領域の半導体基板上にゲー
ト絶縁膜を介して非晶質シリコン膜を堆積した後、この
非晶質シリコン膜を所定の形状にパターニングして、非
晶質シリコン膜からなる第１及び第２のゲート電極を形
成する第１の工程と、第１の素子領域の半導体基板表面
及び第１のゲート電極にＮ型不純物イオンを選択的に注
入した後、第１の熱処理によりＮ型不純物イオンを活性
化して、第１の素子領域の半導体基板表面にＮ型不純物
領域を形成すると共に、第１のゲート電極をＮ型ゲート
電極にする第２の工程と、第２の素子領域の半導体基板
表面及び第２のゲート電極にＰ型不純物イオンを選択的
に注入した後、第２の熱処理によりＰ型不純物イオンを
活性化して、第２の素子領域の半導体基板表面にＰ型不
純物領域を形成すると共に、第２のゲート電極をＰ型ゲ
ート電極にする第３の工程と、基体全面に高融点金属膜
を堆積した後、熱処理によりＮ型及びＰ型不純物領域上
並びにＮ型及びＰ型ゲート電極上の高融点金属膜をシリ
サイド化すると共に、未反応の高融点金属膜をエッチン
グ除去して、Ｎ型及びＰ型不純物領域上並びにＮ型及び
Ｐ型ゲート電極上に高融点金属シリサイド膜を自己整合
的に形成する第４の工程とを具備することを特徴とす
る。
【００４０】このように請求項１１に係る半導体装置の
製造方法においては、非晶質シリコン膜からなるＮ型及
びＰ型ゲート電極上に高融点金属シリサイド膜を自己整
合的に形成していることにより、これらＮ型及びＰ型ゲ
ート電極上に形成された高融点金属シリサイド膜の細線
効果を抑制することができる。
製造方法においては、非晶質シリコン膜からなるＮ型及
びＰ型ゲート電極上に高融点金属シリサイド膜を自己整
合的に形成していることにより、これらＮ型及びＰ型ゲ
ート電極上に形成された高融点金属シリサイド膜の細線
効果を抑制することができる。
【００４１】また、第１のゲート電極にＮ型不純物イオ
ンを選択的に注入し、このＮ型不純物イオンを活性化す
るための第１の熱処理を行った後に、第２のゲート電極
にＰ型不純物イオンを選択的に注入し、このＰ型不純物
イオンを活性化するための第２の熱処理を行うことによ
り、第１の熱処理の際には未だ第２のゲート電極にＰ型
不純物は添加されていないため、イオン注入する際のＮ
型不純物イオンの飛程が相対的に小さく、またＮ型不純
物の拡散係数が相対的に小さくとも、拡散係数が大きい
Ｐ型不純物の拡散によるパンチスルーや短チャネル効果
の発生等によりＰＭＯＳトランジスタ特性の劣化を招く
ことなく、非晶質シリコン膜からなる第１のゲート電極
全体にＮ型不純物を十分に拡散することが可能になるた
め、特に顕著に生じる傾向にあるＮ型ゲート電極の空乏
化を抑制することができる。
ンを選択的に注入し、このＮ型不純物イオンを活性化す
るための第１の熱処理を行った後に、第２のゲート電極
にＰ型不純物イオンを選択的に注入し、このＰ型不純物
イオンを活性化するための第２の熱処理を行うことによ
り、第１の熱処理の際には未だ第２のゲート電極にＰ型
不純物は添加されていないため、イオン注入する際のＮ
型不純物イオンの飛程が相対的に小さく、またＮ型不純
物の拡散係数が相対的に小さくとも、拡散係数が大きい
Ｐ型不純物の拡散によるパンチスルーや短チャネル効果
の発生等によりＰＭＯＳトランジスタ特性の劣化を招く
ことなく、非晶質シリコン膜からなる第１のゲート電極
全体にＮ型不純物を十分に拡散することが可能になるた
め、特に顕著に生じる傾向にあるＮ型ゲート電極の空乏
化を抑制することができる。
【００４２】このようにして、Ｎ型ゲート電極の導電化
をＰ型ゲート電極の導電化よりも先行させることによっ
てＮ型ゲート電極の空乏化の抑制を可能にすると共に、
ゲート電極上に形成した高融点金属シリサイド膜の細線
効果を抑制することが可能な非晶質シリコン膜を長所を
活用することにより、デュアルゲート構造であっても、
Ｎ型ゲート電極の空乏化とゲート電極上に形成した高融
点金属シリサイド膜の細線効果とを同時に抑制すること
ができる。更に、ゲート電極の空乏化を抑制するために
ゲート電極の厚さを薄くする必要がなくなるため、ゲー
ト電極上に高融点金属シリサイド膜を形成する際の高融
点金属シリサイド膜の部分的な過成長（突き抜け）によ
るゲート酸化膜の耐圧劣化を防止し、トランジスタ特性
の劣化を防止することができる。
をＰ型ゲート電極の導電化よりも先行させることによっ
てＮ型ゲート電極の空乏化の抑制を可能にすると共に、
ゲート電極上に形成した高融点金属シリサイド膜の細線
効果を抑制することが可能な非晶質シリコン膜を長所を
活用することにより、デュアルゲート構造であっても、
Ｎ型ゲート電極の空乏化とゲート電極上に形成した高融
点金属シリサイド膜の細線効果とを同時に抑制すること
ができる。更に、ゲート電極の空乏化を抑制するために
ゲート電極の厚さを薄くする必要がなくなるため、ゲー
ト電極上に高融点金属シリサイド膜を形成する際の高融
点金属シリサイド膜の部分的な過成長（突き抜け）によ
るゲート酸化膜の耐圧劣化を防止し、トランジスタ特性
の劣化を防止することができる。
【００４３】また、請求項１２に係る半導体装置の製造
方法は、上記請求項１１に係る半導体装置の製造方法に
おいて、前記第２の工程の代わりに、第１の素子領域の
半導体基板表面及び第１のゲート電極にＮ型不純物イオ
ンを選択的に注入した後、Ｎ型不純物イオンを活性化す
る熱処理条件の気相成長法により基体全面に絶縁膜を形
成し、同時に第１の素子領域の半導体基板表面にＮ型不
純物領域を形成すると共に、第１のゲート電極をＮ型ゲ
ート電極にする工程を具備し、前記第３の工程が、絶縁
膜を通して第２の素子領域の半導体基板表面及び第２の
ゲート電極にＰ型不純物イオンを選択的に注入した後、
所定の熱処理によりＰ型不純物イオンを活性化して、第
２の素子領域の半導体基板表面にＰ型不純物領域を形成
すると共に、第２のゲート電極をＰ型ゲート電極にする
工程であることを特徴とする。
方法は、上記請求項１１に係る半導体装置の製造方法に
おいて、前記第２の工程の代わりに、第１の素子領域の
半導体基板表面及び第１のゲート電極にＮ型不純物イオ
ンを選択的に注入した後、Ｎ型不純物イオンを活性化す
る熱処理条件の気相成長法により基体全面に絶縁膜を形
成し、同時に第１の素子領域の半導体基板表面にＮ型不
純物領域を形成すると共に、第１のゲート電極をＮ型ゲ
ート電極にする工程を具備し、前記第３の工程が、絶縁
膜を通して第２の素子領域の半導体基板表面及び第２の
ゲート電極にＰ型不純物イオンを選択的に注入した後、
所定の熱処理によりＰ型不純物イオンを活性化して、第
２の素子領域の半導体基板表面にＰ型不純物領域を形成
すると共に、第２のゲート電極をＰ型ゲート電極にする
工程であることを特徴とする。
【００４４】このように請求項１２に係る半導体装置の
製造方法においては、非晶質シリコン膜からなるＮ型及
びＰ型ゲート電極上に高融点金属シリサイド膜を自己整
合的に形成していること、及び非晶質シリコン膜からな
る第１のゲート電極にＮ型不純物イオンを選択的に注入
した後に絶縁膜を形成しているが、この絶縁膜を形成す
る際の熱処理条件がＮ型不純物イオンを活性化するに足
りる条件であることにより、上記請求項１１に係る半導
体装置の製造方法の場合と同様に、Ｎ型及びＰ型ゲート
電極上に形成された高融点金属シリサイド膜の細線効果
を抑制し、Ｎ型ゲート電極の空乏化を抑制し、ゲート酸
化膜の耐圧劣化によるトランジスタ特性の劣化を防止す
ることができる。また、第１のゲート電極へのＮ型不純
物イオンの注入後に形成した絶縁膜は、第２の素子領域
の半導体基板表面及び第２のゲート電極にＰ型不純物イ
オンを選択的に注入する際のスクリーン酸化膜となるた
め、拡散係数が大きいＰ型不純物であっても、第２の素
子領域の半導体基板表面に形成するＰ型不純物領域の接
合深さを容易に浅くすることが可能になり、ＰＭＯＳト
ランジスタ特性を向上させることができる。
製造方法においては、非晶質シリコン膜からなるＮ型及
びＰ型ゲート電極上に高融点金属シリサイド膜を自己整
合的に形成していること、及び非晶質シリコン膜からな
る第１のゲート電極にＮ型不純物イオンを選択的に注入
した後に絶縁膜を形成しているが、この絶縁膜を形成す
る際の熱処理条件がＮ型不純物イオンを活性化するに足
りる条件であることにより、上記請求項１１に係る半導
体装置の製造方法の場合と同様に、Ｎ型及びＰ型ゲート
電極上に形成された高融点金属シリサイド膜の細線効果
を抑制し、Ｎ型ゲート電極の空乏化を抑制し、ゲート酸
化膜の耐圧劣化によるトランジスタ特性の劣化を防止す
ることができる。また、第１のゲート電極へのＮ型不純
物イオンの注入後に形成した絶縁膜は、第２の素子領域
の半導体基板表面及び第２のゲート電極にＰ型不純物イ
オンを選択的に注入する際のスクリーン酸化膜となるた
め、拡散係数が大きいＰ型不純物であっても、第２の素
子領域の半導体基板表面に形成するＰ型不純物領域の接
合深さを容易に浅くすることが可能になり、ＰＭＯＳト
ランジスタ特性を向上させることができる。
【００４５】また、請求項１３に係る半導体装置の製造
方法は、上記請求項５乃至１２のいずれかに係る半導体
装置の製造方法において、前記高融点金属シリサイド膜
が、ＴｉＳｉ2 膜、ＣｏＳｉ2 膜、ＮｉＳｉ2 膜、又は
ＰｔＳｉ膜である構成とすることにより、不純物領域上
及びゲート電極上に自己整合的に形成されて、容易にそ
の容易に寄生抵抗を低減することが可能になるため、素
子の微細化、高速化に寄与することができる。
方法は、上記請求項５乃至１２のいずれかに係る半導体
装置の製造方法において、前記高融点金属シリサイド膜
が、ＴｉＳｉ2 膜、ＣｏＳｉ2 膜、ＮｉＳｉ2 膜、又は
ＰｔＳｉ膜である構成とすることにより、不純物領域上
及びゲート電極上に自己整合的に形成されて、容易にそ
の容易に寄生抵抗を低減することが可能になるため、素
子の微細化、高速化に寄与することができる。
【００４６】なお、本発明に関連する先行技術として、
特開平３−２０９８３４号の「ＭＩＳ型半導体装置の製
造方法」及び特開平７−３７９９２号の「半導体装置の
製造方法」がある。以下、本発明との本質的な差異につ
いて述べておく。
特開平３−２０９８３４号の「ＭＩＳ型半導体装置の製
造方法」及び特開平７−３７９９２号の「半導体装置の
製造方法」がある。以下、本発明との本質的な差異につ
いて述べておく。
【００４７】特開平３−２０９８３４号の「ＭＩＳ型半
導体装置の製造方法」においては、その請求項１に「露
出した多結晶シリコン表面にチタンシリサイドを自己整
合的に形成する半導体装置の製造方法において、半導体
基板上にゲート絶縁膜を介して多結晶シリコン膜を形成
する工程と、……多結晶シリコン膜に不純物イオンを注
入することにより該多結晶シリコン膜の表面近傍をアモ
ルファス化する工程と、該多結晶シリコン膜をフォトリ
ソ技術とエッチング技術によりゲート電極および配線に
加工する工程と、……半導体基板全面にチタン金属膜を
形成する工程と、該チタン金属膜を形成した半導体基板
を加熱処理することにより露出したシリコン表面および
前記ゲート電極上のチタンをチタンシリサイドに変化さ
せる工程と、該チタンシリサイド以外のチタン化合物及
びチタン金属を選択的に除去する工程からなることを特
徴とするＭＩＳ型半導体装置の製造方法」とある。な
お、他の請求項２〜５は、請求項１を引用して技術的限
定を加えたものである。
導体装置の製造方法」においては、その請求項１に「露
出した多結晶シリコン表面にチタンシリサイドを自己整
合的に形成する半導体装置の製造方法において、半導体
基板上にゲート絶縁膜を介して多結晶シリコン膜を形成
する工程と、……多結晶シリコン膜に不純物イオンを注
入することにより該多結晶シリコン膜の表面近傍をアモ
ルファス化する工程と、該多結晶シリコン膜をフォトリ
ソ技術とエッチング技術によりゲート電極および配線に
加工する工程と、……半導体基板全面にチタン金属膜を
形成する工程と、該チタン金属膜を形成した半導体基板
を加熱処理することにより露出したシリコン表面および
前記ゲート電極上のチタンをチタンシリサイドに変化さ
せる工程と、該チタンシリサイド以外のチタン化合物及
びチタン金属を選択的に除去する工程からなることを特
徴とするＭＩＳ型半導体装置の製造方法」とある。な
お、他の請求項２〜５は、請求項１を引用して技術的限
定を加えたものである。
【００４８】このように特開平３−２０９８３４号に係
る製造方法によって製造した半導体装置は、多結晶シリ
コン膜からなるゲート電極上にチタンシリサイドが形成
されている構造となっている。このことは、実施例中に
「すなわち、アモルファス化したシリコン層４をすべて
チタンシリサイド７にでき、かつ多結晶シリコン膜３は
そのまま残る……」とあること及び添付図面からも裏付
けられる。従って、本発明の請求項１に係る半導体装
置、即ち、ゲート電極上に高融点金属シリサイド膜が形
成されている半導体装置であって、ゲート電極が下層の
多結晶シリコン膜と上層の非晶質シリコン膜との２層膜
構造になっていることを特徴とする半導体装置は、その
構造において、特開平３−２０９８３４号の製造方法に
よって製造した半導体装置と本質的に異なることが明ら
かである。
る製造方法によって製造した半導体装置は、多結晶シリ
コン膜からなるゲート電極上にチタンシリサイドが形成
されている構造となっている。このことは、実施例中に
「すなわち、アモルファス化したシリコン層４をすべて
チタンシリサイド７にでき、かつ多結晶シリコン膜３は
そのまま残る……」とあること及び添付図面からも裏付
けられる。従って、本発明の請求項１に係る半導体装
置、即ち、ゲート電極上に高融点金属シリサイド膜が形
成されている半導体装置であって、ゲート電極が下層の
多結晶シリコン膜と上層の非晶質シリコン膜との２層膜
構造になっていることを特徴とする半導体装置は、その
構造において、特開平３−２０９８３４号の製造方法に
よって製造した半導体装置と本質的に異なることが明ら
かである。
【００４９】同様に、本発明の請求項２に係る半導体装
置、即ち、ゲート電極上に高融点金属シリサイド膜が形
成されている半導体装置であって、ゲート電極が非晶質
シリコン膜からなることを特徴とする半導体装置も、そ
の構造において、特開平３−２０９８３４号の製造方法
によって製造した半導体装置と本質的に異なる。
置、即ち、ゲート電極上に高融点金属シリサイド膜が形
成されている半導体装置であって、ゲート電極が非晶質
シリコン膜からなることを特徴とする半導体装置も、そ
の構造において、特開平３−２０９８３４号の製造方法
によって製造した半導体装置と本質的に異なる。
【００５０】また、特開平３−２０９８３４号に係る製
造方法は、半導体基板上にゲート絶縁膜を介して形成し
た多結晶シリコン膜に不純物イオンを注入してその表面
近傍をアモルファス化し、この表面近傍をアモルファス
化した多結晶シリコン膜をゲート電極に加工し、このゲ
ート電極上にチタン金属膜を形成し、加熱処理によりゲ
ート電極表面のアモルファス化したシリコン層を全てチ
タンシリサイド化して、ゲート電極上にチタンシリサイ
ドを自己整合的に形成するものである。
造方法は、半導体基板上にゲート絶縁膜を介して形成し
た多結晶シリコン膜に不純物イオンを注入してその表面
近傍をアモルファス化し、この表面近傍をアモルファス
化した多結晶シリコン膜をゲート電極に加工し、このゲ
ート電極上にチタン金属膜を形成し、加熱処理によりゲ
ート電極表面のアモルファス化したシリコン層を全てチ
タンシリサイド化して、ゲート電極上にチタンシリサイ
ドを自己整合的に形成するものである。
【００５１】従って、本発明の請求項５に係る半導体装
置の製造方法、即ち、半導体基板上にゲート絶縁膜を介
して下層の多結晶シリコン膜と上層の非晶質シリコン膜
との２層膜構造からなるゲート電極を形成し、このゲー
ト電極上に高融点金属膜を堆積し、熱処理によりゲート
電極上の高融点金属膜をシリサイド化して、ゲート電極
上に高融点金属シリサイド膜を自己整合的に形成するこ
とを特徴とする半導体装置の製造方法は、特開平３−２
０９８３４号の製造方法と本質的に異なる。
置の製造方法、即ち、半導体基板上にゲート絶縁膜を介
して下層の多結晶シリコン膜と上層の非晶質シリコン膜
との２層膜構造からなるゲート電極を形成し、このゲー
ト電極上に高融点金属膜を堆積し、熱処理によりゲート
電極上の高融点金属膜をシリサイド化して、ゲート電極
上に高融点金属シリサイド膜を自己整合的に形成するこ
とを特徴とする半導体装置の製造方法は、特開平３−２
０９８３４号の製造方法と本質的に異なる。
【００５２】同様に、本発明の請求項１１に係る半導体
装置の製造方法、即ち、第１及び第２の素子領域の半導
体基板上にゲート絶縁膜を介して非晶質シリコン膜から
なる第１及び第２のゲート電極を形成し、第１のゲート
電極にＮ型不純物イオンを選択的に注入した後、第１の
熱処理によりＮ型不純物イオンを活性化して第１のゲー
ト電極をＮ型ゲート電極にし、続いて、第２のゲート電
極にＰ型不純物イオンを選択的に注入した後、第２の熱
処理によりＰ型不純物イオンを活性化して第２のゲート
電極をＰ型ゲート電極し、これらのＮ型及びＰ型ゲート
電極上に高融点金属シリサイド膜を自己整合的に形成す
ることを特徴とする半導体装置の製造方法も、特開平３
−２０９８３４号の製造方法と本質的に異なる。
装置の製造方法、即ち、第１及び第２の素子領域の半導
体基板上にゲート絶縁膜を介して非晶質シリコン膜から
なる第１及び第２のゲート電極を形成し、第１のゲート
電極にＮ型不純物イオンを選択的に注入した後、第１の
熱処理によりＮ型不純物イオンを活性化して第１のゲー
ト電極をＮ型ゲート電極にし、続いて、第２のゲート電
極にＰ型不純物イオンを選択的に注入した後、第２の熱
処理によりＰ型不純物イオンを活性化して第２のゲート
電極をＰ型ゲート電極し、これらのＮ型及びＰ型ゲート
電極上に高融点金属シリサイド膜を自己整合的に形成す
ることを特徴とする半導体装置の製造方法も、特開平３
−２０９８３４号の製造方法と本質的に異なる。
【００５３】他方、特開平７−３７９９２号の「半導体
装置の製造方法」においては、請求項１に「……ゲート
絶縁膜が形成された半導体基板上にアモルファスシリコ
ン層を形成する工程と、……熱処理することによって前
記アモルファスシリコン層を多結晶シリコン層にする工
程と、この多結晶シリコン層に金属シリサイド層を形成
した後、この金属シリサイド層および多結晶シリコン層
をパターニングしてゲート電極を形成する工程と、を備
えていることを特徴とする半導体装置の製造方法」とあ
る。なお、他の請求項２〜４も、上記引用した内容にお
いては請求項１と共通する。このように特開平７−３７
９９２号に係る製造方法によって製造した半導体装置
は、多結晶シリコン膜からなるゲート電極上に金属シリ
サイドが形成されている構造となっている。このこと
は、添付図面からも裏付けられる。従って、本発明の請
求項１に係る半導体装置、即ち、下層の多結晶シリコン
膜と上層の非晶質シリコン膜との２層膜構造になってい
るゲート電極上に高融点金属シリサイド膜が形成されて
いる半導体装置は、その構造において、特開平７−３７
９９２号の製造方法によって製造した半導体装置と本質
的に異なることが明らかである。
装置の製造方法」においては、請求項１に「……ゲート
絶縁膜が形成された半導体基板上にアモルファスシリコ
ン層を形成する工程と、……熱処理することによって前
記アモルファスシリコン層を多結晶シリコン層にする工
程と、この多結晶シリコン層に金属シリサイド層を形成
した後、この金属シリサイド層および多結晶シリコン層
をパターニングしてゲート電極を形成する工程と、を備
えていることを特徴とする半導体装置の製造方法」とあ
る。なお、他の請求項２〜４も、上記引用した内容にお
いては請求項１と共通する。このように特開平７−３７
９９２号に係る製造方法によって製造した半導体装置
は、多結晶シリコン膜からなるゲート電極上に金属シリ
サイドが形成されている構造となっている。このこと
は、添付図面からも裏付けられる。従って、本発明の請
求項１に係る半導体装置、即ち、下層の多結晶シリコン
膜と上層の非晶質シリコン膜との２層膜構造になってい
るゲート電極上に高融点金属シリサイド膜が形成されて
いる半導体装置は、その構造において、特開平７−３７
９９２号の製造方法によって製造した半導体装置と本質
的に異なることが明らかである。
【００５４】同様に、本発明の請求項２に係る半導体装
置、即ち、非晶質シリコン膜からなるゲート電極上に高
融点金属シリサイド膜が形成されている半導体装置も、
その構造において、特開平７−３７９９２号の製造方法
によって製造した半導体装置と本質的に異なる。
置、即ち、非晶質シリコン膜からなるゲート電極上に高
融点金属シリサイド膜が形成されている半導体装置も、
その構造において、特開平７−３７９９２号の製造方法
によって製造した半導体装置と本質的に異なる。
【００５５】また、特開平７−３７９９２号に係る製造
方法は、ゲート絶縁膜が形成された半導体基板上にアモ
ルファスシリコン層を形成した後、このアモルファスシ
リコン層を熱処理によって多結晶シリコン層にし、この
多結晶シリコン層に金属シリサイド層を形成し、この金
属シリサイド層および多結晶シリコン層をパターニング
してゲート電極を形成する形成するものである。従っ
て、本発明の請求項５に係る半導体装置の製造方法、即
ち、半導体基板上にゲート絶縁膜を介して下層の多結晶
シリコン膜と上層の非晶質シリコン膜との２層膜構造か
らなるゲート電極を形成し、このゲート電極上に高融点
金属シリサイド膜を自己整合的に形成することを特徴と
する半導体装置の製造方法は、特開平７−３７９９２号
の製造方法と本質的に異なる。
方法は、ゲート絶縁膜が形成された半導体基板上にアモ
ルファスシリコン層を形成した後、このアモルファスシ
リコン層を熱処理によって多結晶シリコン層にし、この
多結晶シリコン層に金属シリサイド層を形成し、この金
属シリサイド層および多結晶シリコン層をパターニング
してゲート電極を形成する形成するものである。従っ
て、本発明の請求項５に係る半導体装置の製造方法、即
ち、半導体基板上にゲート絶縁膜を介して下層の多結晶
シリコン膜と上層の非晶質シリコン膜との２層膜構造か
らなるゲート電極を形成し、このゲート電極上に高融点
金属シリサイド膜を自己整合的に形成することを特徴と
する半導体装置の製造方法は、特開平７−３７９９２号
の製造方法と本質的に異なる。
【００５６】同様に、本発明の請求項１１に係る半導体
装置の製造方法、即ち、第１及び第２の素子領域の半導
体基板上にゲート絶縁膜を介して非晶質シリコン膜から
なる第１及び第２のゲート電極を形成し、第１のゲート
電極にＮ型不純物イオンを選択的に注入した後、第１の
熱処理によりＮ型不純物イオンを活性化して第１のゲー
ト電極をＮ型ゲート電極にし、続いて、第２のゲート電
極にＰ型不純物イオンを選択的に注入した後、第２の熱
処理によりＰ型不純物イオンを活性化して第２のゲート
電極をＰ型ゲート電極し、これらのＮ型及びＰ型ゲート
電極上に高融点金属シリサイド膜を自己整合的に形成す
ることを特徴とする半導体装置の製造方法も、特開平７
−３７９９２号の製造方法と本質的に異なる。
装置の製造方法、即ち、第１及び第２の素子領域の半導
体基板上にゲート絶縁膜を介して非晶質シリコン膜から
なる第１及び第２のゲート電極を形成し、第１のゲート
電極にＮ型不純物イオンを選択的に注入した後、第１の
熱処理によりＮ型不純物イオンを活性化して第１のゲー
ト電極をＮ型ゲート電極にし、続いて、第２のゲート電
極にＰ型不純物イオンを選択的に注入した後、第２の熱
処理によりＰ型不純物イオンを活性化して第２のゲート
電極をＰ型ゲート電極し、これらのＮ型及びＰ型ゲート
電極上に高融点金属シリサイド膜を自己整合的に形成す
ることを特徴とする半導体装置の製造方法も、特開平７
−３７９９２号の製造方法と本質的に異なる。
【００５７】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）本発明の第１の実施の形態に係るデ
ュアルゲート構造のＣ−ＭＯＳトランジスタ及びその製
造方法を、図１〜図１４を用いて説明する。ここで、図
１は本実施形態に係るデュアルゲート構造のＣ−ＭＯＳ
トランジスタを示す断面図であり、図２〜図１２はそれ
ぞれ図１のＣ−ＭＯＳトランジスタの製造方法を説明す
るための工程断面図であり、図１３は図１のＣ−ＭＯＳ
トランジスタのゲート電極の幅とシート抵抗との関係を
示すグラフであり、図１４は本実施形態の比較例の不純
物領域及びゲート電極の幅とシート抵抗との関係を示す
グラフである。
本発明の実施の形態を説明する。 （第１の実施形態）本発明の第１の実施の形態に係るデ
ュアルゲート構造のＣ−ＭＯＳトランジスタ及びその製
造方法を、図１〜図１４を用いて説明する。ここで、図
１は本実施形態に係るデュアルゲート構造のＣ−ＭＯＳ
トランジスタを示す断面図であり、図２〜図１２はそれ
ぞれ図１のＣ−ＭＯＳトランジスタの製造方法を説明す
るための工程断面図であり、図１３は図１のＣ−ＭＯＳ
トランジスタのゲート電極の幅とシート抵抗との関係を
示すグラフであり、図１４は本実施形態の比較例の不純
物領域及びゲート電極の幅とシート抵抗との関係を示す
グラフである。
【００５８】図１に示すように、素子分離領域のＳｉ基
板１１上には、素子分離用酸化膜１２が形成されてお
り、この素子分離用酸化膜１２によって素子領域が分離
されている。なお、この素子分離用酸化膜１２の代わり
に、トレンチ法を用いて形成した素子分離用溝によって
素子領域を分離してもよい。また、これらの素子領域の
うち、ＮＭＯＳ領域のＳｉ基板１１表面にはＰ型ウェル
１３が形成され、ＰＭＯＳ領域のＳｉ基板１１表面には
Ｎ型ウェル１４が形成されている。更に、ＭＯＳトラン
ジスタのソース／ドレイン間のパンチスルーの抑制を目
的とした埋め込み層（図示せず）も形成されている。
板１１上には、素子分離用酸化膜１２が形成されてお
り、この素子分離用酸化膜１２によって素子領域が分離
されている。なお、この素子分離用酸化膜１２の代わり
に、トレンチ法を用いて形成した素子分離用溝によって
素子領域を分離してもよい。また、これらの素子領域の
うち、ＮＭＯＳ領域のＳｉ基板１１表面にはＰ型ウェル
１３が形成され、ＰＭＯＳ領域のＳｉ基板１１表面には
Ｎ型ウェル１４が形成されている。更に、ＭＯＳトラン
ジスタのソース／ドレイン間のパンチスルーの抑制を目
的とした埋め込み層（図示せず）も形成されている。
【００５９】また、ＮＭＯＳ領域のＰ型ウェル１３表面
には、Ｎ型不純物として例えばＡｓが添加された高濃度
のＮ+ 不純物領域１５ａ、１５ｂが相対して形成され、
これらＮ+ 不純物領域１５ａ、１５ｂに挟まれた領域が
チャネル領域となっている。そして、これらＮ+ 不純物
領域１５ａ、１５ｂに隣接して、そのチャネル領域側に
は、低濃度のＮ- 不純物領域（図示せず）が形成されて
いる。こうして、Ｎ+不純物領域１５ａ、１５ｂとＮ-
不純物領域とが一体となってＬＤＤ構造のソース／ドレ
インを構成している。
には、Ｎ型不純物として例えばＡｓが添加された高濃度
のＮ+ 不純物領域１５ａ、１５ｂが相対して形成され、
これらＮ+ 不純物領域１５ａ、１５ｂに挟まれた領域が
チャネル領域となっている。そして、これらＮ+ 不純物
領域１５ａ、１５ｂに隣接して、そのチャネル領域側に
は、低濃度のＮ- 不純物領域（図示せず）が形成されて
いる。こうして、Ｎ+不純物領域１５ａ、１５ｂとＮ-
不純物領域とが一体となってＬＤＤ構造のソース／ドレ
インを構成している。
【００６０】同様にして、ＰＭＯＳ領域のＮ型ウェル１
４表面には、Ｐ型不純物として例えばＢが添加された高
濃度のＰ+ 不純物領域１６ａ、１６ｂ及び低濃度のＰ-
不純物領域（図示せず）が相対して形成され、これらＰ
- 不純物領域に挟まれた領域がチャネル領域となってい
る。そしてＰ+ 不純物領域１６ａ、１６ｂとＰ- 不純物
領域とが一体となってＬＤＤ構造のソース／ドレインを
構成している。また、Ｐ型ウェル１３表面のＮ- 不純物
領域に挟まれたチャネル領域上には、厚さ５ｎｍ程度の
ゲート酸化膜１７が形成されている。そしてこのゲート
酸化膜１７上には、Ｎ型不純物が添加されている例えば
厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜１８ａ
と例えば厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１
９ａとが順に積層された２層膜構造からなるＮ型ゲート
電極２０ａが形成されている。
４表面には、Ｐ型不純物として例えばＢが添加された高
濃度のＰ+ 不純物領域１６ａ、１６ｂ及び低濃度のＰ-
不純物領域（図示せず）が相対して形成され、これらＰ
- 不純物領域に挟まれた領域がチャネル領域となってい
る。そしてＰ+ 不純物領域１６ａ、１６ｂとＰ- 不純物
領域とが一体となってＬＤＤ構造のソース／ドレインを
構成している。また、Ｐ型ウェル１３表面のＮ- 不純物
領域に挟まれたチャネル領域上には、厚さ５ｎｍ程度の
ゲート酸化膜１７が形成されている。そしてこのゲート
酸化膜１７上には、Ｎ型不純物が添加されている例えば
厚さ１００〜１５０ｎｍ程度の多結晶シリコン膜１８ａ
と例えば厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１
９ａとが順に積層された２層膜構造からなるＮ型ゲート
電極２０ａが形成されている。
【００６１】同様にして、Ｎ型ウェル１４表面のＰ- 不
純物領域に挟まれたチャネル領域上には、厚さ５ｎｍ程
度のゲート酸化膜１７が形成され、このゲート酸化膜１
７上には、Ｐ型不純物が添加されている厚さ１００〜１
５０ｎｍ程度の多結晶シリコン膜１８ｂと厚さ２０〜５
０ｎｍ程度の非晶質シリコン膜１９ｂとが順に積層され
た２層膜構造からなるＰ型ゲート電極２０ｂが形成され
ている。
純物領域に挟まれたチャネル領域上には、厚さ５ｎｍ程
度のゲート酸化膜１７が形成され、このゲート酸化膜１
７上には、Ｐ型不純物が添加されている厚さ１００〜１
５０ｎｍ程度の多結晶シリコン膜１８ｂと厚さ２０〜５
０ｎｍ程度の非晶質シリコン膜１９ｂとが順に積層され
た２層膜構造からなるＰ型ゲート電極２０ｂが形成され
ている。
【００６２】ここで、多結晶シリコン膜１８ａ、１８ｂ
の厚さ１００〜１５０ｎｍ程度は、Ｎ型及びＰ型ゲ−ト
電極２０ａ、２０ｂの空乏化を防止し、且つゲート耐圧
の劣化を防止するのに必要な膜厚として設定されたもの
である。また、非晶質シリコン膜１９ａ、１９ｂの厚さ
２０〜５０ｎｍ程度は、Ｎ型及びＰ型ゲ−ト電極２０
ａ、２０ｂ上に高融点金属シリサイド膜を形成する場合
に、これらＮ型及びＰ型ゲ−ト電極２０ａ、２０ｂ上の
高融点金属シリサイド膜を低抵抗化するのに十分であ
り、且つＮ型ゲ−ト電極２０ａへのＮ型不純物のイオン
注入を行う際に、下層の多結晶シリコン膜１８ａへの十
分な飛程を得るのに必要な薄い膜厚として設定されたも
のである。
の厚さ１００〜１５０ｎｍ程度は、Ｎ型及びＰ型ゲ−ト
電極２０ａ、２０ｂの空乏化を防止し、且つゲート耐圧
の劣化を防止するのに必要な膜厚として設定されたもの
である。また、非晶質シリコン膜１９ａ、１９ｂの厚さ
２０〜５０ｎｍ程度は、Ｎ型及びＰ型ゲ−ト電極２０
ａ、２０ｂ上に高融点金属シリサイド膜を形成する場合
に、これらＮ型及びＰ型ゲ−ト電極２０ａ、２０ｂ上の
高融点金属シリサイド膜を低抵抗化するのに十分であ
り、且つＮ型ゲ−ト電極２０ａへのＮ型不純物のイオン
注入を行う際に、下層の多結晶シリコン膜１８ａへの十
分な飛程を得るのに必要な薄い膜厚として設定されたも
のである。
【００６３】また、Ｎ型及びＰ型ゲート電極２０ａ、２
０ｂ側面には、例えばシリコン酸化膜やシリコン窒化膜
等の絶縁膜からなるゲートサイドウォール２１が形成さ
れている。
０ｂ側面には、例えばシリコン酸化膜やシリコン窒化膜
等の絶縁膜からなるゲートサイドウォール２１が形成さ
れている。
【００６４】また、ソース／ドレインを構成するＮ+ 不
純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１
６ｂ上には、Ｃ５４相のＴｉＳｉ2 膜２２ａが形成さ
れ、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上には、Ｃ
５４相のＴｉＳｉ2 膜２２ｂが形成されている。なお、
これらのＴｉＳｉ2 膜２２ａ、２２ｂの代わりに、例え
ばＣｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）
等の高融点金属のシリサイド膜、即ちＣｏＳｉ2 膜、Ｎ
ｉＳｉ2 膜、ＰｔＳｉ膜等を用いてもよい。
純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１
６ｂ上には、Ｃ５４相のＴｉＳｉ2 膜２２ａが形成さ
れ、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ上には、Ｃ
５４相のＴｉＳｉ2 膜２２ｂが形成されている。なお、
これらのＴｉＳｉ2 膜２２ａ、２２ｂの代わりに、例え
ばＣｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）
等の高融点金属のシリサイド膜、即ちＣｏＳｉ2 膜、Ｎ
ｉＳｉ2 膜、ＰｔＳｉ膜等を用いてもよい。
【００６５】また、基体全面には層間絶縁膜２３が形成
されている。また、この層間絶縁膜２３に開口された複
数の接続孔内には、例えばＷプラグ２４がそれぞれに埋
め込まれ、これらのＷプラグ２４は、Ｎ+ 不純物領域１
５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ上のＴ
ｉＳｉ2 膜２２ａ並びにＮ型及びＰ型ゲート電極２０
ａ、２０ｂ上のＴｉＳｉ2 膜２２ｂにそれぞれ接続して
い。また、これらのＷプラグ２４には配線層２５が接続
されている。そしてこうした全体が表面保護膜２６によ
って覆われている。
されている。また、この層間絶縁膜２３に開口された複
数の接続孔内には、例えばＷプラグ２４がそれぞれに埋
め込まれ、これらのＷプラグ２４は、Ｎ+ 不純物領域１
５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ上のＴ
ｉＳｉ2 膜２２ａ並びにＮ型及びＰ型ゲート電極２０
ａ、２０ｂ上のＴｉＳｉ2 膜２２ｂにそれぞれ接続して
い。また、これらのＷプラグ２４には配線層２５が接続
されている。そしてこうした全体が表面保護膜２６によ
って覆われている。
【００６６】次に、図１のデュアルゲート構造のＣ−Ｍ
ＯＳトランジスタの製造方法を、図２〜図１２を用いて
説明する。先ず、ＬＯＣＯＳ（Local Oxidatin of Sili
con ）法を用いて、温度９５０℃の条件でウェット（we
t ）酸化を行い、素子分離領域のＳｉ基板１１上に素子
分離用酸化膜１２を形成する。なお、このＬＯＣＯＳ法
を用いて素子分離用酸化膜１２を形成する代わりに、ト
レンチ法を用いて素子分離用溝を形成して、素子分離を
行ってもよい。
ＯＳトランジスタの製造方法を、図２〜図１２を用いて
説明する。先ず、ＬＯＣＯＳ（Local Oxidatin of Sili
con ）法を用いて、温度９５０℃の条件でウェット（we
t ）酸化を行い、素子分離領域のＳｉ基板１１上に素子
分離用酸化膜１２を形成する。なお、このＬＯＣＯＳ法
を用いて素子分離用酸化膜１２を形成する代わりに、ト
レンチ法を用いて素子分離用溝を形成して、素子分離を
行ってもよい。
【００６７】続いて、素子分離用酸化膜１２によって分
離された素子領域のうち、ＮＭＯＳ領域のＳｉ基板１１
表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ
基板１１表面にはＮ型ウェル１４を形成する。更に、Ｍ
ＯＳトランジスタのソース／ドレイン間のパンチスルー
の抑制を目的とした埋め込み層（図示せず）の形成や、
閾値電圧Ｖthの調整のためのイオンインプランテーショ
ン等を行う。
離された素子領域のうち、ＮＭＯＳ領域のＳｉ基板１１
表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ
基板１１表面にはＮ型ウェル１４を形成する。更に、Ｍ
ＯＳトランジスタのソース／ドレイン間のパンチスルー
の抑制を目的とした埋め込み層（図示せず）の形成や、
閾値電圧Ｖthの調整のためのイオンインプランテーショ
ン等を行う。
【００６８】続いて、Ｈ2 ／Ｏ2 ガスを用いるパイロジ
ェニック（pyrogenic ）酸化を例えば温度８５０℃の条
件で行い、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル
１３及びＮ型ウェル１４上にそれぞれ厚さ５ｎｍ程度の
ゲート酸化膜１７を形成する（図２参照）。
ェニック（pyrogenic ）酸化を例えば温度８５０℃の条
件で行い、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル
１３及びＮ型ウェル１４上にそれぞれ厚さ５ｎｍ程度の
ゲート酸化膜１７を形成する（図２参照）。
【００６９】次いで、ＣＶＤ（Chemical Vapor Deposit
ion ）法を用いて、基体全面に例えば厚さ１００〜１５
０ｎｍ程度の多結晶シリコン膜１８を成膜する。このと
きの多結晶シリコン膜１８の成膜条件は、例えば、 圧力：５０〜４００Ｐａ 成膜温度：６００〜６５０℃ ＳｉＨ4 ガス流量：５０〜２０００ｓｃｃｍ とする（図３参照）。
ion ）法を用いて、基体全面に例えば厚さ１００〜１５
０ｎｍ程度の多結晶シリコン膜１８を成膜する。このと
きの多結晶シリコン膜１８の成膜条件は、例えば、 圧力：５０〜４００Ｐａ 成膜温度：６００〜６５０℃ ＳｉＨ4 ガス流量：５０〜２０００ｓｃｃｍ とする（図３参照）。
【００７０】次いで、この多結晶シリコン膜１８上に、
例えば厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１９
を成膜する。このときの非晶質シリコン膜１９の成膜条
件は、例えば、 圧力：５０〜４００Ｐａ 成膜温度：５００〜６００℃ ＳｉＨ4 ガス流量：５０〜２０００ｓｃｃｍ とする（図４参照）。
例えば厚さ２０〜５０ｎｍ程度の非晶質シリコン膜１９
を成膜する。このときの非晶質シリコン膜１９の成膜条
件は、例えば、 圧力：５０〜４００Ｐａ 成膜温度：５００〜６００℃ ＳｉＨ4 ガス流量：５０〜２０００ｓｃｃｍ とする（図４参照）。
【００７１】次いで、リソグラフィ技術及びドライエッ
チング法を用いて、非晶質シリコン膜１９及び多結晶シ
リコン膜１８をゲート形状にパターニングする。こうし
て、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３及
びＮ型ウェル１４上に、それぞれゲート酸化膜１７を介
して順に積層された多結晶シリコン膜１８及び非晶質シ
リコン膜１９からなるゲート電極２０を形成する（図５
参照）。
チング法を用いて、非晶質シリコン膜１９及び多結晶シ
リコン膜１８をゲート形状にパターニングする。こうし
て、ＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３及
びＮ型ウェル１４上に、それぞれゲート酸化膜１７を介
して順に積層された多結晶シリコン膜１８及び非晶質シ
リコン膜１９からなるゲート電極２０を形成する（図５
参照）。
【００７２】次いで、ＰＭＯＳ領域をレジスト（図示せ
ず）でカバーした後、このレジスト、素子分離用酸化膜
１２、及びＮＭＯＳ領域のゲート電極２０をマスクとし
て、Ｎ型不純物イオンとして例えばＡｓ+ をＰ型ウェル
１３表面に選択的にイオン注入し、ＬＤＤ構造をなす低
濃度のＮ- 不純物領域（図示せず）を形成する。同様に
して、Ｐ型不純物イオンとして例えばＢＦ2 + をＮ型ウ
ェル１４表面に選択的にイオン注入し、ＬＤＤ構造をな
す低濃度のＰ- 不純物領域（図示せず）を形成する。
ず）でカバーした後、このレジスト、素子分離用酸化膜
１２、及びＮＭＯＳ領域のゲート電極２０をマスクとし
て、Ｎ型不純物イオンとして例えばＡｓ+ をＰ型ウェル
１３表面に選択的にイオン注入し、ＬＤＤ構造をなす低
濃度のＮ- 不純物領域（図示せず）を形成する。同様に
して、Ｐ型不純物イオンとして例えばＢＦ2 + をＮ型ウ
ェル１４表面に選択的にイオン注入し、ＬＤＤ構造をな
す低濃度のＰ- 不純物領域（図示せず）を形成する。
【００７３】続いて、例えばＳｉＨ4 ／Ｏ2 ガス等を原
料ガスとする常圧ＣＶＤ法や、ＴＥＯＳ（tetaraethoxy
silane；（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ）を原料とするＴＥＯＳ
減圧ＣＶＤ法や、ＳｉＨ4 ／ＮＨ3 ガス等を原料ガスと
する常圧ＣＶＤ法等を用い、基体全面にシリコン酸化膜
やシリコン窒化膜等の絶縁膜を堆積した後、この絶縁膜
をドライエッチング法を用いて異方性エッチングする。
こうして、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極
２０の各側面に、絶縁膜からなるゲートサイドウォール
２１を形成する（図６参照）。
料ガスとする常圧ＣＶＤ法や、ＴＥＯＳ（tetaraethoxy
silane；（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ）を原料とするＴＥＯＳ
減圧ＣＶＤ法や、ＳｉＨ4 ／ＮＨ3 ガス等を原料ガスと
する常圧ＣＶＤ法等を用い、基体全面にシリコン酸化膜
やシリコン窒化膜等の絶縁膜を堆積した後、この絶縁膜
をドライエッチング法を用いて異方性エッチングする。
こうして、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極
２０の各側面に、絶縁膜からなるゲートサイドウォール
２１を形成する（図６参照）。
【００７４】次いで、ＰＭＯＳ領域をレジスト２７でカ
バーした後、このレジスト２７、素子分離用酸化膜１
２、ＮＭＯＳ領域のゲート電極２０、及びこのゲート電
極２０側面のゲートサイドウォール２１をマスクとし
て、Ｎ型不純物イオンとして例えばＡｓ+ をＰ型ウェル
１３表面に選択的にイオン注入する。なお、このときの
イオン注入の条件として、加速エネルギーを２０〜８０
ｋｅＶ程度とし、ドーズ量を１×１０15〜５×１０15／
ｃｍ2 程度とする。こうして、Ｎ- 不純物領域と一体と
なってＬＤＤ構造のソース／ドレインを構成する高濃度
のＮ+ 不純物領域１５ａ、１５ｂを形成する。
バーした後、このレジスト２７、素子分離用酸化膜１
２、ＮＭＯＳ領域のゲート電極２０、及びこのゲート電
極２０側面のゲートサイドウォール２１をマスクとし
て、Ｎ型不純物イオンとして例えばＡｓ+ をＰ型ウェル
１３表面に選択的にイオン注入する。なお、このときの
イオン注入の条件として、加速エネルギーを２０〜８０
ｋｅＶ程度とし、ドーズ量を１×１０15〜５×１０15／
ｃｍ2 程度とする。こうして、Ｎ- 不純物領域と一体と
なってＬＤＤ構造のソース／ドレインを構成する高濃度
のＮ+ 不純物領域１５ａ、１５ｂを形成する。
【００７５】同時に、多結晶シリコン膜１８及び非晶質
シリコン膜１９が積層されたＮＭＯＳ領域のゲート電極
２０にもＡｓ+ がイオン注入されるため、このＮＭＯＳ
領域のゲート電極２０は、Ａｓ+ がイオン注入された非
晶質シリコン膜１９ａ及び多結晶シリコン膜１８ａから
なるＮ型ゲート電極２０ａとなる。このとき、上層の非
晶質シリコン膜１９の厚さは２０〜５０ｎｍ程度と極め
て薄いため、ゲ−ト電極２０にイオン注入したＡｓ+ の
飛程は下層の多結晶シリコン膜１８にまで十分に達する
ことができる。そして下層の多結晶シリコン膜１８に達
したＡｓ+ は結晶のグレインに沿って深くまで注入され
るため、Ｎ型ゲート電極２０ａの全体にわたってＡｓ+
が均一性よく注入されることになる（図７参照）。
シリコン膜１９が積層されたＮＭＯＳ領域のゲート電極
２０にもＡｓ+ がイオン注入されるため、このＮＭＯＳ
領域のゲート電極２０は、Ａｓ+ がイオン注入された非
晶質シリコン膜１９ａ及び多結晶シリコン膜１８ａから
なるＮ型ゲート電極２０ａとなる。このとき、上層の非
晶質シリコン膜１９の厚さは２０〜５０ｎｍ程度と極め
て薄いため、ゲ−ト電極２０にイオン注入したＡｓ+ の
飛程は下層の多結晶シリコン膜１８にまで十分に達する
ことができる。そして下層の多結晶シリコン膜１８に達
したＡｓ+ は結晶のグレインに沿って深くまで注入され
るため、Ｎ型ゲート電極２０ａの全体にわたってＡｓ+
が均一性よく注入されることになる（図７参照）。
【００７６】次いで、レジスト２７を除去する。続い
て、ＮＭＯＳ領域をレジスト２８でカバーした後、この
レジスト２８、素子分離用酸化膜１２、ＰＭＯＳ領域の
ゲート電極２０、及びこのゲート電極２０側面のゲート
サイドウォール２１をマスクとして、Ｐ型不純物イオン
として例えばＢＦ2 + をＮ型ウェル１４表面に選択的に
イオン注入する。このときのイオン注入の条件は、加速
エネルギーを２０〜４０ｋｅＶ程度とし、ドーズ量を１
×１０15〜５×１０15／ｃｍ2 程度とする。こうして、
Ｐ- 不純物領域と一体となってＬＤＤ構造のソース／ド
レインを構成する高濃度のＰ+ 不純物領域１６ａ、１６
ｂを形成する。同時に、多結晶シリコン膜１８及び非晶
質シリコン膜１９が積層されたＰＭＯＳ領域のゲート電
極２０にもＢＦ2 + がイオン注入されるため、このＰＭ
ＯＳ領域のゲート電極２０はＢＦ2 + がイオン注入され
た非晶質シリコン膜１９ｂ及び多結晶シリコン膜１８ｂ
からなるＰ型ゲート電極２０ｂとなる（図８参照）。
て、ＮＭＯＳ領域をレジスト２８でカバーした後、この
レジスト２８、素子分離用酸化膜１２、ＰＭＯＳ領域の
ゲート電極２０、及びこのゲート電極２０側面のゲート
サイドウォール２１をマスクとして、Ｐ型不純物イオン
として例えばＢＦ2 + をＮ型ウェル１４表面に選択的に
イオン注入する。このときのイオン注入の条件は、加速
エネルギーを２０〜４０ｋｅＶ程度とし、ドーズ量を１
×１０15〜５×１０15／ｃｍ2 程度とする。こうして、
Ｐ- 不純物領域と一体となってＬＤＤ構造のソース／ド
レインを構成する高濃度のＰ+ 不純物領域１６ａ、１６
ｂを形成する。同時に、多結晶シリコン膜１８及び非晶
質シリコン膜１９が積層されたＰＭＯＳ領域のゲート電
極２０にもＢＦ2 + がイオン注入されるため、このＰＭ
ＯＳ領域のゲート電極２０はＢＦ2 + がイオン注入され
た非晶質シリコン膜１９ｂ及び多結晶シリコン膜１８ｂ
からなるＰ型ゲート電極２０ｂとなる（図８参照）。
【００７７】次いで、レジスト２８を除去した後、ＲＴ
Ａ（Rapid Thermal Annealing)法を用いて、例えば温度
１０００℃、処理時間３０秒間の熱処理を行い、Ｎ- 不
純物領域及びＮ+ 不純物領域１５ａ、１５ｂ、Ｐ- 不純
物領域及びＰ+ 不純物領域１６ａ、１６ｂ、並びにＮ型
及びＰ型ゲート電極２０ａ、２０ｂ中に注入された不純
物イオンＡｓ+ 、ＢＦ2 + を活性化する。
Ａ（Rapid Thermal Annealing)法を用いて、例えば温度
１０００℃、処理時間３０秒間の熱処理を行い、Ｎ- 不
純物領域及びＮ+ 不純物領域１５ａ、１５ｂ、Ｐ- 不純
物領域及びＰ+ 不純物領域１６ａ、１６ｂ、並びにＮ型
及びＰ型ゲート電極２０ａ、２０ｂ中に注入された不純
物イオンＡｓ+ 、ＢＦ2 + を活性化する。
【００７８】続いて、Ｎ+ 不純物領域１５ａ、１５ｂ及
びＰ+ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲ
ート電極２０ａ、２０ｂ上に自然成長した自然酸化膜
（図示せず）をフッ酸処理により完全に除去した後に、
蒸着法を用いて、基体全面に高融点金属膜として例えば
厚さ３０ｎｍ程度のＴｉ膜２２を成膜する。なお、この
Ｔｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等の高
融点金属膜を用いてもよい（図９参照）。
びＰ+ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲ
ート電極２０ａ、２０ｂ上に自然成長した自然酸化膜
（図示せず）をフッ酸処理により完全に除去した後に、
蒸着法を用いて、基体全面に高融点金属膜として例えば
厚さ３０ｎｍ程度のＴｉ膜２２を成膜する。なお、この
Ｔｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等の高
融点金属膜を用いてもよい（図９参照）。
【００７９】次いで、２ステップアニール法を用いて、
Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６
ａ、１６ｂ並びにＮ型及びＰ型ゲート電極２０ａ、２０
ｂ上に蒸着したＴｉ膜２２のシリサイド化を行う。
Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６
ａ、１６ｂ並びにＮ型及びＰ型ゲート電極２０ａ、２０
ｂ上に蒸着したＴｉ膜２２のシリサイド化を行う。
【００８０】即ち、ｌ回目の熱処理として、例えばＮ2
（窒素）ガス雰囲気中において温度６５０℃、処理時間
３０秒間のＲＴＡ処理を行い、Ｎ+ 不純物領域１５ａ、
１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂのＳｉとＴｉ
膜２２のＴｉとを反応させてＣ４９相のＴｉＳｉ2 膜２
２ａを形成し、またＮ型及びＰ型ゲート電極２０ａ、２
０ｂのＳｉとＴｉ膜２２のＴｉとを反応させてＣ４９相
のＴｉＳｉ2 膜２２ｂを形成する。このとき、素子分離
用酸化膜１２やゲートサイドウォール２１の上のＴｉ膜
２２はその下地膜と反応しないため、未反応のＴｉ膜２
２として残存する。この未反応のＴｉ膜２２をアンモニ
ア過水（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：２：６）等を
用いて選択的に除去する。その後、２回目の熱処理とし
て、例えばＮ2 ガス雰囲気中において温度８００℃、処
理時間３０秒間のＲＴＡ処理を行って、Ｃ４９相のＴｉ
Ｓｉ2 膜２２ａ、２２ｂを相対的に低抵抗のＣ５４相の
ＴｉＳｉ2 膜２２ａ、２２ｂに相転移させる。こうし
て、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域
１６ａ、１６ｂ上にＣ５４相のＴｉＳｉ2 膜２２ａを、
またＮ型及びＰ型ゲート電極２０ａ、２０ｂ上にＣ５４
相のＴｉＳｉ2 膜２２ｂを、それぞれ自己整合的に形成
する（図１０参照）。
（窒素）ガス雰囲気中において温度６５０℃、処理時間
３０秒間のＲＴＡ処理を行い、Ｎ+ 不純物領域１５ａ、
１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂのＳｉとＴｉ
膜２２のＴｉとを反応させてＣ４９相のＴｉＳｉ2 膜２
２ａを形成し、またＮ型及びＰ型ゲート電極２０ａ、２
０ｂのＳｉとＴｉ膜２２のＴｉとを反応させてＣ４９相
のＴｉＳｉ2 膜２２ｂを形成する。このとき、素子分離
用酸化膜１２やゲートサイドウォール２１の上のＴｉ膜
２２はその下地膜と反応しないため、未反応のＴｉ膜２
２として残存する。この未反応のＴｉ膜２２をアンモニ
ア過水（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：２：６）等を
用いて選択的に除去する。その後、２回目の熱処理とし
て、例えばＮ2 ガス雰囲気中において温度８００℃、処
理時間３０秒間のＲＴＡ処理を行って、Ｃ４９相のＴｉ
Ｓｉ2 膜２２ａ、２２ｂを相対的に低抵抗のＣ５４相の
ＴｉＳｉ2 膜２２ａ、２２ｂに相転移させる。こうし
て、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域
１６ａ、１６ｂ上にＣ５４相のＴｉＳｉ2 膜２２ａを、
またＮ型及びＰ型ゲート電極２０ａ、２０ｂ上にＣ５４
相のＴｉＳｉ2 膜２２ｂを、それぞれ自己整合的に形成
する（図１０参照）。
【００８１】次いで、基体全面に層間絶縁膜２３を形成
する（図１１参照）。次いで、この層間絶縁膜２３に、
Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６
ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続孔並び
にＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴｉＳｉ
2 膜２２ｂに達する接続孔を開口した後、これらの接続
孔内を例えばＷプラグ２４でそれぞれ埋める。そしてこ
のＷプラグ２４に接続する配線層２５を形成した後、基
体全面に表面保護膜２６を形成する（図１２参照）。こ
のようにして、図１のデュアルゲート構造のＣ−ＭＯＳ
トランジスタを作製する。
する（図１１参照）。次いで、この層間絶縁膜２３に、
Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６
ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続孔並び
にＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴｉＳｉ
2 膜２２ｂに達する接続孔を開口した後、これらの接続
孔内を例えばＷプラグ２４でそれぞれ埋める。そしてこ
のＷプラグ２４に接続する配線層２５を形成した後、基
体全面に表面保護膜２６を形成する（図１２参照）。こ
のようにして、図１のデュアルゲート構造のＣ−ＭＯＳ
トランジスタを作製する。
【００８２】以上のように本実施形態によれば、ＮＭＯ
Ｓ領域及びＰＭＯＳ領域のＳｉ基板１１上にシリコン酸
化膜１７を介して多結晶シリコン膜１８と非晶質シリコ
ン膜１９との２層膜構造からなるゲート電極２０をそれ
ぞれ形成し、これらのゲート電極２０にそれぞれＡｓ+
及びＢＦ2 + をイオン注入してＮ型及びＰ型ゲート電極
２０ａ、２０ｂを形成しているが、このとき、これらの
ゲート電極２０を構成する上層の非晶質シリコン膜１９
の厚さが２０〜５０ｎｍ程度と極めて薄いことにより、
イオン注入されたＡｓ+ 及びＢＦ2 + の飛程は下層の多
結晶シリコン膜１８にまで十分に達することができ、ま
た下層の多結晶シリコン膜１８に達したＡｓ+ 及びＢＦ
2 + は結晶のグレインに沿って深くまで注入される。こ
のため、Ｎ型及びＰ型不純物が全体にわたって均一性よ
く拡散されているＮ型及びＰ型ゲート電極２０ａ、２０
ｂを形成することができ、Ｎ型及びＰ型ゲート電極２０
ａ、２０ｂの空乏化を抑制することができる。
Ｓ領域及びＰＭＯＳ領域のＳｉ基板１１上にシリコン酸
化膜１７を介して多結晶シリコン膜１８と非晶質シリコ
ン膜１９との２層膜構造からなるゲート電極２０をそれ
ぞれ形成し、これらのゲート電極２０にそれぞれＡｓ+
及びＢＦ2 + をイオン注入してＮ型及びＰ型ゲート電極
２０ａ、２０ｂを形成しているが、このとき、これらの
ゲート電極２０を構成する上層の非晶質シリコン膜１９
の厚さが２０〜５０ｎｍ程度と極めて薄いことにより、
イオン注入されたＡｓ+ 及びＢＦ2 + の飛程は下層の多
結晶シリコン膜１８にまで十分に達することができ、ま
た下層の多結晶シリコン膜１８に達したＡｓ+ 及びＢＦ
2 + は結晶のグレインに沿って深くまで注入される。こ
のため、Ｎ型及びＰ型不純物が全体にわたって均一性よ
く拡散されているＮ型及びＰ型ゲート電極２０ａ、２０
ｂを形成することができ、Ｎ型及びＰ型ゲート電極２０
ａ、２０ｂの空乏化を抑制することができる。
【００８３】そしてこれらのＮ型及びＰ型ゲート電極２
０ａ、２０ｂ全体への不純物の均一性のよい拡散は、飛
程が相対的に小さいＡｓ+ がイオン注入され、拡散係数
の相対的に小さいＡｓが拡散されるＮ型ゲート電極２０
ａにおいて、より効果的である。このため、本実施形態
は、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート
電極２０ａの空乏化を抑制することに有効である。
０ａ、２０ｂ全体への不純物の均一性のよい拡散は、飛
程が相対的に小さいＡｓ+ がイオン注入され、拡散係数
の相対的に小さいＡｓが拡散されるＮ型ゲート電極２０
ａにおいて、より効果的である。このため、本実施形態
は、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート
電極２０ａの空乏化を抑制することに有効である。
【００８４】また、基体全面にＴｉ膜２２を成膜した
後、熱処理によるシリサイド化反応と未反応のＴｉ膜２
２の除去等により、Ｎ型及びＰ型ゲート電極２０ａ、２
０ｂ上にＣ５４相のＴｉＳｉ2 膜２２ｂを自己整合的に
形成しているが、このとき、Ｎ型及びＰ型ゲート電極２
０ａ、２０ｂを構成する上層の厚さ２０〜５０ｎｍ程度
の非晶質シリコン膜１９ａ、１９ｂ上にＴｉ膜２２が直
接に堆積されて、熱処理によりシリサイド化されるた
め、このシリサイド化反応が促進されて十分な低抵抗化
を実現することができ、従ってＮ型及びＰ型ゲート電極
２０ａ、２０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの細
線効果を抑制することができる。
後、熱処理によるシリサイド化反応と未反応のＴｉ膜２
２の除去等により、Ｎ型及びＰ型ゲート電極２０ａ、２
０ｂ上にＣ５４相のＴｉＳｉ2 膜２２ｂを自己整合的に
形成しているが、このとき、Ｎ型及びＰ型ゲート電極２
０ａ、２０ｂを構成する上層の厚さ２０〜５０ｎｍ程度
の非晶質シリコン膜１９ａ、１９ｂ上にＴｉ膜２２が直
接に堆積されて、熱処理によりシリサイド化されるた
め、このシリサイド化反応が促進されて十分な低抵抗化
を実現することができ、従ってＮ型及びＰ型ゲート電極
２０ａ、２０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの細
線効果を抑制することができる。
【００８５】本発明者が本実施形態に基づいて作製した
デュアルゲート構造のＣ−ＭＯＳトランジスタにおい
て、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂの幅を変化
させてＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成
されたＴｉＳｉ2 膜２２ｂのシート抵抗を測定したとこ
ろ、図１３のグラフに示す結果となった。このグラフか
ら明らかなように、ＴｉＳｉ2 膜２２ｂのシート抵抗の
線幅依存性は、細線領域も含めてほぼ観察されないとい
える。従って、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ
上に形成されたＴｉＳｉ2 膜２２ｂの細線効果が抑制さ
れることが確認された。
デュアルゲート構造のＣ−ＭＯＳトランジスタにおい
て、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂの幅を変化
させてＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成
されたＴｉＳｉ2 膜２２ｂのシート抵抗を測定したとこ
ろ、図１３のグラフに示す結果となった。このグラフか
ら明らかなように、ＴｉＳｉ2 膜２２ｂのシート抵抗の
線幅依存性は、細線領域も含めてほぼ観察されないとい
える。従って、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂ
上に形成されたＴｉＳｉ2 膜２２ｂの細線効果が抑制さ
れることが確認された。
【００８６】なお、比較のために、図１４のグラフに、
上述の特願平８−７５２１７号に係る半導体装置の製造
方法に基づいて作製したデュアルゲート構造のＣ−ＭＯ
Ｓトランジスタにおいて、ソース／ドレインを構成する
Ｎ+ 不純物領域及びＰ+ 不純物領域並びに多結晶シリコ
ン膜からなるＮ型及びＰ型ゲート電極の幅を変化させて
これらの上に形成されたＴｉＳｉ2 膜のシート抵抗を測
定した結果を示す。このグラフからは、Ｎ+ 不純物領域
及びＰ+ 不純物領域上に形成されたＴｉＳｉ２膜のシー
ト抵抗の線幅依存性は、細線領域も含めて観察されない
ものの、Ｎ型及びＰ型ゲート電極上に形成されたＴｉＳ
ｉ２ 膜のシート抵抗の線幅依存性が観測され、細線領
域においてはゲート幅の減少に伴ってシート抵抗が急激
に上昇し、この傾向は特にＮ型ゲート電極の場合に顕著
であることが判る。従って、図１３のグラフと図１４の
グラフとを比較することにより、Ｎ型及びＰ型ゲート電
極２０ａ、２０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの
細線効果、特にＮ型ゲート電極２０ｂ上に形成されたＴ
ｉＳｉ2 膜２２ｂの細線効果が、本実施形態によって抑
制されることが確認される。
上述の特願平８−７５２１７号に係る半導体装置の製造
方法に基づいて作製したデュアルゲート構造のＣ−ＭＯ
Ｓトランジスタにおいて、ソース／ドレインを構成する
Ｎ+ 不純物領域及びＰ+ 不純物領域並びに多結晶シリコ
ン膜からなるＮ型及びＰ型ゲート電極の幅を変化させて
これらの上に形成されたＴｉＳｉ2 膜のシート抵抗を測
定した結果を示す。このグラフからは、Ｎ+ 不純物領域
及びＰ+ 不純物領域上に形成されたＴｉＳｉ２膜のシー
ト抵抗の線幅依存性は、細線領域も含めて観察されない
ものの、Ｎ型及びＰ型ゲート電極上に形成されたＴｉＳ
ｉ２ 膜のシート抵抗の線幅依存性が観測され、細線領
域においてはゲート幅の減少に伴ってシート抵抗が急激
に上昇し、この傾向は特にＮ型ゲート電極の場合に顕著
であることが判る。従って、図１３のグラフと図１４の
グラフとを比較することにより、Ｎ型及びＰ型ゲート電
極２０ａ、２０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの
細線効果、特にＮ型ゲート電極２０ｂ上に形成されたＴ
ｉＳｉ2 膜２２ｂの細線効果が、本実施形態によって抑
制されることが確認される。
【００８７】このようにして、下層の多結晶シリコン膜
１８ａ、１８ｂと上層の非晶質シリコン膜１９ａ、１９
ｂとの２層膜構造からなるＮ型及びＰ型ゲート電極２０
ａ、２０ｂを形成することにより、ゲート電極の空乏化
を抑制することが可能な多結晶シリコン膜１８ａ、１８
ｂの長所とＴｉＳｉ2 膜２２ｂの細線効果を抑制するこ
とが可能な非晶質シリコン膜１９ａ、１９ｂの長所を活
用して、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂを同時
に有するいわゆるデュアルゲート構造であっても、これ
らのＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成し
たＴｉＳｉ2 膜２２ｂの細線効果と、Ｎ型及びＰ型ゲー
ト電極２０ａ、２０ｂの空乏化、特にＮ型ゲート電極２
０ａの空乏化とを同時に抑制することが可能になるた
め、デュアルゲート構造の素子の微細化、高速化に寄与
することができる。
１８ａ、１８ｂと上層の非晶質シリコン膜１９ａ、１９
ｂとの２層膜構造からなるＮ型及びＰ型ゲート電極２０
ａ、２０ｂを形成することにより、ゲート電極の空乏化
を抑制することが可能な多結晶シリコン膜１８ａ、１８
ｂの長所とＴｉＳｉ2 膜２２ｂの細線効果を抑制するこ
とが可能な非晶質シリコン膜１９ａ、１９ｂの長所を活
用して、Ｎ型及びＰ型ゲート電極２０ａ、２０ｂを同時
に有するいわゆるデュアルゲート構造であっても、これ
らのＮ型及びＰ型ゲート電極２０ａ、２０ｂ上に形成し
たＴｉＳｉ2 膜２２ｂの細線効果と、Ｎ型及びＰ型ゲー
ト電極２０ａ、２０ｂの空乏化、特にＮ型ゲート電極２
０ａの空乏化とを同時に抑制することが可能になるた
め、デュアルゲート構造の素子の微細化、高速化に寄与
することができる。
【００８８】また、Ｎ型及びＰ型ゲート電極２０ａ、２
０ｂの空乏化を抑制するためにその厚さを必要以上に薄
くすことがなくなるため、Ｎ型及びＰ型ゲート電極２０
ａ、２０ｂ上にＴｉＳｉ2 膜２２ｂを形成する際にＴｉ
Ｓｉ2 膜２２ｂの部分的な過成長（突き抜け）によりゲ
ート酸化膜１７の耐圧劣化が発生することを防止するこ
とができる。更に、特にＮ型ゲート電極２０ａの空乏化
を抑制するために不純物イオン活性化の際の高温、長時
間の熱処理を行う必要がなくなるため、ＰＭＯＳトラン
ジスタにおける拡散係数の大きいＢ等の不純物の拡散に
よるパンチスルーや短チャネル効果の発生を防止して、
トランジスタ特性の劣化を防止することができる。
０ｂの空乏化を抑制するためにその厚さを必要以上に薄
くすことがなくなるため、Ｎ型及びＰ型ゲート電極２０
ａ、２０ｂ上にＴｉＳｉ2 膜２２ｂを形成する際にＴｉ
Ｓｉ2 膜２２ｂの部分的な過成長（突き抜け）によりゲ
ート酸化膜１７の耐圧劣化が発生することを防止するこ
とができる。更に、特にＮ型ゲート電極２０ａの空乏化
を抑制するために不純物イオン活性化の際の高温、長時
間の熱処理を行う必要がなくなるため、ＰＭＯＳトラン
ジスタにおける拡散係数の大きいＢ等の不純物の拡散に
よるパンチスルーや短チャネル効果の発生を防止して、
トランジスタ特性の劣化を防止することができる。
【００８９】（第２の実施形態）本発明の第２の実施の
形態に係るデュアルゲート構造のＣ−ＭＯＳトランジス
タ及びその製造方法を、図１５〜図２０を用いて説明す
る。ここで、図１５は第２の実施の形態に係るデュアル
ゲート構造のＣ−ＭＯＳトランジスタを示す断面図、図
１６〜図２０はそれぞれ図１５のＣ−ＭＯＳトランジス
タの製造方法を説明するための工程断面図である。な
お、上記第１の実施形態の構成要素と同一の要素には同
一の符号を付して説明を省略又は簡略にする。
形態に係るデュアルゲート構造のＣ−ＭＯＳトランジス
タ及びその製造方法を、図１５〜図２０を用いて説明す
る。ここで、図１５は第２の実施の形態に係るデュアル
ゲート構造のＣ−ＭＯＳトランジスタを示す断面図、図
１６〜図２０はそれぞれ図１５のＣ−ＭＯＳトランジス
タの製造方法を説明するための工程断面図である。な
お、上記第１の実施形態の構成要素と同一の要素には同
一の符号を付して説明を省略又は簡略にする。
【００９０】図１５に示すように、Ｓｉ基板１１上に形
成された素子分離用酸化膜１２によって分離されている
ＮＭＯＳ領域のＰ型ウェル１３上には、ゲート酸化膜１
７を介して、Ｎ型不純物が添加されている多結晶シリコ
ン膜１８ｄと非晶質シリコン膜１９ａとが順に積層され
た２層膜構造からなるＮ型ゲート電極２０ｄが形成され
ている。即ち、Ｎ型ゲート電極２０ｄが下層の多結晶シ
リコン膜１８ｄと上層の非晶質シリコン膜１９ａとの２
層膜構造になっている点は、上記第１の実施形態におけ
る下層の多結晶シリコン膜１８ａと上層の非晶質シリコ
ン膜１９ａとの２層膜構造からなるＮ型ゲート電極２０
ａと同様の構造であるが、Ｎ型ゲート電極２０ｄを構成
する下層の多結晶シリコン膜１８ｄには、上記第１の実
施形態におけるＮ型ゲート電極２０ａを構成する下層の
多結晶シリコン膜１８ａよりも高濃度のＮ型不純物が添
加されている点に特徴がある。そしてその他の構成は、
上記第１の実施形態の図１に示す場合とほぼ同様であ
る。
成された素子分離用酸化膜１２によって分離されている
ＮＭＯＳ領域のＰ型ウェル１３上には、ゲート酸化膜１
７を介して、Ｎ型不純物が添加されている多結晶シリコ
ン膜１８ｄと非晶質シリコン膜１９ａとが順に積層され
た２層膜構造からなるＮ型ゲート電極２０ｄが形成され
ている。即ち、Ｎ型ゲート電極２０ｄが下層の多結晶シ
リコン膜１８ｄと上層の非晶質シリコン膜１９ａとの２
層膜構造になっている点は、上記第１の実施形態におけ
る下層の多結晶シリコン膜１８ａと上層の非晶質シリコ
ン膜１９ａとの２層膜構造からなるＮ型ゲート電極２０
ａと同様の構造であるが、Ｎ型ゲート電極２０ｄを構成
する下層の多結晶シリコン膜１８ｄには、上記第１の実
施形態におけるＮ型ゲート電極２０ａを構成する下層の
多結晶シリコン膜１８ａよりも高濃度のＮ型不純物が添
加されている点に特徴がある。そしてその他の構成は、
上記第１の実施形態の図１に示す場合とほぼ同様であ
る。
【００９１】次に、図１５のデュアルゲート構造のＣ−
ＭＯＳトランジスタの製造方法を、図１６〜図２０を用
いて説明する。上記第１の実施形態の図２〜図３に示す
工程と同様にして、素子分離領域のＳｉ基板１１上に素
子分離用酸化膜１２を形成した後、素子分離用酸化膜１
２によって分離されたＮＭＯＳ領域のＳｉ基板１１表面
にＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ基板１
１表面にＮ型ウェル１４を形成する。続いて、ＮＭＯＳ
領域及びＰＭＯＳ領域のＰ型ウェル１３及びＮ型ウェル
１４上に、それぞれゲート酸化膜１７を形成した後、基
体全面に多結晶シリコン膜１８を成膜する（図１６参
照）。
ＭＯＳトランジスタの製造方法を、図１６〜図２０を用
いて説明する。上記第１の実施形態の図２〜図３に示す
工程と同様にして、素子分離領域のＳｉ基板１１上に素
子分離用酸化膜１２を形成した後、素子分離用酸化膜１
２によって分離されたＮＭＯＳ領域のＳｉ基板１１表面
にＰ型ウェル１３を形成し、ＰＭＯＳ領域のＳｉ基板１
１表面にＮ型ウェル１４を形成する。続いて、ＮＭＯＳ
領域及びＰＭＯＳ領域のＰ型ウェル１３及びＮ型ウェル
１４上に、それぞれゲート酸化膜１７を形成した後、基
体全面に多結晶シリコン膜１８を成膜する（図１６参
照）。
【００９２】次いで、ＰＭＯＳ領域をレジスト２９でカ
バーした後、このレジスト２９をマスクとして、ＮＭＯ
Ｓ領域の多結晶シリコン膜１８にＮ型不純物イオンとし
て例えばＡｓ+ を選択的にイオン注入する。このときの
イオン注入の条件として、加速エネルギーを１０〜４０
ｋｅＶ程度とし、ドーズ量を１×１０15〜５×１０15／
ｃｍ2 程度とする。なお、Ａｓ+ の代わりに、例えばＰ
+ （燐イオン）を用いてもよい。このＰ+ を用いる場合
のイオン注入の条件は、加速エネルギーを１０〜４０ｋ
ｅＶ程度、ドーズ量を１×１０15〜５×１０15１／ｃｍ
2 程度とする。こうして、ＮＭＯＳ領域における多結晶
シリコン膜１８はＮ型不純物イオンが注入された多結晶
シリコン膜１８ｃになる（図１７参照）。
バーした後、このレジスト２９をマスクとして、ＮＭＯ
Ｓ領域の多結晶シリコン膜１８にＮ型不純物イオンとし
て例えばＡｓ+ を選択的にイオン注入する。このときの
イオン注入の条件として、加速エネルギーを１０〜４０
ｋｅＶ程度とし、ドーズ量を１×１０15〜５×１０15／
ｃｍ2 程度とする。なお、Ａｓ+ の代わりに、例えばＰ
+ （燐イオン）を用いてもよい。このＰ+ を用いる場合
のイオン注入の条件は、加速エネルギーを１０〜４０ｋ
ｅＶ程度、ドーズ量を１×１０15〜５×１０15１／ｃｍ
2 程度とする。こうして、ＮＭＯＳ領域における多結晶
シリコン膜１８はＮ型不純物イオンが注入された多結晶
シリコン膜１８ｃになる（図１７参照）。
【００９３】次いで、レジスト２９を除去した後、上記
第１の実施形態の図４に示す工程と同様にして、多結晶
シリコン膜１８ｃ、１８上に非晶質シリコン膜１９を成
膜する（図１８参照）。次いで、上記第１の実施形態の
図５に示す工程と同様にして、非晶質シリコン膜１９及
び多結晶シリコン膜１８ｃ、１８をゲート形状にパター
ニングして、ＮＭＯＳ領域のＰ型ウェル１３上にはゲー
ト酸化膜１７を介して順に積層された多結晶シリコン膜
１８ｃ及び非晶質シリコン膜１９からなるゲート電極２
０ｃを形成し、またＰＭＯＳ領域のＮ型ウェル１４上に
はゲート酸化膜１７を介して順に積層された多結晶シリ
コン膜１８及び非晶質シリコン膜１９からなるゲート電
極２０を形成する（図１９参照）。
第１の実施形態の図４に示す工程と同様にして、多結晶
シリコン膜１８ｃ、１８上に非晶質シリコン膜１９を成
膜する（図１８参照）。次いで、上記第１の実施形態の
図５に示す工程と同様にして、非晶質シリコン膜１９及
び多結晶シリコン膜１８ｃ、１８をゲート形状にパター
ニングして、ＮＭＯＳ領域のＰ型ウェル１３上にはゲー
ト酸化膜１７を介して順に積層された多結晶シリコン膜
１８ｃ及び非晶質シリコン膜１９からなるゲート電極２
０ｃを形成し、またＰＭＯＳ領域のＮ型ウェル１４上に
はゲート酸化膜１７を介して順に積層された多結晶シリ
コン膜１８及び非晶質シリコン膜１９からなるゲート電
極２０を形成する（図１９参照）。
【００９４】次いで、上記第１の実施形態の図６〜図１
２に示す工程と同様にして、ＮＭＯＳ領域のＰ型ウェル
１３表面にＡｓ+ を選択的にイオン注入して低濃度のＮ
- 不純物領域（図示せず）及び高濃度のＮ+ 不純物領域
１５ａ、１５ｂを形成し、ＬＤＤ構造のソース／ドレイ
ンを構成する。このとき、高濃度のＮ+ 不純物領域１５
ａ、１５ｂを形成するためのＡｓ+ は、ゲート電極２０
ｃにもイオン注入されるため、多結晶シリコン膜１８ｃ
及び非晶質シリコン膜１９からなるゲート電極２０ｃは
Ａｓ+ が更にイオン注入された多結晶シリコン膜１８ｄ
及びＡｓ+ がイオン注入された非晶質シリコン膜１９ａ
からなるＮ型ゲート電極２０ｄとなる。即ち、下層の多
結晶シリコン膜１８ｄには、既にＡｓ+ がイオン注入さ
れているため、Ｎ型ゲート電極２０ｄの空乏化を抑制す
るのに十分な量のＡｓ+ がイオン注入されることにな
る。
２に示す工程と同様にして、ＮＭＯＳ領域のＰ型ウェル
１３表面にＡｓ+ を選択的にイオン注入して低濃度のＮ
- 不純物領域（図示せず）及び高濃度のＮ+ 不純物領域
１５ａ、１５ｂを形成し、ＬＤＤ構造のソース／ドレイ
ンを構成する。このとき、高濃度のＮ+ 不純物領域１５
ａ、１５ｂを形成するためのＡｓ+ は、ゲート電極２０
ｃにもイオン注入されるため、多結晶シリコン膜１８ｃ
及び非晶質シリコン膜１９からなるゲート電極２０ｃは
Ａｓ+ が更にイオン注入された多結晶シリコン膜１８ｄ
及びＡｓ+ がイオン注入された非晶質シリコン膜１９ａ
からなるＮ型ゲート電極２０ｄとなる。即ち、下層の多
結晶シリコン膜１８ｄには、既にＡｓ+ がイオン注入さ
れているため、Ｎ型ゲート電極２０ｄの空乏化を抑制す
るのに十分な量のＡｓ+ がイオン注入されることにな
る。
【００９５】また、ＰＭＯＳ領域のＮ型ウェル１４表面
にＢＦ2 + を選択的にイオン注入して低濃度のＰ- 不純
物領域（図示せず）及び高濃度のＰ+ 不純物領域１６
ａ、１６ｂを形成し、ＬＤＤ構造のソース／ドレインを
構成する。このとき、高濃度のＰ+ 不純物領域１６ａ、
１６ｂを形成するためのＢＦ2 + はゲート電極２０にも
注入されるため、共にＢＦ2 + がイオン注入された多結
晶シリコン膜１８ｂ及び非晶質シリコン膜１９ｂからな
るＰ型ゲート電極２０ｂとなる。
にＢＦ2 + を選択的にイオン注入して低濃度のＰ- 不純
物領域（図示せず）及び高濃度のＰ+ 不純物領域１６
ａ、１６ｂを形成し、ＬＤＤ構造のソース／ドレインを
構成する。このとき、高濃度のＰ+ 不純物領域１６ａ、
１６ｂを形成するためのＢＦ2 + はゲート電極２０にも
注入されるため、共にＢＦ2 + がイオン注入された多結
晶シリコン膜１８ｂ及び非晶質シリコン膜１９ｂからな
るＰ型ゲート電極２０ｂとなる。
【００９６】その後、ＲＴＡ法を用いた熱処理により、
Ｎ- 不純物領域及びＮ+ 不純物領域１５ａ、１５ｂ、Ｐ
- 不純物領域及びＰ+ 不純物領域１６ａ、１６ｂ、並び
にＮ型及びＰ型ゲート電極２０ｄ、２０ｂ中に注入され
た不純物イオンの活性化を行う。続いて、基体全面に高
融点金属膜としてＴｉ膜２２を成膜した後、２ステップ
アニール法を用いて、Ｎ+ 不純物領域１５ａ、１５ｂ及
びＰ+ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲ
ート電極２０ａ、２０ｂ上のＴｉ膜２２をシリサイド化
して、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上にＣ５４相のＴｉＳｉ2 膜２２ａ、
２２ｂを、またＮ型及びＰ型ゲート電極２０ａ、２０ｂ
上にＣ５４相のＴｉＳｉ2 膜２２ｂを、それぞれ自己整
合的に形成する。
Ｎ- 不純物領域及びＮ+ 不純物領域１５ａ、１５ｂ、Ｐ
- 不純物領域及びＰ+ 不純物領域１６ａ、１６ｂ、並び
にＮ型及びＰ型ゲート電極２０ｄ、２０ｂ中に注入され
た不純物イオンの活性化を行う。続いて、基体全面に高
融点金属膜としてＴｉ膜２２を成膜した後、２ステップ
アニール法を用いて、Ｎ+ 不純物領域１５ａ、１５ｂ及
びＰ+ 不純物領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲ
ート電極２０ａ、２０ｂ上のＴｉ膜２２をシリサイド化
して、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上にＣ５４相のＴｉＳｉ2 膜２２ａ、
２２ｂを、またＮ型及びＰ型ゲート電極２０ａ、２０ｂ
上にＣ５４相のＴｉＳｉ2 膜２２ｂを、それぞれ自己整
合的に形成する。
【００９７】続いて、基体全面に形成した層間絶縁膜２
３に、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続
孔並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴ
ｉＳｉ2 膜２２ｂに達する接続孔を開口し、これらの接
続孔内を埋めるＷプラグ２４を介してＴｉＳｉ2 膜２２
ａ、２２ｂに接続する配線層２５を形成した後、基体全
面に表面保護膜２６を形成する（図２０参照）。このよ
うにして、図１５のデュアルゲート構造のＣ−ＭＯＳト
ランジスタを作製する。
３に、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続
孔並びにＮ型及びＰ型ゲート電極２０ａ、２０ｂ上のＴ
ｉＳｉ2 膜２２ｂに達する接続孔を開口し、これらの接
続孔内を埋めるＷプラグ２４を介してＴｉＳｉ2 膜２２
ａ、２２ｂに接続する配線層２５を形成した後、基体全
面に表面保護膜２６を形成する（図２０参照）。このよ
うにして、図１５のデュアルゲート構造のＣ−ＭＯＳト
ランジスタを作製する。
【００９８】以上のように本実施形態によれば、Ｓｉ基
板１１上にシリコン酸化膜１７を介して形成した多結晶
シリコン膜１８のＮＭＯＳ領域の部分のみにＡｓ+ を選
択的に注入して多結晶シリコン膜１８ｃとし、この多結
晶シリコン膜１８ｃ及びこの上に積層した非晶質シリコ
ン膜１９をパターニングして、ＮＭＯＳ領域に多結晶シ
リコン膜１８ｃ及び非晶質シリコン膜１９からなるゲー
ト電極２０ｃを形成した後、このゲート電極２０ｃにＡ
ｓ+ をイオン注入して、下層の多結晶シリコン膜１８ｄ
と上層の非晶質シリコン膜１９ａとの２層膜構造からな
るＮ型ゲート電極２０ｄとすることにより、Ｎ型ゲート
電極２０ｄを構成する下層の多結晶シリコン膜１８ｄに
は２重にＡｓ+ がイオン注入されることになるため、一
般にＮ型ゲート電極において最も不純物濃度が低くなる
下層における不純物濃度を十分に高くすることができ
る。このため、Ｎ型不純物が全体にわたって均一性よく
添加されているＮ型ゲート電極２０ｄを形成することが
可能になる。従って、特に顕著な空乏化を生じ易い傾向
にあるＮ型ゲート電極２０ｄの空乏化の抑制を、上記第
１の実施形態の場合よりも更に効果的に達成することが
できる。また、Ｎ型及びＰ型ゲート電極２２ｄ、２２ｂ
上に形成されたＴｉＳｉ2 膜２２ｂの細線効果の抑制等
は、上記第１の実施形態の場合と同様の効果を奏するこ
とができる。
板１１上にシリコン酸化膜１７を介して形成した多結晶
シリコン膜１８のＮＭＯＳ領域の部分のみにＡｓ+ を選
択的に注入して多結晶シリコン膜１８ｃとし、この多結
晶シリコン膜１８ｃ及びこの上に積層した非晶質シリコ
ン膜１９をパターニングして、ＮＭＯＳ領域に多結晶シ
リコン膜１８ｃ及び非晶質シリコン膜１９からなるゲー
ト電極２０ｃを形成した後、このゲート電極２０ｃにＡ
ｓ+ をイオン注入して、下層の多結晶シリコン膜１８ｄ
と上層の非晶質シリコン膜１９ａとの２層膜構造からな
るＮ型ゲート電極２０ｄとすることにより、Ｎ型ゲート
電極２０ｄを構成する下層の多結晶シリコン膜１８ｄに
は２重にＡｓ+ がイオン注入されることになるため、一
般にＮ型ゲート電極において最も不純物濃度が低くなる
下層における不純物濃度を十分に高くすることができ
る。このため、Ｎ型不純物が全体にわたって均一性よく
添加されているＮ型ゲート電極２０ｄを形成することが
可能になる。従って、特に顕著な空乏化を生じ易い傾向
にあるＮ型ゲート電極２０ｄの空乏化の抑制を、上記第
１の実施形態の場合よりも更に効果的に達成することが
できる。また、Ｎ型及びＰ型ゲート電極２２ｄ、２２ｂ
上に形成されたＴｉＳｉ2 膜２２ｂの細線効果の抑制等
は、上記第１の実施形態の場合と同様の効果を奏するこ
とができる。
【００９９】なお、上記第２の実施形態においては、特
に顕著な空乏化を生じ易いＮ型ゲート電極の空乏化を抑
制するために、Ｎ型ゲート電極２０ｄを構成する下層の
多結晶シリコン膜１８ｄのみに２重のＡｓ+ イオン注入
を行っているが、同様のことをＰ型ゲート電極について
行ってもよい。即ち、多結晶シリコン膜１８のＮＭＯＳ
領域の部分のみにＡｓ+ を選択的に注入して多結晶シリ
コン膜１８ｃとした後、他方のＰＭＯＳ領域の部分のみ
に例えばＢＦ2 + を選択的に注入して多結晶シリコン膜
１８ｅとし、こうした多結晶シリコン膜１８ｃ、１８ｅ
及びこの上に積層した非晶質シリコン膜１９をパターニ
ングして、ＮＭＯＳ領域に多結晶シリコン膜１８ｃ及び
非晶質シリコン膜１９からなるゲート電極２０ｃを形成
すると共に、ＰＭＯＳ領域に多結晶シリコン膜１８ｅ及
び非晶質シリコン膜１９からなるゲート電極２０ｅを形
成する。続いて、上記第２の実施形態と同様の工程によ
り、ゲート電極２０ｃにＡｓ+ を選択的にイオン注入し
てＮ型ゲート電極２０ｄとした後、更にゲート電極２０
ｅに例えばＢＦ2 + を選択的に注入して、ＢＦ2 + が２
重にイオン注入された下層の多結晶シリコン膜１８ｆと
ＢＦ2 + がイオン注入された上層の非晶質シリコン膜１
９ｂとの２層膜構造からなるＰ型ゲート電極２０ｆとす
る。この場合、Ｎ型ゲート電極２０ｄの空乏化の抑制に
加えて、Ｐ型ゲート電極２０ｆの空乏化の抑制をも、上
記第１の実施形態の場合よりも更に効果的に達成するこ
とができる。
に顕著な空乏化を生じ易いＮ型ゲート電極の空乏化を抑
制するために、Ｎ型ゲート電極２０ｄを構成する下層の
多結晶シリコン膜１８ｄのみに２重のＡｓ+ イオン注入
を行っているが、同様のことをＰ型ゲート電極について
行ってもよい。即ち、多結晶シリコン膜１８のＮＭＯＳ
領域の部分のみにＡｓ+ を選択的に注入して多結晶シリ
コン膜１８ｃとした後、他方のＰＭＯＳ領域の部分のみ
に例えばＢＦ2 + を選択的に注入して多結晶シリコン膜
１８ｅとし、こうした多結晶シリコン膜１８ｃ、１８ｅ
及びこの上に積層した非晶質シリコン膜１９をパターニ
ングして、ＮＭＯＳ領域に多結晶シリコン膜１８ｃ及び
非晶質シリコン膜１９からなるゲート電極２０ｃを形成
すると共に、ＰＭＯＳ領域に多結晶シリコン膜１８ｅ及
び非晶質シリコン膜１９からなるゲート電極２０ｅを形
成する。続いて、上記第２の実施形態と同様の工程によ
り、ゲート電極２０ｃにＡｓ+ を選択的にイオン注入し
てＮ型ゲート電極２０ｄとした後、更にゲート電極２０
ｅに例えばＢＦ2 + を選択的に注入して、ＢＦ2 + が２
重にイオン注入された下層の多結晶シリコン膜１８ｆと
ＢＦ2 + がイオン注入された上層の非晶質シリコン膜１
９ｂとの２層膜構造からなるＰ型ゲート電極２０ｆとす
る。この場合、Ｎ型ゲート電極２０ｄの空乏化の抑制に
加えて、Ｐ型ゲート電極２０ｆの空乏化の抑制をも、上
記第１の実施形態の場合よりも更に効果的に達成するこ
とができる。
【０１００】（第３の実施形態）本発明の第３の実施の
形態に係るデュアルゲート構造のＣ−ＭＯＳトランジス
タ及びその製造方法を、図２１〜図２８を用いて説明す
る。ここで、図２１は第３の実施の形態に係るデュアル
ゲート構造のＣ−ＭＯＳトランジスタを示す断面図、図
２２〜図２８はそれぞれ図２１のＣ−ＭＯＳトランジス
タの製造方法を説明するための工程断面図である。な
お、上記第１の実施形態の構成要素と同一の要素には同
一の符号を付して説明を省略又は簡略にする。
形態に係るデュアルゲート構造のＣ−ＭＯＳトランジス
タ及びその製造方法を、図２１〜図２８を用いて説明す
る。ここで、図２１は第３の実施の形態に係るデュアル
ゲート構造のＣ−ＭＯＳトランジスタを示す断面図、図
２２〜図２８はそれぞれ図２１のＣ−ＭＯＳトランジス
タの製造方法を説明するための工程断面図である。な
お、上記第１の実施形態の構成要素と同一の要素には同
一の符号を付して説明を省略又は簡略にする。
【０１０１】図２１に示すように、Ｓｉ基板１１上に形
成された素子分離用酸化膜１２によって分離されている
素子領域のうち、ＮＭＯＳ領域のＰ型ウェル１３上に
は、ゲート酸化膜１７を介してＮ型不純物が添加されて
いる非晶質シリコン膜からなるＮ型ゲート電極３０ａが
形成されている。同様にして、ＰＭＯＳ領域のｎ型ウェ
ル１４上には、ゲート酸化膜１７を介してＰ型不純物が
添加されている非晶質シリコン膜からなるＰ型ゲート電
極３０ｂが形成されている。
成された素子分離用酸化膜１２によって分離されている
素子領域のうち、ＮＭＯＳ領域のＰ型ウェル１３上に
は、ゲート酸化膜１７を介してＮ型不純物が添加されて
いる非晶質シリコン膜からなるＮ型ゲート電極３０ａが
形成されている。同様にして、ＰＭＯＳ領域のｎ型ウェ
ル１４上には、ゲート酸化膜１７を介してＰ型不純物が
添加されている非晶質シリコン膜からなるＰ型ゲート電
極３０ｂが形成されている。
【０１０２】即ち、上記第１の実施形態におけるＮ型ゲ
ート電極２０ａがＮ型不純物が添加されている多結晶シ
リコン膜１８ａと非晶質シリコン膜１９ａとの２層構造
からなり、Ｐ型ゲート電極２０ｂがＰ型不純物が添加さ
れている多結晶シリコン膜１８ｂと非晶質シリコン膜１
９ｂとの２層構造からなっているのに対して、本実施形
態においては、Ｎ型ゲート電極３０ａ及びＰ型ゲート電
極３０ｂがそれぞれＮ型不純物及びＰ型不純物が添加さ
れている単層の非晶質シリコン膜からなっている点に特
徴がある。そしてその他の構成は、上記第１の実施形態
の図１に示す場合とほぼ同様である。
ート電極２０ａがＮ型不純物が添加されている多結晶シ
リコン膜１８ａと非晶質シリコン膜１９ａとの２層構造
からなり、Ｐ型ゲート電極２０ｂがＰ型不純物が添加さ
れている多結晶シリコン膜１８ｂと非晶質シリコン膜１
９ｂとの２層構造からなっているのに対して、本実施形
態においては、Ｎ型ゲート電極３０ａ及びＰ型ゲート電
極３０ｂがそれぞれＮ型不純物及びＰ型不純物が添加さ
れている単層の非晶質シリコン膜からなっている点に特
徴がある。そしてその他の構成は、上記第１の実施形態
の図１に示す場合とほぼ同様である。
【０１０３】次に、図２１のデュアルゲート構造のＣ−
ＭＯＳトランジスタの製造方法を、図２２〜図２８を用
いて説明する。上記第１の実施形態の図２に示す工程と
同様にして、素子分離領域のＳｉ基板１１上に素子分離
用酸化膜１２を形成した後、素子分離用酸化膜１２によ
って分離された素子領域のうち、ＮＭＯＳ領域のＳｉ基
板１１表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域
のＳｉ基板１１表面にはＮ型ウェル１４を形成する。続
いて、Ｐ型ウェル１３及びＮ型ウェル１４上に、それぞ
れゲート酸化膜１７を形成する（図２２参照）。
ＭＯＳトランジスタの製造方法を、図２２〜図２８を用
いて説明する。上記第１の実施形態の図２に示す工程と
同様にして、素子分離領域のＳｉ基板１１上に素子分離
用酸化膜１２を形成した後、素子分離用酸化膜１２によ
って分離された素子領域のうち、ＮＭＯＳ領域のＳｉ基
板１１表面にはＰ型ウェル１３を形成し、ＰＭＯＳ領域
のＳｉ基板１１表面にはＮ型ウェル１４を形成する。続
いて、Ｐ型ウェル１３及びＮ型ウェル１４上に、それぞ
れゲート酸化膜１７を形成する（図２２参照）。
【０１０４】次いで、基体全面に非晶質シリコン膜を成
膜した後、この非晶質シリコン膜をゲート形状にパター
ニングして、この非晶質シリコン膜からなるゲート電極
３０をＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３
及びＮ型ウェル１４上にそれぞれゲート酸化膜１７を介
して形成する（図２３参照）。次いで、上記第１の実施
形態の図６〜図７に示す工程と同様にして、ＮＭＯＳ領
域のＰ型ウェル１３表面には例えばＡｓ+ を選択的にイ
オン注入してＮ- 不純物領域（図示せず）を形成し、更
にＰＭＯＳ領域のＮ型ウェル１４表面には例えばＢＦ2
+ を選択的にイオン注入してＰ- 不純物領域（図示せ
ず）を形成した後、ＮＭＯＳ領域及びＰＭＯＳ領域のそ
れぞれのゲート電極３０の各側面に、絶縁膜からなるゲ
ートサイドウォール２１を形成する。
膜した後、この非晶質シリコン膜をゲート形状にパター
ニングして、この非晶質シリコン膜からなるゲート電極
３０をＮＭＯＳ領域及びＰＭＯＳ領域のＰ型ウェル１３
及びＮ型ウェル１４上にそれぞれゲート酸化膜１７を介
して形成する（図２３参照）。次いで、上記第１の実施
形態の図６〜図７に示す工程と同様にして、ＮＭＯＳ領
域のＰ型ウェル１３表面には例えばＡｓ+ を選択的にイ
オン注入してＮ- 不純物領域（図示せず）を形成し、更
にＰＭＯＳ領域のＮ型ウェル１４表面には例えばＢＦ2
+ を選択的にイオン注入してＰ- 不純物領域（図示せ
ず）を形成した後、ＮＭＯＳ領域及びＰＭＯＳ領域のそ
れぞれのゲート電極３０の各側面に、絶縁膜からなるゲ
ートサイドウォール２１を形成する。
【０１０５】続いて、ＰＭＯＳ領域をレジスト３１でカ
バーした後、このレジスト３１、素子分離用酸化膜１
２、ＮＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル１３表面に例えばＡｓ+
を選択的にイオン注入する。このときのイオン注入の条
件として、加速エネルギーを２０〜８０ｋｅＶ程度と
し、ドーズ量を１×１０15〜５×１０15／ｃｍ2 程度と
する。こうして、Ｎ- 不純物領域と一体となってＬＤＤ
構造のソース／ドレインを構成する高濃度のＮ+ 不純物
領域１５ａ、１５ｂを形成する。同時に、ＮＭＯＳ領域
のゲート電極３０にもＡｓ+ がイオン注入されるため、
このゲート電極３０はＡｓ+ がイオン注入された非晶質
シリコン膜からなるＮ型ゲート電極３０ａとなる（図２
４参照）。
バーした後、このレジスト３１、素子分離用酸化膜１
２、ＮＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル１３表面に例えばＡｓ+
を選択的にイオン注入する。このときのイオン注入の条
件として、加速エネルギーを２０〜８０ｋｅＶ程度と
し、ドーズ量を１×１０15〜５×１０15／ｃｍ2 程度と
する。こうして、Ｎ- 不純物領域と一体となってＬＤＤ
構造のソース／ドレインを構成する高濃度のＮ+ 不純物
領域１５ａ、１５ｂを形成する。同時に、ＮＭＯＳ領域
のゲート電極３０にもＡｓ+ がイオン注入されるため、
このゲート電極３０はＡｓ+ がイオン注入された非晶質
シリコン膜からなるＮ型ゲート電極３０ａとなる（図２
４参照）。
【０１０６】次いで、レジスト３１を除去した後、ＲＴ
Ａ法を用いて、例えば温度１０００〜１１００℃、処理
時間１０〜３０秒間の条件で熱処理を行い、Ｎ- 不純物
領域及びＮ+ 不純物領域１５ａ、１５ｂ並びにＮ型ゲー
ト電極３０ａ中に注入されたＡｓ+ を活性化する。な
お、このＲＴＡ法の代わりに、ファーネスアニール等を
用いてもよい。この場合、例えば温度８００〜９５０
℃、処理時間１０〜３０分間の条件で熱処理を行う。こ
のようにして、ＰＭＯＳ領域のゲート電極３０にＰ型不
純物イオンを注入する前に、Ｎ型ゲート電極３０ａ中に
注入されたＡｓ+ を活性化する熱処理工程を設けている
点に、本実施形態に係る製造方法の特徴がある（図２５
参照）。
Ａ法を用いて、例えば温度１０００〜１１００℃、処理
時間１０〜３０秒間の条件で熱処理を行い、Ｎ- 不純物
領域及びＮ+ 不純物領域１５ａ、１５ｂ並びにＮ型ゲー
ト電極３０ａ中に注入されたＡｓ+ を活性化する。な
お、このＲＴＡ法の代わりに、ファーネスアニール等を
用いてもよい。この場合、例えば温度８００〜９５０
℃、処理時間１０〜３０分間の条件で熱処理を行う。こ
のようにして、ＰＭＯＳ領域のゲート電極３０にＰ型不
純物イオンを注入する前に、Ｎ型ゲート電極３０ａ中に
注入されたＡｓ+ を活性化する熱処理工程を設けている
点に、本実施形態に係る製造方法の特徴がある（図２５
参照）。
【０１０７】次いで、ＮＭＯＳ領域をレジスト３２でカ
バーした後、このレジスト３２、素子分離用酸化膜１
２、ＰＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、ＰＭＯＳ領域のＮ型ウェル１４表面に例えばＢＦ2
+ を選択的にイオン注入する。このときのイオン注入の
条件として、加速エネルギーを２０〜４０ｋｅＶ程度と
し、ドーズ量を１×１０15〜５×１０15／ｃｍ2 程度と
する。こうして、Ｐ- 不純物領域と一体となってＬＤＤ
構造のソース／ドレインを構成するＰ+ 不純物領域１６
ａ、１６ｂを形成する。同時に、ＰＭＯＳ領域のゲート
電極３０にもＢＦ2 + がイオン注入されるため、このゲ
ート電極３０はＰ型ゲート電極３０ｂとなる（図２６参
照）。
バーした後、このレジスト３２、素子分離用酸化膜１
２、ＰＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、ＰＭＯＳ領域のＮ型ウェル１４表面に例えばＢＦ2
+ を選択的にイオン注入する。このときのイオン注入の
条件として、加速エネルギーを２０〜４０ｋｅＶ程度と
し、ドーズ量を１×１０15〜５×１０15／ｃｍ2 程度と
する。こうして、Ｐ- 不純物領域と一体となってＬＤＤ
構造のソース／ドレインを構成するＰ+ 不純物領域１６
ａ、１６ｂを形成する。同時に、ＰＭＯＳ領域のゲート
電極３０にもＢＦ2 + がイオン注入されるため、このゲ
ート電極３０はＰ型ゲート電極３０ｂとなる（図２６参
照）。
【０１０８】次いで、上記第１の実施形態の図９に示す
工程と同様にして、レジスト３２を除去した後、ＲＴＡ
法を用いた熱処理を行い、Ｐ- 不純物領域及びＰ+ 不純
物領域１６ａ、１６ｂ並びにＰ型ゲート電極３０ｂ中に
注入されたＢＦ2 + を活性化する。続いて、Ｎ+ 不純物
領域１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ
並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に自然
成長した自然酸化膜を除去した後に、例えば蒸着法を用
いて、基体全面に高融点金属膜として例えばＴｉ膜２２
を成膜する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜
やＮｉ膜やＰｔ膜等の高融点金属膜を用いてもよい（図
２７参照）。
工程と同様にして、レジスト３２を除去した後、ＲＴＡ
法を用いた熱処理を行い、Ｐ- 不純物領域及びＰ+ 不純
物領域１６ａ、１６ｂ並びにＰ型ゲート電極３０ｂ中に
注入されたＢＦ2 + を活性化する。続いて、Ｎ+ 不純物
領域１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ
並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に自然
成長した自然酸化膜を除去した後に、例えば蒸着法を用
いて、基体全面に高融点金属膜として例えばＴｉ膜２２
を成膜する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜
やＮｉ膜やＰｔ膜等の高融点金属膜を用いてもよい（図
２７参照）。
【０１０９】次いで、上記第１の実施形態の図１０〜図
１２に示す工程と同様にして、２ステップアニール法を
用いて、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物
領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０
ａ、３０ｂ上のＴｉ膜２２をシリサイド化する。こうし
て、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域
１６ａ上にＣ５４相のＴｉＳｉ2 膜２２ａを、またＮ型
及びＰ型ゲート電極３０ａ、３０ｂ上にＣ５４相のＴｉ
Ｓｉ2 膜２２ｂを、それぞれ自己整合的に形成する。な
お、Ｔｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等
を用いた場合には、ＴｉＳｉ2 膜の代わりに、ＣｏＳｉ
2 膜やＮｉＳｉ2 膜やＰｔＳｉ膜等が形成されることに
なる。
１２に示す工程と同様にして、２ステップアニール法を
用いて、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物
領域１６ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０
ａ、３０ｂ上のＴｉ膜２２をシリサイド化する。こうし
て、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域
１６ａ上にＣ５４相のＴｉＳｉ2 膜２２ａを、またＮ型
及びＰ型ゲート電極３０ａ、３０ｂ上にＣ５４相のＴｉ
Ｓｉ2 膜２２ｂを、それぞれ自己整合的に形成する。な
お、Ｔｉ膜２２の代わりに、Ｃｏ膜やＮｉ膜やＰｔ膜等
を用いた場合には、ＴｉＳｉ2 膜の代わりに、ＣｏＳｉ
2 膜やＮｉＳｉ2 膜やＰｔＳｉ膜等が形成されることに
なる。
【０１１０】続いて、基体全面に形成した層間絶縁膜２
３に、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続
孔並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴ
ｉＳｉ2 膜２２ｂに達する接続孔を開口し、これらの接
続孔内を埋めるＷプラグ２４を介してＴｉＳｉ2 膜２２
ａ、２２ｂに接続する配線層２５を形成した後、基体全
面に表面保護膜２６を形成する（図２８参照）。こうし
て、図２１のデュアルゲート構造のＣ−ＭＯＳトランジ
スタを作製する。
３に、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続
孔並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴ
ｉＳｉ2 膜２２ｂに達する接続孔を開口し、これらの接
続孔内を埋めるＷプラグ２４を介してＴｉＳｉ2 膜２２
ａ、２２ｂに接続する配線層２５を形成した後、基体全
面に表面保護膜２６を形成する（図２８参照）。こうし
て、図２１のデュアルゲート構造のＣ−ＭＯＳトランジ
スタを作製する。
【０１１１】以上のように本実施形態によれば、ＮＭＯ
Ｓ領域及びＰＭＯＳ領域に非晶質シリコン膜からなるゲ
ート電極３０をそれぞれ形成し、このうちのＮＭＯＳ領
域のゲート電極３０にＡｓ+ を選択的にイオン注入して
Ｎ型ゲート電極３０ａとし、更にこのＡｓ+ を活性化す
るための熱処理を行った後に、ＰＭＯＳ領域のゲート電
極３０にＢＦ2 + を選択的にイオン注入してＰ型ゲート
電極３０ｂとし、更にこのＢＦ2 + を活性化するための
熱処理を行っていることにより、ＮＭＯＳ領域のＮ型ゲ
ート電極３０ａにイオン注入したＡｓ+ を活性化するた
めの熱処理を行う際には、未だＰＭＯＳ領域のゲート電
極３０にはＰ型不純物は全く添加されていない。このた
め、イオン注入する際のＡｓ+ の飛程がＢＦ2 + の飛程
と比較して相対的に小さく、またＡｓの拡散係数がＢの
拡散係数と比較して相対的に小さくとも、ＰＭＯＳトラ
ンジスタにおいて拡散係数の大きいＢの拡散によるパン
チスルーや短チャネル効果が発生する等のトランジスタ
特性の劣化を招くことなく、ＮＭＯＳ領域のＮ型ゲート
電極３０ａ全体に十分にＡｓを拡散することが可能にな
るため、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲ
ート電極３０ａの空乏化を抑制することができる。
Ｓ領域及びＰＭＯＳ領域に非晶質シリコン膜からなるゲ
ート電極３０をそれぞれ形成し、このうちのＮＭＯＳ領
域のゲート電極３０にＡｓ+ を選択的にイオン注入して
Ｎ型ゲート電極３０ａとし、更にこのＡｓ+ を活性化す
るための熱処理を行った後に、ＰＭＯＳ領域のゲート電
極３０にＢＦ2 + を選択的にイオン注入してＰ型ゲート
電極３０ｂとし、更にこのＢＦ2 + を活性化するための
熱処理を行っていることにより、ＮＭＯＳ領域のＮ型ゲ
ート電極３０ａにイオン注入したＡｓ+ を活性化するた
めの熱処理を行う際には、未だＰＭＯＳ領域のゲート電
極３０にはＰ型不純物は全く添加されていない。このた
め、イオン注入する際のＡｓ+ の飛程がＢＦ2 + の飛程
と比較して相対的に小さく、またＡｓの拡散係数がＢの
拡散係数と比較して相対的に小さくとも、ＰＭＯＳトラ
ンジスタにおいて拡散係数の大きいＢの拡散によるパン
チスルーや短チャネル効果が発生する等のトランジスタ
特性の劣化を招くことなく、ＮＭＯＳ領域のＮ型ゲート
電極３０ａ全体に十分にＡｓを拡散することが可能にな
るため、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲ
ート電極３０ａの空乏化を抑制することができる。
【０１１２】また、基体全面にＴｉ膜２２を成膜した
後、熱処理によるシリサイド化反応と未反応のＴｉ膜２
２の除去等により、Ｎ型及びＰ型ゲート電極３０ａ、３
０ｂ上にＣ５４相のＴｉＳｉ2 膜２２ｂを自己整合的に
形成しているが、このとき、Ｎ型及びＰ型ゲート電極３
０ａ、３０ｂは非晶質シリコン膜からなり、この非晶質
シリコン膜上にＴｉ膜２２が直接に堆積されて、熱処理
によりシリサイド化されることになる。このため、この
シリサイド化反応が促進されて十分な低抵抗化を実現す
ることが可能になり、Ｎ型及びＰ型ゲート電極３０ａ、
３０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの細線効果を
抑制することができる。
後、熱処理によるシリサイド化反応と未反応のＴｉ膜２
２の除去等により、Ｎ型及びＰ型ゲート電極３０ａ、３
０ｂ上にＣ５４相のＴｉＳｉ2 膜２２ｂを自己整合的に
形成しているが、このとき、Ｎ型及びＰ型ゲート電極３
０ａ、３０ｂは非晶質シリコン膜からなり、この非晶質
シリコン膜上にＴｉ膜２２が直接に堆積されて、熱処理
によりシリサイド化されることになる。このため、この
シリサイド化反応が促進されて十分な低抵抗化を実現す
ることが可能になり、Ｎ型及びＰ型ゲート電極３０ａ、
３０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの細線効果を
抑制することができる。
【０１１３】また、本発明者が本実施形態に基づいて作
製したデュアルゲート構造のＣ−ＭＯＳトランジスタに
おいて、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂの幅を
変化させてＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に
形成されたＴｉＳｉ2 膜２２ｂのシート抵抗を測定した
ところ、上記第１の実施形態における図１３のグラフに
示す場合と同様の結果となった。即ち、ＴｉＳｉ2 膜２
２ｂのシート抵抗の線幅依存性は、細線領域も含めて観
察されず、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上に
形成されたＴｉＳｉ2 膜２２ｂの細線効果が抑制される
ことが確認された。このことは、Ｎ型及びＰ型ゲート電
極３０ａ、３０ｂを構成する非晶質シリコン膜とその上
のＴｉ膜２２とのシリサイド化反応が、上記第１の実施
形態におけるＮ型及びＰ型ゲート電極２０ａ、２０ｂを
構成する上層の非晶質シリコン膜１９ａ、１９ｂとその
上のＴｉ膜２２とのシリサイド化反応と実質的に同一で
ある以上、当然のことと考えられる。
製したデュアルゲート構造のＣ−ＭＯＳトランジスタに
おいて、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂの幅を
変化させてＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に
形成されたＴｉＳｉ2 膜２２ｂのシート抵抗を測定した
ところ、上記第１の実施形態における図１３のグラフに
示す場合と同様の結果となった。即ち、ＴｉＳｉ2 膜２
２ｂのシート抵抗の線幅依存性は、細線領域も含めて観
察されず、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上に
形成されたＴｉＳｉ2 膜２２ｂの細線効果が抑制される
ことが確認された。このことは、Ｎ型及びＰ型ゲート電
極３０ａ、３０ｂを構成する非晶質シリコン膜とその上
のＴｉ膜２２とのシリサイド化反応が、上記第１の実施
形態におけるＮ型及びＰ型ゲート電極２０ａ、２０ｂを
構成する上層の非晶質シリコン膜１９ａ、１９ｂとその
上のＴｉ膜２２とのシリサイド化反応と実質的に同一で
ある以上、当然のことと考えられる。
【０１１４】このようにして、非晶質シリコン膜からな
るＮ型及びＰ型ゲート電極３０ａ、３０ｂを形成する際
に、Ｎ型ゲート電極３０ａの導電化をＰ型ゲート電極３
０ｂの導電化よりも先行させることにより、ＴｉＳｉ2
膜２２ｂの細線効果を抑制することが可能な非晶質シリ
コン膜の長所を活用しつつ、Ｎ型ゲート電極３０ａの空
乏化を抑制して、デュアルゲート構造におけるＮ型及び
Ｐ型ゲート電極３０ａ、３０ｂ上に形成したＴｉＳｉ2
膜２２ｂの細線効果とＮ型ゲート電極３０ａの空乏化と
を同時に抑制することが可能になるため、デュアルゲー
ト構造の素子の微細化、高速化に寄与することができ
る。また、Ｎ型ゲート電極３０ａの空乏化を抑制するた
めにゲート電極の厚さを必要以上に薄くすことがなくな
るため、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上にＴ
ｉＳｉ2 膜２２ｂを形成する際にＴｉＳｉ2 膜２２ｂの
部分的な過成長（突き抜け）を生じてゲート酸化膜１７
の耐圧劣化が発生することを防止することができる。
るＮ型及びＰ型ゲート電極３０ａ、３０ｂを形成する際
に、Ｎ型ゲート電極３０ａの導電化をＰ型ゲート電極３
０ｂの導電化よりも先行させることにより、ＴｉＳｉ2
膜２２ｂの細線効果を抑制することが可能な非晶質シリ
コン膜の長所を活用しつつ、Ｎ型ゲート電極３０ａの空
乏化を抑制して、デュアルゲート構造におけるＮ型及び
Ｐ型ゲート電極３０ａ、３０ｂ上に形成したＴｉＳｉ2
膜２２ｂの細線効果とＮ型ゲート電極３０ａの空乏化と
を同時に抑制することが可能になるため、デュアルゲー
ト構造の素子の微細化、高速化に寄与することができ
る。また、Ｎ型ゲート電極３０ａの空乏化を抑制するた
めにゲート電極の厚さを必要以上に薄くすことがなくな
るため、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂ上にＴ
ｉＳｉ2 膜２２ｂを形成する際にＴｉＳｉ2 膜２２ｂの
部分的な過成長（突き抜け）を生じてゲート酸化膜１７
の耐圧劣化が発生することを防止することができる。
【０１１５】（第４の実施形態）本発明の第４の実施の
形態に係るデュアルゲート構造のＣ−ＭＯＳトランジス
タの製造方法を、図２９〜図３４を用いて説明する。こ
こで、図２９〜図３４はそれぞれ本実施形態に係るＣ−
ＭＯＳトランジスタの製造方法を説明するための工程断
面図である。なお、本実施形態に係る方法により製造し
たＣ−ＭＯＳトランジスタの構造は、上記第３の実施形
態の図２１に示す場合と同一であるため、その図示は省
略する。また、上記第３の実施形態の構成要素と同一の
要素には同一の符号を付して説明を省略又は簡略にす
る。
形態に係るデュアルゲート構造のＣ−ＭＯＳトランジス
タの製造方法を、図２９〜図３４を用いて説明する。こ
こで、図２９〜図３４はそれぞれ本実施形態に係るＣ−
ＭＯＳトランジスタの製造方法を説明するための工程断
面図である。なお、本実施形態に係る方法により製造し
たＣ−ＭＯＳトランジスタの構造は、上記第３の実施形
態の図２１に示す場合と同一であるため、その図示は省
略する。また、上記第３の実施形態の構成要素と同一の
要素には同一の符号を付して説明を省略又は簡略にす
る。
【０１１６】上記第３の実施形態の図２２〜図２３に示
す工程と同様にして、素子分離領域のＳｉ基板１１上に
素子分離用酸化膜１２を形成した後、素子分離用酸化膜
１２によって分離された素子領域のうち、ＮＭＯＳ領域
のＳｉ基板１１表面にはＰ型ウェル１３を形成し、ＰＭ
ＯＳ領域のＳｉ基板１１表面にはＮ型ウェル１４を形成
する。続いて、Ｐ型ウェル１３及びＮ型ウェル１４上
に、それぞれゲート酸化膜１７を介して非晶質シリコン
膜からなるゲート電極３０を形成する（図２９参照）。
次いで、上記第３の実施形態の図２４に示す工程と同様
にして、ＮＭＯＳ領域のＰ型ウェル１３表面に低濃度の
Ｎ- 不純物領域（図示せず）を形成し、更にＰＭＯＳ領
域のＮ型ウェル１４表面に低濃度のＰ- 不純物領域（図
示せず）を形成した後、ＮＭＯＳ領域及びＰＭＯＳ領域
のそれぞれのゲート電極３０の各側面に、絶縁膜からな
るゲートサイドウォール２１を形成する。
す工程と同様にして、素子分離領域のＳｉ基板１１上に
素子分離用酸化膜１２を形成した後、素子分離用酸化膜
１２によって分離された素子領域のうち、ＮＭＯＳ領域
のＳｉ基板１１表面にはＰ型ウェル１３を形成し、ＰＭ
ＯＳ領域のＳｉ基板１１表面にはＮ型ウェル１４を形成
する。続いて、Ｐ型ウェル１３及びＮ型ウェル１４上
に、それぞれゲート酸化膜１７を介して非晶質シリコン
膜からなるゲート電極３０を形成する（図２９参照）。
次いで、上記第３の実施形態の図２４に示す工程と同様
にして、ＮＭＯＳ領域のＰ型ウェル１３表面に低濃度の
Ｎ- 不純物領域（図示せず）を形成し、更にＰＭＯＳ領
域のＮ型ウェル１４表面に低濃度のＰ- 不純物領域（図
示せず）を形成した後、ＮＭＯＳ領域及びＰＭＯＳ領域
のそれぞれのゲート電極３０の各側面に、絶縁膜からな
るゲートサイドウォール２１を形成する。
【０１１７】続いて、ＰＭＯＳ領域をレジスト３１でカ
バーした後、このレジスト３１、素子分離用酸化膜１
２、ＮＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル１３表面に例えばＡｓ+
を選択的にイオン注入する。なお、このときのイオン注
入の条件は、上記第３の実施形態の場合と同様とする。
こうして、Ｎ- 不純物領域と一体となってＬＤＤ構造の
ソース／ドレインを構成する高濃度のＮ+ 不純物領域１
５ａ、１５ｂを形成する。同時に、ＮＭＯＳ領域のゲー
ト電極３０にもＡｓ+ がイオン注入されるため、このゲ
ート電極３０はＮ型ゲート電極３０ａとなる（図３０参
照）。
バーした後、このレジスト３１、素子分離用酸化膜１
２、ＮＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、ＮＭＯＳ領域のＰ型ウェル１３表面に例えばＡｓ+
を選択的にイオン注入する。なお、このときのイオン注
入の条件は、上記第３の実施形態の場合と同様とする。
こうして、Ｎ- 不純物領域と一体となってＬＤＤ構造の
ソース／ドレインを構成する高濃度のＮ+ 不純物領域１
５ａ、１５ｂを形成する。同時に、ＮＭＯＳ領域のゲー
ト電極３０にもＡｓ+ がイオン注入されるため、このゲ
ート電極３０はＮ型ゲート電極３０ａとなる（図３０参
照）。
【０１１８】次いで、レジスト３３を除去した後、例え
ばＣＶＤ法を用いて、基体全面に厚さ数〜１００ｎｍ程
度のＨＴＯ（High Temperature Oxide) と呼ばれるシリ
コン酸化膜３４を成膜する。この成膜は、ＳｉＨ4 ガス
及びＮ2 Ｏガスを反応ガスとして使用し、例えば、 ＳｉＨ4 ガス流量：２０ｓｃｃｍ Ｎ2 Ｏガス流量：１２００ｓｃｃｍ 成膜温度：８００〜８５０℃ 成膜時間：１〜３時間 圧力：８０Ｐａ の条件により行う。また同時に、このシリコン酸化膜３
４の成膜の際の熱処理により、Ｎ- 不純物領域及びＮ+
不純物領域１５ａ、１５ｂ並びにＮ型ゲート電極３０ａ
中に注入されたＮ型不純物イオンが活性化される（図３
１参照）。
ばＣＶＤ法を用いて、基体全面に厚さ数〜１００ｎｍ程
度のＨＴＯ（High Temperature Oxide) と呼ばれるシリ
コン酸化膜３４を成膜する。この成膜は、ＳｉＨ4 ガス
及びＮ2 Ｏガスを反応ガスとして使用し、例えば、 ＳｉＨ4 ガス流量：２０ｓｃｃｍ Ｎ2 Ｏガス流量：１２００ｓｃｃｍ 成膜温度：８００〜８５０℃ 成膜時間：１〜３時間 圧力：８０Ｐａ の条件により行う。また同時に、このシリコン酸化膜３
４の成膜の際の熱処理により、Ｎ- 不純物領域及びＮ+
不純物領域１５ａ、１５ｂ並びにＮ型ゲート電極３０ａ
中に注入されたＮ型不純物イオンが活性化される（図３
１参照）。
【０１１９】次いで、ＮＭＯＳ領域をレジスト３５でカ
バーした後、このレジスト３５、素子分離用酸化膜１
２、ＰＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、更にシリコン酸化膜３４を通して、ＰＭＯＳ領域の
Ｎ型ウェル１４表面に例えばＢＦ2 + を選択的にイオン
注入する。なお、このときのイオン注入の条件は、上記
第３の実施形態の場合と同様とする。こうして、Ｐ- 不
純物領域と一体となってＬＤＤ構造のソース／ドレイン
を構成する高濃度のＰ+ 不純物領域１６ａ、１６ｂを形
成する。同時に、ＰＭＯＳ領域のゲート電極３０にもＢ
Ｆ2 + がイオン注入されるため、このゲート電極３０は
Ｐ型ゲート電極３０ｂとなる。このように、ＰＭＯＳ領
域のゲート電極３０及びＮ型ウェル１４表面にＢＦ2 +
をイオン注入する際に、このイオン注入に対するスクリ
ーン酸化膜としてシリコン酸化膜３４を用いる点に、本
実施形態における製造方法の特徴がある（図３２参
照）。
バーした後、このレジスト３５、素子分離用酸化膜１
２、ＰＭＯＳ領域のゲート電極３０、及びこのゲート電
極３０側面のゲートサイドウォール２１をマスクとし
て、更にシリコン酸化膜３４を通して、ＰＭＯＳ領域の
Ｎ型ウェル１４表面に例えばＢＦ2 + を選択的にイオン
注入する。なお、このときのイオン注入の条件は、上記
第３の実施形態の場合と同様とする。こうして、Ｐ- 不
純物領域と一体となってＬＤＤ構造のソース／ドレイン
を構成する高濃度のＰ+ 不純物領域１６ａ、１６ｂを形
成する。同時に、ＰＭＯＳ領域のゲート電極３０にもＢ
Ｆ2 + がイオン注入されるため、このゲート電極３０は
Ｐ型ゲート電極３０ｂとなる。このように、ＰＭＯＳ領
域のゲート電極３０及びＮ型ウェル１４表面にＢＦ2 +
をイオン注入する際に、このイオン注入に対するスクリ
ーン酸化膜としてシリコン酸化膜３４を用いる点に、本
実施形態における製造方法の特徴がある（図３２参
照）。
【０１２０】次いで、レジスト３５を除去した後、更に
シリコン酸化膜３４を除去する。このシリコン酸化膜３
４の除去は、例えばフッ酸系の薬液を用いてエッチング
することで容易に行うことができる。このシリコン酸化
膜３４のエッチング除去の際に、同時にＮ+ 不純物領域
１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ並び
にＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に自然成長
した自然酸化膜を除去する。続いて、蒸着法を用いて、
基体全面に高融点金属膜として例えばＴｉ膜２２を成膜
する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜やＮｉ
膜やＰｔ膜等の高融点金属膜を用いてもよい（図３３参
照）。
シリコン酸化膜３４を除去する。このシリコン酸化膜３
４の除去は、例えばフッ酸系の薬液を用いてエッチング
することで容易に行うことができる。このシリコン酸化
膜３４のエッチング除去の際に、同時にＮ+ 不純物領域
１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ、１６ｂ並び
にＮ型及びＰ型ゲート電極３０ａ、３０ｂ上に自然成長
した自然酸化膜を除去する。続いて、蒸着法を用いて、
基体全面に高融点金属膜として例えばＴｉ膜２２を成膜
する。なお、このＴｉ膜２２の代わりに、Ｃｏ膜やＮｉ
膜やＰｔ膜等の高融点金属膜を用いてもよい（図３３参
照）。
【０１２１】次いで、上記第３の実施形態の図２８に示
す工程と同様にして、２ステップアニール法を用いて、
Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６
ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０ａ、３０
ｂ上のＴｉ膜２２をシリサイド化する。こうして、Ｎ+
不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ上
にＴｉＳｉ2 膜２２ａを、またＮ型及びＰ型ゲート電極
３０ａ、３０ｂ上にＴｉＳｉ2 膜２２ｂを、それぞれ自
己整合的に形成する。なお、Ｔｉ膜２２の代わりに、Ｃ
ｏ膜やＮｉ膜やＰｔ膜等を用いた場合には、ＴｉＳｉ2
膜の代わりに、ＣｏＳｉ2 膜やＮｉＳｉ2 膜やＰｔＳｉ
膜等が形成されることになる。
す工程と同様にして、２ステップアニール法を用いて、
Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６
ａ、１６ｂ並びにＮ型及びＰ型ゲート電極３０ａ、３０
ｂ上のＴｉ膜２２をシリサイド化する。こうして、Ｎ+
不純物領域１５ａ、１５ｂ及びＰ+ 不純物領域１６ａ上
にＴｉＳｉ2 膜２２ａを、またＮ型及びＰ型ゲート電極
３０ａ、３０ｂ上にＴｉＳｉ2 膜２２ｂを、それぞれ自
己整合的に形成する。なお、Ｔｉ膜２２の代わりに、Ｃ
ｏ膜やＮｉ膜やＰｔ膜等を用いた場合には、ＴｉＳｉ2
膜の代わりに、ＣｏＳｉ2 膜やＮｉＳｉ2 膜やＰｔＳｉ
膜等が形成されることになる。
【０１２２】続いて、基体全面に形成した層間絶縁膜２
３に、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続
孔並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴ
ｉＳｉ2 膜２２ｂに達する接続孔を開口し、これらの接
続孔内を埋めるＷプラグ２４を介してＴｉＳｉ2 膜２２
ａ、２２ｂに接続する配線層２５を形成した後、基体全
面に表面保護膜２６を形成する（図３４参照）。こうし
て、本実施形態に係るデュアルゲート構造のＣ−ＭＯＳ
トランジスタを作製する。
３に、Ｎ+ 不純物領域１５ａ、１５ｂ及びＰ+ 不純物領
域１６ａ、１６ｂ上のＴｉＳｉ2 膜２２ａに達する接続
孔並びにＮ型及びＰ型ゲート電極３０ａ、３０ｂ上のＴ
ｉＳｉ2 膜２２ｂに達する接続孔を開口し、これらの接
続孔内を埋めるＷプラグ２４を介してＴｉＳｉ2 膜２２
ａ、２２ｂに接続する配線層２５を形成した後、基体全
面に表面保護膜２６を形成する（図３４参照）。こうし
て、本実施形態に係るデュアルゲート構造のＣ−ＭＯＳ
トランジスタを作製する。
【０１２３】以上のように本実施形態によれば、ＮＭＯ
Ｓ領域のゲート電極３０にＡｓ+ を選択的にイオン注入
してＮ型ゲート電極３０ａとした後であって、ＰＭＯＳ
領域のゲート電極３０にＢＦ2 + を選択的にイオン注入
してＰ型ゲート電極３０ｂとする前に、ＣＶＤ法を用い
てＨＴＯと呼ばれるシリコン酸化膜３４を成膜している
が、このときの成膜温度が８００〜８５０℃であり、成
膜時間が１〜３時間であることから、上記第３の実施形
態においてＡｓ+ を活性化するための熱処理を行った場
合と同様の活性化効果を奏するため、ＰＭＯＳトランジ
スタにおけるパンチスルーや短チャネル効果の発生等の
トランジスタ特性の劣化を招くことなく、ＮＭＯＳ領域
のＮ型ゲート電極３０ａ全体に十分にＡｓを拡散するこ
とが可能になるため、上記第３の実施形態の場合と同様
に、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート
電極３０ａの空乏化を抑制することができる。
Ｓ領域のゲート電極３０にＡｓ+ を選択的にイオン注入
してＮ型ゲート電極３０ａとした後であって、ＰＭＯＳ
領域のゲート電極３０にＢＦ2 + を選択的にイオン注入
してＰ型ゲート電極３０ｂとする前に、ＣＶＤ法を用い
てＨＴＯと呼ばれるシリコン酸化膜３４を成膜している
が、このときの成膜温度が８００〜８５０℃であり、成
膜時間が１〜３時間であることから、上記第３の実施形
態においてＡｓ+ を活性化するための熱処理を行った場
合と同様の活性化効果を奏するため、ＰＭＯＳトランジ
スタにおけるパンチスルーや短チャネル効果の発生等の
トランジスタ特性の劣化を招くことなく、ＮＭＯＳ領域
のＮ型ゲート電極３０ａ全体に十分にＡｓを拡散するこ
とが可能になるため、上記第３の実施形態の場合と同様
に、特に顕著な空乏化を生じ易い傾向にあるＮ型ゲート
電極３０ａの空乏化を抑制することができる。
【０１２４】また、上記第３の実施形態の場合と同様
に、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂは非晶質シ
リコン膜からなることからＮ型及びＰ型ゲート電極３０
ａ、３０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの細線効
果を抑制することができるため、Ｎ型及びＰ型ゲート電
極３０ａ、３０ｂ上に形成したＴｉＳｉ2 膜２２ｂの細
線効果とＮ型ゲート電極３０ａの空乏化とを同時に抑制
することが可能になり、上記第３の実施形態の場合と同
様の効果を奏することができる。更に、本実施形態によ
れば、ＰＭＯＳ領域のＮ型ウェル１４表面及びゲート電
極３０にＢＦ2 + を選択的にイオン注入する際に、シリ
コン酸化膜３４を通していおん注入を行うことにより、
このシリコン酸化膜３４がＢＦ2 + イオン注入に対する
スクリーン酸化膜として機能するため、Ｂの拡散係数が
大きくても、ＰＭＯＳトランジスタのソース／ドレイン
を構成する高濃度のＰ+ 不純物領域１６ａ、１６ｂの接
合深さを容易に浅くすることが可能になり、トランジス
タ特性を向上させることができる。
に、Ｎ型及びＰ型ゲート電極３０ａ、３０ｂは非晶質シ
リコン膜からなることからＮ型及びＰ型ゲート電極３０
ａ、３０ｂ上に形成されたＴｉＳｉ2 膜２２ｂの細線効
果を抑制することができるため、Ｎ型及びＰ型ゲート電
極３０ａ、３０ｂ上に形成したＴｉＳｉ2 膜２２ｂの細
線効果とＮ型ゲート電極３０ａの空乏化とを同時に抑制
することが可能になり、上記第３の実施形態の場合と同
様の効果を奏することができる。更に、本実施形態によ
れば、ＰＭＯＳ領域のＮ型ウェル１４表面及びゲート電
極３０にＢＦ2 + を選択的にイオン注入する際に、シリ
コン酸化膜３４を通していおん注入を行うことにより、
このシリコン酸化膜３４がＢＦ2 + イオン注入に対する
スクリーン酸化膜として機能するため、Ｂの拡散係数が
大きくても、ＰＭＯＳトランジスタのソース／ドレイン
を構成する高濃度のＰ+ 不純物領域１６ａ、１６ｂの接
合深さを容易に浅くすることが可能になり、トランジス
タ特性を向上させることができる。
【０１２５】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、下層の多結晶シリコン膜と上層の非晶質
シリコン膜との２層膜構造になっているゲート電極上に
高融点金属シリサイド膜が形成されていることにより、
ゲート電極の空乏化を抑制することが可能な多結晶シリ
コン膜の長所と高融点金属シリサイド膜の細線効果を抑
制することが可能な非晶質シリコン膜の長所を活用する
ことが可能になるため、ゲート電極上に形成された高融
点金属シリサイド膜の細線効果及びゲート電極の空乏化
を同時に抑制することができる。従って、ＭＩＳトラン
ジスタの微細化、高速化と共に、高駆動能力を実現する
ことが可能になる。
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、下層の多結晶シリコン膜と上層の非晶質
シリコン膜との２層膜構造になっているゲート電極上に
高融点金属シリサイド膜が形成されていることにより、
ゲート電極の空乏化を抑制することが可能な多結晶シリ
コン膜の長所と高融点金属シリサイド膜の細線効果を抑
制することが可能な非晶質シリコン膜の長所を活用する
ことが可能になるため、ゲート電極上に形成された高融
点金属シリサイド膜の細線効果及びゲート電極の空乏化
を同時に抑制することができる。従って、ＭＩＳトラン
ジスタの微細化、高速化と共に、高駆動能力を実現する
ことが可能になる。
【０１２６】また、請求項２に係る半導体装置によれ
ば、非晶質シリコン膜からなるゲート電極上に高融点金
属シリサイド膜が形成されていることにより、このゲー
ト電極上の高融点金属シリサイド膜の細線効果を抑制す
ることができる。従って、ＭＩＳトランジスタの微細
化、高速化を実現することが可能になる。
ば、非晶質シリコン膜からなるゲート電極上に高融点金
属シリサイド膜が形成されていることにより、このゲー
ト電極上の高融点金属シリサイド膜の細線効果を抑制す
ることができる。従って、ＭＩＳトランジスタの微細
化、高速化を実現することが可能になる。
【０１２７】また、請求項３に係る半導体装置によれ
ば、上記請求項１又は２に係る半導体装置において、第
１の素子領域における不純物領域及びゲート電極がＮ型
不純物領域及びＮ型ゲート電極であり、第２の素子領域
における不純物領域及びゲート電極がＰ型不純物領域及
びＰ型ゲート電極である構成とすることにより、デュア
ルゲート構造の場合にも細線効果が抑制された高融点金
属シリサイド膜をゲート電極上に有することが可能にな
るため、デュアルゲート構造のＭＩＳトランジスタの微
細化、高速化を実現することが可能になる。
ば、上記請求項１又は２に係る半導体装置において、第
１の素子領域における不純物領域及びゲート電極がＮ型
不純物領域及びＮ型ゲート電極であり、第２の素子領域
における不純物領域及びゲート電極がＰ型不純物領域及
びＰ型ゲート電極である構成とすることにより、デュア
ルゲート構造の場合にも細線効果が抑制された高融点金
属シリサイド膜をゲート電極上に有することが可能にな
るため、デュアルゲート構造のＭＩＳトランジスタの微
細化、高速化を実現することが可能になる。
【０１２８】また、請求項４に係る半導体装置によれ
ば、上記請求項１乃至３のいずれかに係る半導体装置に
おいて、高融点金属シリサイド膜がＴｉＳｉ2 膜、Ｃｏ
Ｓｉ2膜、ＮｉＳｉ2 膜、又はＰｔＳｉ膜である構成と
することにより、不純物領域及びゲート電極の寄生抵抗
を容易に低減することが可能になり、ＭＩＳトランジス
タの微細化、高速化に寄与することができる。なお、
０．１８μｍ世代においては、高融点金属シリサイド膜
の材料としてＣｏが主流になると考えられているが、以
前から量産で用いているＴｉをこの世代でも使用できる
ようにすることは大きな意義を有するといえる。
ば、上記請求項１乃至３のいずれかに係る半導体装置に
おいて、高融点金属シリサイド膜がＴｉＳｉ2 膜、Ｃｏ
Ｓｉ2膜、ＮｉＳｉ2 膜、又はＰｔＳｉ膜である構成と
することにより、不純物領域及びゲート電極の寄生抵抗
を容易に低減することが可能になり、ＭＩＳトランジス
タの微細化、高速化に寄与することができる。なお、
０．１８μｍ世代においては、高融点金属シリサイド膜
の材料としてＣｏが主流になると考えられているが、以
前から量産で用いているＴｉをこの世代でも使用できる
ようにすることは大きな意義を有するといえる。
【０１２９】また、請求項５に係る半導体装置の製造方
法によれば、下層の多結晶シリコン膜と上層の非晶質シ
リコン膜との２層膜構造からなるゲート電極を形成し、
このゲート電極上に堆積した高融点金属膜を熱処理によ
りシリサイド化する等して、ゲート電極上に高融点金属
シリサイド膜を自己整合的に形成することにより、不純
物イオンが結晶のグレインに沿って深くまで注入される
多結晶シリコン膜をゲート電極の下層とするため、ゲー
ト電極全体に不純物が均一性よく拡散されて、ゲート電
極の空乏化を抑制することができると共に、シリサイド
化反応が促進され易い非晶質シリコン膜をゲート電極の
上層とするため、十分な低抵抗化が実現されて、ゲート
電極上に形成された高融点金属シリサイド膜の細線効果
を抑制することができる。従って、微細化、高速化と共
に、高駆動能力を実現することが可能なＭＩＳトランジ
スタを作製することができる。また、ゲート電極の空乏
化を抑制するためにゲート電極の厚さを必要以上に薄く
すことがなくなるため、ゲート電極上に高融点金属シリ
サイド膜を形成する際の高融点金属シリサイド膜の部分
的な過成長（突き抜け）によるゲート酸化膜の耐圧劣化
を防止することができる。更に、ゲート電極の空乏化を
抑制するために不純物イオン活性化の際の高温、長時間
の熱処理を行う必要がなくなるため、特にＰＭＯＳトラ
ンジスタにおける拡散係数の大きい不純物の拡散による
パンチスルーや短チャネル効果の発生を防止し、トラン
ジスタ特性の劣化を防止することができる。
法によれば、下層の多結晶シリコン膜と上層の非晶質シ
リコン膜との２層膜構造からなるゲート電極を形成し、
このゲート電極上に堆積した高融点金属膜を熱処理によ
りシリサイド化する等して、ゲート電極上に高融点金属
シリサイド膜を自己整合的に形成することにより、不純
物イオンが結晶のグレインに沿って深くまで注入される
多結晶シリコン膜をゲート電極の下層とするため、ゲー
ト電極全体に不純物が均一性よく拡散されて、ゲート電
極の空乏化を抑制することができると共に、シリサイド
化反応が促進され易い非晶質シリコン膜をゲート電極の
上層とするため、十分な低抵抗化が実現されて、ゲート
電極上に形成された高融点金属シリサイド膜の細線効果
を抑制することができる。従って、微細化、高速化と共
に、高駆動能力を実現することが可能なＭＩＳトランジ
スタを作製することができる。また、ゲート電極の空乏
化を抑制するためにゲート電極の厚さを必要以上に薄く
すことがなくなるため、ゲート電極上に高融点金属シリ
サイド膜を形成する際の高融点金属シリサイド膜の部分
的な過成長（突き抜け）によるゲート酸化膜の耐圧劣化
を防止することができる。更に、ゲート電極の空乏化を
抑制するために不純物イオン活性化の際の高温、長時間
の熱処理を行う必要がなくなるため、特にＰＭＯＳトラ
ンジスタにおける拡散係数の大きい不純物の拡散による
パンチスルーや短チャネル効果の発生を防止し、トラン
ジスタ特性の劣化を防止することができる。
【０１３０】また、請求項６に係る半導体装置の製造方
法によれば、２層膜構造からなるゲート電極の下層を構
成する多結晶シリコン膜に予め所定の不純物イオンを注
入した後に、ゲート電極全体に改めて同種の不純物を添
加することにより、不純物濃度が低くなる傾向にある下
層の不純物濃度を高くすることが可能になるため、ゲー
ト電極全体の不純物濃度が均一化されて、より効果的に
ゲート電極の空乏化を抑制することができる。
法によれば、２層膜構造からなるゲート電極の下層を構
成する多結晶シリコン膜に予め所定の不純物イオンを注
入した後に、ゲート電極全体に改めて同種の不純物を添
加することにより、不純物濃度が低くなる傾向にある下
層の不純物濃度を高くすることが可能になるため、ゲー
ト電極全体の不純物濃度が均一化されて、より効果的に
ゲート電極の空乏化を抑制することができる。
【０１３１】また、請求項７に係る半導体装置の製造方
法によれば、下層の多結晶シリコン膜と上層の非晶質シ
リコン膜との２層膜構造からなる第１導電型及び第２導
電型のゲート電極を形成し、これらの第１導電型及び第
２導電型のゲート電極上に高融点金属シリサイド膜を自
己整合的に形成することにより、Ｎ型及びＰ型ゲート電
極を同時に有するデュアルゲート構造であっても、ゲー
ト電極の空乏化を抑制することが可能な多結晶シリコン
膜の長所と高融点金属シリサイド膜の細線効果を抑制す
ることが可能な非晶質シリコン膜の長所を活用して、ゲ
ート電極上に形成した高融点金属シリサイド膜の細線効
果及びゲート電極の空乏化を同時に抑制することが可能
になるため、デュアルゲート構造のＭＩＳトランジスタ
の微細化、高速化に寄与することができる。
法によれば、下層の多結晶シリコン膜と上層の非晶質シ
リコン膜との２層膜構造からなる第１導電型及び第２導
電型のゲート電極を形成し、これらの第１導電型及び第
２導電型のゲート電極上に高融点金属シリサイド膜を自
己整合的に形成することにより、Ｎ型及びＰ型ゲート電
極を同時に有するデュアルゲート構造であっても、ゲー
ト電極の空乏化を抑制することが可能な多結晶シリコン
膜の長所と高融点金属シリサイド膜の細線効果を抑制す
ることが可能な非晶質シリコン膜の長所を活用して、ゲ
ート電極上に形成した高融点金属シリサイド膜の細線効
果及びゲート電極の空乏化を同時に抑制することが可能
になるため、デュアルゲート構造のＭＩＳトランジスタ
の微細化、高速化に寄与することができる。
【０１３２】また、請求項８に係る半導体装置の製造方
法によれば、２層膜構造からなる第１及び第２のゲート
電極のうち、第１のゲート電極の下層を構成する多結晶
シリコン膜に予め第１導電型の不純物イオンを注入した
後に、第１のゲート電極全体に改めて同種の不純物を添
加することにより、不純物濃度が低くなる傾向にある下
層の不純物濃度を高くすることが可能になるため、第１
のゲート電極全体の不純物濃度が均一化されて、より効
果的に第１のゲート電極の空乏化を抑制することができ
る。
法によれば、２層膜構造からなる第１及び第２のゲート
電極のうち、第１のゲート電極の下層を構成する多結晶
シリコン膜に予め第１導電型の不純物イオンを注入した
後に、第１のゲート電極全体に改めて同種の不純物を添
加することにより、不純物濃度が低くなる傾向にある下
層の不純物濃度を高くすることが可能になるため、第１
のゲート電極全体の不純物濃度が均一化されて、より効
果的に第１のゲート電極の空乏化を抑制することができ
る。
【０１３３】また、請求項９に係る半導体装置の製造方
法によれば、２層膜構造からなる第１及び第２のゲート
電極のうち、第１のゲート電極の下層を構成する多結晶
シリコン膜に予めＮ型不純物イオンを注入した後に、第
１のゲート電極全体に改めてＮ型不純物を添加すること
により、特にゲート電極の空乏化が顕著に生じる傾向に
あるＮ型ゲート電極の下層の不純物濃度を高くして、よ
り効果的にＮ型ゲート電極の空乏化を抑制することがで
きる。
法によれば、２層膜構造からなる第１及び第２のゲート
電極のうち、第１のゲート電極の下層を構成する多結晶
シリコン膜に予めＮ型不純物イオンを注入した後に、第
１のゲート電極全体に改めてＮ型不純物を添加すること
により、特にゲート電極の空乏化が顕著に生じる傾向に
あるＮ型ゲート電極の下層の不純物濃度を高くして、よ
り効果的にＮ型ゲート電極の空乏化を抑制することがで
きる。
【０１３４】また、請求項１０に係る半導体装置の製造
方法によれば、２層膜構造からなる第１及び第２のゲー
ト電極のうち、第１のゲート電極の下層を構成する多結
晶シリコン膜に予めＮ型不純物イオンを注入するのに続
いて、第２のゲート電極の下層を構成する多結晶シリコ
ン膜に予めＰ型不純物イオンを注入した後、第１及び第
２のゲート電極全体に改めてＮ型及びＰ型不純物をそれ
ぞれ添加することにより、Ｎ型ゲート電極の下層のＮ型
不純物濃度のみならず、Ｐ型ゲート電極の下層のＰ型不
純物濃度をも高くして、より効果的にＮ型及びＰ型双方
のゲート電極の空乏化を抑制することができる。
方法によれば、２層膜構造からなる第１及び第２のゲー
ト電極のうち、第１のゲート電極の下層を構成する多結
晶シリコン膜に予めＮ型不純物イオンを注入するのに続
いて、第２のゲート電極の下層を構成する多結晶シリコ
ン膜に予めＰ型不純物イオンを注入した後、第１及び第
２のゲート電極全体に改めてＮ型及びＰ型不純物をそれ
ぞれ添加することにより、Ｎ型ゲート電極の下層のＮ型
不純物濃度のみならず、Ｐ型ゲート電極の下層のＰ型不
純物濃度をも高くして、より効果的にＮ型及びＰ型双方
のゲート電極の空乏化を抑制することができる。
【０１３５】また、請求項１１に係る半導体装置の製造
方法によれば、非晶質シリコン膜からなる第１及び第２
のゲート電極を形成し、第１のゲート電極にＮ型不純物
イオンを選択的に注入して第１の熱処理によって活性化
した後に、第２のゲート電極にＰ型不純物イオンを選択
的に注入して第２の熱処理によって活性化し、これらの
Ｎ型及びＰ型ゲート電極上に高融点金属シリサイド膜を
自己整合的に形成していることにより、シリサイド化反
応が促進され易い非晶質シリコン膜からＮ型及びＰ型ゲ
ート電極を構成しているため、Ｎ型及びＰ型ゲート電極
上に形成された高融点金属シリサイド膜の細線効果を抑
制することができると共に、第１のゲート電極に注入し
たＮ型不純物イオンを活性化する第１の熱処理の際には
未だ第２のゲート電極にＰ型不純物は添加されていない
ため、第１のゲート電極全体にＮ型不純物を十分に拡散
することが可能になり、特に顕著に生じる傾向にあるＮ
型ゲート電極の空乏化を抑制することができる。また、
Ｎ型不純物イオンを活性化する第１の熱処理とは別にＰ
型不純物イオンを活性化する第２の熱処理を行うため、
拡散係数が大きいＰ型不純物の拡散によるパンチスルー
や短チャネル効果の発生を抑制する条件設定を従来技術
を用いて行うことが可能になり、トランジスタ特性の劣
化を防止することができる。更に、ゲート電極の空乏化
を抑制するためにゲート電極の厚さを薄くする必要がな
くなるため、ゲート電極上に高融点金属シリサイド膜を
形成する際の高融点金属シリサイド膜の部分的な過成長
（突き抜け）によるゲート酸化膜の耐圧劣化を防止し、
トランジスタ特性の劣化を防止することができる。
方法によれば、非晶質シリコン膜からなる第１及び第２
のゲート電極を形成し、第１のゲート電極にＮ型不純物
イオンを選択的に注入して第１の熱処理によって活性化
した後に、第２のゲート電極にＰ型不純物イオンを選択
的に注入して第２の熱処理によって活性化し、これらの
Ｎ型及びＰ型ゲート電極上に高融点金属シリサイド膜を
自己整合的に形成していることにより、シリサイド化反
応が促進され易い非晶質シリコン膜からＮ型及びＰ型ゲ
ート電極を構成しているため、Ｎ型及びＰ型ゲート電極
上に形成された高融点金属シリサイド膜の細線効果を抑
制することができると共に、第１のゲート電極に注入し
たＮ型不純物イオンを活性化する第１の熱処理の際には
未だ第２のゲート電極にＰ型不純物は添加されていない
ため、第１のゲート電極全体にＮ型不純物を十分に拡散
することが可能になり、特に顕著に生じる傾向にあるＮ
型ゲート電極の空乏化を抑制することができる。また、
Ｎ型不純物イオンを活性化する第１の熱処理とは別にＰ
型不純物イオンを活性化する第２の熱処理を行うため、
拡散係数が大きいＰ型不純物の拡散によるパンチスルー
や短チャネル効果の発生を抑制する条件設定を従来技術
を用いて行うことが可能になり、トランジスタ特性の劣
化を防止することができる。更に、ゲート電極の空乏化
を抑制するためにゲート電極の厚さを薄くする必要がな
くなるため、ゲート電極上に高融点金属シリサイド膜を
形成する際の高融点金属シリサイド膜の部分的な過成長
（突き抜け）によるゲート酸化膜の耐圧劣化を防止し、
トランジスタ特性の劣化を防止することができる。
【０１３６】また、請求項１２に係る半導体装置の製造
方法によれば、非晶質シリコン膜からなる第１及び第２
のゲート電極を形成し、第１のゲート電極にＮ型不純物
イオンを選択的に注入した後、このＮ型不純物イオンを
活性化するに足りる熱処理条件で絶縁膜を形成し、続い
てこの絶縁膜を通して第２のゲート電極にＰ型不純物イ
オンを選択的に注入して第２の熱処理によって活性化
し、これらのＮ型及びＰ型ゲート電極上に高融点金属シ
リサイド膜を自己整合的に形成していることにより、シ
リサイド化反応が促進され易い非晶質シリコン膜からＮ
型及びＰ型ゲート電極を構成しているため、また第１の
ゲート電極に注入したＮ型不純物イオンを活性化する絶
縁膜形成の際には未だ第２のゲート電極にＰ型不純物は
添加されていないため、上記請求項１１に係る半導体装
置の製造方法の場合と同様の効果を奏することができ
る。また、第１のゲート電極へのＮ型不純物イオンの注
入後に形成した絶縁膜は、第２のゲート電極にＰ型不純
物イオンを選択的に注入する際のスクリーン酸化膜とな
るため、拡散係数が大きいＰ型不純物が添加されたＰ型
不純物領域の接合深さを容易に浅くすることが可能にな
り、トランジスタ特性を向上させることができる。
方法によれば、非晶質シリコン膜からなる第１及び第２
のゲート電極を形成し、第１のゲート電極にＮ型不純物
イオンを選択的に注入した後、このＮ型不純物イオンを
活性化するに足りる熱処理条件で絶縁膜を形成し、続い
てこの絶縁膜を通して第２のゲート電極にＰ型不純物イ
オンを選択的に注入して第２の熱処理によって活性化
し、これらのＮ型及びＰ型ゲート電極上に高融点金属シ
リサイド膜を自己整合的に形成していることにより、シ
リサイド化反応が促進され易い非晶質シリコン膜からＮ
型及びＰ型ゲート電極を構成しているため、また第１の
ゲート電極に注入したＮ型不純物イオンを活性化する絶
縁膜形成の際には未だ第２のゲート電極にＰ型不純物は
添加されていないため、上記請求項１１に係る半導体装
置の製造方法の場合と同様の効果を奏することができ
る。また、第１のゲート電極へのＮ型不純物イオンの注
入後に形成した絶縁膜は、第２のゲート電極にＰ型不純
物イオンを選択的に注入する際のスクリーン酸化膜とな
るため、拡散係数が大きいＰ型不純物が添加されたＰ型
不純物領域の接合深さを容易に浅くすることが可能にな
り、トランジスタ特性を向上させることができる。
【０１３７】また、請求項１３に係る半導体装置の製造
方法によれば、上記請求項５乃至１２のいずれかに係る
半導体装置の製造方法において、高融点金属シリサイド
膜がＴｉＳｉ2 膜、ＣｏＳｉ2 膜、ＮｉＳｉ2 膜、又は
ＰｔＳｉ膜である構成とすることにより、不純物領域及
びゲート電極の寄生抵抗を容易に低減することが可能に
なり、ＭＩＳトランジスタの微細化、高速化に寄与する
ことができる。なお、０．１８μｍ世代においては、高
融点金属シリサイド膜の材料としてＣｏが主流になると
考えられているが、以前から量産で用いているＴｉをこ
の世代でも使用できるようにすることは大きな意義を有
するといえる。
方法によれば、上記請求項５乃至１２のいずれかに係る
半導体装置の製造方法において、高融点金属シリサイド
膜がＴｉＳｉ2 膜、ＣｏＳｉ2 膜、ＮｉＳｉ2 膜、又は
ＰｔＳｉ膜である構成とすることにより、不純物領域及
びゲート電極の寄生抵抗を容易に低減することが可能に
なり、ＭＩＳトランジスタの微細化、高速化に寄与する
ことができる。なお、０．１８μｍ世代においては、高
融点金属シリサイド膜の材料としてＣｏが主流になると
考えられているが、以前から量産で用いているＴｉをこ
の世代でも使用できるようにすることは大きな意義を有
するといえる。
【図１】第１の実施形態に係るデュアルゲート構造のＣ
−ＭＯＳトランジスタを示す断面図である。
−ＭＯＳトランジスタを示す断面図である。
【図２】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その１）である。
明するための工程断面図（その１）である。
【図３】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その２）である。
明するための工程断面図（その２）である。
【図４】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その３）である。
明するための工程断面図（その３）である。
【図５】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その４）である。
明するための工程断面図（その４）である。
【図６】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その５）である。
明するための工程断面図（その５）である。
【図７】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その６）である。
明するための工程断面図（その６）である。
【図８】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その７）である。
明するための工程断面図（その７）である。
【図９】図１のＣ−ＭＯＳトランジスタの製造方法を説
明するための工程断面図（その８）である。
明するための工程断面図（その８）である。
【図１０】図１のＣ−ＭＯＳトランジスタの製造方法を
説明するための工程断面図（その９）である。
説明するための工程断面図（その９）である。
【図１１】図１のＣ−ＭＯＳトランジスタの製造方法を
説明するための工程断面図（その１０）である。
説明するための工程断面図（その１０）である。
【図１２】図１のＣ−ＭＯＳトランジスタの製造方法を
説明するための工程断面図（その１１）である。
説明するための工程断面図（その１１）である。
【図１３】図１のＣ−ＭＯＳトランジスタのゲート電極
の幅とシート抵抗との関係を示すグラフである。
の幅とシート抵抗との関係を示すグラフである。
【図１４】第１の実施形態の比較例の不純物領域及びゲ
ート電極の幅とシート抵抗との関係を示すグラフであ
る。
ート電極の幅とシート抵抗との関係を示すグラフであ
る。
【図１５】第２の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタを示す断面図である。
Ｃ−ＭＯＳトランジスタを示す断面図である。
【図１６】図１５のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その１）である。
を説明するための工程断面図（その１）である。
【図１７】図１５のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その２）である。
を説明するための工程断面図（その２）である。
【図１８】図１５のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その３）である。
を説明するための工程断面図（その３）である。
【図１９】図１５のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その４）である。
を説明するための工程断面図（その４）である。
【図２０】図１５のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その５）である。
を説明するための工程断面図（その５）である。
【図２１】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタを示す断面図である。
Ｃ−ＭＯＳトランジスタを示す断面図である。
【図２２】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その１）である。
を説明するための工程断面図（その１）である。
【図２３】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その２）である。
を説明するための工程断面図（その２）である。
【図２４】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その３）である。
を説明するための工程断面図（その３）である。
【図２５】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その４）である。
を説明するための工程断面図（その４）である。
【図２６】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その５）である。
を説明するための工程断面図（その５）である。
【図２７】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その６）である。
を説明するための工程断面図（その６）である。
【図２８】図２１のＣ−ＭＯＳトランジスタの製造方法
を説明するための工程断面図（その７）である。
を説明するための工程断面図（その７）である。
【図２９】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その１）である。
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その１）である。
【図３０】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その２）である。
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その２）である。
【図３１】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その３）である。
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その３）である。
【図３２】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その４）である。
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その４）である。
【図３３】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その５）である。
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その５）である。
【図３４】第３の実施形態に係るデュアルゲート構造の
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その６）である。
Ｃ−ＭＯＳトランジスタの製造方法を説明するための工
程断面図（その６）である。
【図３５】従来のサリサイド技術を用いたデュアルゲー
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その１）である。
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その１）である。
【図３６】従来のサリサイド技術を用いたデュアルゲー
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その２）である。
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その２）である。
【図３７】従来のサリサイド技術を用いたデュアルゲー
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その３）である。
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その３）である。
【図３８】従来のサリサイド技術を用いたデュアルゲー
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その４）である。
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その４）である。
【図３９】従来のサリサイド技術を用いたデュアルゲー
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その５）である。
ト構造のＣ−ＭＯＳトランジスタの製造方法を説明する
ための工程断面図（その５）である。
１１……Ｓｉ基板、１２……素子分離用酸化膜、１３…
…Ｐ型ウェル、１４……Ｎ型ウェル、１５ａ、１５ｂ…
…Ｎ+ 不純物領域、１６ａ、１６ｂ……Ｐ+ 不純物領
域、１７……ゲート酸化膜、１８、１８ａ、１８ｂ、１
８ｃ、１８ｄ……多結晶シリコン膜、１９、１９ａ、１
９ｂ……非晶質シリコン膜、２０……ゲート電極、２０
ａ、２０ｃ、２０ｄ……Ｎ型ゲート電極、２０ｂ……Ｐ
型ゲート電極、２１……ゲートサイドウォール、２２…
…Ｔｉ膜、２２ａ、２２ｂ……ＴｉＳｉ2 膜、２３……
層間絶縁膜、２４……Ｗプラグ、２５……配線層、２６
……表面保護膜、３０……ゲート電極、３０ａ……Ｎ型
ゲート電極、３０ｂ……Ｐ型ゲート電極、３１……レジ
スト、３２……レジスト、３３……レジスト、３４……
シリコン酸化膜、３５……レジスト、５１……Ｓｉ基
板、５２……素子分離用酸化膜、５３……Ｐ型ウェル、
５４……Ｎ型ウェル、５５……ゲート酸化膜、５６……
ゲート電極、５６ａ……Ｎ型ゲート電極、５６ｂ……Ｐ
型ゲート電極、５７……ゲートサイドウォール、５８…
…シリコン酸化膜、５９……レジスト、６０ａ、６０ｂ
……Ｎ+ 不純物領域、６１……レジスト、６２ａ、６２
ｂ……Ｐ+不純物領域、６３……Ｔｉ膜、６３ａ、６３
ｂ……ＴｉＳｉ2 膜、６４……層間絶縁膜、６５……Ｗ
プラグ、６６……配線層、６７……表面保護膜。
…Ｐ型ウェル、１４……Ｎ型ウェル、１５ａ、１５ｂ…
…Ｎ+ 不純物領域、１６ａ、１６ｂ……Ｐ+ 不純物領
域、１７……ゲート酸化膜、１８、１８ａ、１８ｂ、１
８ｃ、１８ｄ……多結晶シリコン膜、１９、１９ａ、１
９ｂ……非晶質シリコン膜、２０……ゲート電極、２０
ａ、２０ｃ、２０ｄ……Ｎ型ゲート電極、２０ｂ……Ｐ
型ゲート電極、２１……ゲートサイドウォール、２２…
…Ｔｉ膜、２２ａ、２２ｂ……ＴｉＳｉ2 膜、２３……
層間絶縁膜、２４……Ｗプラグ、２５……配線層、２６
……表面保護膜、３０……ゲート電極、３０ａ……Ｎ型
ゲート電極、３０ｂ……Ｐ型ゲート電極、３１……レジ
スト、３２……レジスト、３３……レジスト、３４……
シリコン酸化膜、３５……レジスト、５１……Ｓｉ基
板、５２……素子分離用酸化膜、５３……Ｐ型ウェル、
５４……Ｎ型ウェル、５５……ゲート酸化膜、５６……
ゲート電極、５６ａ……Ｎ型ゲート電極、５６ｂ……Ｐ
型ゲート電極、５７……ゲートサイドウォール、５８…
…シリコン酸化膜、５９……レジスト、６０ａ、６０ｂ
……Ｎ+ 不純物領域、６１……レジスト、６２ａ、６２
ｂ……Ｐ+不純物領域、６３……Ｔｉ膜、６３ａ、６３
ｂ……ＴｉＳｉ2 膜、６４……層間絶縁膜、６５……Ｗ
プラグ、６６……配線層、６７……表面保護膜。
Claims (13)
- 【請求項１】 半導体基板表面の不純物領域上及びゲー
ト電極上にそれぞれ高融点金属シリサイド膜が形成され
ている半導体装置であって、 前記ゲート電極が、下層の多結晶シリコン膜と上層の非
晶質シリコン膜との２層膜構造になっていることを特徴
とする半導体装置。 - 【請求項２】 半導体基板表面の不純物領域上及びゲー
ト電極上にそれぞれ高融点金属シリサイド膜が形成され
ている半導体装置であって、 前記ゲート電極が、非晶質シリコン膜からなることを特
徴とする半導体装置の構造。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記半導体基板の第１の素子領域における前記不純物領
域及び前記ゲート電極が、Ｎ型不純物領域及びＮ型ゲー
ト電極であり、 前記半導体基板の第２の素子領域における前記不純物領
域及び前記ゲート電極が、Ｐ型不純物領域及びＰ型ゲー
ト電極であることを特徴とする半導体装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置において、 前記高融点金属シリサイド膜が、チタンシリサイド膜、
コバルトシリサイド膜、ニッケルシリサイド膜、又は白
金シリサイド膜であることを特徴とする半導体装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を介して多
結晶シリコン膜及び非晶質シリコン膜を順に積層した
後、前記非晶質シリコン膜及び前記多結晶シリコン膜を
所定の形状にパターニングして、下層の前記多結晶シリ
コン膜と上層の前記非晶質シリコン膜との２層膜構造か
らなるゲート電極を形成する第１の工程と、 前記半導体基板表面及び前記ゲート電極に所定の不純物
を添加して、不純物領域を形成すると共に、前記ゲート
電極を導電化する第２の工程と、 基体全面に高融点金属膜を堆積した後、熱処理により前
記不純物領域上及び前記ゲート電極上の前記高融点金属
膜をシリサイド化すると共に、未反応の前記高融点金属
膜をエッチング除去して、前記不純物領域上及び前記ゲ
ート電極上に高融点金属シリサイド膜を自己整合的に形
成する第３の工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１の工程の代わりに、半導体基板上にゲート絶縁
膜を介して多結晶シリコン膜を形成した後、前記多結晶
シリコン膜に所定の不純物イオンを注入する工程と、前
記多結晶シリコン膜上に非晶質シリコン膜を形成した
後、前記非晶質シリコン膜及び前記多結晶シリコン膜を
所定の形状にパターニングして、下層の前記多結晶シリ
コン膜と上層の前記非晶質シリコン膜との２層膜構造か
らなるゲート電極を形成する工程と、を具備することを
特徴とする半導体装置の製造方法。 - 【請求項７】 第１及び第２の素子領域の半導体基板上
にゲート絶縁膜を介して多結晶シリコン膜及び非晶質シ
リコン膜を順に積層した後、前記非晶質シリコン膜及び
前記多結晶シリコン膜を所定の形状にパターニングし
て、下層の前記多結晶シリコン膜と上層の前記非晶質シ
リコン膜との２層膜構造からなる第１及び第２のゲート
電極をそれぞれ前記第１及び第２の素子領域に形成する
第１の工程と、 前記第１の素子領域の前記半導体基板表面及び前記第１
のゲート電極に第１導電型の不純物イオンを選択的に注
入し、前記第２の素子領域の前記半導体基板表面及び前
記第２のゲート電極に第２導電型の不純物イオンを選択
的に注入した後、熱処理により不純物イオンを活性化し
て、前記第１及び第２の素子領域にそれぞれ第１導電型
及び第２導電型の不純物領域を形成すると共に、前記第
１及び第２のゲート電極をそれぞれ第１導電型及び第２
導電型のゲート電極にする第３の工程と、 基体全面に高融点金属膜を堆積した後、熱処理により前
記第１導電型及び第２導電型の不純物領域上並びに前記
第１導電型及び第２導電型のゲート電極上の前記高融点
金属膜をシリサイド化すると共に、未反応の前記高融点
金属膜をエッチング除去して、前記第１導電型及び第２
導電型の不純物領域上並びに前記第１導電型及び第２導
電型のゲート電極上に高融点金属シリサイド膜を自己整
合的に形成する第４の工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記第１の工程の代わりに、第１及び第２の素子領域の
半導体基板上にゲート絶縁膜を介して多結晶シリコン膜
を形成した後、前記第１の素子領域における前記多結晶
シリコン膜に第１導電型の不純物イオンを選択的に注入
する工程と、前記多結晶シリコン膜上に非晶質シリコン
膜を形成した後、前記非晶質シリコン膜及び前記多結晶
シリコン膜を所定の形状にパターニングして、下層の前
記多結晶シリコン膜と上層の前記非晶質シリコン膜との
２層膜構造からなる第１及び第２のゲート電極をそれぞ
れ前記第１及び第２の素子領域に形成する工程と、を具
備することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記第１の素子領域における前記多結晶シリコン膜に選
択的に注入する第１導電型の不純物イオンが、Ｎ型不純
物イオンであることを特徴とする半導体装置の製造方
法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記第１の素子領域における前記多結晶シリコン膜にＮ
型不純物イオンを選択的に注入する工程の後、前記第２
の素子領域における前記多結晶シリコン膜にＰ型不純物
イオンを選択的に注入する工程を具備することを特徴と
する半導体装置の製造方法。 - 【請求項１１】 第１及び第２の素子領域の半導体基板
上にゲート絶縁膜を介して非晶質シリコン膜を堆積した
後、前記非晶質シリコン膜を所定の形状にパターニング
して、前記非晶質シリコン膜からなる第１及び第２のゲ
ート電極を形成する第１の工程と、 前記第１の素子領域の前記半導体基板表面及び前記第１
のゲート電極にＮ型不純物イオンを選択的に注入した
後、第１の熱処理によりＮ型不純物イオンを活性化し
て、前記第１の素子領域の前記半導体基板表面にＮ型不
純物領域を形成すると共に、前記第１のゲート電極をＮ
型ゲート電極にする第２の工程と、 前記第２の素子領域の前記半導体基板表面及び前記第２
のゲート電極にＰ型不純物イオンを選択的に注入した
後、第２の熱処理によりＰ型不純物イオンを活性化し
て、前記第２の素子領域の前記半導体基板表面にＰ型不
純物領域を形成すると共に、前記第２のゲート電極をＰ
型ゲート電極にする第３の工程と、 基体全面に高融点金属膜を堆積した後、熱処理により前
記Ｎ型及びＰ型不純物領域上並びに前記Ｎ型及びＰ型ゲ
ート電極上の前記高融点金属膜をシリサイド化すると共
に、未反応の前記高融点金属膜をエッチング除去して、
前記Ｎ型及びＰ型不純物領域上並びに前記Ｎ型及びＰ型
ゲート電極上に高融点金属シリサイド膜を自己整合的に
形成する第４の工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 前記第２の工程の代わりに、前記第１の素子領域の前記
半導体基板表面及び前記第１のゲート電極にＮ型不純物
イオンを選択的に注入した後、Ｎ型不純物イオンを活性
化する熱処理条件の気相成長法により基体全面に絶縁膜
を形成し、同時に前記第１の素子領域の前記半導体基板
表面にＮ型不純物領域を形成すると共に、前記第１のゲ
ート電極をＮ型ゲート電極にする工程を具備し、 前記第３の工程が、前記絶縁膜を通して前記第２の素子
領域の前記半導体基板表面及び前記第２のゲート電極に
Ｐ型不純物イオンを選択的に注入した後、所定の熱処理
によりＰ型不純物イオンを活性化して、前記第２の素子
領域の前記半導体基板表面にＰ型不純物領域を形成する
と共に、前記第２のゲート電極をＰ型ゲート電極にする
工程であることを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項５乃至１２のいずれかに記載の
半導体装置の製造方法において、 前記高融点金属シリサイド膜が、チタンシリサイド膜、
コバルトシリサイド膜、ニッケルシリサイド膜、又は白
金シリサイド膜であることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01228297A JP3918218B2 (ja) | 1997-01-27 | 1997-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01228297A JP3918218B2 (ja) | 1997-01-27 | 1997-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209296A true JPH10209296A (ja) | 1998-08-07 |
| JP3918218B2 JP3918218B2 (ja) | 2007-05-23 |
Family
ID=11801016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01228297A Expired - Fee Related JP3918218B2 (ja) | 1997-01-27 | 1997-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3918218B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538397B2 (en) | 2004-07-22 | 2009-05-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1997
- 1997-01-27 JP JP01228297A patent/JP3918218B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538397B2 (en) | 2004-07-22 | 2009-05-26 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3918218B2 (ja) | 2007-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9947758B2 (en) | Forming silicide regions and resulting MOS devices | |
| US7348636B2 (en) | CMOS transistor having different PMOS and NMOS gate electrode structures and method of fabrication thereof | |
| US7067379B2 (en) | Silicide gate transistors and method of manufacture | |
| US7741220B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6806534B2 (en) | Damascene method for improved MOS transistor | |
| US6743704B2 (en) | Method of manufacturing a semiconductor device | |
| US20090085123A1 (en) | Semiconductor device and method for fabricating the same | |
| US6747316B2 (en) | Surface-channel metal-oxide semiconductor transistors, their complementary field-effect transistors and method of producing the same | |
| KR20090019693A (ko) | 스트레인된 반도체 장치 및 이의 제조 방법 | |
| US8816448B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7141467B2 (en) | Semiconductor device having metal silicide films formed on source and drain regions and method for manufacturing the same | |
| JP2004111479A (ja) | 半導体装置及びその製造方法 | |
| US20070099407A1 (en) | Method for fabricating a transistor using a low temperature spike anneal | |
| JP2008103644A (ja) | 半導体装置およびその製造方法 | |
| US20060081943A1 (en) | Semiconductor device and method for the preparation thereof | |
| JP2009164200A (ja) | 半導体装置及びその製造方法 | |
| JP2000307110A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| US7544553B2 (en) | Integration scheme for fully silicided gate | |
| JP3918218B2 (ja) | 半導体装置の製造方法 | |
| JP5194732B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH10313117A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| US20080054370A1 (en) | Semiconductor device and method of fabricating the same | |
| US20030178685A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH1117182A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070205 |
|
| LAPS | Cancellation because of no payment of annual fees |