JPH10207735A - Cpu diagnostic method for computer - Google Patents
Cpu diagnostic method for computerInfo
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- JPH10207735A JPH10207735A JP9009528A JP952897A JPH10207735A JP H10207735 A JPH10207735 A JP H10207735A JP 9009528 A JP9009528 A JP 9009528A JP 952897 A JP952897 A JP 952897A JP H10207735 A JPH10207735 A JP H10207735A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、移動体に搭載し
てその運用を行う計算機を、点検整備等のために移動体
から取り外して診断する計算機のCPU診断方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of diagnosing a CPU of a computer for diagnosing a computer mounted on a mobile body and operating the mobile body for inspection and maintenance.
【0002】[0002]
【従来の技術】図5はレーダ等を装備した移動体と管制
センターとの関係を示す図、図6は移動体に搭載する運
行管制用計算機システムのシステム全体及び各機器の接
続関係を示す概要図、図7は運行管制計算機の構成図、
図8は運行管制用計算機システムの各機器を制御する運
行管制計算機の構成図、図9は従来の計算機のCPU診
断方法を示すフローチャートである。2. Description of the Related Art FIG. 5 is a diagram showing the relationship between a mobile unit equipped with radar and the like and a control center, and FIG. FIG. 7 is a block diagram of the operation control computer,
FIG. 8 is a block diagram of an operation control computer for controlling each device of the operation control computer system, and FIG. 9 is a flowchart showing a conventional CPU diagnosis method of the computer.
【0003】図5に示すように、移動体1は、レーダで
前方を警戒すると同時に管制センター2と連絡を取り合
いながら運行責任者がその運行方向等を決定している。
そのために、移動体1に図6に示すようなレーダ3、ア
ンテナ4、レーダ信号処理器5、通信制御処理器6、運
行管制計算機7、表示装置8及び操作盤9を搭載してい
る。レーダ3、アンテナ4、レーダ信号処理器5、通信
制御処理器6、運行管制計算機7、表示装置8及び操作
盤9は互いに図7のように接続され構成されている。な
お、図7において、10は各機器を接続する外部バスで
ある。[0005] As shown in FIG. 5, a moving body 1 is alerted to the front by radar and, at the same time, communicates with a control center 2, and an operation manager determines the operation direction and the like.
For this purpose, the mobile unit 1 is equipped with a radar 3, an antenna 4, a radar signal processor 5, a communication control processor 6, an operation control computer 7, a display device 8, and an operation panel 9 as shown in FIG. The radar 3, the antenna 4, the radar signal processor 5, the communication control processor 6, the operation control computer 7, the display device 8, and the operation panel 9 are connected to each other as shown in FIG. In FIG. 7, reference numeral 10 denotes an external bus for connecting each device.
【0004】すなわち、レーダ3は前方の障害物を検知
し、その信号をレーダ信号処理器5で変換し、運行管制
計算機7がオペレーショナル・プログラムにより表示装
置8に表示する。また、操作盤9を操作することによ
り、オペレーショナル・プログラムは通信制御処理器6
へメッセージを送信し、通信制御処理器6が変換したメ
ッセージはアンテナ4を介して管制センター2へ送信さ
れる。逆に、管制センター2からのメッセージはアンテ
ナ4で受信され、通信制御処理器6により通信メッセー
ジに変換される。前記通信メッセージを運行管制計算機
7がオペレーショナル・プログラムにより表示装置8に
表示する。[0004] That is, the radar 3 detects an obstacle in front, converts the signal by the radar signal processor 5, and the operation control computer 7 displays it on the display device 8 by an operational program. By operating the operation panel 9, the operational program is transmitted to the communication control processor 6.
The message converted by the communication control processor 6 is transmitted to the control center 2 via the antenna 4. Conversely, a message from the control center 2 is received by the antenna 4 and converted into a communication message by the communication control processor 6. The operation control computer 7 displays the communication message on the display device 8 by an operational program.
【0005】以上のような動作をする中心をなす運行管
制計算機7は、図8に示す構成をとる。図8において、
11は主に運行計算を行うオペレーショナル・プログラ
ムを動作させるCPUボード(以下第1のCPUボード
と記す。)、12は主に他の計算機とのデータの入出力
の制御を行うオペレーショナル・プログラムを動作させ
るCPUボード(以下第2のCPUボードと記す。)、
13は運行管制計算機7と外部とのデータの入出力を外
部バス10を通じて行う入出力ボード、14はオペレー
ショナル・プログラム等を格納しておく補助メモリ、1
5は内部バス、16は電源、17は第1のCPUボード
11のCPU(以下第1のCPUと記す。)、18は第
1のCPUボード11のブートROM(以下第1のブー
トROMと記す。)、19は第1のCPUボード11の
主メモリ(以下第1の主メモリと記す。)、20は第2
のCPUボード12のCPU(以下第2のCPUと記
す。)、21は第2のCPUボード12のブートROM
(以下第2のブートROMと記す。)、22は第2のC
PUボード12の主メモリ(以下第2の主メモリと記
す。)である。運行管制計算機7を移動体1に搭載した
状態で運用する際は、補助メモリ14に格納されたオペ
レーショナル・プログラムを第1の主メモリ19及び第
2の主メモリ22上にロードし、第1のCPU17及び
第2のCPU20で同時に実行する。[0005] The operation control computer 7, which is the center of the operation described above, has the configuration shown in FIG. In FIG.
Reference numeral 11 denotes a CPU board (hereinafter, referred to as a first CPU board) mainly for operating an operation program for performing operation calculation, and reference numeral 12 denotes an operation program for mainly controlling input / output of data with another computer. CPU board (hereinafter referred to as a second CPU board),
Reference numeral 13 denotes an input / output board for inputting / outputting data between the operation control computer 7 and the outside through the external bus 10;
Reference numeral 5 denotes an internal bus, 16 denotes a power supply, 17 denotes a CPU of the first CPU board 11 (hereinafter, referred to as a first CPU), and 18 denotes a boot ROM of the first CPU board 11 (hereinafter, referred to as a first boot ROM). ), 19 is the main memory of the first CPU board 11 (hereinafter referred to as the first main memory), and 20 is the second main memory.
(Hereinafter, referred to as a second CPU) of the CPU board 12, and 21 is a boot ROM of the second CPU board 12.
(Hereinafter referred to as a second boot ROM), 22 is a second C
The main memory of the PU board 12 (hereinafter, referred to as a second main memory). When operating the operation control computer 7 mounted on the mobile unit 1, the operational program stored in the auxiliary memory 14 is loaded onto the first main memory 19 and the second main memory 22, and the first It is executed by the CPU 17 and the second CPU 20 at the same time.
【0006】以上のような運用を行う運行管制計算機7
を整備のため移動体1から取り外し、専用の試験装置で
診断する方法として、第1のCPUボード11又は第2
のCPUボード12に対して、個別に図9に示す手順で
CPUの診断を行っていた。すなわち、第1のCPU1
7又は第2のCPU20が有する全レジスタが正常に動
作するかどうかを試験し(S1)、第1のCPU17又
は第2のCPU20が有する仮想アドレス空間全てに切
り替えアクセスが可能かどうかを試験し(S2)、第1
のCPU17又は第2のCPU20が有する全インスト
ラクションが正常に動作するかどうかを試験し(S
3)、第1のCPU17又は第2のCPU20が有する
全割込が正常に動作するかを試験し(S4)、第1のC
PU17から第1の主メモリ19、第1のブートROM
18及び補助メモリ14又は第2のCPU20から第2
の主メモリ22、第2のブートROM21及び補助メモ
リ14へのアクセスが正常に動作するかを試験し(S
5)、第1のCPU17から入出力ボード13の制御又
は第2のCPU20から入出力ボード13の制御が正常
に動作するかを試験する(S6)。[0006] The operation control computer 7 which operates as described above.
The first CPU board 11 or the second CPU board 11 may be removed from the mobile unit 1 for maintenance and diagnosed with a dedicated test device.
The CPU diagnosis is individually performed on the CPU board 12 according to the procedure shown in FIG. That is, the first CPU 1
It is tested whether all the registers of the CPU 7 or the second CPU 20 operate normally (S1), and it is tested whether switching access is possible to all the virtual address spaces of the first CPU 17 or the second CPU 20 (S1). S2), first
It is tested whether all the instructions of the CPU 17 or the second CPU 20 operate normally (S17).
3) It is tested whether all the interrupts of the first CPU 17 or the second CPU 20 operate normally (S4), and the first C
PU 17 to first main memory 19, first boot ROM
18 and the auxiliary memory 14 or the second CPU 20 to the second
Test whether the access to the main memory 22, the second boot ROM 21, and the auxiliary memory 14 normally operates (S
5) Test whether the control of the input / output board 13 from the first CPU 17 or the control of the input / output board 13 from the second CPU 20 operates normally (S6).
【0007】[0007]
【発明が解決しようとする課題】運行管制計算機7を移
動体1に搭載しオペレーショナル・プログラムで運用中
は第1のCPU17及び第2のCPU20の両方が同時
に動作しているため、オペレーショナル・プログラムが
動作している個々のCPUから他のCPUボード上の主
メモリ19、22へのダイレクト・メモリ・アクセスや
CPU間割込等の各種割込が競合して発生したり、デー
タの入出力に伴う内部バス15の過負荷が発生する状態
で動作している。しかし、従来の計算機のCPU診断方
法では、2つのCPUを個別に単独で動作させ、例えば
インストラクションの機能を試験する場合はインストラ
クション機能のみに対する試験を行っているため、ある
インストラクションの実行中に上記インストラクション
の実行に直接関係ない割込が発生した場合に上記インス
トラクションが上記割込に影響を受けずに動作すること
の確認試験や、多種類の割込が競合して発生した場合に
上記インストラクションが上記割込に影響を受けずに動
作することの確認試験や、あるいは他のCPUがレーダ
信号処理器5等の機器と入出力を行うことに伴う内部バ
ス15の過負荷に影響を受けずに上記インストラクショ
ンが動作することの確認試験ができないという課題があ
った。When the operation control computer 7 is mounted on the mobile unit 1 and is operated by the operational program, both the first CPU 17 and the second CPU 20 are operating at the same time. Various interrupts such as direct memory access from the operating individual CPUs to the main memories 19 and 22 on the other CPU boards, interrupts between CPUs, etc., occur in conflict with each other, or data input / output occurs. The internal bus 15 operates in a state where an overload occurs. However, in the conventional computer CPU diagnosis method, two CPUs are operated independently and, for example, when the instruction function is tested, only the instruction function is tested. A test to confirm that the above-mentioned instructions operate without being affected by the above-mentioned interrupt when an interrupt that is not directly related to the execution of the above-mentioned instruction. The above test is performed without being affected by the overload of the internal bus 15 due to the confirmation test of the operation without being affected by the interrupt or the other CPU performing input / output with the device such as the radar signal processor 5. There is a problem that a confirmation test that the instruction operates cannot be performed.
【0008】この発明は上記のような課題を解決するた
めになされたもので、計算機を移動体から取り外し専用
の試験装置で診断を行う場合に、移動体に搭載して運用
中の状態に近い状態で診断を行い故障を検出することを
目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem. When a computer is detached from a moving body and diagnosed by a dedicated test device, the computer is mounted on the moving body and is close to an operating state. The purpose is to diagnose and detect failures in the state.
【0009】[0009]
【課題を解決するための手段】第1の発明に係わる計算
機のCPU診断方法は、第1のCPUでCPUのインス
トラクション機能の試験を行い、第2のCPUでデータ
の入出力機能の試験を行い、双方の試験結果をクロスチ
ェックすることにより、2つのCPUを同時に動作させ
た診断を行うものである。According to a first aspect of the present invention, there is provided a method for diagnosing a CPU of a computer, wherein a first CPU tests an instruction function of the CPU, and a second CPU tests a data input / output function. By cross-checking both test results, diagnosis is performed by operating two CPUs simultaneously.
【0010】また、第2の発明に係わる計算機のCPU
診断方法は、第2のCPUがデータの入出力試験を開始
するタイミングを第1のCPUからのCPU間割込で通
知し、入出力試験が終了したタイミングを第2のCPU
から第1のCPUへのCPU間割込で通知することによ
り、2つのCPUの間で同期を取りながら試験を行うも
のである。Further, a CPU of a computer according to the second invention
The diagnosis method notifies the timing at which the second CPU starts the data input / output test by an interrupt between CPUs from the first CPU, and notifies the second CPU of the timing at which the input / output test ends.
The test is performed while synchronizing between the two CPUs by notifying the first CPU from the CPU.
【0011】また、第3の発明に係わる計算機のCPU
診断方法は、第1のCPUで行うインストラクション機
能の試験間隔をタイマ割込で制御することにより、個々
のインストラクション機能の試験タイミングを可変とす
るものである。Further, a CPU of the computer according to the third invention
In the diagnosis method, the test timing of each instruction function is made variable by controlling the test interval of the instruction function performed by the first CPU by a timer interrupt.
【0012】また、第4の発明に係わる計算機のCPU
診断方法は、第2のCPUで制御するデータの入出力試
験の試験対象のチャネルを選択指定することにより内部
バスを流れる入出力データのデータ量を調整し、内部バ
スの負荷状態を可変とするものである。Also, a computer CPU according to a fourth aspect of the present invention.
The diagnosis method adjusts the amount of input / output data flowing through the internal bus by selecting and specifying a channel to be tested in a data input / output test controlled by the second CPU, and makes the load state of the internal bus variable. Things.
【0013】[0013]
実施の形態1.図1及び図2は本発明による計算機のC
PU診断方法を示すフローチャート、図3は前記計算機
のCPU診断方法動作時の第1のCPU17、第2のC
PU20及び入出力ボード13間のタイミングチャー
ト、図4は前記計算機のCPU診断方法動作時の第1の
CPUボード11、第2のCPUボード12及び入出力
ボード13間のデータの流れを示す図である。Embodiment 1 FIG. 1 and 2 show a computer C according to the present invention.
FIG. 3 is a flowchart showing a PU diagnosis method, and FIG. 3 is a diagram showing a first CPU 17 and a second C when the CPU diagnosis method of the computer operates.
FIG. 4 is a timing chart showing the flow of data between the first CPU board 11, the second CPU board 12, and the input / output board 13 during operation of the computer diagnostic method of the computer. is there.
【0014】本発明による計算機のCPU診断方法で
は、第1のCPUボード11上で動作するプログラム
(以下第1のプログラムと記す。)でCPUの持つイン
ストラクション試験を行い、第2のCPUボード12上
で動作するプログラム(以下第2のプログラムと記
す。)でデータの入出力機能試験を行う。すなわち第1
のプログラムでは、図1のごとく予め第1の主メモリ1
9上の特定領域に書込んだタイマ割込発生間隔時間の設
定値を用いてタイマ割込を起動し、タイマ割込発生時は
ステップ8(S8)へ分岐、CPU間割込発生時はステ
ップ10(S10)へ分岐、マシンエラー等のエラー割
込発生時はCPUボード異常判定へ分岐することを定義
する、分岐アドレスの設定を行い(S7)、割込が発生
するまで割込を待つ。前記ステップにおけるタイマ割込
発生間隔時間は、第1の主メモリ19の設定値を事前に
書き換えることにより自由に設定できる。タイマ割込が
発生した場合は、インストラクション試験を行うための
アドレスへアドレス空間を切り替え(S8)後、図3の
ごとく第2のCPU20に対するCPU間割込を発生さ
せてからCPUの持つ各インストラクションに対する試
験を行う。インストラクション試験の結果が正常の場合
は次の割込が発生するまで待機する。前記試験結果が正
常で、かつ予め設定した試験回数分試験を実施した場合
は、CPUボードが正常であると判定する。逆に、前記
試験結果が異常だった場合は、CPUボードが異常であ
ると判定する(S9)。第2のCPU20からのCPU
間割込が発生した場合は、第2の主メモリ22から第2
のCPU20で実行した入出力試験の試験結果を読込む
とともに、第1の主メモリ19上に記録した第2のプロ
グラムによる第2のCPU20に対する試験結果を読み
込み、前記試験結果が正常の場合は次の割込が発生する
まで待機する。逆に、前記試験結果が異常だった場合
は、CPUボードが異常であると判定する(S10)。
また、エラー割込が発生した場合もCPUボードが異常
であると判定する。In the computer CPU diagnosis method according to the present invention, an instruction test of the CPU is performed by a program (hereinafter, referred to as a first program) operating on the first CPU board 11, and the program is executed on the second CPU board 12. A data input / output function test is performed by a program (hereinafter, referred to as a second program) that operates in the above. That is, the first
In the program of FIG. 1, the first main memory 1 is stored in advance as shown in FIG.
The timer interrupt is started using the set value of the timer interrupt generation interval time written in the specific area on the step 9; if a timer interrupt occurs, the process branches to step 8 (S8); Branching to 10 (S10), when an error interrupt such as a machine error occurs, a branch address is set to define branching to CPU board abnormality determination (S7), and the interrupt waits until an interrupt occurs. The timer interrupt occurrence interval time in the above step can be freely set by rewriting the set value of the first main memory 19 in advance. If a timer interrupt has occurred, the address space is switched to an address for performing an instruction test (S8), and then an inter-CPU interrupt is generated for the second CPU 20 as shown in FIG. Perform the test. If the result of the instruction test is normal, it waits until the next interrupt occurs. When the test result is normal and the test is performed for the preset number of times, it is determined that the CPU board is normal. Conversely, if the test result is abnormal, it is determined that the CPU board is abnormal (S9). CPU from second CPU 20
When an interrupt occurs, the second main memory 22
Read the test result of the input / output test executed by the CPU 20 and read the test result for the second CPU 20 by the second program recorded on the first main memory 19, and when the test result is normal, the following Wait until an interrupt occurs. Conversely, when the test result is abnormal, it is determined that the CPU board is abnormal (S10).
Also, when an error interrupt occurs, it is determined that the CPU board is abnormal.
【0015】第2のプログラムでは、図2のごとくCP
U間割込発生時はステップ12(S12)へ分岐、I/
O完了割込発生時はステップ13(S13)へ分岐、マ
シンエラー等のエラー割込発生時はステップ14(S1
4)へ分岐することを定義する、分岐アドレスの設定を
行い(S11)、割込が発生するまで割込を待つ。第1
のCPU17からのCPU間割込が発生した場合は、入
出力ボード13の初期化及び第2の主メモリ22上の設
定値を用いて入出力データ等の設定と指定されたチャネ
ルの起動を行い、次の割込が発生するまで待機する(S
12)。前記ステップで入出力ボード13が入出力を行
う入出力データのデータ領域を第1の主メモリ19に、
入出力コマンドを第2の主メモリ22に設定することに
より、第1のCPUボード11、第2のCPUボード1
2及び入出力ボード13の間で図4の様なデータの流れ
を実現する。また、第2の主メモリ22上に設定した試
験対象のチャネルを選択する選択情報を変更することに
より、入出力試験を行う対象のチャネルが選択可能であ
る。第2のCPU20から起動された入出力ボード13
は、図3及び図4のごとく外部バス10を通じて運行管
制計算機7以外の各機器と外部データの入出力を行い、
入出力が完了すると第2のCPU20へI/O完了割込
を送る。ここで、前記試験対象のチャネルを選択する選
択情報を例えば1チャネルのみの選択から2チャネルの
選択へ変更することにより、第1のCPUボード11、
第2のCPUボード12及び入出力ボード13間で流れ
る入出力データのデータ量を増加させることができるた
め、内部バス15に対する負荷を増加することができ
る。逆に、前記試験対象のチャネルを選択する選択情報
を例えば3チャネルの選択から2チャネルの選択へ変更
することにより、第1のCPUボード11、第2のCP
Uボード12及び入出力ボード13間で流れる入出力デ
ータのデータ量を減らすことができるため、内部バス1
5に対する負荷を減少することができる。前記I/O完
了割込が発生した場合、入出力試験の結果を第1の主メ
モリ19へ書込み後第1のCPU17へCPU間割込を
送り、次の割込が発生するまで待機する(S13)。ま
た、エラー割込が発生した場合は第1の主メモリ19へ
エラー情報を書込み後、第1のCPU17へCPU間割
込を送ってプログラムを終了する(S14)。In the second program, as shown in FIG.
If an inter-U interrupt occurs, branch to step 12 (S12),
When an O completion interrupt occurs, the process branches to step 13 (S13). When an error interrupt such as a machine error occurs, step 14 (S1) occurs.
A branch address is defined to define branching to 4) (S11), and an interrupt is waited until an interrupt occurs. First
When the CPU 17 interrupts from the CPU 17, the input / output board 13 is initialized, the input / output data is set using the set values in the second main memory 22, and the designated channel is started. , And waits until the next interrupt occurs (S
12). In the above step, the data area of the input / output data that the input / output board 13 performs input / output is stored in the first main memory 19.
By setting the input / output command in the second main memory 22, the first CPU board 11 and the second CPU board 1
A data flow as shown in FIG. By changing the selection information set on the second main memory 22 for selecting a channel to be tested, a channel to be subjected to an input / output test can be selected. The input / output board 13 activated by the second CPU 20
Performs input and output of external data with each device other than the operation control computer 7 through the external bus 10 as shown in FIGS.
When the input / output is completed, an I / O completion interrupt is sent to the second CPU 20. Here, by changing the selection information for selecting the channel to be tested from, for example, selection of only one channel to selection of two channels, the first CPU board 11,
Since the amount of input / output data flowing between the second CPU board 12 and the input / output board 13 can be increased, the load on the internal bus 15 can be increased. Conversely, by changing the selection information for selecting the channel to be tested from, for example, selection of three channels to selection of two channels, the first CPU board 11 and the second CP
Since the amount of input / output data flowing between the U board 12 and the input / output board 13 can be reduced, the internal bus 1
5 can be reduced. When the I / O completion interrupt has occurred, the result of the input / output test is written to the first main memory 19, and then an inter-CPU interrupt is sent to the first CPU 17 to wait until the next interrupt occurs ( S13). If an error interrupt has occurred, after writing the error information to the first main memory 19, an inter-CPU interrupt is sent to the first CPU 17 to terminate the program (S14).
【0016】なお、ここでは第1のCPU17で第1の
プログラムを、第2のCPU20で第2のプログラムを
実行する場合の計算機のCPU診断方法について説明し
てきたが、第1のCPU17で第2のプログラムを、第
2のCPU20で第1のプログラムを実行してもよい。Although the first CPU 17 executes the first program and the second CPU 20 executes the second program, the computer CPU diagnosis method has been described. The second program may be executed by the second CPU 20.
【0017】[0017]
【発明の効果】以上のように、第1の発明によれば、2
台のCPUで同時に試験プログラムを動作させ、お互い
の試験結果をそれぞれ別のCPUボードが持つ主メモリ
に書込んだり読込んだりするダイレクト・メモリ・アク
セスによりクロスチェックを行うため、1台のCPUの
みで試験を行う場合と比較して、搭載状態での運用に近
い形の試験を行えるという利点がある。As described above, according to the first invention, 2
One CPU runs the test program at the same time, and performs cross-checks by direct memory access that writes and reads each test result to and from the main memory of another CPU board. There is an advantage that a test in a form close to the operation in a mounted state can be performed, as compared with the case where the test is performed by using.
【0018】また、第2の発明は、プログラムの起動や
試験終了のタイミングをCPU間割込で通知することに
より、1台のCPUのみで試験をした場合に試験できな
い割込機能の試験を行えるという利点がある。Further, according to the second aspect of the present invention, the timing of the start of the program and the end of the test are notified by an interrupt between CPUs, so that an interrupt function that cannot be tested when the test is performed by only one CPU can be performed. There is an advantage.
【0019】また、第3の発明は、インストラクション
機能の試験を割込発生間隔時間を任意に書き換え可能な
タイマ割込で制御し、個々のインストラクション機能の
試験中にそのインストラクションに関係の無い割込を発
生させ試験タイミングを変化させることにより、インス
トラクションの機能と無関係の割込が競合して発生した
場合の試験を行えるという利点がある。According to a third aspect of the present invention, the test of the instruction function is controlled by a timer interrupt capable of arbitrarily rewriting the interval time between occurrences of interrupts. Is generated and the test timing is changed, there is an advantage that a test can be performed when an interrupt unrelated to the function of the instruction occurs in conflict.
【0020】また、第4の発明は、入出力機能試験時に
起動するチャネルを任意に設定可能なため、主メモリと
入出力ボード間で内部バスを流れる入出力データのデー
タ量が変更可能となり、内部バスの負荷を変更可能な試
験が行えるという利点がある。According to the fourth aspect of the present invention, since the channel to be activated at the time of the input / output function test can be set arbitrarily, the amount of input / output data flowing through the internal bus between the main memory and the input / output board can be changed. There is an advantage that a test capable of changing the load of the internal bus can be performed.
【図1】 この発明の実施の形態である計算機のCPU
診断方法を示す第1のプログラムのフローチャートであ
る。FIG. 1 is a computer CPU according to an embodiment of the present invention;
6 is a flowchart of a first program illustrating a diagnosis method.
【図2】 この発明の実施の形態である計算機のCPU
診断方法を示す第2のプログラムのフローチャートであ
る。FIG. 2 is a computer CPU according to an embodiment of the present invention;
It is a flowchart of the 2nd program which shows a diagnostic method.
【図3】 この発明の実施の形態である計算機のCPU
診断方法を示すタイミングチャートである。FIG. 3 is a computer CPU according to an embodiment of the present invention;
5 is a timing chart illustrating a diagnosis method.
【図4】 この発明の実施の形態である計算機のCPU
診断方法で診断時のCPUボード及び入出力ボードの間
のデータの流れを示す図である。FIG. 4 is a computer CPU according to an embodiment of the present invention;
FIG. 4 is a diagram showing a flow of data between a CPU board and an input / output board at the time of diagnosis by a diagnosis method.
【図5】 移動体と管制センターとの関係を示す図であ
る。FIG. 5 is a diagram showing a relationship between a moving object and a control center.
【図6】 運行管制用計算機システムの概要図である。FIG. 6 is a schematic diagram of an operation control computer system.
【図7】 運行管制用計算機システムの構成図である。FIG. 7 is a configuration diagram of an operation control computer system.
【図8】 この発明が適用される運行管制計算機の構成
図である。FIG. 8 is a configuration diagram of an operation control computer to which the present invention is applied.
【図9】 従来の計算機のCPU診断方法を示すフロー
チャートである。FIG. 9 is a flowchart showing a conventional computer CPU diagnosis method.
1 移動体、2 管制センター、3 レーダ、4 アン
テナ、5 レーダ信号処理器、6 通信制御処理器、7
運行管制計算機、8 表示装置、9 操作盤、10
外部バス、11 CPUボード、12 CPUボード、
13 入出力ボード、14 補助メモリ、15 内部バ
ス、16 電源、17 CPU、18ブートROM、1
9 主メモリ、20 CPU、21 ブートROM、2
2 主メモリ。1 mobile unit, 2 control center, 3 radar, 4 antenna, 5 radar signal processor, 6 communication control processor, 7
Operation control computer, 8 display device, 9 operation panel, 10
External bus, 11 CPU board, 12 CPU board,
13 input / output board, 14 auxiliary memory, 15 internal bus, 16 power supply, 17 CPU, 18 boot ROM, 1
9 main memory, 20 CPU, 21 boot ROM, 2
2 Main memory.
Claims (4)
算機とのデータの入出力を制御する第2のCPUとを有
し、移動体に搭載してその運用を行う計算機であって、
その計算機のCPUを、点検整備等のために上記移動体
から取り外して上記CPUを診断する計算機のCPU診
断方法において、上記第1のCPUではCPUの持つイ
ンストラクション機能の試験を行い、上記第2のCPU
ではデータの入出力機能の試験を行い、双方のCPUの
試験結果をダイレクト・メモリ・アクセスを用いてクロ
スチェックすることを特徴とする計算機のCPU診断方
法。1. A computer which has a first CPU for performing operation calculation and a second CPU for controlling input / output of data to / from another computer, and which is mounted on a mobile body and operates. ,
In the computer CPU diagnosis method of diagnosing the CPU by removing the CPU of the computer from the moving body for inspection and maintenance, the first CPU performs a test of an instruction function of the CPU and performs a test of the second CPU. CPU
A method for performing a test of a data input / output function and cross-checking test results of both CPUs by using direct memory access.
試験を開始するタイミングを、上記第1のCPUからC
PU間割込を用いて指定し、上記データの入出力機能試
験が終了したタイミングを上記第2のCPUからCPU
間割込を用いて通知することを特徴とする請求項1記載
の計算機のCPU診断方法。2. The timing at which the second CPU starts a data input / output function test is determined by the first CPU
The timing at which the data input / output function test is completed is designated from the second CPU to the CPU
2. The computer diagnostic method according to claim 1, wherein the notification is made by using an interval interrupt.
クション機能の試験間隔をタイマ割込で制御することに
より、個々のインストラクション機能の試験タイミング
を可変とすることを特徴とする請求項1記載の計算機の
CPU診断方法。3. The computer according to claim 1, wherein a test interval of an instruction function executed by said first CPU is controlled by a timer interrupt so that a test timing of each instruction function is made variable. CPU diagnosis method.
出力機能の試験において、入出力試験対象とするチャネ
ルを選択して起動することを特徴とする請求項1記載の
計算機のCPU診断方法。4. The computer diagnostic method according to claim 1, wherein in the test of the data input / output function performed by the second CPU, a channel as an input / output test target is selected and activated. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9009528A JPH10207735A (en) | 1997-01-22 | 1997-01-22 | Cpu diagnostic method for computer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9009528A JPH10207735A (en) | 1997-01-22 | 1997-01-22 | Cpu diagnostic method for computer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10207735A true JPH10207735A (en) | 1998-08-07 |
Family
ID=11722780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9009528A Pending JPH10207735A (en) | 1997-01-22 | 1997-01-22 | Cpu diagnostic method for computer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10207735A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014229208A (en) * | 2013-05-24 | 2014-12-08 | 株式会社ケーヒン | Multi-core system |
-
1997
- 1997-01-22 JP JP9009528A patent/JPH10207735A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014229208A (en) * | 2013-05-24 | 2014-12-08 | 株式会社ケーヒン | Multi-core system |
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