JPH10189653A - Semiconductor element and circuit module having this semiconductor element - Google Patents

Semiconductor element and circuit module having this semiconductor element

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JPH10189653A
JPH10189653A JP34736396A JP34736396A JPH10189653A JP H10189653 A JPH10189653 A JP H10189653A JP 34736396 A JP34736396 A JP 34736396A JP 34736396 A JP34736396 A JP 34736396A JP H10189653 A JPH10189653 A JP H10189653A
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JP
Japan
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circuit board
element surface
electrodes
semiconductor element
electrode
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JP34736396A
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Japanese (ja)
Inventor
Kuniaki Takahashi
邦明 高橋
Ichikou Murakami
壱皇 村上
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor element, which can be easily subjected to flip chip-mounting to a circuit board and is suitable for high-density mounting, although the element is formed into such a constitution that electrodes are arranged on the center part of the element surface, by a method wherein support projections which come into contact with the circuit board are arranged on both sides, which hold the electrodes on the center part of the element surface between them, of the element surface opposing to the circuit board. SOLUTION: A plurality of electrodes 7, which are directly bonded to a circuit board, are arranged in line on the center part of an element surface 4a opposite to the circuit board of a semiconductor element 3. Moreover, at least one support projection 12 which comes into contact with the circuit board is arranged on the element surface 4a in such a way as to position on each of both sides, which hold the electrodes 7 between them, of the element surface 4a. For example, four auxiliary electrodes 10a to 10d, which have the same form and size as those of electrodes 7, are respectively arranged at the four corner parts 5a to 5d of an element surface 4a. With a ball-shaped solder bump 11 formed on each electrode 7, ball-shaped solder bumps 12, which have the same form and size as those of the bumps 11 and are used as support projects, are respectively formed on the electrodes 10a to 10d.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ベアチップと称す
る裸の半導体素子およびこの半導体素子を回路基板に実
装してなる回路モジュールに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bare semiconductor element called a bare chip and a circuit module having the semiconductor element mounted on a circuit board.

【0002】[0002]

【従来の技術】ポータブルコンピュータのような電子機
器では、大容量メモリーを構成するため、多数の半導体
素子を備えている。従来のメモリー用の半導体素子は、
回路基板と向かい合う素子面の周辺部に多数の電極が配
置されており、これら電極によって囲まれた領域にLS
I回路が配置されている。そして、この半導体素子は、
回路基板にフリップチップ接続されている。
2. Description of the Related Art An electronic device such as a portable computer has a large number of semiconductor elements in order to form a large capacity memory. Conventional semiconductor devices for memory
A large number of electrodes are arranged on the periphery of the element surface facing the circuit board.
An I circuit is arranged. And this semiconductor element,
It is flip-chip connected to the circuit board.

【0003】ところで、この種の半導体素子では、電極
によって取り囲まれた領域にLSI回路が配置されてい
るため、半導体素子を小型化すると、LSI回路の領域
が狭くなる傾向にある。このことから、最近、上記電極
を素子面の中央部に一列に並べて配置し、LSI回路が
配置される領域を増やすようにした、いわゆるLOC
(lead on chip)構造の半導体素子が知られている。
In this type of semiconductor device, since the LSI circuit is arranged in a region surrounded by the electrodes, when the semiconductor device is miniaturized, the region of the LSI circuit tends to be narrowed. For this reason, recently, the above-mentioned electrodes are arranged in a line at the center of the element surface so as to increase the area in which the LSI circuit is arranged.
2. Description of the Related Art A semiconductor element having a (lead on chip) structure is known.

【0004】LOC構造の半導体素子は、素子面の周辺
部に電極が存在しないために、この半導体素子を回路基
板にフリップチップ接続すると、この半導体素子の素子
面の周辺部を支えることができなくなり、半導体素子の
実装姿勢が不安定なものとなる。したがって、LOC構
造を採用した半導体素子は、上記電極をリードフレーム
にワイヤーボンディングした後に、全体を封止用樹脂に
よってモールドし、一つのモジュールとしてパッケージ
化することが行なわれている。
[0004] In a semiconductor device having a LOC structure, since there is no electrode in the peripheral portion of the device surface, if the semiconductor device is flip-chip connected to a circuit board, the peripheral portion of the device surface of the semiconductor device cannot be supported. As a result, the mounting posture of the semiconductor element becomes unstable. Therefore, a semiconductor element adopting the LOC structure is packaged as one module by wire bonding the above-mentioned electrodes to a lead frame and then molding the whole with a sealing resin.

【0005】そして、メモリー用のパッケージとして代
表的なSOJ(Small OutlineJ-leaded Package) では、
パッケージの両側縁部から複数のリードが突出されてお
り、これらリードが回路基板上のパッドに半田付けされ
るようになっている。
[0005] In a typical SOJ (Small Outline J-leaded Package) as a memory package,
A plurality of leads project from both side edges of the package, and these leads are soldered to pads on a circuit board.

【0006】[0006]

【発明が解決しようとする課題】ところが、LOC構造
のパッケージは、半導体素子を封止用樹脂でモールドし
ているために、パッケージの形状が半導体素子よりも大
きなものとなる。しかも、パッケージの両側縁部から複
数のリードが突出しているために、半導体素子の大きさ
に比べて、パッケージ・サイズが非常に大きなものとな
る。
However, the package of the LOC structure has a larger package shape than the semiconductor element because the semiconductor element is molded with a sealing resin. In addition, since a plurality of leads protrude from both side edges of the package, the package size becomes very large as compared with the size of the semiconductor element.

【0007】したがって、回路基板上でのパッケージの
占有面積が増大し、回路基板上の実装密度を高めること
ができなくなるといった問題がある。本発明は、このよ
うな事情にもとづいてなされたもので、素子面の中央部
に電極を一列に並べて配置した構成でありながら、回路
基板に容易にフリップチップ実装することができ、高密
度な実装に好適する半導体素子およびこの半導体素子を
有する回路モジュールを得ることにある。
Therefore, there is a problem in that the area occupied by the package on the circuit board increases, and it becomes impossible to increase the mounting density on the circuit board. The present invention has been made in view of such circumstances, and has a configuration in which electrodes are arranged in a line in the center of the element surface, but can be easily flip-chip mounted on a circuit board, and a high density An object of the present invention is to provide a semiconductor element suitable for mounting and a circuit module having the semiconductor element.

【0008】[0008]

【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載された半導体素子は、回路基板と向
かい合う素子面を有し、この素子面の中央部に上記回路
基板に直接接合される複数の電極を一列に並べて配置す
るとともに、上記素子面に、上記電極を挾んだ両側に位
置して、上記回路基板に接する少なくとも一つの支持突
起を配置したことを特徴としている。
In order to achieve the above object, a semiconductor device according to the present invention has an element surface facing a circuit board, and is directly joined to the circuit board at a central portion of the element surface. A plurality of electrodes are arranged in a line, and at least one support projection is provided on the element surface on both sides of the electrode and in contact with the circuit board.

【0009】この構成によれば、電極を挾んだ両側に位
置する支持突起が半導体素子を支える一種の柱となるの
で、半導体素子を回路基板に実装した際に、この半導体
素子の姿勢が安定する。そのため、半導体素子を回路基
板に容易にフリップチップ接続することができ、高密度
な実装を実現できる。
According to this structure, the support projections located on both sides sandwiching the electrode form a kind of pillar for supporting the semiconductor element, so that when the semiconductor element is mounted on a circuit board, the posture of the semiconductor element is stable. I do. Therefore, the semiconductor element can be easily flip-chip connected to the circuit board, and high-density mounting can be realized.

【0010】請求項2によれば、上記請求項1に記載さ
れた素子面は、四つの角部を有し、これら角部に夫々支
持突起が配置されている。この構成によると、半導体素
子は、素子面の四つの角部において回路基板に支持され
るので、半導体素子を回路基板に実装した際の姿勢がよ
り安定する。
[0010] According to a second aspect, the element surface according to the first aspect has four corners, and a support projection is arranged at each of the corners. According to this configuration, since the semiconductor element is supported by the circuit board at the four corners of the element surface, the posture when the semiconductor element is mounted on the circuit board becomes more stable.

【0011】請求項3によれば、上記請求項1に記載さ
れた支持突起は、上記素子面を平面的に見た場合に、三
角形の頂点に位置するような関係を有して配置されてい
る。この構成によると、半導体素子は、電極の周囲の三
点で回路基板に支持されるので、半導体素子を回路基板
に実装した際の姿勢が安定する。
According to a third aspect, the support projections according to the first aspect are arranged so as to be located at the vertices of a triangle when the element surface is viewed in a plane. I have. According to this configuration, since the semiconductor element is supported on the circuit board at three points around the electrodes, the posture when the semiconductor element is mounted on the circuit board is stabilized.

【0012】請求項4によれば、上記請求項1に記載さ
れた支持突起は、電極としての機能を兼ねている。この
構成によると、素子面に配置される電極の数が増すの
で、素子面の中央部に配置される電極の配置間隔を広げ
ることができ、回路基板への位置決めおよび実装を容易
に行なうことができる。
According to the fourth aspect, the support projection according to the first aspect also has a function as an electrode. According to this configuration, since the number of electrodes arranged on the element surface increases, the arrangement interval of the electrodes arranged in the central portion of the element surface can be increased, and positioning and mounting on the circuit board can be easily performed. it can.

【0013】上記目的を達成するため、請求項5に記載
された半導体素子は、回路基板と向かい合う素子面を有
し、この素子面の中央部に上記回路基板に直接接合され
る複数の電極を一列に並べて配置するとともに、上記素
子面に、上記電極を挾んだ両側に位置して、少なくとも
一つの補助電極を配置し、これら補助電極に上記回路基
板に接合されるバンプを形成したことを特徴としてい
る。
According to another aspect of the present invention, there is provided a semiconductor device having an element surface facing a circuit board, and a plurality of electrodes directly connected to the circuit board in a central portion of the element surface. At least one auxiliary electrode is arranged on the element surface on both sides of the electrode, and bumps to be bonded to the circuit board are formed on the auxiliary electrodes. Features.

【0014】この構成によれば、素子面に補助電極を配
置することで、この補助電極に半導体素子を支える柱と
なるバンプを形成することができる。このため、半導体
素子を回路基板に実装した際に、この半導体素子の姿勢
が安定し、素子面の中央部に電極を一列に並べた、いわ
ゆるLOC構造を採用するにも拘らず、この半導体素子
を回路基板に容易にフリップチップ接続することができ
る。
According to this structure, by arranging the auxiliary electrode on the element surface, a bump serving as a pillar for supporting the semiconductor element can be formed on the auxiliary electrode. For this reason, when the semiconductor element is mounted on a circuit board, the attitude of the semiconductor element is stabilized, and the semiconductor element has a so-called LOC structure in which electrodes are arranged in a line in the center of the element surface. Can be easily flip-chip connected to a circuit board.

【0015】上記目的を達成するため、請求項6に記載
された回路モジュールは、回路基板と;この回路基板に
実装され、上記回路基板と向かい合う素子面を有すると
ともに、この素子面の中央部に上記回路基板に直接接合
される複数の電極を一列に並べて配置した半導体素子
と;を備えている。
In order to achieve the above object, a circuit module according to claim 6 has a circuit board; an element surface mounted on the circuit board and facing the circuit board, and a central part of the element surface. A semiconductor element in which a plurality of electrodes directly joined to the circuit board are arranged in a line.

【0016】そして、上記半導体素子の素子面に、上記
電極を挾んだ両側に位置して、上記回路基板に接する少
なくとも一つの支持突起を配置したことを特徴としてい
る。この構成によると、電極を挾んだ両側に位置する支
持突起が半導体素子を支える一種の柱となるので、半導
体素子を回路基板に実装した際に、この半導体素子の姿
勢が安定する。そのため、半導体素子を回路基板に容易
にフリップチップ接続することができ、高密度な実装を
実現できる。
Further, at least one support projection in contact with the circuit board is disposed on both sides of the electrode on the element surface of the semiconductor element. According to this configuration, the support projections located on both sides sandwiching the electrodes serve as a kind of pillar for supporting the semiconductor element, so that when the semiconductor element is mounted on the circuit board, the posture of the semiconductor element is stabilized. Therefore, the semiconductor element can be easily flip-chip connected to the circuit board, and high-density mounting can be realized.

【0017】[0017]

【発明の実施の形態】以下本発明の第1の実施の形態
を、図1および図2にもとづいて説明する。図2は、ポ
ータブルコンピュータのような電子機器に搭載される回
路モジュール1を示している。この回路モジュール1
は、回路基板2と、この回路基板2に実装されたメモリ
ー用の半導体素子3とを備えている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 2 shows a circuit module 1 mounted on an electronic device such as a portable computer. This circuit module 1
Includes a circuit board 2 and a semiconductor element 3 for memory mounted on the circuit board 2.

【0018】半導体素子3は、シリコン・ベース4を有
している。シリコン・ベース4は、回路基板2と向かい
合う平坦な素子面4aを有し、この素子面4aは、四つ
の角部5a〜5dを含む矩形状をなしている。
The semiconductor device 3 has a silicon base 4. The silicon base 4 has a flat element surface 4a facing the circuit board 2, and the element surface 4a has a rectangular shape including four corners 5a to 5d.

【0019】図1に示すように、素子面4aの中央部に
は、多数の電極7が互いに間隔を存して一列に並べて配
置されている。このシリコン・ベース4の素子面4a
は、上記電極7によって第1の回路エリア8aと第2の
回路エリア8bとに区画されており、これら回路エリア
8a,8bに、図示しないLSI回路を構成するアルミ
ニウム製の配線が施されている。この配線は、上記電極
7に電気的に接続されている。そのため、上記半導体素
子3は、LOC構造をなしている。
As shown in FIG. 1, a large number of electrodes 7 are arranged in a row at the center of the element surface 4a at intervals. The element surface 4a of the silicon base 4
Is divided into a first circuit area 8a and a second circuit area 8b by the electrodes 7, and these circuit areas 8a and 8b are provided with aluminum wiring constituting an LSI circuit (not shown). . This wiring is electrically connected to the electrode 7. Therefore, the semiconductor element 3 has a LOC structure.

【0020】表示面4aには、四つの補助電極10a〜
10dが配置されている。補助電極10a〜10dは、
上記電極7と同様の形状および大きさを有し、上記配線
に電気的に接続されている。これら補助電極10a〜1
0dは、表示面4aの四つの角部5a〜5dに配置され
ており、第1および第2の回路エリア8a,8bへの張
り出しが極力少なく抑えられている。
The display surface 4a has four auxiliary electrodes 10a to 10a.
10d are arranged. The auxiliary electrodes 10a to 10d
It has the same shape and size as the electrode 7 and is electrically connected to the wiring. These auxiliary electrodes 10a-1
0d is arranged at the four corners 5a to 5d of the display surface 4a, and the protrusion to the first and second circuit areas 8a and 8b is suppressed as small as possible.

【0021】そのため、第1ないし第4の補助電極10
a〜10dは、電極7を挾んだ両側に二個づつ振り分け
られており、これら補助電極10a〜10dは、図1に
二点鎖線で示すように、四角形の頂点の位置関係を有し
て配置されている。
Therefore, the first to fourth auxiliary electrodes 10
The auxiliary electrodes 10a to 10d are distributed two by two on both sides of the electrode 7, and these auxiliary electrodes 10a to 10d have a positional relationship of square vertices as shown by a two-dot chain line in FIG. Are located.

【0022】各電極7には、ボール状の半田バンプ11
が形成されている。また、補助電極10a〜10dに
は、支持突起としてのボール状の半田バンプ12が形成
されている。これら半田バンプ11,12は、互いに同
一の形状および大きさを有している。
Each electrode 7 has a ball-shaped solder bump 11
Are formed. In addition, ball-shaped solder bumps 12 as support projections are formed on the auxiliary electrodes 10a to 10d. These solder bumps 11 and 12 have the same shape and size as each other.

【0023】図2に示すように、上記回路基板2は、半
導体素子3の実装部分に多数のパッド14を有してい
る。パッド14は、上記半田バンプ11,12に対応す
るものであり、これらパッド14に半田バンプ11,1
2が半田付けされている。そのため、半導体素子3は、
回路基板2にフリップチップ接続されており、その素子
面4aの四つの角部5a〜5dの半田ボール12が半導
体素子3を支える一種の柱となっている。
As shown in FIG. 2, the circuit board 2 has a large number of pads 14 on the mounting portion of the semiconductor element 3. The pads 14 correspond to the solder bumps 11 and 12, and the pads 14
2 is soldered. Therefore, the semiconductor element 3
It is flip-chip connected to the circuit board 2, and the solder balls 12 at the four corners 5 a to 5 d of the element surface 4 a form a kind of pillar that supports the semiconductor element 3.

【0024】なお、本実施の形態においては、半導体素
子3の素子面4aと回路基板2との間に、接着剤15が
充填されており、この接着剤15によって半田ボール1
1,12とパッド14との接続部分が補強されている。
In the present embodiment, an adhesive 15 is filled between the element surface 4a of the semiconductor element 3 and the circuit board 2, and the adhesive 15
The connecting portions between the pads 1 and 12 and the pads 14 are reinforced.

【0025】このような構成によれば、半導体素子3の
素子面4aの四つの角部5a〜5dに補助電極10a〜
10dを配置し、これら補助電極10a〜10dに半田
バンプ12を形成したので、半導体素子3を回路基板2
に実装した状態では、半田ボール12が半導体素子3の
周辺部を支える柱として機能する。そのため、半導体素
子3は、その素子面4aの中央部の電極7ばかりでな
く、素子面4aの周辺部の四箇所において回路基板2に
支持されることになる。
According to such a configuration, the auxiliary electrodes 10a to 10d are provided at the four corners 5a to 5d of the element surface 4a of the semiconductor element 3.
10d, and the solder bumps 12 were formed on the auxiliary electrodes 10a to 10d.
In this state, the solder ball 12 functions as a pillar for supporting the peripheral portion of the semiconductor element 3. Therefore, the semiconductor element 3 is supported by the circuit board 2 not only at the electrode 7 at the center of the element surface 4a but also at four points around the element surface 4a.

【0026】したがって、回路基板2に対する半導体素
子3の実装姿勢が安定し、電極7を素子面4aの中央部
に一列に並べたLOC構造を採用したにも拘らず、この
半導体素子3を回路基板2に容易にフリップチップ接続
することができる。
Accordingly, the semiconductor element 3 is mounted on the circuit board 2 in a stable manner, and the semiconductor element 3 is mounted on the circuit board 2 in spite of adopting the LOC structure in which the electrodes 7 are arranged in a line at the center of the element surface 4a. 2 can be easily flip-chip connected.

【0027】この結果、従来のパッケージに比べて回路
基板2を占有する面積が少なくなり、より高密度な実装
が可能となる。また、上記半導体素子3を支える半田バ
ンプ12は、素子面4aの第1ないし第4の角部5a〜
5dに位置するので、LSI回路の配線が施される第1
および第2の回路エリア8a,8bへの張り出しを極力
少なく抑えることができる。そのため、第1および第2
の回路エリア8a,8bを充分に確保できるといった、
本来のLOC構造のメリットが損なわれずに済む。
As a result, the area occupying the circuit board 2 is smaller than that of the conventional package, and higher-density mounting is possible. Further, the solder bumps 12 supporting the semiconductor element 3 are provided at first to fourth corners 5a to 5c of the element surface 4a.
5d, the first wiring for the LSI circuit is provided.
In addition, overhang to the second circuit areas 8a and 8b can be suppressed as small as possible. Therefore, the first and second
That the circuit areas 8a and 8b can be sufficiently secured.
The advantage of the original LOC structure is not lost.

【0028】さらに、第1ないし第4の補助電極10a
〜10dは、電極7と同様にシリコン・ベース4の配線
に接続されているので、素子面4aの第1ないし第4の
角部5a〜5dに電極部分を分散して配置できる。その
ため、素子面4aの中央部に配置される電極7の数を減
らして、その配置間隔を広げることができ、半導体素子
3を回路基板2にフリップチップ接続する上での作業性
を改善できる。
Further, the first to fourth auxiliary electrodes 10a
Since the electrodes 10 to 10d are connected to the wiring of the silicon base 4 similarly to the electrodes 7, the electrode portions can be dispersedly arranged at the first to fourth corners 5a to 5d of the element surface 4a. Therefore, the number of electrodes 7 arranged at the central portion of the element surface 4a can be reduced and the arrangement interval can be widened, so that workability in flip-chip connecting the semiconductor element 3 to the circuit board 2 can be improved.

【0029】なお、本発明は、上記第1の実施の形態に
特定されるものではなく、図3に本発明の第2の実施の
形態を示す。この第2の実施の形態では、第2および第
4の補助電極10b,10dが素子面4aの電極7を挾
んだ両側部において、その長手方向の中央部に配置され
ている。そのため、第1ないし第4の補助電極10a〜
10dは、図3に二点鎖線で示すように、平行四辺形の
頂点に位置するような関係を有して配置されている。
The present invention is not limited to the first embodiment, and FIG. 3 shows a second embodiment of the present invention. In the second embodiment, the second and fourth auxiliary electrodes 10b and 10d are arranged on both sides of the element surface 4a sandwiching the electrode 7, and at the center in the longitudinal direction. Therefore, the first to fourth auxiliary electrodes 10a to 10a to
10d are arranged in such a manner that they are located at the vertices of a parallelogram, as indicated by the two-dot chain line in FIG.

【0030】このような構成においても、素子面4aの
周辺部の四箇所で半導体素子3を支えることができ、半
導体素子3の姿勢が安定する。また、図4は、本発明の
第3の実施の形態を開示している。
Also in such a configuration, the semiconductor element 3 can be supported at four places around the element surface 4a, and the posture of the semiconductor element 3 is stabilized. FIG. 4 discloses a third embodiment of the present invention.

【0031】この第3の実施の形態は、素子面4aに第
1ないし第3の三つの補助電極10a〜10cを配置し
たものである。第1の補助電極10aは、素子面4aの
一側部において、その長手方向の中央部に配置されてい
る。第2および第3の補助電極10b,10cは、第1
の補助電極10aとは電極7を挾んだ反対側に位置する
第2および第3の角部5b,5cに配置されている。そ
して、第1ないし第3の補助電極10aは、図4に二点
鎖線で示すように、三角形の頂点に位置するような関係
を有して配置されている。
In the third embodiment, first to third three auxiliary electrodes 10a to 10c are arranged on the element surface 4a. The first auxiliary electrode 10a is arranged on one side of the element surface 4a at the center in the longitudinal direction. The second and third auxiliary electrodes 10b and 10c
And the second and third corners 5b, 5c located on the opposite side of the electrode 7 with respect to the auxiliary electrode 10a. The first to third auxiliary electrodes 10a are arranged in such a manner as to be located at the vertices of a triangle, as indicated by the two-dot chain line in FIG.

【0032】このような構成によると、半導体素子3の
素子面4aの周辺部を、三角形の頂点の位置で支えるこ
とができ、半導体素子3の姿勢が安定する。図5は、本
発明の第4の実施の形態を開示している。
According to such a configuration, the periphery of the element surface 4a of the semiconductor element 3 can be supported at the positions of the vertices of the triangle, and the attitude of the semiconductor element 3 is stabilized. FIG. 5 discloses a fourth embodiment of the present invention.

【0033】この第4の実施の形態では、第1の補助電
極10aが素子面4aの第1の角部5aに配置されてお
り、それ以外の構成は上記第3の実施の形態と同様であ
る。この構成においても、半導体素子3の素子面4aの
周辺部を、三角形の頂点の位置関係で支えることがで
き、半導体素子3の姿勢が安定する。
In the fourth embodiment, the first auxiliary electrode 10a is arranged at the first corner 5a of the element surface 4a, and the other structure is the same as that of the third embodiment. is there. Also in this configuration, the periphery of the element surface 4a of the semiconductor element 3 can be supported by the positional relationship of the vertices of the triangle, and the attitude of the semiconductor element 3 is stabilized.

【0034】さらに、図6は、本発明の第5の実施の形
態を開示している。この第5の実施の形態は、素子面4
aに第1および第2の二つの補助電極10a,10bを
配置したものである。第1の補助電極10aは、素子面
4aの第1の角部5aに配置され、第2の補助電極10
bは、素子面4aの第2の角部5bに配置されている。
これら第1および第2の補助電極10a,10bは、素
子面4aの長手方向に沿う一端部において、電極7を挾
んで互いに向かい合っている。そのため、図6に二点鎖
線で示すように、第1および第2の補助電極10a,1
0bと、これら補助電極10a,10bとは反対側の端
部に位置する電極7とは、三角形の頂点に位置するよう
な関係を有して配置されている。
FIG. 6 discloses a fifth embodiment of the present invention. In the fifth embodiment, the element surface 4
The first and second auxiliary electrodes 10a and 10b are arranged on a. The first auxiliary electrode 10a is arranged at a first corner 5a of the element surface 4a, and the second auxiliary electrode 10a
b is arranged at the second corner 5b of the element surface 4a.
These first and second auxiliary electrodes 10a and 10b face each other with the electrode 7 interposed therebetween at one end along the longitudinal direction of the element surface 4a. Therefore, as shown by a two-dot chain line in FIG. 6, the first and second auxiliary electrodes 10a, 1
0b and the electrode 7 located at the end opposite to the auxiliary electrodes 10a and 10b are arranged so as to be located at the vertex of the triangle.

【0035】このような構成によると、素子面4aの周
辺部の三箇所で半導体素子3を支えることができる。そ
のため、第1および第2の二つの補助電極10a,10
bで半導体素子3を安定して支えることができるととも
に、素子面4aの第3および第4の角部5c,5dの隅
々まで第1および第2の拡張エリア8a,8bとして利
用することができる。
According to such a configuration, the semiconductor element 3 can be supported at three places around the element surface 4a. Therefore, the first and second two auxiliary electrodes 10a, 10a
b can stably support the semiconductor element 3 and can be used as the first and second extended areas 8a, 8b up to the corners of the third and fourth corners 5c, 5d of the element surface 4a. it can.

【0036】また、図7は、本発明の第6の実施の形態
を開示している。この第6の実施の形態では、第1およ
び第2の補助電極10a,10bが電極7を挾んで対向
し合う素子面4aの両側部において、その長手方向の中
央部に配置されている。
FIG. 7 discloses a sixth embodiment of the present invention. In the sixth embodiment, the first and second auxiliary electrodes 10a and 10b are arranged at the center in the longitudinal direction on both sides of the element surface 4a facing each other with the electrode 7 interposed therebetween.

【0037】この構成によると、第1および第2の補助
電極10a,10bと、両端の電極7とが、図7に二点
鎖線で示すように四角形の頂点に位置するような関係と
なり、素子面4aの周辺部の四箇所で半導体素子3を支
えることができる。そのため、上記第5の実施の形態と
同様に、第1および第2の二つの補助電極10a,10
bを付加するだけで、半導体素子3を安定して支えるこ
とができる。
According to this configuration, the first and second auxiliary electrodes 10a and 10b and the electrodes 7 at both ends are in a relationship such that they are located at the vertexes of a square as shown by a two-dot chain line in FIG. The semiconductor element 3 can be supported at four locations around the surface 4a. Therefore, similarly to the fifth embodiment, the first and second two auxiliary electrodes 10a and 10a are provided.
The semiconductor element 3 can be stably supported only by adding b.

【0038】それとともに、素子面4aの第1ないし第
4の角部5a〜5dの隅々まで第1および第2の拡張エ
リア8a,8bとして利用することができ、LOC構造
の本来のメリットを充分に生かすことができる。
At the same time, all the first to fourth corners 5a to 5d of the element surface 4a can be used as the first and second extended areas 8a and 8b, and the original advantage of the LOC structure can be obtained. It can be fully utilized.

【0039】なお、上記各実施の形態では、電気的な導
通機能を有する補助電極に半田バンプを形成したが、上
記補助電極を電気的な導通機能を有しない、いわゆるダ
ミー電極とし、これらダミー電極に半田バンプを形成し
ても良い。
In each of the above-described embodiments, the solder bump is formed on the auxiliary electrode having the electrical conduction function. However, the auxiliary electrode is a so-called dummy electrode having no electrical conduction function. May be formed with solder bumps.

【0040】また、半田バンプの形状もボール状に特定
されず、例えばきのこ状あるいはピン状であっても良
い。さらに、上記実施例では、補助電極に半田バンプを
形成し、この半田バンプを支持突起として利用したが、
本発明はこれに限らず、半田バンプの代わりに補助電極
に金、銅、ニッケルあるいは半田のメッキを施すこと
で、この補助電極上にメッキ層を積層し、このメッキ層
を支持突起として利用するようにしても良い。同様に、
半導体素子の電極にしても、半田バンプを介して回路基
板上のパッドに接合されるものに特定されず、この半田
バンプに代えてメッキ層を形成し、このメッキ層を回路
基板上のパッドに半田付けするようにしても良い。
The shape of the solder bump is not limited to the ball shape, but may be, for example, a mushroom shape or a pin shape. Further, in the above embodiment, a solder bump was formed on the auxiliary electrode, and this solder bump was used as a support protrusion.
The present invention is not limited to this. By plating the auxiliary electrode with gold, copper, nickel or solder instead of the solder bump, a plating layer is laminated on the auxiliary electrode, and the plated layer is used as a support protrusion. You may do it. Similarly,
The electrodes of the semiconductor element are not limited to those bonded to the pads on the circuit board via the solder bumps.A plating layer is formed instead of the solder bumps, and the plating layer is applied to the pads on the circuit board. You may make it solder.

【0041】また、半田バンプのに代わりに、電極およ
び補助電極にワイヤボンダを用いて金バンプを形成し、
この金バンプを回路基板上のパッドに半田付けするよう
にしても良い。
Also, instead of the solder bumps, gold bumps are formed on the electrodes and auxiliary electrodes using a wire bonder,
This gold bump may be soldered to a pad on a circuit board.

【0042】[0042]

【発明の効果】以上詳述した本発明によれば、電極を挾
んだ両側の支持突起が半導体素子を支える一種の柱とし
て機能するので、この半導体素子の姿勢が安定し、LO
C構造の半導体素子を回路基板に容易にフリップチップ
接続することができる。したがって、従来のパッケージ
に比べて回路基板を占有する面積が少なくて済み、より
高密度な実装が可能となる。
According to the present invention described in detail above, the support projections on both sides sandwiching the electrode function as a kind of pillar for supporting the semiconductor element.
A semiconductor element having a C structure can be easily flip-chip connected to a circuit board. Therefore, an area occupying the circuit board is smaller than that of the conventional package, and higher-density mounting is possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態に係る半導体素子の
斜視図。
FIG. 1 is a perspective view of a semiconductor device according to a first embodiment of the present invention.

【図2】回路基板に半導体素子を実装した状態を示す回
路モジュールの断面図。
FIG. 2 is a cross-sectional view of a circuit module showing a state where a semiconductor element is mounted on a circuit board.

【図3】本発明の第2の実施の形態に係る半導体素子の
斜視図。
FIG. 3 is a perspective view of a semiconductor device according to a second embodiment of the present invention.

【図4】本発明の第3の実施の形態に係る半導体素子の
斜視図。
FIG. 4 is a perspective view of a semiconductor device according to a third embodiment of the present invention.

【図5】本発明の第4の実施の形態に係る半導体素子の
斜視図。
FIG. 5 is a perspective view of a semiconductor device according to a fourth embodiment of the present invention.

【図6】本発明の第5の実施の形態に係る半導体素子の
斜視図。
FIG. 6 is a perspective view of a semiconductor device according to a fifth embodiment of the present invention.

【図7】本発明の第6の実施の形態に係る半導体素子の
斜視図。
FIG. 7 is a perspective view of a semiconductor device according to a sixth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1…回路モジュール 2…回路基板 3…半導体素子 4a…素子面 7…電極 12…支持突起(半田バンプ) DESCRIPTION OF SYMBOLS 1 ... Circuit module 2 ... Circuit board 3 ... Semiconductor element 4a ... Element surface 7 ... Electrode 12 ... Support protrusion (solder bump)

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 回路基板と向かい合う素子面を有し、こ
の素子面の中央部に上記回路基板に直接接合される複数
の電極を一列に並べて配置した半導体素子であって、 上記素子面に、上記電極を挾んだ両側に位置して、上記
回路基板に接する少なくとも一つの支持突起を配置した
ことを特徴とする半導体素子。
1. A semiconductor device having an element surface facing a circuit board, and a plurality of electrodes directly connected to the circuit board arranged in a line at a central portion of the element surface. A semiconductor device, wherein at least one support protrusion in contact with the circuit board is disposed on both sides of the electrode.
【請求項2】 請求項1の記載において、上記素子面
は、四つの角部を有し、これら角部に夫々支持突起が配
置されていることを特徴とする半導体素子。
2. The semiconductor device according to claim 1, wherein the element surface has four corners, and a support projection is arranged on each of the corners.
【請求項3】 請求項1の記載において、上記支持突起
は、上記素子面を平面的に見た場合に、三角形の頂点に
位置するような関係を有して配置されていることを特徴
とする半導体素子。
3. The device according to claim 1, wherein the support protrusions are arranged so as to be located at the vertices of a triangle when the element surface is viewed in a plan view. Semiconductor device.
【請求項4】 請求項1の記載において、上記支持突起
は、電極としての機能を兼ねていることを特徴とする半
導体素子。
4. The semiconductor device according to claim 1, wherein the support projection also functions as an electrode.
【請求項5】 回路基板と向かい合う素子面を有し、こ
の素子面の中央部に上記回路基板に直接接合される複数
の電極を一列に並べて配置した半導体素子であって、 上記素子面に、上記電極を挾んだ両側に位置して、少な
くとも一つの補助電極を配置し、これら補助電極に上記
回路基板に接合されるバンプを形成したことを特徴とす
る半導体素子。
5. A semiconductor device having an element surface facing a circuit board, and a plurality of electrodes directly connected to the circuit board arranged in a line in a central portion of the element surface, wherein the element surface has A semiconductor device comprising at least one auxiliary electrode disposed on both sides of said electrode, and bumps formed on said auxiliary electrodes to be joined to said circuit board.
【請求項6】 回路基板と;この回路基板に実装され、
上記回路基板と向かい合う素子面を有するとともに、こ
の素子面の中央部に上記回路基板に直接接合される複数
の電極を一列に並べて配置した半導体素子と;を備えて
いる回路モジュールであって、 上記半導体素子の素子面に、上記電極を挾んだ両側に位
置して、上記回路基板に接する少なくとも一つの支持突
起を配置したことを特徴とする回路モジュール。
6. A circuit board; mounted on the circuit board;
A semiconductor element having an element surface facing the circuit board, and a semiconductor element in which a plurality of electrodes directly connected to the circuit board are arranged in a line at a central portion of the element surface; A circuit module, wherein at least one support projection in contact with the circuit board is disposed on both sides of the electrode on the element surface of the semiconductor element.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019515A1 (en) * 1998-09-30 2000-04-06 Seiko Epson Corporation Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
JP2000269239A (en) * 1999-03-15 2000-09-29 Seiko Epson Corp Ic chip transfer system, ic chip mounting system, ic chip transfer method and ic chip mounting method
KR20030058703A (en) * 2001-12-31 2003-07-07 엘지전자 주식회사 structure of bear chip connection with printed circuit board
EP1126516A3 (en) * 2000-02-10 2004-11-10 Towa Corporation Electronic component, method of sealing electronic component with resin, and apparatus therefor
US6946732B2 (en) 2000-06-08 2005-09-20 Micron Technology, Inc. Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same
WO2005119776A1 (en) * 2004-06-04 2005-12-15 Zycube Co., Ltd. Semiconductor device having three-dimensional stack structure and method for manufacturing the same
JP2009266898A (en) * 2008-04-22 2009-11-12 Panasonic Electric Works Co Ltd Semiconductor element mounting structure
JP2010283245A (en) * 2009-06-08 2010-12-16 Panasonic Corp Semiconductor device
US7906363B2 (en) 2004-08-20 2011-03-15 Zycube Co., Ltd. Method of fabricating semiconductor device having three-dimensional stacked structure
US8101459B2 (en) 2001-08-24 2012-01-24 Micron Technology, Inc. Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween
JP2014160748A (en) * 2013-02-20 2014-09-04 Stanley Electric Co Ltd Flip-chip semiconductor element, semiconductor device and manufacturing methods thereof

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510316B1 (en) * 1998-09-30 2005-08-25 세이코 엡슨 가부시키가이샤 Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
WO2000019515A1 (en) * 1998-09-30 2000-04-06 Seiko Epson Corporation Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
JP2000269239A (en) * 1999-03-15 2000-09-29 Seiko Epson Corp Ic chip transfer system, ic chip mounting system, ic chip transfer method and ic chip mounting method
EP1126516A3 (en) * 2000-02-10 2004-11-10 Towa Corporation Electronic component, method of sealing electronic component with resin, and apparatus therefor
US6946732B2 (en) 2000-06-08 2005-09-20 Micron Technology, Inc. Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
US8101459B2 (en) 2001-08-24 2012-01-24 Micron Technology, Inc. Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween
KR20030058703A (en) * 2001-12-31 2003-07-07 엘지전자 주식회사 structure of bear chip connection with printed circuit board
WO2005119776A1 (en) * 2004-06-04 2005-12-15 Zycube Co., Ltd. Semiconductor device having three-dimensional stack structure and method for manufacturing the same
JPWO2005119776A1 (en) * 2004-06-04 2008-04-03 株式会社ザイキューブ Semiconductor device having three-dimensional laminated structure and method for manufacturing the same
JP5052130B2 (en) * 2004-06-04 2012-10-17 カミヤチョウ アイピー ホールディングス Semiconductor device having three-dimensional laminated structure and method for manufacturing the same
US7906363B2 (en) 2004-08-20 2011-03-15 Zycube Co., Ltd. Method of fabricating semiconductor device having three-dimensional stacked structure
JP2009266898A (en) * 2008-04-22 2009-11-12 Panasonic Electric Works Co Ltd Semiconductor element mounting structure
JP2010283245A (en) * 2009-06-08 2010-12-16 Panasonic Corp Semiconductor device
JP2014160748A (en) * 2013-02-20 2014-09-04 Stanley Electric Co Ltd Flip-chip semiconductor element, semiconductor device and manufacturing methods thereof

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