JPH10178109A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、多層配線構造にキ
ャパシタを有し、能動素子としてＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor ）を有
する半導体集積回路装置に適用して有効な半導体集積回
路装置およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a method of manufacturing the same, and more particularly, to a semiconductor device having a multilayer wiring structure having a capacitor and an active element such as a MOSFET (metal).
The present invention relates to a semiconductor integrated circuit device that is effective when applied to a semiconductor integrated circuit device having an Oxide Semiconductor Field Effect Transistor) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ところで、本発明者は、半導体集積回路
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。2. Description of the Related Art The present inventors have studied a method of manufacturing a semiconductor integrated circuit device. The following is a technique studied by the present inventors, and the outline is as follows.
【０００３】すなわち、ＭＯＳＦＥＴを有する半導体集
積回路装置の製造方法において、半導体基板にＭＯＳＦ
ＥＴを形成した後、その上に酸化シリコン膜を形成した
後、その酸化シリコン膜にフォトリソグラフィ技術と選
択エッチング技術とを使用して、ＭＯＳＦＥＴのソース
およびドレインとなる半導体領域（素子分離領域である
ＬＯＣＯＳ（Local Oxidation of Silicon）構造のフィ
ールド酸化シリコン膜とゲート電極の側壁の側壁酸化シ
リコン膜との間に配置されている半導体領域）に対する
コンタクトホールを形成している。That is, in a method of manufacturing a semiconductor integrated circuit device having a MOSFET, a MOSF
After the ET is formed, a silicon oxide film is formed thereon, and the silicon oxide film is formed on the silicon oxide film by using a photolithography technique and a selective etching technique. A contact hole is formed for a semiconductor region disposed between a field silicon oxide film having a LOCOS (Local Oxidation of Silicon) structure and a side wall silicon oxide film on a side wall of a gate electrode.
【０００４】しかしながら、前述した製造方法では、コ
ンタクトホールを形成する酸化シリコン膜とフィールド
酸化シリコン膜および側壁酸化シリコン膜とが同一の材
料から構成されているために、フォトリソグラフィ技術
と選択エッチング技術を使用してコンタクトホールを形
成する際に、フィールド酸化シリコン膜と側壁酸化シリ
コン膜とがエッチングされないように、それらとコンタ
クトホールとの合わせずれを考慮してコンタクトホール
を形成する領域を広い範囲としておく必要があった。However, in the above-described manufacturing method, since the silicon oxide film for forming the contact hole, the field silicon oxide film, and the side wall silicon oxide film are made of the same material, the photolithography technique and the selective etching technique are used. When forming a contact hole by using the contact hole, a region where the contact hole is formed is set to be wide in consideration of misalignment between the field silicon oxide film and the side wall silicon oxide film so that they are not etched. Needed.
【０００５】そのため、フィールド酸化シリコン膜およ
び側壁酸化シリコン膜とコンタクトホールとの合わせず
れが発生してもコンタクトホールを形成する際にフィー
ルド酸化シリコン膜および側壁酸化シリコン膜がエッチ
ングされて破壊しないように、半導体基板の上に形成す
る酸化シリコン膜の下部にエッチングストッパ膜として
の窒化シリコン膜を形成する態様を採用する製造方法が
ある。Therefore, even if misalignment between the field silicon oxide film and the side wall silicon oxide film and the contact hole occurs, the field silicon oxide film and the side wall silicon oxide film are not damaged by etching when forming the contact hole. There is a manufacturing method which adopts a mode of forming a silicon nitride film as an etching stopper film below a silicon oxide film formed on a semiconductor substrate.
【０００６】また、スタックド・キャパシタ（stacked
capacitor ；ＳＴＣ）型メモリセルを備えているＳＲＡ
Ｍ（Static Random Access Memory ）を有する半導体集
積回路装置の製造方法において、容量素子であるキャパ
シタの下部電極を形成した後、その下部電極の上に誘電
体としての絶縁膜を形成した後、その上に上部電極を形
成している。この場合、キャパシタの下部電極および上
部電極は、例えば窒化チタン（ＴｉＮ）膜を使用してお
り、誘電体としての絶縁膜は、例えば窒化シリコン膜を
使用している。Further, a stacked capacitor (stacked capacitor)
capacitor (STC) type memory cell with SRA
In a method of manufacturing a semiconductor integrated circuit device having M (Static Random Access Memory), after forming a lower electrode of a capacitor which is a capacitive element, forming an insulating film as a dielectric on the lower electrode, The upper electrode. In this case, the lower electrode and the upper electrode of the capacitor use, for example, a titanium nitride (TiN) film, and the insulating film as a dielectric uses, for example, a silicon nitride film.
【０００７】なお、ＭＯＳＦＥＴを備えている半導体集
積回路装置の製造工程に関する文献としては、例えば１
９９０年１２月１５日、啓学出版株式会社発行のＷ・マ
リ著「図説超ＬＳＩ工学」ｐ１１７〜ｐ１３５に記載さ
れているものがある。[0007] Documents relating to the manufacturing process of a semiconductor integrated circuit device provided with a MOSFET include, for example, 1
On December 15, 990, Keigaku Shuppan Co., Ltd., published by Keigaku Shuppan Co., Ltd., is described in "Illustrated Super LSI Engineering", pp. 117-135.
【０００８】[0008]
【発明が解決しようとする課題】ところが、前述したＭ
ＯＳＦＥＴを有する半導体集積回路装置の製造方法にお
いて、酸化シリコン膜にコンタクトホールを形成する際
に、その酸化シリコン膜の下部にエッチングストッパ膜
としての窒化シリコン膜を形成すると、製造工程数が増
加するという問題点が発生している。However, the aforementioned M
In a method of manufacturing a semiconductor integrated circuit device having an OSFET, if a silicon nitride film is formed as an etching stopper film below a silicon oxide film when a contact hole is formed in the silicon oxide film, the number of manufacturing steps increases. A problem has occurred.
【０００９】また、前述したＳＴＣ型メモリセルを備え
ているＳＲＡＭを有する半導体集積回路装置の製造方法
において、容量素子であるキャパシタにおける誘電体と
しての窒化シリコン膜をプラズマＣＶＤ（Chemical Vap
or Deposition ）法を用いて形成していることによっ
て、キャパシタの形成後に加わる熱処理で、キャパシタ
の下部電極である窒化チタン膜とその上の窒化シリコン
膜との密着性が弱まり、下部電極である窒化チタン膜か
ら窒化シリコン膜がはがれるという問題点が発生してい
る。In the above-described method of manufacturing a semiconductor integrated circuit device having an SRAM having an STC type memory cell, a silicon nitride film as a dielectric in a capacitor as a capacitor is formed by plasma CVD (Chemical Vapor Deposition).
or the deposition method, the adhesion between the titanium nitride film as the lower electrode of the capacitor and the silicon nitride film thereon is weakened by heat treatment applied after the formation of the capacitor, and the nitrided film as the lower electrode is formed. There is a problem that the silicon nitride film is peeled off from the titanium film.
【００１０】本発明の目的は、製造工程数が低減でき、
しかも高信頼度のキャパシタを備えることができる半導
体集積回路装置およびその製造方法を提供することにあ
る。An object of the present invention is to reduce the number of manufacturing steps,
In addition, it is an object of the present invention to provide a semiconductor integrated circuit device that can include a highly reliable capacitor and a method of manufacturing the same.
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１２】[0012]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１３】すなわち、本発明の半導体集積回路装置
は、例えばＳＲＡＭのＳＴＣ型メモリセルの構成要素な
どのキャパシタの誘電体としての窒化シリコン膜と同一
の製造工程によって形成されている窒化シリコン膜がＭ
ＯＳＦＥＴのソースおよびドレインの上に設けられてい
る接続孔の側面の絶縁膜の下部に配置されているもので
あり、その窒化シリコン膜が接続孔を形成する際のエッ
チングストッパ膜として使用されているものである。That is, in the semiconductor integrated circuit device of the present invention, a silicon nitride film formed by the same manufacturing process as a silicon nitride film as a dielectric of a capacitor such as a component of an STC type memory cell of an SRAM has an M thickness.
It is arranged below the insulating film on the side surface of the connection hole provided on the source and the drain of the OSFET, and the silicon nitride film is used as an etching stopper film when forming the connection hole. Things.
【００１４】また、本発明の半導体集積回路装置の製造
方法は、例えば半導体基板などの基板の表面の選択的な
領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコン膜か
らなるフィールド絶縁膜を形成した後、基板の素子形成
領域にＭＯＳＦＥＴを複数個形成すると共にフィールド
絶縁膜の上にＭＯＳＦＥＴの少なくとも１個以上のＭＯ
ＳＦＥＴにおけるゲート電極と連結している配線層をゲ
ート電極と同一の製造工程によって２列形成する工程
と、フィールド絶縁膜の上に、キャパシタの下部電極を
２列の配線層の一方の配線層の表面と連結した状態で形
成した後、基板の全面に、キャパシタの誘電体としての
窒化シリコン膜を形成する工程と、その後、フィールド
絶縁膜の上に、キャパシタの上部電極を２列の配線層の
他方の配線層の表面と連結した状態で形成する工程と、
基板の上に、酸化シリコンを含有する絶縁膜を形成した
後、ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の酸化シリコンを含有する絶縁膜に接続孔を
フォトリソグラフィ技術と選択エッチング技術とを使用
して、窒化シリコン膜をエッチングストッパ膜として形
成する工程と、その後、接続孔の下部の窒化シリコン膜
をエッチングによって取り除く工程とを有するものであ
る。In the method of manufacturing a semiconductor integrated circuit device according to the present invention, a field insulating film made of a silicon oxide film having a LOCOS structure is formed by thermally oxidizing a selective region on a surface of a substrate such as a semiconductor substrate. Thereafter, a plurality of MOSFETs are formed in the element formation region of the substrate, and at least one or more MOSFETs are formed on the field insulating film.
A step of forming two rows of wiring layers connected to the gate electrode in the SFET by the same manufacturing process as that of the gate electrode; and forming a lower electrode of the capacitor on one field of the two wiring layers on the field insulating film. Forming a silicon nitride film as a dielectric of the capacitor on the entire surface of the substrate after being formed in a state of being connected to the surface, and then forming an upper electrode of the capacitor on the field insulating film in two rows of wiring layers; Forming a state in which it is connected to the surface of the other wiring layer;
After forming an insulating film containing silicon oxide on a substrate, a connection hole is formed in the insulating film containing silicon oxide on a semiconductor region as a source and a drain of a MOSFET by using a photolithography technique and a selective etching technique. Then, a step of forming the silicon nitride film as an etching stopper film, and thereafter, a step of removing the silicon nitride film below the connection hole by etching.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and redundant description will be omitted.
【００１６】（実施の形態１）本実施の形態は、ＳＲＡ
Ｍを有する半導体集積回路装置およびその製造方法であ
り、特に、ＳＴＣ型メモリセルの構成要素としてのキャ
パシタとＣＭＯＳＦＥＴ（Complementary Metal Oxide
Semiconductor Field Effect Transistor ）を備えてい
るＳＲＡＭを有する半導体集積回路装置およびその製造
方法である。(Embodiment 1) In this embodiment, an SRA
The present invention relates to a semiconductor integrated circuit device having an M and a method of manufacturing the same, particularly, a capacitor and a CMOSFET (Complementary Metal Oxide) as components of an STC memory cell.
A semiconductor integrated circuit device having an SRAM provided with a semiconductor field effect transistor) and a method of manufacturing the same.
【００１７】図１は、本実施の形態のＳＲＡＭを有する
半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリ
セルを示す回路図である。同図に示すように、本実施の
形態のＳＲＡＭのＳＴＣ型メモリセルは、一対の相補性
データ線（データ線ＤＬ、データ線／（バー）ＤＬ）と
ワード線ＷＬとの交差部に配置され、かつ一対の駆動用
ＭＯＳＦＥＴＱ2 ，Ｑ4 、一対の負荷用ＭＯＳＦＥＴＱ
1 ，Ｑ3 および一対の転送用ＭＯＳＦＥＴＱ5 ，Ｑ6 で
構成されている。これらのＭＯＳＦＥＴのうち、駆動用
ＭＯＳＦＥＴＱ2 ，Ｑ4 および転送用ＭＯＳＦＥＴ
Ｑ5 ，Ｑ6 はＮチャネルＭＯＳＦＥＴで構成され、負荷
用ＭＯＳＦＥＴＱ1 ，Ｑ3 はＰチャネルＭＯＳＦＥＴで
構成されている。そして、４個のＮチャネルＭＯＳＦＥ
Ｔと２個のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成
されている。FIG. 1 is a circuit diagram showing an STC type memory cell of an SRAM in a semiconductor integrated circuit device having an SRAM according to the present embodiment. As shown in the figure, the STC type memory cell of the SRAM of the present embodiment is arranged at the intersection of a pair of complementary data lines (data line DL, data line / (bar) DL) and word line WL. And a pair of driving MOSFETs Q 2 and Q 4 and a pair of load MOSFETs Q 2
Is composed of 1, Q 3 and a pair of transfer MOSFETQ 5, Q 6. Among these MOSFETs, drive MOSFETs Q 2 and Q 4 and transfer MOSFETs
Q 5 and Q 6 are constituted by N-channel MOSFETs, and the load MOSFETs Q 1 and Q 3 are constituted by P-channel MOSFETs. And four N-channel MOSFETs
T and the two P-channel MOSFETs are of a CMOS type.
【００１８】上記メモリセルを構成する６個のＭＯＳＦ
ＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4 と一
対の負荷用ＭＯＳＦＥＴＱ1 ，Ｑ3 は、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。このフリップフロップ回路の一方の入出
力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ5 のソー
ス、ドレイン領域の一方に電気的に接続され、他方の入
出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ6 のソ
ース、ドレイン領域の一方に電気的に接続されている。Six MOSFs constituting the memory cell
In the ET, a pair of drive MOSFETs Q 2 and Q 4 and a pair of load MOSFETs Q 1 and Q 3 constitute a flip-flop circuit as an information storage unit that stores 1-bit information. The one of the input and output terminals of the flip-flop circuit (accumulation nodes) source of the transfer MOSFET Q 5, is electrically connected to one of the drain region, the other of the input and output terminals (storage node) is the source of the transfer MOSFET Q 6, It is electrically connected to one of the drain regions.
【００１９】転送用ＭＯＳＦＥＴＱ5 のソース、ドレイ
ン領域の他方にはデータ線ＤＬが電気的に接続され、転
送用ＭＯＳＦＥＴＱ6 のソース、ドレイン領域の他方に
はデータ線／ＤＬが電気的に接続されている。また、フ
リップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ1 ，
Ｑ3 の各ソース領域）は電源電圧（Ｖcc）に接続され、
多端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4 の各ソース領域）
は基準電圧（Ｖss）に接続されている。電源電圧（Ｖc
c）は例えば３Ｖであり、基準電圧（Ｖss）は例えば０
Ｖ（ＧＮＤ）である。[0019] The source of the transfer MOSFET Q 5, the other drain region is the data line DL is electrically connected, the source of the transfer MOSFET Q 6, the other drain region data line / DL is electrically connected I have. Further, one end of the flip-flop circuit (load MOSFETs Q 1 ,
The source regions of the Q 3) is connected to the power supply voltage (Vcc),
Multi-end (source regions of drive MOSFETs Q 2 and Q 4 )
Are connected to a reference voltage (Vss). Power supply voltage (Vc
c) is, for example, 3V, and the reference voltage (Vss) is, for example, 0V.
V (GND).
【００２０】また、上記フリップフロップ回路の入出力
端子間は、一対の局所配線Ｌ1 ，Ｌ2 を介して交差結合
している。そして、本実施の形態の一対の局所配線
Ｌ1 ，Ｌ2 は、異なる配線層を用いて形成している。ま
た、上層の局所配線Ｌ2 と下層の局所配線Ｌ1 とそれら
の間に介在する薄い絶縁膜とでキャパシタ（容量素子）
Ｃを構成している。すなわち、上層の局所配線Ｌ2 はキ
ャパシタＣの一方の電極を構成し、下層の局所配線Ｌ1
は他方の電極を構成し、絶縁膜は誘電体膜を構成してい
る。したがって、上層の局所配線Ｌ2 と下層の局所配線
Ｌ1 とを上下に重なり合うように配置し、上層の局所配
線Ｌ2 と下層の局所配線Ｌ1 とそれらの間に介在する絶
縁膜とでキャパシタＣを構成していることによって、メ
モリセルの蓄積ノード容量を増やすことができるので、
メモリセルサイズの微細化や動作電源電圧の低下に伴う
α線ソフトエラー耐性の低下を防ぐことができる。The input / output terminals of the flip-flop circuit are cross-coupled via a pair of local lines L 1 and L 2 . The pair of local wirings L 1 and L 2 in the present embodiment are formed using different wiring layers. The capacitor in the thin insulating film interposed between them and the upper local wiring L 2 and the lower local wiring L 1 (capacitor element)
C. That is, the upper local wiring L 2 forms one electrode of the capacitor C, and the lower local wiring L 1
Constitutes the other electrode, and the insulating film constitutes a dielectric film. Therefore, a capacitor with an insulating film disposed so as to overlap the upper layer of the local wiring L 2 lower and the local wiring L 1 vertically, interposed between them and the upper local wiring L 2 and the lower local wiring L 1 By configuring C, the storage node capacity of the memory cell can be increased.
It is possible to prevent a decrease in α-ray soft error resistance due to a reduction in memory cell size and a decrease in operating power supply voltage.
【００２１】図２は、本実施の形態のＳＲＡＭを有する
半導体集積回路装置およびその製造方法を説明するため
の前述したＳＲＡＭのＳＴＣ型メモリセルを模式的に示
す平面図である。なお、図２において、ＳＲＡＭのＳＴ
Ｃ型メモリセルにおける各ＭＯＳＦＥＴ、そのソース／
ドレインおよびゲート電極、キャパシタならびにそれら
の接続孔の配置を模式的に示している。FIG. 2 is a plan view schematically showing an STC type memory cell of the above-described SRAM for describing a semiconductor integrated circuit device having the SRAM of the present embodiment and a method of manufacturing the same. Note that, in FIG.
Each MOSFET in the C-type memory cell and its source /
4 schematically shows the arrangement of drain and gate electrodes, capacitors, and their connection holes.
【００２２】図２において、Ｇ1 はＭＯＳＦＥＴＱ1 と
ＭＯＳＦＥＴＱ2 とのゲート電極およびそれらを連結し
ている導電層であり、Ｇ2 はＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極およびそれらを連結している
導電層であり、Ｇ3 はＭＯＳＦＥＴＱ5 とＭＯＳＦＥＴ
Ｑ6 とのゲート電極およびそれらを連結している導電層
（ワード線ＷＬ）である。また、Ｈ1a〜Ｈ6aは各ＭＯＳ
ＦＥＴであるＱ1 〜Ｑ6 の各ソースに対応する接続孔で
あり、Ｈ1b〜Ｈ5bは各ＭＯＳＦＥＴであるＱ1〜Ｑ5 の
各ドレインに対応する接続孔である。ＨG1はＧ1 および
キャパシタＣの一方の電極に連結している接続孔であ
り、ＨG2はＧ2 およびキャパシタＣの他方の電極に連結
している接続孔である。さらに、同図において、２点鎖
線で示す領域はキャパシタＣを配置している領域であ
る。また、点線で示す領域は各ＭＯＳＦＥＴのソースお
よびドレインを配置している領域である。In FIG. 2, G 1 is a gate electrode of MOSFET Q 1 and MOSFET Q 2 and a conductive layer connecting them, and G 2 is a MOSFET Q 3 and MOSFET Q 3
A conductive layer connecting the gate electrode and those with FETs Q 4, G 3 is MOSFET Q 5 and MOSFET
The gate electrode and a conductive layer connecting them with Q 6 is (word line WL). Also, H 1a to H 6a Each MOS
A connecting hole corresponding to each source of Q 1 to Q 6 is a FET, H 1b ~H 5b is a connecting hole corresponding to the drain of Q 1 to Q 5 are each MOSFET. H G1 is a connection hole connected to G 1 and one electrode of the capacitor C, and H G2 is a connection hole connected to G 2 and the other electrode of the capacitor C. Further, in the same figure, a region indicated by a two-dot chain line is a region where the capacitor C is arranged. The area shown by the dotted line is the area where the source and drain of each MOSFET are arranged.
【００２３】次に、図３〜図１０を用いて、本実施の形
態のＳＲＡＭを有する半導体集積回路装置およびその製
造方法を説明する。図３〜図１０は、本実施の形態のＳ
ＲＡＭを有する半導体集積回路装置の製造方法を示す断
面図である。なお、図３〜図１０において、左側の図は
図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡ
ＭのＳＴＣ型メモリセルのキャパシタを配置する領域の
断面図である。また、右側の図は図２におけるＢ−Ｂ’
線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセ
ルのＭＯＳＦＥＴＱ2 を配置する領域の断面図である。Next, a semiconductor integrated circuit device having an SRAM according to the present embodiment and a method of manufacturing the same will be described with reference to FIGS. FIG. 3 to FIG.
FIG. 4 is a cross-sectional view illustrating the method of manufacturing the semiconductor integrated circuit device having the RAM. 3 to 10, the left-side view is a cross-sectional view along the line AA ′ in FIG.
FIG. 5 is a cross-sectional view of a region where a capacitor of M STC type memory cells is arranged. The diagram on the right is BB 'in FIG.
Is a cross-sectional view along the line, is a cross-sectional view of the area for arranging the MOSFET Q 2 of the STC memory cell of SRAM.
【００２４】まず、図３に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板１にｎ型のウエル２と
ｐ型のウエル３を形成した後、半導体基板１の表面の選
択的な領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコ
ン膜からなるフィールド絶縁膜４を形成する。なお、ｎ
型のウエル２とｐ型のウエル３の形成工程は、フィール
ド絶縁膜４を形成した後に行う態様とすることができ
る。First, as shown in FIG. 3, an n-type well 2 and a p-type well 3 are formed on a p-type semiconductor substrate 1 made of, for example, single crystal silicon. The region is thermally oxidized to form a field insulating film 4 made of a silicon oxide film having a LOCOS structure. Note that n
The step of forming the p-type well 2 and the p-type well 3 may be performed after the field insulating film 4 is formed.
【００２５】次に、図４に示すように、ｎ型のウエル２
およびｐ型のウエル３が形成されている半導体基板１の
表面に例えば酸化シリコン膜などからなるゲート絶縁膜
５を形成した後、ゲート絶縁膜５の表面に導電性の多結
晶シリコン膜などからなるゲート電極６を形成する。な
お、左側の図におけるフィールド絶縁膜４の上に形成さ
れているゲート電極６は後述するキャパシタの下部電極
に接続される導電層と上部電極に接続される導電層であ
る。Next, as shown in FIG.
After a gate insulating film 5 made of, for example, a silicon oxide film is formed on the surface of the semiconductor substrate 1 on which the p-type well 3 is formed, the surface of the gate insulating film 5 is made of a conductive polycrystalline silicon film or the like. The gate electrode 6 is formed. The gate electrode 6 formed on the field insulating film 4 in the figure on the left is a conductive layer connected to a lower electrode of a capacitor and a conductive layer connected to an upper electrode, which will be described later.
【００２６】その後、ｐ型のウエハ３の表面の選択的な
領域にｎ型の不純物をイオン注入し、拡散してＮチャネ
ルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域７を形成する。その後、図示を省略している
が、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純
物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴの
ソースおよびドレインとなるｐ型の半導体領域を形成す
る。次に、ゲート電極６の側面に例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）８
を形成する。Thereafter, an n-type impurity is ion-implanted into a selective region on the surface of the p-type wafer 3 and diffused to form an n-type semiconductor region 7 serving as a source and a drain of the N-channel MOSFET. Thereafter, although not shown, p-type impurities are ion-implanted into a selective region on the surface of the n-type wafer 2 and diffused to form a p-type semiconductor region serving as a source and a drain of the P-channel MOSFET. Form. Next, a sidewall insulating film (sidewall spacer) 8 made of, for example, a silicon oxide film or the like is formed on the side surface of the gate electrode 6.
To form
【００２７】次に、図５に示すように、キャパシタを形
成する領域のゲート電極６（図５における左端のゲート
電極６）に連結しているキャパシタの下部電極９を形成
する。Next, as shown in FIG. 5, the lower electrode 9 of the capacitor connected to the gate electrode 6 in the region where the capacitor is to be formed (the leftmost gate electrode 6 in FIG. 5) is formed.
【００２８】すなわち、半導体基板１の上にキャパシタ
の下部電極９となる窒化チタン（ＴｉＮ）膜をスパッタ
リング法またはＣＶＤ法を使用して数百オングストロー
ム程度の膜厚をもって形成する。その後、例えばプラズ
マアンモニア（ＮＨ3 ）またはプラズマ窒素（Ｎ2 ）な
どの窒素を含む雰囲気ガスに窒化チタン膜の表面をさら
す処理を行うことによって、窒化チタン膜の表面が分子
量論的に過剰な窒素と反応するので、安定した表面状態
の窒化チタン膜とすることができる。次に、フォトリソ
グラフィ技術と選択エッチング技術とを使用して、窒化
チタン膜の不要な領域を取り除いて、キャパシタの下部
電極９としてのパターンを形成する。That is, a titanium nitride (TiN) film serving as the lower electrode 9 of the capacitor is formed on the semiconductor substrate 1 to have a thickness of about several hundred angstroms by using the sputtering method or the CVD method. After that, the surface of the titanium nitride film is exposed to an atmosphere gas containing nitrogen such as plasma ammonia (NH 3 ) or plasma nitrogen (N 2 ), so that the surface of the titanium nitride film has a molecular weight excess nitrogen. , A titanium nitride film having a stable surface state can be obtained. Next, using a photolithography technique and a selective etching technique, an unnecessary region of the titanium nitride film is removed to form a pattern as a lower electrode 9 of the capacitor.
【００２９】その後、図６に示すように、半導体基板１
の全面にキャパシタの誘電体となる窒化シリコン（Ｓｉ
3 Ｎ4 ）膜１０を高温加熱方式の熱ＣＶＤ装置を使用し
て数百オングストローム程度の膜厚をもって形成する。
この場合、高温加熱方式の熱ＣＶＤ装置は、例えば８０
０〜９００℃程度の高温加熱方式であることによって、
形成された窒化シリコン膜１０に水分などの不要な物質
を疎外でき、耐熱性のよい高信頼度でしかも高性能な窒
化シリコン膜１０とすることができる。また、窒化シリ
コン膜１０の下の下部電極９としての窒化チタン膜との
化学反応が防止できることによって、高信頼度でしかも
高性能な窒化シリコン膜１０とすることができる。Thereafter, as shown in FIG.
Silicon nitride (Si), which is a capacitor dielectric,
The 3N 4 ) film 10 is formed with a thickness of about several hundred angstroms using a high temperature heating type thermal CVD apparatus.
In this case, the high temperature heating type thermal CVD apparatus is, for example, 80
By a high-temperature heating method of about 0 to 900 ° C,
Unnecessary substances such as moisture can be eliminated from the formed silicon nitride film 10, and the silicon nitride film 10 can have high heat resistance, high reliability, and high performance. Further, since a chemical reaction with the titanium nitride film as the lower electrode 9 under the silicon nitride film 10 can be prevented, the silicon nitride film 10 can have high reliability and high performance.
【００３０】次に、図７に示すように、キャパシタを形
成する領域のゲート電極６（図７における左端から２番
目のゲート電極６）の上の窒化シリコン膜１０をフォト
リソグラフィ技術と選択エッチング技術とを使用して取
り除き、その領域に接続孔１１を形成する。Next, as shown in FIG. 7, the silicon nitride film 10 on the gate electrode 6 (the second gate electrode 6 from the left end in FIG. 7) in the region for forming the capacitor is formed by photolithography and selective etching. And the connection hole 11 is formed in that area.
【００３１】その後、キャパシタを形成する領域に接続
孔１１が形成されたゲート電極６（図７における左端か
ら２番目のゲート電極６）に連結しているキャパシタの
上部電極１２を形成する。すなわち、半導体基板１の上
にキャパシタの上部電極１２となる窒化チタン膜をスパ
ッタリング法またはＣＶＤ法を使用して数百オングスト
ローム程度の膜厚をもって形成する。その後、フォトリ
ソグラフィ技術と選択エッチング技術とを使用して、窒
化チタン膜の不要な領域を取り除いて、キャパシタの上
部電極１２としてのパターンを形成する。なお、キャパ
シタの上部電極１２は、導電性の多結晶シリコン膜また
は窒化チタン膜と導電性の多結晶シリコン膜との積層膜
などの種々の材料からなる導電膜の態様とすることがで
きる。Thereafter, an upper electrode 12 of the capacitor connected to the gate electrode 6 (the second gate electrode 6 from the left end in FIG. 7) in which the connection hole 11 is formed in a region where the capacitor is formed is formed. That is, a titanium nitride film to be the upper electrode 12 of the capacitor is formed on the semiconductor substrate 1 to a thickness of about several hundred angstroms by using a sputtering method or a CVD method. Then, using a photolithography technique and a selective etching technique, an unnecessary region of the titanium nitride film is removed to form a pattern as the upper electrode 12 of the capacitor. Note that the upper electrode 12 of the capacitor can be in the form of a conductive film made of various materials such as a conductive polycrystalline silicon film or a laminated film of a titanium nitride film and a conductive polycrystalline silicon film.
【００３２】次に、図８に示すように、半導体基板１の
上に酸化シリコンを含有する絶縁膜１３を形成する。こ
の場合、酸化シリコンを含有する絶縁膜１３は、例えば
酸化シリコン膜をＣＶＤ法、プラズマＣＶＤ法または回
転塗布法などを使用して形成した後、必要に応じてＣＭ
Ｐ（Chemical Mechanical Polishing 、化学機械研磨）
法を使用して、その表面を平坦化処理することにより、
平坦化された絶縁膜１３としている。また、別の態様と
して、ＰＳＧ（Phospho Silicate Glass）膜をプラズマ
ＣＶＤ法などを使用して形成することができる。また、
酸化シリコンを含有する絶縁膜１３の形成時に、キャパ
シタの領域が７００℃〜９００℃の高温にさらされる場
合があるが、前述した窒素を含む雰囲気ガスに窒化チタ
ン膜（キャパシタの下部電極９）の表面をさらす処理を
行っているので、キャパシタの下部電極９としての窒化
チタン膜とその上の窒化シリコン膜１０とが非反応性効
果があって、それらの密着度が高く、それらの密着性を
低減することはない。Next, as shown in FIG. 8, an insulating film 13 containing silicon oxide is formed on the semiconductor substrate 1. In this case, the insulating film 13 containing silicon oxide is formed, for example, by forming a silicon oxide film using a CVD method, a plasma CVD method, a spin coating method, or the like, and then, if necessary, using a CM.
P (Chemical Mechanical Polishing)
By flattening the surface using the method,
The insulating film 13 is flattened. In another embodiment, a PSG (Phospho Silicate Glass) film can be formed by using a plasma CVD method or the like. Also,
When the insulating film 13 containing silicon oxide is formed, the region of the capacitor may be exposed to a high temperature of 700 ° C. to 900 ° C. In some cases, the titanium nitride film (the lower electrode 9 of the capacitor) is exposed to the above-described nitrogen-containing atmosphere gas. Since the surface is exposed, the titanium nitride film as the lower electrode 9 of the capacitor and the silicon nitride film 10 thereon have a non-reactive effect, and their adhesion is high. There is no reduction.
【００３３】その後、酸化シリコンを含有する絶縁膜１
３の上にレジスト膜１４を形成した後、フォトリソグラ
フィ技術と選択エッチング技術とを使用して、接続孔１
５および接続孔１６を形成する。すなわち、フォトリソ
グラフィ技術を使用してパターン化されたレジスト膜１
４をエッチング用マスクとして使用して、絶縁膜１３を
ドライエッチングを使用して接続孔１５および接続孔１
６を形成する。この場合、酸化シリコンを含有する絶縁
膜１３がドライエッチングされてその下の窒化シリコン
膜１０がドライエッチングに対してエッチングストッパ
膜となる（絶縁膜１３の一部である酸化シリコンがエッ
チングされて、窒化シリコン膜１０がエッチングされな
い状態）ように、一酸化炭素（ＣＯ）ガスと水素（Ｈ）
が含有されているフッ化カーボン（Ｃx Ｆy ）ガスとの
混合ガスまたはその混合ガスにアルゴン（Ａｒ）ガスを
加えた混合ガスをエッチング用ガスとして使用してい
る。また、フッ化カーボン（Ｃx Ｆy ）ガスとしては、
Ｃ4 Ｆ8 ガスまたはＣＦ4 ガスなどを使用している。Thereafter, the insulating film 1 containing silicon oxide
After a resist film 14 is formed on the contact hole 3, the contact hole 1 is formed using a photolithography technique and a selective etching technique.
5 and connection holes 16 are formed. That is, the resist film 1 patterned using the photolithography technique
4 is used as an etching mask, and the insulating film 13 is connected to the connection holes 15 and 1 by dry etching.
6 is formed. In this case, the insulating film 13 containing silicon oxide is dry-etched, and the underlying silicon nitride film 10 becomes an etching stopper film for dry etching (the silicon oxide as a part of the insulating film 13 is etched, As in the case where the silicon nitride film 10 is not etched), carbon monoxide (CO) gas and hydrogen (H)
Is used as an etching gas, or a mixed gas with a carbon fluoride (C x F y ) gas containing Al or a mixed gas obtained by adding an argon (Ar) gas to the mixed gas. Further, as the carbon fluoride (C x F y ) gas,
C 4 F 8 gas or CF 4 gas is used.
【００３４】したがって、酸化シリコンを含有する絶縁
膜１３に接続孔１５および接続孔１６を形成する際に、
エッチングストッパ膜として機能する窒化シリコン膜１
０が絶縁膜１３の下に配置されていることによって、そ
の窒化シリコン膜１０の下の酸化シリコン膜からなるフ
ィールド絶縁膜４および酸化シリコン膜からなる側壁絶
縁膜８が絶縁膜１３に接続孔１５および接続孔１６を形
成する際に、エッチングされるのを防止することができ
る。Therefore, when forming the connection holes 15 and 16 in the insulating film 13 containing silicon oxide,
Silicon nitride film 1 functioning as an etching stopper film
0 is disposed under the insulating film 13 so that the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film under the silicon nitride film 10 In addition, it is possible to prevent etching when forming the connection hole 16.
【００３５】その後、酸化シリコンを含有する絶縁膜１
３をエッチング用マスクとして使用して、その絶縁膜１
３に形成されている接続孔１５および接続孔１６の下部
の窒化シリコン膜１０を別のエッチング用ガスを使用し
たドライエッチングを使用して取り除く作業を行う。こ
の場合、窒化シリコン膜１０がドライエッチングされて
酸化シリコンを含有する絶縁膜１３（接続孔１５および
接続孔１６の側面）がそのドライエッチングに対してエ
ッチングストッパ膜となる（窒化シリコン膜１０がエッ
チングされて、絶縁膜１３の一部である酸化シリコンが
エッチングされない状態）ように、フッ化カーボンガス
をエッチング用ガスとして使用している。また、フッ化
カーボンガスとしては、Ｃ4 Ｆ8 ガスなどを使用してい
る。Thereafter, the insulating film 1 containing silicon oxide
3 as an etching mask, the insulating film 1
An operation of removing the silicon nitride film 10 below the connection holes 15 and the connection holes 16 formed by using dry etching using another etching gas is performed. In this case, the silicon nitride film 10 is dry-etched, and the insulating film 13 containing silicon oxide (side surfaces of the connection holes 15 and the connection holes 16) becomes an etching stopper film for the dry etching (the silicon nitride film 10 is etched). Then, the carbon fluoride gas is used as an etching gas so that the silicon oxide that is a part of the insulating film 13 is not etched). C 4 F 8 gas or the like is used as the carbon fluoride gas.
【００３６】したがって、このドライエッチングによっ
て、接続孔１５および接続孔１６における窒化シリコン
膜１０のみがエッチングされて取り除かれ、そのドライ
エッチングによって、接続孔１５および接続孔１６の側
壁の酸化シリコンを含有する絶縁膜１３、窒化シリコン
膜１０の下の酸化シリコン膜からなるフィールド絶縁膜
４および酸化シリコン膜からなる側壁絶縁膜８が窒化シ
リコン膜１０を取り除く際に、エッチングされるのを防
止することができる。Therefore, only the silicon nitride film 10 in the connection holes 15 and 16 is etched and removed by the dry etching, and the silicon oxide on the side walls of the connection holes 15 and the connection holes 16 is contained by the dry etching. The insulating film 13, the field insulating film 4 made of a silicon oxide film under the silicon nitride film 10, and the sidewall insulating film 8 made of the silicon oxide film can be prevented from being etched when the silicon nitride film 10 is removed. .
【００３７】次に、図９に示すように、不要となったレ
ジスト膜１４を取り除いた後に、例えば、選択ＣＶＤ法
を使用してタングステン（Ｗ）を接続孔１５，１６に埋
め込んで、接続孔１５にプラグ１７を形成すると共に接
続孔１６にプラグ１８を形成する。この場合、接続孔１
５，１６に埋め込むプラグ１７，１８は、タングステン
以外のチタン（Ｔｉ）、モリブデン（Ｍｏ）などの高融
点金属またはＴｉＮ、ＴｉＷなどの高融点金属化合物あ
るいはアルミニウムまたは導電性の多結晶シリコンなど
の導電体を使用することができ、それらの導電体を選択
ＣＶＤ法、ＣＶＤまたはスパッタリング法を使用して接
続孔１５，１６に埋め込んだ後、絶縁膜１３上の不要な
導電体を選択エッチング法またはＣＭＰ法などによって
取り除くことによって、プラグ１７，１８を形成する態
様とすることができる。Next, as shown in FIG. 9, after the unnecessary resist film 14 is removed, tungsten (W) is buried in the connection holes 15 and 16 by using, for example, a selective CVD method to form connection holes. A plug 17 is formed in the connection hole 16 and a plug 18 is formed in the connection hole 16. In this case, connection hole 1
Plugs 17 and 18 embedded in the layers 5 and 16 are made of a high-melting point metal such as titanium (Ti) or molybdenum (Mo) other than tungsten, a high-melting point metal compound such as TiN or TiW, or a conductive material such as aluminum or conductive polycrystalline silicon. After the conductors are buried in the connection holes 15 and 16 by using a selective CVD method, a CVD method, or a sputtering method, unnecessary conductors on the insulating film 13 are selectively etched or subjected to CMP. The plugs 17 and 18 can be formed by removing them by a method or the like.
【００３８】その後、図１０に示すように、プラグ１
７，１８を含む絶縁膜１３の上に例えばアルミニウムな
どの導電体をスパッタリング法などを使用して堆積した
後、フォトリソグラフィ技術と選択エッチング技術とを
使用して、配線層パターンを形成し、プラグ１７の上に
配線層１９を形成すると共にプラグ１８の上に配線層２
０を同時に形成する。次に、半導体基板１の上に必要に
応じて多層配線層を形成した後、その上にパッシベーシ
ョン膜（図示を省略）を形成することにより、半導体集
積回路装置の製造工程を終了する。Thereafter, as shown in FIG.
After a conductor such as aluminum is deposited on the insulating film 13 including the layers 7 and 18 by using a sputtering method or the like, a wiring layer pattern is formed by using a photolithography technique and a selective etching technique. 17 and a wiring layer 2 on the plug 18.
0 are simultaneously formed. Next, after a multilayer wiring layer is formed on the semiconductor substrate 1 as necessary, a passivation film (not shown) is formed thereon, thereby completing the semiconductor integrated circuit device manufacturing process.
【００３９】図１０において、左側の図は図２における
Ａ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型
メモリセルのキャパシタを配置している領域の断面図で
ある。また、右側の図は図２におけるＢ−Ｂ’線に沿っ
た断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯ
ＳＦＥＴＱ2 を配置している領域の断面図である。In FIG. 10, the drawing on the left is a cross-sectional view along the line AA 'in FIG. 2, and is a cross-sectional view of a region where the capacitors of the STC type memory cell of the SRAM are arranged. 2 is a cross-sectional view taken along the line BB 'in FIG. 2, and shows the MO of the STC type memory cell of the SRAM.
Is a cross-sectional view of the area are arranged SFETQ 2.
【００４０】図１０において、左端のゲート電極６は、
図２におけるＧ1 に相当し、ＭＯＳＦＥＴＱ1 とＭＯＳ
ＦＥＴＱ2 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端のゲート電極６の表面
には接続孔ＨG1に相当する接続孔を介してキャパシタＣ
の下部電極９が連結されている。In FIG. 10, the leftmost gate electrode 6 is
Corresponds to G 1 in FIG. 2, MOSFET Q 1 and MOS
A conductive layer connecting the gate electrode 6 and those with FETs Q 2. The capacitor C on the surface of the gate electrode 6 of the left through the connecting hole corresponding to the connection hole H G1
Are connected to each other.
【００４１】また、左端から２番目のゲート電極６は、
図２におけるＧ2 に相当し、ＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端から２番目のゲート電
極６の表面には接続孔ＨG2に相当する接続孔１１を介し
てキャパシタＣの上部電極１２が連結されている。The second gate electrode 6 from the left end is
Corresponds to G 2 in FIG. 2, MOSFET Q 3 and MOS
FETQ is a conductive layer which connects the gate electrode 6, and their four. The upper electrode 12 of the capacitor C through the connection hole 11 corresponding to the connecting holes H G2 is coupled to the second surface of the gate electrode 6 from the left end.
【００４２】図１０において、右側の図のＭＯＳＦＥＴ
は、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ2
に相当し、その左側の半導体領域７はソースに相当し、
右側の半導体領域７はドレインに相当している。In FIG. 10, the MOSFET shown on the right is
Is the MOSFET Q 2 of the SRAM STC type memory cell.
And the semiconductor region 7 on the left side thereof corresponds to the source,
The right semiconductor region 7 corresponds to the drain.
【００４３】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５は図２における
接続孔Ｈ2aに相当し、ＭＯＳＦＥＴＱ2 のドレインに相
当する右側の半導体領域７の上の接続孔１６は図２にお
ける接続孔Ｈ2bに相当している。The connection hole 15 on the left semiconductor region 7 corresponding to the source of the MOSFET Q 2 corresponds to the connection hole H 2a in FIG. 2 and the connection hole 15 on the right semiconductor region 7 corresponding to the drain of the MOSFET Q 2 . The connection hole 16 corresponds to the connection hole H2b in FIG.
【００４４】したがって、図２における各ＭＯＳＦＥＴ
Ｑ1 〜Ｑ6 の各ソースに対応する接続孔Ｈ1a〜Ｈ6aおよ
び各ＭＯＳＦＥＴＱ1 〜Ｑ5 の各ドレインに対応する接
続孔Ｈ1b〜Ｈ5bは、前述した接続孔１５（図２における
接続孔Ｈ2aに相当）および接続孔１６（図２における接
続孔Ｈ2bに相当）を形成する製造工程と同一製造工程を
使用して形成することができる。Therefore, each MOSFET in FIG.
Connecting holes H 1a to H 6a and the connecting hole H 1b to H 5b corresponding to the drains of the MOSFET Q 1 to Q 5 corresponding to each source of Q 1 to Q 6 is connected in the connection hole 15 (FIG. 2 described above It can be formed using the same manufacturing process as that for forming the hole H 2a ) and the connection hole 16 (corresponding to the connection hole H 2b in FIG. 2).
【００４５】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５に埋め込まれて
いるプラグ１７上の配線層１９は、図１におけるフリッ
プフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4
の各ソース）と接続されている例えば０Ｖの基準電圧
（Ｖss）を供給しているグランド（ＧＮＤ）配線層であ
る。[0045] The wiring layer 19 on the plug 17 embedded in the contact hole 15 on the left side of the semiconductor region 7 corresponding to the source of MOSFET Q 2, one end of the flip-flop circuit in FIG. 1 (driving MOSFET Q 2 , Q 4
Are connected to the ground (GND) wiring layer that supplies a reference voltage (Vss) of 0 V, for example.
【００４６】また、ＭＯＳＦＥＴＱ2 のドレインに相当
する右側の半導体領域７の上の接続孔１６に埋め込まれ
ているプラグ１８上の配線層２０は、図１における負荷
用ＭＯＳＦＥＴＱ3 のドレイン領域と局所配線Ｌ1 とに
接続されている配線層である。[0046] The wiring layer 20 on the plug 18 embedded in the connection hole 16 on the right side of the semiconductor region 7 corresponds to the drain of MOSFET Q 2 has a drain region and a local interconnection of the load MOSFET Q 3 in FIG. 1 L 1 is a wiring layer connected to the.
【００４７】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、半導体基板１の全面に
キャパシタの誘電体となる窒化シリコン膜１０を形成し
ており、その窒化シリコン膜１０の上に酸化シリコンを
含有する絶縁膜１３を形成した後、酸化シリコンを含有
する絶縁膜１３に接続孔１５，１６を形成する際に、窒
化シリコン膜１０をエッチングストッパ膜として使用し
たフォトリソグラフィ技術と選択エッチング技術とによ
って酸化シリコンを含む絶縁膜１３をエッチングした
後、接続孔１５，１６の下部の窒化シリコン膜１０を窒
化シリコン膜１０のみがエッチングされて、接続孔１
５，１６の側面の酸化シリコン膜を含有する絶縁膜１３
と窒化シリコン膜１０の下の酸化シリコン膜からなるフ
ィールド絶縁膜４および酸化シリコン膜からなる側壁絶
縁膜８がエッチングされないエッチング法を使用して、
窒化シリコン膜１０をエッチングして取り除くことによ
って、接続孔１５，１６を形成している。According to the above-described semiconductor integrated circuit device of the present embodiment and the method of manufacturing the same, silicon nitride film 10 serving as a capacitor dielectric is formed on the entire surface of semiconductor substrate 1. A photolithography technique using the silicon nitride film 10 as an etching stopper film when forming the connection holes 15 and 16 in the insulating film 13 containing silicon oxide after forming the insulating film 13 containing silicon oxide thereon. After the insulating film 13 containing silicon oxide is etched by the selective etching technique, the silicon nitride film 10 below the connection holes 15 and 16 is etched only by the silicon nitride film 10 to form the connection hole 1.
Insulating film 13 containing silicon oxide film on side surfaces of 5, 16
The field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film under the silicon nitride film 10 are etched by using an etching method.
The connection holes 15 and 16 are formed by removing the silicon nitride film 10 by etching.
【００４８】したがって、酸化シリコンを含有する絶縁
膜１３に接続孔１５，１６を形成する際に、エッチング
ストッパ膜として機能する窒化シリコン膜１０が絶縁膜
１３の下に配置されていることによって、その窒化シリ
コン膜１０の下の酸化シリコン膜からなるフィールド絶
縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエ
ッチングされるのが防止することができる。また、接続
孔１５，１６における窒化シリコン膜１０のみがエッチ
ングされて取り除かれ、そのエッチングによって、接続
孔１５、１６の側壁の酸化シリコンを含有する絶縁膜１
３、窒化シリコン膜１０の下の酸化シリコン膜からなる
フィールド絶縁膜４および酸化シリコン膜からなる側壁
絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチ
ングされるのを防止することができる。Therefore, when the connection holes 15 and 16 are formed in the insulating film 13 containing silicon oxide, the silicon nitride film 10 functioning as an etching stopper film is disposed under the insulating film 13 so that The field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film under the silicon nitride film 10 can be prevented from being etched. Further, only the silicon nitride film 10 in the connection holes 15 and 16 is removed by etching, and the insulating film 1 containing silicon oxide on the side walls of the connection holes 15 and 16 is removed by the etching.
3. The field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film under the silicon nitride film 10 can be prevented from being etched when the silicon nitride film 10 is removed.
【００４９】その結果、酸化シリコンを含有する絶縁膜
１３にフォトリソグラフィ技術と選択エッチング技術と
を使用して、接続孔１５，１６を形成する際に、その接
続孔１５，１６を形成する領域にキャパシタの誘電体と
なる窒化シリコン膜１０を配置していることによって、
フォトリソグラフィ技術と選択エッチング技術との合わ
せ精度が大きくなって、接続孔１５，１６と酸化シリコ
ン膜からなるフィールド絶縁膜４および酸化シリコン膜
からなる側壁絶縁膜８が重なった状態となったとして
も、接続孔１５，１６を形成する際のエッチングによっ
て、酸化シリコン膜からなるフィールド絶縁膜４および
酸化シリコン膜からなる側壁絶縁膜８がエッチングされ
て破壊されることを防止できるので、それらの合わせず
れがあってもその合わせずれを考慮することなく微細加
工をもって接続孔１５，１６を形成することができる。As a result, when the connection holes 15 and 16 are formed in the insulating film 13 containing silicon oxide by using the photolithography technique and the selective etching technique, the region where the connection holes 15 and 16 are formed is formed. By disposing the silicon nitride film 10 serving as a dielectric of the capacitor,
Even if the alignment accuracy between the photolithography technique and the selective etching technique is increased, the connection holes 15 and 16 overlap with the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film. Since the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film can be prevented from being damaged by etching when the connection holes 15 and 16 are formed, misalignment thereof can be prevented. Even if there is, the connection holes 15 and 16 can be formed by fine processing without considering the misalignment.
【００５０】また、接続孔１５，１６を形成する際のエ
ッチングによって、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
エッチングされて破壊されることを防止できるので、高
信頼度の接続孔１５，１６を有する半導体集積回路装置
を高製造歩留りをもって製造することができる。また、
酸化シリコンを含有する絶縁膜１３にフォトリソグラフ
ィ技術と選択エッチング技術とを使用して、接続孔１
５，１６を形成する際に、その接続孔１５，１６を形成
する領域にキャパシタの誘電体となる窒化シリコン膜１
０を形成する製造工程を使用してエッチングストッパ膜
としての窒化シリコン膜１０を配置していることによっ
て、エッチングストッパ膜としての窒化シリコン膜１０
を形成する製造工程として、キャパシタの誘電体となる
窒化シリコン膜１０を形成する製造工程と同一工程を使
用しているので、製造工程数を増加することなく、エッ
チングストッパ膜としての窒化シリコン膜１０を容易に
形成することができる。Further, since the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film can be prevented from being broken by etching when forming the connection holes 15 and 16, A semiconductor integrated circuit device having connection holes 15 and 16 with high reliability can be manufactured with a high manufacturing yield. Also,
The contact hole 1 is formed on the insulating film 13 containing silicon oxide by using photolithography technology and selective etching technology.
When forming the connection holes 15 and 16, the silicon nitride film 1 serving as a dielectric of the capacitor is formed when the connection holes 15 and 16 are formed.
The silicon nitride film 10 as an etching stopper film is formed by arranging the silicon nitride film 10 as an etching stopper film
Is used as the manufacturing process for forming the silicon nitride film 10 serving as the dielectric of the capacitor, so that the silicon nitride film 10 as the etching stopper film can be formed without increasing the number of manufacturing processes. Can be easily formed.
【００５１】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、キャパシタを形成する
領域のゲート電極６（図５における左端のゲート電極
６）に連結しているキャパシタの下部電極９を窒化チタ
ン（ＴｉＮ）膜によって形成し、しかも、例えばプラズ
マアンモニアまたはプラズマ窒素などの窒素を含む雰囲
気ガスに窒化チタン膜の表面をさらす処理を行っている
ことによって、窒化チタン膜の表面が分子量的に過剰な
チタンと窒素の反応が行えるので、安定した表面状態の
窒化チタン膜とすることができる。また、その後、半導
体基板１の全面にキャパシタの誘電体となる窒化シリコ
ン膜１０を高温加熱方式の熱ＣＶＤ装置を使用して形成
している。According to the semiconductor integrated circuit device of the present embodiment and the method of manufacturing the same, the lower electrode of the capacitor connected to the gate electrode 6 (the leftmost gate electrode 6 in FIG. 5) in the region where the capacitor is formed 9 is made of a titanium nitride (TiN) film, and the surface of the titanium nitride film is exposed to an atmosphere gas containing nitrogen such as plasma ammonia or plasma nitrogen. Since a reaction between excessive titanium and nitrogen can be performed, a titanium nitride film having a stable surface state can be obtained. Thereafter, a silicon nitride film 10 serving as a dielectric of the capacitor is formed on the entire surface of the semiconductor substrate 1 by using a high-temperature heating type thermal CVD apparatus.
【００５２】したがって、窒化シリコン膜１０の水分な
どの不要な物質を疎外でき、耐熱性のよい高信頼度でし
かも高性能な窒化シリコン膜１０とすることができる。
また、窒化シリコン膜１０の下の下部電極９としての窒
化チタン膜との化学反応を防止できることによって、高
信頼度でしかも高性能な窒化シリコン膜１０とすること
ができる。さらに、キャパシタを形成した後の製造工程
において、例えば酸化シリコンを含有する絶縁膜１３の
形成時に、キャパシタの領域が７００℃〜９００℃の高
温にさらされる場合があるが、前述した窒素を含む雰囲
気ガスに窒化チタン膜（キャパシタの下部電極９）の表
面をさらす処理を行っているので、キャパシタの下部電
極９としての窒化チタン膜とその上の窒化シリコン膜１
０とが非反応性効果があって、それらの密着度が高く、
それらの密着性を低減することはない。その結果、キャ
パシタの容量の変化および不良などを防止できるので、
高信頼度で高性能なキャパシタを有する半導体集積回路
装置を製造することができる。Therefore, unnecessary substances such as moisture in the silicon nitride film 10 can be eliminated, and the silicon nitride film 10 having high heat resistance, high reliability and high performance can be obtained.
Further, since a chemical reaction with the titanium nitride film as the lower electrode 9 under the silicon nitride film 10 can be prevented, the silicon nitride film 10 can have high reliability and high performance. Further, in the manufacturing process after the formation of the capacitor, for example, when the insulating film 13 containing silicon oxide is formed, the region of the capacitor may be exposed to a high temperature of 700 ° C. to 900 ° C. Since the surface of the titanium nitride film (the lower electrode 9 of the capacitor) is exposed to the gas, the titanium nitride film as the lower electrode 9 of the capacitor and the silicon nitride film 1 thereon are formed.
0 has a non-reactive effect, their adhesion is high,
They do not reduce their adhesion. As a result, it is possible to prevent a change and failure of the capacitance of the capacitor.
A semiconductor integrated circuit device having a highly reliable and high performance capacitor can be manufactured.
【００５３】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、キャパシタを形成する
領域は、ＭＯＳＦＥＴが形成されている領域の間のフィ
ールド絶縁膜４の上に配置しており、ＭＯＳＦＥＴに影
響されなくて、フィールド絶縁膜４の上に広い範囲のキ
ャパシタを設計仕様に応じて形成できるので、設計仕様
に応じて大容量のキャパシタを配置することができる。
その結果、本実施の形態のＳＲＡＭを有する半導体集積
回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メ
モリセルの蓄積ノード容量を増やすことができるので、
メモリセルサイズの微細化や動作電源電圧の低下に伴う
α線ソフトエラー耐性の低下を防ぐことができる。According to the above-described semiconductor integrated circuit device of the present embodiment and the method of manufacturing the same, the region where the capacitor is formed is disposed on field insulating film 4 between the regions where MOSFETs are formed. Since a wide range of capacitors can be formed on the field insulating film 4 according to the design specifications without being affected by the MOSFET, a large-capacity capacitor can be arranged according to the design specifications.
As a result, the STC type memory cell of the SRAM in the semiconductor integrated circuit device having the SRAM according to the present embodiment can increase the storage node capacity of the memory cell.
It is possible to prevent a decrease in α-ray soft error resistance due to a reduction in memory cell size and a decrease in operating power supply voltage.
【００５４】（実施の形態２）図１１〜図１８は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。本実施の形態の半導体集積回路
装置およびその製造方法は、前述した実施の形態１と同
様に、ＳＲＡＭを有する半導体集積回路装置およびその
製造方法であり、特に、ＳＴＣ型メモリセルの構成要素
としてのキャパシタとＣＭＯＳＦＥＴを備えているＳＲ
ＡＭを有する半導体集積回路装置およびその製造方法で
ある。したがって、本実施の形態のＳＲＡＭを有する半
導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセ
ルを示す回路図は、図１と同様であり、本実施の形態の
ＳＲＡＭを有する半導体集積回路装置およびその製造方
法を説明するための前述したＳＲＡＭのＳＴＣ型メモリ
セルを模式的に示す平面図は、図２と同様である。(Embodiment 2) FIGS. 11 to 18 are cross-sectional views showing manufacturing steps of a semiconductor integrated circuit device according to another embodiment of the present invention. The semiconductor integrated circuit device of the present embodiment and the method of manufacturing the same are a semiconductor integrated circuit device having an SRAM and a method of manufacturing the same as in the above-described first embodiment. SR with capacitor and CMOSFET
A semiconductor integrated circuit device having an AM and a method of manufacturing the same. Therefore, the circuit diagram showing the STC type memory cell of the SRAM in the semiconductor integrated circuit device having the SRAM of the present embodiment is the same as that of FIG. 1, and the semiconductor integrated circuit device having the SRAM of the present embodiment and a method of manufacturing the same. 2 is a plan view schematically showing an STC type memory cell of the SRAM described above.
【００５５】次に、図１１〜図１８を用いて、本実施の
形態のＳＲＡＭを有する半導体集積回路装置およびその
製造方法を説明する。なお、図１１〜図１８において、
左側の図は図２におけるＡ−Ａ’線に沿った断面図であ
り、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置
する領域の断面図である。また、右側の図は図２におけ
るＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ
型メモリセルのＭＯＳＦＥＴＱ2 を配置する領域の断面
図である。Next, a semiconductor integrated circuit device having an SRAM according to the present embodiment and a method for manufacturing the same will be described with reference to FIGS. In addition, in FIGS.
The drawing on the left is a cross-sectional view taken along the line AA 'in FIG. 2, and is a cross-sectional view of a region where a capacitor of the STC type memory cell of the SRAM is arranged. 2 is a cross-sectional view taken along the line BB 'in FIG.
It is a cross-sectional view of the area for arranging the MOSFET Q 2 type memory cell.
【００５６】まず、図１１に示すように、例えば単結晶
シリコンからなるｐ型の半導体基板１にｎ型のウエル２
とｐ型のウエル３を形成した後、半導体基板１の表面の
選択的な領域に溝２５を形成し、その溝２５に酸化シリ
コン膜を埋め込んだ後、半導体基板１の表面をＣＭＰ法
を使用して平坦化することによって、トレンチアイソレ
ーション構造の酸化シリコン膜からなるフィールド絶縁
膜４を形成する。なお、ｎ型のウエル２とｐ型のウエル
３の形成工程は、フィールド絶縁膜４を形成した後に行
う態様とすることができる。First, as shown in FIG. 11, an n-type well 2 is formed on a p-type semiconductor substrate 1 made of, for example, single crystal silicon.
And a p-type well 3 are formed, a groove 25 is formed in a selective region on the surface of the semiconductor substrate 1, a silicon oxide film is buried in the groove 25, and the surface of the semiconductor substrate 1 is formed by a CMP method. To form a field insulating film 4 made of a silicon oxide film having a trench isolation structure. The step of forming the n-type well 2 and the p-type well 3 can be performed after the field insulating film 4 is formed.
【００５７】トレンチアイソレーション構造の酸化シリ
コン膜からなるフィールド絶縁膜４を形成する製造工程
は、次の通りである。すなわち、半導体基板１の表面に
酸化シリコン膜とその上に窒化シリコン膜を形成した
後、フォトリソグラフィ技術と選択エッチング技術とを
使用して、素子活性領域の周辺（素子分離領域）に溝２
５を形成する。次に、半導体基板１の上にＣＶＤ法を使
用して酸化シリコン膜を堆積して、溝２５にその酸化シ
リコン膜を埋め込んだ後、ＣＭＰ法を使用して半導体基
板１の上の不要な酸化シリコン膜を取り除くと共に半導
体基板１および溝２５に埋め込まれている酸化シリコン
膜の表面を平坦化して、トレンチアイソレーション構造
の酸化シリコン膜からなるフィールド絶縁膜４を形成す
る。The manufacturing process for forming the field insulating film 4 made of a silicon oxide film having a trench isolation structure is as follows. That is, after a silicon oxide film and a silicon nitride film are formed on the surface of the semiconductor substrate 1, a trench 2 is formed around the element active region (element isolation region) using photolithography and selective etching.
5 is formed. Next, a silicon oxide film is deposited on the semiconductor substrate 1 by using the CVD method, and the silicon oxide film is buried in the trench 25. Then, unnecessary oxidation on the semiconductor substrate 1 is performed by using the CMP method. The silicon film is removed and the surfaces of the silicon oxide film buried in the semiconductor substrate 1 and the trench 25 are planarized to form a field insulating film 4 made of a silicon oxide film having a trench isolation structure.
【００５８】この場合、トレンチアイソレーション構造
の酸化シリコン膜からなるフィールド絶縁膜４を有する
半導体基板１の表面は平坦化されている。すなわち、フ
ィールド絶縁膜４の表面と素子活性領域であるｐ型のウ
エル３を備えている半導体基板１の表面とが同一の平面
状態となっており、それらがＣＭＰ法を使用して平坦化
されている。In this case, the surface of semiconductor substrate 1 having field insulating film 4 made of a silicon oxide film having a trench isolation structure is flattened. That is, the surface of the field insulating film 4 and the surface of the semiconductor substrate 1 having the p-type well 3 as the element active region are in the same plane state, and they are planarized using the CMP method. ing.
【００５９】その後、図１２に示すように、ｎ型のウエ
ル２およびｐ型のウエル３が形成されている半導体基板
１の表面に例えば酸化シリコン膜などからなるゲート絶
縁膜５を形成した後、ゲート絶縁膜５の表面に導電性の
多結晶シリコン膜などからなるゲート電極６とゲート電
極６の上に窒化シリコン膜２１を形成した後、フォトリ
ソグラフィ技術と選択エッチング技術とを使用して、ゲ
ート領域となる窒化シリコン膜２１、ゲート電極６、ゲ
ート絶縁膜５のパターン化を行い、例えば１０００〜４
０００オングストローム程度の高さのゲート領域を形成
する。Thereafter, as shown in FIG. 12, a gate insulating film 5 made of, for example, a silicon oxide film is formed on the surface of the semiconductor substrate 1 on which the n-type well 2 and the p-type well 3 are formed. After a gate electrode 6 made of a conductive polycrystalline silicon film or the like on the surface of the gate insulating film 5 and a silicon nitride film 21 formed on the gate electrode 6, the gate is formed using photolithography technology and selective etching technology. The silicon nitride film 21, the gate electrode 6, and the gate insulating film 5 serving as regions are patterned, for example, 1000 to 4.
A gate region having a height of about 000 angstroms is formed.
【００６０】なお、左側の図におけるフィールド絶縁膜
４の上に形成されているゲート電極６は後述するキャパ
シタの下部電極に接続される導電層と上部電極に接続さ
れる導電層である。また、ゲート電極６は、導電性の多
結晶シリコン膜以外に、導電性の多結晶シリコン膜とそ
の上の高融点金属などのメタル膜との積層膜または導電
性の多結晶シリコン膜とその上のチタンシリサイド膜ま
たはタングステンシリサイド膜などのシリサイド膜との
積層膜などの多層配線構造とすることができる。The gate electrode 6 formed on the field insulating film 4 in the figure on the left is a conductive layer connected to a lower electrode and a conductive layer connected to an upper electrode of a capacitor described later. In addition to the conductive polycrystalline silicon film, the gate electrode 6 may be a laminated film of a conductive polycrystalline silicon film and a metal film such as a high melting point metal or a conductive polycrystalline silicon film on the conductive polycrystalline silicon film. And a multilayer wiring structure such as a laminated film with a silicide film such as a titanium silicide film or a tungsten silicide film.
【００６１】その後、ｐ型のウエハ３の表面の選択的な
領域にｎ型の不純物をイオン注入し、拡散してＮチャネ
ルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半
導体領域７を形成する。その後、図示を省略している
が、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純
物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴの
ソースおよびドレインとなるｐ型の半導体領域を形成す
る。次に、ゲート電極６の側面に例えば酸化シリコン膜
などからなる側壁絶縁膜（サイドウォールスペーサ）８
を形成する。Thereafter, an n-type impurity is ion-implanted into a selective region on the surface of the p-type wafer 3 and diffused to form an n-type semiconductor region 7 serving as a source and a drain of the N-channel MOSFET. Thereafter, although not shown, p-type impurities are ion-implanted into a selective region on the surface of the n-type wafer 2 and diffused to form a p-type semiconductor region serving as a source and a drain of the P-channel MOSFET. Form. Next, a sidewall insulating film (sidewall spacer) 8 made of, for example, a silicon oxide film or the like is formed on the side surface of the gate electrode 6.
To form
【００６２】次に、図１３に示すように、半導体基板１
の上にＣＶＤ法を使用して、酸化シリコン膜２２を堆積
した後、ＣＭＰ法を使用して窒化シリコン膜２１の表面
までの不要な酸化シリコン膜２２を取り除くと共に酸化
シリコン膜２２の平坦化を行う。この場合、ゲート電極
６の上の窒化シリコン膜２１は、エッチングストッパ膜
として使用されている。Next, as shown in FIG.
After the silicon oxide film 22 is deposited on the silicon nitride film 21 by using the CVD method, the unnecessary silicon oxide film 22 up to the surface of the silicon nitride film 21 is removed by using the CMP method, and the silicon oxide film 22 is planarized. Do. In this case, the silicon nitride film 21 on the gate electrode 6 is used as an etching stopper film.
【００６３】その後、図１４に示すように、キャパシタ
を形成する領域のゲート電極６（図１４における左端お
よび左端から２番目のゲート電極６）の上の窒化シリコ
ン膜をフォトリソグラフィ技術と選択エッチング技術と
を使用して、それ以外の領域をエッチング用マスクとし
てのレジスト膜によって被覆した状態で取り除いて、キ
ャパシタを形成する領域のゲート電極６（図１４におけ
る左端および左端から２番目のゲート電極６）の上に接
続孔２３，２４を形成する。Thereafter, as shown in FIG. 14, the silicon nitride film on the gate electrode 6 (the left end and the second gate electrode 6 from the left end in FIG. 14) in the region for forming the capacitor is formed by photolithography and selective etching. And removing the remaining area in a state where the area is covered with a resist film as an etching mask, and forming the gate electrode 6 in the area where the capacitor is to be formed (the left end and the second gate electrode 6 from the left end in FIG. 14). The connection holes 23 and 24 are formed on the substrate.
【００６４】次に、図１５に示すように、キャパシタを
形成する領域のフィールド絶縁膜４の上に前述した実施
の形態１と同様な製造工程を使用して、キャパシタを形
成する。すなわち、ゲート電極６（図１５における左端
のゲート電極６）に連結しているキャパシタの下部電極
９を窒化チタン膜を使用して形成した後、半導体基板１
の全面にキャパシタの誘電体となる窒化シリコン膜１０
を高温加熱方式の熱ＣＶＤ装置を使用して数百オングス
トローム程度の膜厚をもって形成する。その後、キャパ
シタを形成する領域に接続孔２４が形成されたゲート電
極６（図１５における左端から２番目のゲート電極６）
に連結しているキャパシタの上部電極１２を形成する。
この場合、本実施の形態のキャパシタは、平坦化された
フィールド絶縁膜４および平坦化された酸化シリコン膜
２２の上に形成していることにより、前述した実施の形
態１のキャパシタよりも平坦化されたキャパシタの構造
とすることができる。Next, as shown in FIG. 15, a capacitor is formed on the field insulating film 4 in the region where the capacitor is to be formed by using the same manufacturing process as in the first embodiment. That is, after the lower electrode 9 of the capacitor connected to the gate electrode 6 (the leftmost gate electrode 6 in FIG. 15) is formed using a titanium nitride film, the semiconductor substrate 1
Silicon nitride film 10 serving as a capacitor dielectric
Is formed with a film thickness of about several hundred angstroms using a high-temperature heating type thermal CVD apparatus. Thereafter, the gate electrode 6 in which the connection hole 24 is formed in the region where the capacitor is formed (the second gate electrode 6 from the left end in FIG. 15)
Is formed on the upper electrode 12 of the capacitor connected to.
In this case, since the capacitor of the present embodiment is formed on the flattened field insulating film 4 and the flattened silicon oxide film 22, the capacitor is flatter than the capacitor of the first embodiment. The structure of the capacitor can be obtained.
【００６５】次に、図１６に示すように、前述した実施
の形態１と同様な製造工程を使用して、半導体基板１の
上に酸化シリコンを含有する絶縁膜１３を形成し、その
後、酸化シリコンを含有する絶縁膜１３の上にレジスト
膜１４を形成した後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、接続孔１５および接続孔１
６を形成する。接続孔１５および接続孔１６を形成する
際には、前述した実施の形態１と同様な製造工程を使用
していることによって、エッチングストッパ膜として機
能する窒化シリコン膜１０が絶縁膜１３の下に配置され
ていることによって、その窒化シリコン膜１０の下の酸
化シリコン膜２２、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
絶縁膜１３にエッチングされるのを防止することができ
る。Next, as shown in FIG. 16, an insulating film 13 containing silicon oxide is formed on the semiconductor substrate 1 by using the same manufacturing process as in the first embodiment, and thereafter, After a resist film 14 is formed on the insulating film 13 containing silicon, the connection holes 15 and the connection holes 1 are formed by using a photolithography technique and a selective etching technique.
6 is formed. When forming the connection holes 15 and the connection holes 16, the silicon nitride film 10 functioning as an etching stopper film is formed under the insulating film 13 by using the same manufacturing process as in the first embodiment. The arrangement prevents the silicon oxide film 22 under the silicon nitride film 10, the field insulating film 4 made of the silicon oxide film, and the sidewall insulating film 8 made of the silicon oxide film from being etched by the insulating film 13. can do.
【００６６】次に、図１７に示すように、前述した実施
の形態１と同様な製造工程を使用して、酸化シリコンを
含有する絶縁膜１３をエッチング用マスクとして使用し
て、その絶縁膜１３に形成されている接続孔１５および
接続孔１６の下部の窒化シリコン膜１０を取り除く作業
を行う。したがって、このドライエッチングによって、
接続孔１５および接続孔１６における窒化シリコン膜１
０のみがエッチングされて取り除かれ、そのドライエッ
チングによって、接続孔１５および接続孔１６の側壁の
酸化シリコンを含有する絶縁膜１３、窒化シリコン膜１
０の下の酸化シリコン膜２２、酸化シリコン膜からなる
フィールド絶縁膜４および酸化シリコン膜からなる側壁
絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチ
ングされるのを防止することができる。Next, as shown in FIG. 17, using the same manufacturing process as in the first embodiment, the insulating film 13 containing silicon oxide is used as an etching mask to form the insulating film 13. An operation of removing the silicon nitride film 10 under the connection holes 15 and 16 formed in the step (a). Therefore, by this dry etching,
Silicon nitride film 1 in connection hole 15 and connection hole 16
0 is removed by etching, and the insulating film 13 containing silicon oxide and the silicon nitride film 1 on the side walls of the connection holes 15 and 16 are dry-etched.
The silicon oxide film 22 below 0, the field insulating film 4 made of a silicon oxide film, and the sidewall insulating film 8 made of a silicon oxide film can be prevented from being etched when the silicon nitride film 10 is removed.
【００６７】その後、接続孔１５および接続孔１６の下
部の酸化シリコン膜２２をゲート領域の高さと同一の１
０００〜４０００オングストローム程度、エッチングし
て取り除く作業を行う。この場合、オーバエッチングが
行われて、酸化シリコン膜からなるフィールド絶縁膜４
および酸化シリコン膜からなる側壁絶縁膜８がエッチン
グされたとしても、上層の酸化シリコンを含有する絶縁
膜１３（例えば数百オングストローム）をエッチングし
た後にこのエッチングを行っていることによって、エッ
チング量が上層の酸化シリコンを含有する絶縁膜１３
（例えば数百オングストローム）と比較して少なく、オ
ーバエッチングも少なくできるので、酸化シリコン膜か
らなるフィールド絶縁膜４および酸化シリコン膜からな
る側壁絶縁膜８が極端にエッチングされることを防止で
きる。After that, the silicon oxide film 22 below the connection holes 15 and 16 is made to have the same height as the height of the gate region.
An operation of etching away by about 000 to 4000 angstroms is performed. In this case, over-etching is performed to form a field insulating film 4 made of a silicon oxide film.
Even if the sidewall insulating film 8 made of a silicon oxide film is etched, since the etching is performed after the upper insulating film 13 containing silicon oxide (for example, several hundred angstroms) is etched, the etching amount is increased. Insulating film 13 containing silicon oxide
(For example, several hundred angstroms), and over-etching can be reduced, so that the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film can be prevented from being extremely etched.
【００６８】その結果、接続孔１５，１６の形成の際
に、その下の半導体領域７やゲート電極６などにリーク
電流が発生するような破壊現象を防止することができる
ことによって、高信頼度の接続孔１５，１６を高い製造
歩留りをもって形成することができる。As a result, when the connection holes 15 and 16 are formed, it is possible to prevent a destruction phenomenon in which a leak current is generated in the semiconductor region 7 and the gate electrode 6 thereunder, thereby providing high reliability. The connection holes 15 and 16 can be formed with a high production yield.
【００６９】次に、図１８に示すように、前述した実施
の形態１の製造工程と同様な製造工程を使用して、不要
となったレジスト膜１４を取り除いた後に、接続孔１５
にプラグ１７を形成すると共に接続孔１６にプラグ１８
を形成する。その後、プラグ１７の上に配線層１９を形
成すると共にプラグ１８の上に配線層２０を同時に形成
する。次に、半導体基板１の上に必要に応じて多層配線
層を形成した後、その上にパッシベーション膜（図示を
省略）を形成することにより、半導体集積回路装置の製
造工程を終了する。Next, as shown in FIG. 18, after removing the unnecessary resist film 14 using the same manufacturing process as that of the first embodiment, the connection hole 15
The plug 17 is formed in the connection hole 16 and the plug 18 is formed in the connection hole 16.
To form Thereafter, a wiring layer 19 is formed on the plug 17 and a wiring layer 20 is formed on the plug 18 at the same time. Next, after a multilayer wiring layer is formed on the semiconductor substrate 1 as necessary, a passivation film (not shown) is formed thereon, thereby completing the semiconductor integrated circuit device manufacturing process.
【００７０】図１８において、左側の図は図２における
Ａ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型
メモリセルのキャパシタを配置している領域の断面図で
ある。また、右側の図は図２におけるＢ−Ｂ’線に沿っ
た断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯ
ＳＦＥＴＱ2 を配置している領域の断面図である。In FIG. 18, the drawing on the left is a cross-sectional view taken along the line AA 'in FIG. 2, and is a cross-sectional view of a region where the capacitors of the STC type memory cell of the SRAM are arranged. 2 is a cross-sectional view taken along the line BB 'in FIG. 2, and shows the MO of the STC type memory cell of the SRAM.
Is a cross-sectional view of the area are arranged SFETQ 2.
【００７１】図１８において、左端のゲート電極６は、
図２におけるＧ1 に相当し、ＭＯＳＦＥＴＱ1 とＭＯＳ
ＦＥＴＱ2 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端のゲート電極６の表面
には接続孔ＨG1に相当する接続孔２３を介してキャパシ
タＣの下部電極９が連結されている。In FIG. 18, the leftmost gate electrode 6 is
Corresponds to G 1 in FIG. 2, MOSFET Q 1 and MOS
A conductive layer connecting the gate electrode 6 and those with FETs Q 2. The lower electrode 9 of the capacitor C on the surface of the gate electrode 6 of the left through the connecting hole 23 corresponding to the connecting holes H G1 is connected.
【００７２】また、左端から２番目のゲート電極６は、
図２におけるＧ2 に相当し、ＭＯＳＦＥＴＱ3 とＭＯＳ
ＦＥＴＱ4 とのゲート電極６およびそれらを連結してい
る導電層である。また、この左端から２番目のゲート電
極６の表面には接続孔ＨG2に相当する接続孔２４を介し
てキャパシタＣの上部電極１２が連結されている。The second gate electrode 6 from the left end is
Corresponds to G 2 in FIG. 2, MOSFET Q 3 and MOS
FETQ is a conductive layer which connects the gate electrode 6, and their four. The upper electrode 12 of the capacitor C through the connection hole 24 corresponding to the connecting holes H G2 is coupled to the second surface of the gate electrode 6 from the left end.
【００７３】図１８において、右側の図のＭＯＳＦＥＴ
は、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ2
に相当し、その左側の半導体領域７はソースに相当し、
右側の半導体領域７はドレインに相当している。In FIG. 18, the MOSFET shown on the right side of FIG.
Is the MOSFET Q 2 of the SRAM STC type memory cell.
And the semiconductor region 7 on the left side thereof corresponds to the source,
The right semiconductor region 7 corresponds to the drain.
【００７４】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５は図２における
接続孔Ｈ2aに相当し、ＭＯＳＦＥＴＱ2 のドレインに相
当する右側の半導体領域７の上の接続孔１６は図２にお
ける接続孔Ｈ2bに相当している。The connection hole 15 on the left semiconductor region 7 corresponding to the source of the MOSFET Q 2 corresponds to the connection hole H 2a in FIG. 2 and the connection hole 15 above the right semiconductor region 7 corresponding to the drain of the MOSFET Q 2 . The connection hole 16 corresponds to the connection hole H2b in FIG.
【００７５】したがって、図２における各ＭＯＳＦＥＴ
Ｑ1 〜Ｑ6 の各ソースに対応する接続孔Ｈ1a〜Ｈ6aおよ
び各ＭＯＳＦＥＴＱ1 〜Ｑ5 の各ドレインに対応する接
続孔Ｈ1b〜Ｈ5bは、前述した接続孔１５（図２における
接続孔Ｈ2aに相当）および接続孔１６（図２における接
続孔Ｈ2bに相当）を形成する製造工程と同一製造工程を
使用して形成することができる。Therefore, each MOSFET in FIG.
Connecting holes H 1a to H 6a and the connecting hole H 1b to H 5b corresponding to the drains of the MOSFET Q 1 to Q 5 corresponding to each source of Q 1 to Q 6 is connected in the connection hole 15 (FIG. 2 described above It can be formed using the same manufacturing process as that for forming the hole H 2a ) and the connection hole 16 (corresponding to the connection hole H 2b in FIG. 2).
【００７６】また、ＭＯＳＦＥＴＱ2 のソースに相当す
る左側の半導体領域７の上の接続孔１５に埋め込まれて
いるプラグ１７上の配線層１９は、図１におけるフリッ
プフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ2 ，Ｑ4
の各ソース）と接続されている例えば０Ｖの基準電圧
（Ｖss）を供給しているグランド（ＧＮＤ）配線層であ
る。[0076] The wiring layer 19 on the plug 17 embedded in the contact hole 15 on the left side of the semiconductor region 7 corresponding to the source of MOSFET Q 2, one end of the flip-flop circuit in FIG. 1 (driving MOSFET Q 2 , Q 4
Are connected to the ground (GND) wiring layer that supplies a reference voltage (Vss) of 0 V, for example.
【００７７】また、ＭＯＳＦＥＴＱ2 のドレインに相当
する右側の半導体領域７の上の接続孔１６に埋め込まれ
ているプラグ１８上の配線層２０は、図１における負荷
用ＭＯＳＦＥＴＱ3 のドレイン領域と局所配線Ｌ1 とに
接続されている配線層である。[0077] The wiring layer 20 on the plug 18 embedded in the connection hole 16 on the right side of the semiconductor region 7 corresponds to the drain of MOSFET Q 2 has a drain region and a local interconnection of the load MOSFET Q 3 in FIG. 1 L 1 is a wiring layer connected to the.
【００７８】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、前述した実施の形態１
と同様に、半導体基板１の全面にキャパシタの誘電体と
なる窒化シリコン膜１０を形成しており、その窒化シリ
コン膜１０の上に酸化シリコンを含有する絶縁膜１３を
形成した後、酸化シリコンを含有する絶縁膜１３に接続
孔１５，１６を形成する際に、窒化シリコン膜１０をエ
ッチングストッパ膜として使用している。したがって、
本実施の形態の半導体集積回路装置およびその製造方法
によれば、前述した実施の形態１と同様な効果を得るこ
とができる。According to the semiconductor integrated circuit device and the method of manufacturing the same according to the first embodiment, the first embodiment is used.
Similarly to the above, a silicon nitride film 10 serving as a dielectric of a capacitor is formed on the entire surface of the semiconductor substrate 1, and an insulating film 13 containing silicon oxide is formed on the silicon nitride film 10. When forming the connection holes 15 and 16 in the insulating film 13 to be contained, the silicon nitride film 10 is used as an etching stopper film. Therefore,
According to the semiconductor integrated circuit device and the method of manufacturing the same of the present embodiment, the same effects as those of the first embodiment can be obtained.
【００７９】なお、本実施の形態は、前述した実施の形
態１と異なる製造工程を有し、接続孔１５および接続孔
１６の下部の酸化シリコン膜２２をゲート領域の高さと
同一の１０００〜４０００オングストローム程度、エッ
チングして取り除く作業を行っている。この場合、オー
バエッチングが行われて、酸化シリコン膜からなるフィ
ールド絶縁膜４および酸化シリコン膜からなる側壁絶縁
膜８がエッチングされたとしても、上層の酸化シリコン
を含有する絶縁膜１３（例えば数百オングストローム）
を別のエッチング工程によって行った後にこのエッチン
グ工程を行っていることによって、エッチング量が上層
の酸化シリコンを含有する絶縁膜１３（例えば数百オン
グストローム）と比較して少なく、オーバエッチングも
少なくできるので、酸化シリコン膜からなるフィールド
絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が
極端にエッチングされることを防止できる。This embodiment has a manufacturing process different from that of the above-described first embodiment, and the silicon oxide film 22 below the connection holes 15 and 16 is formed to have a height of 1000 to 4000 which is the same as the height of the gate region. We are doing the work of etching away about Angstrom. In this case, even if over-etching is performed to etch the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film, the insulating film 13 containing the upper silicon oxide (for example, several hundreds) Angstrom)
Is performed after another etching step, the amount of etching is smaller than that of the insulating film 13 containing silicon oxide as an upper layer (for example, several hundred angstroms), and over-etching can be reduced. In addition, the field insulating film 4 made of a silicon oxide film and the sidewall insulating film 8 made of a silicon oxide film can be prevented from being extremely etched.
【００８０】その結果、接続孔１５，１６の形成の際
に、その下の半導体領域７やゲート電極６などにリーク
電流が発生するような破壊現象を防止することができる
ことによって、高信頼度の接続孔１５，１６を高い製造
歩留りをもって形成することができる。As a result, when the connection holes 15 and 16 are formed, it is possible to prevent a destruction phenomenon in which a leak current is generated in the semiconductor region 7 and the gate electrode 6 thereunder, thereby achieving high reliability. The connection holes 15 and 16 can be formed with a high production yield.
【００８１】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、トレンチアイソレーシ
ョン構造の酸化シリコン膜からなるフィールド絶縁膜４
を有し、そのフィールド絶縁膜４を有する半導体基板１
の表面は平坦化されている。すなわち、フィールド絶縁
膜４の表面と素子活性領域であるｐ型のウエル３を備え
ている半導体基板１の表面とが同一の平面状態となって
おり、それらがＣＭＰ法を使用して平坦化されている。
また、半導体基板１の上にＣＶＤ法を使用して、酸化シ
リコン膜２２を堆積した後、ＣＭＰ法を使用して窒化シ
リコン膜２１の表面までの不要な酸化シリコン膜２２を
取り除くと共に酸化シリコン膜２２の平坦化を行ってい
る。According to the above-described semiconductor integrated circuit device of the present embodiment and the method of manufacturing the same, field insulating film 4 made of a silicon oxide film having a trench isolation structure.
Semiconductor substrate 1 having field insulating film 4
Is flattened. That is, the surface of the field insulating film 4 and the surface of the semiconductor substrate 1 having the p-type well 3 as the element active region are in the same plane state, and they are planarized using the CMP method. ing.
After the silicon oxide film 22 is deposited on the semiconductor substrate 1 by using the CVD method, the unnecessary silicon oxide film 22 up to the surface of the silicon nitride film 21 is removed by using the CMP method, and the silicon oxide film is removed. 22 is flattened.
【００８２】したがって、本実施の形態のキャパシタ
は、平坦化されたフィールド絶縁膜４および平坦化され
た酸化シリコン膜２２の上に形成していることにより、
前述した実施の形態１のキャパシタよりも平坦化された
キャパシタの構造とすることができる。Therefore, the capacitor of the present embodiment is formed on flattened field insulating film 4 and flattened silicon oxide film 22,
A structure of the capacitor which is flatter than the capacitor of the first embodiment can be obtained.
【００８３】その結果、本実施の形態の半導体集積回路
装置およびその製造方法によれば、平坦化されたキャパ
シタを形成することができることによって、前述した実
施の形態１よりも大容量のキャパシタを狭い範囲に配置
することができる。その結果、本実施の形態のＳＲＡＭ
を有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ
型メモリセルは、メモリセルの蓄積ノード容量を増やす
ことができるので、メモリセルサイズの微細化や動作電
源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐ
ことができる。As a result, according to the semiconductor integrated circuit device and the method of manufacturing the same of the present embodiment, a flattened capacitor can be formed. Can be placed in a range. As a result, the SRAM of the present embodiment
STC of SRAM in semiconductor integrated circuit device having semiconductor
Since the type memory cell can increase the storage node capacity of the memory cell, it is possible to prevent a decrease in α-ray soft error resistance due to a reduction in memory cell size and a decrease in operating power supply voltage.
【００８４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the scope of the invention. Needless to say, it can be changed.
【００８５】例えば、本発明は、例えば半導体基板に半
導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、
半導体基板にＭＯＳＦＥＴ、バイポーラトランジスタな
どの種々の半導体素子を形成した態様を採用することが
できる。また、半導体素子を形成する基板としては、半
導体基板とは別の基板であるＳＯＩ（Silicon on Insul
ator）構造の絶縁性領域の上にシリコンの単結晶薄膜が
形成されているＳＯＩ基板を用いることができる。For example, the present invention provides, in addition to an embodiment in which a CMOSFET is formed as a semiconductor element on a semiconductor substrate,
An embodiment in which various semiconductor elements such as a MOSFET and a bipolar transistor are formed on a semiconductor substrate can be adopted. As a substrate on which a semiconductor element is formed, an SOI (Silicon on Insul) which is a substrate different from the semiconductor substrate is used.
ator) An SOI substrate in which a silicon single crystal thin film is formed over an insulating region having a structure can be used.
【００８６】また、本発明は、前述した実施の形態１，
２のＳＲＡＭのＳＴＣ型メモリセルの構成要素としての
キャパシタを形成した態様以外に、種々の態様のＳＲＡ
ＭのＳＴＣ型メモリセルまたはＤＲＡＭ（Dynamic Rand
om Access Memory）のＳＴＣ型メモリセルの構成要素と
してのキャパシタを形成した態様のメモリまたはメモリ
とロジックを備えているものなどの種々のキャパシタを
有する半導体集積回路装置に適用することができる。The present invention also relates to the first and second embodiments described above.
In addition to the embodiment in which a capacitor is formed as a constituent element of the STC memory cell of the SRAM 2 in various embodiments,
M STC memory cells or DRAM (Dynamic Rand)
The present invention can be applied to a semiconductor integrated circuit device having various capacitors such as a memory in which a capacitor is formed as a component of an STC memory cell of an om Access Memory or a device having a memory and a logic.
【００８７】[0087]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【００８８】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、酸化シリコンを含有する絶縁
膜に接続孔を形成する際に、エッチングストッパ膜とし
て機能する窒化シリコン膜が絶縁膜の下に配置されてい
ることによって、フォトリソグラフィ技術と選択エッチ
ング技術との合わせ精度が大きくなって、接続孔と酸化
シリコン膜からなるフィールド絶縁膜および酸化シリコ
ン膜からなる側壁絶縁膜が重なった状態となったとして
も、接続孔を形成する際のエッチングによって、酸化シ
リコン膜からなるフィールド絶縁膜および酸化シリコン
膜からなる側壁絶縁膜がエッチングされて破壊されるこ
とを防止できるので、それらの合わせずれがあってもそ
の合わせずれを考慮することなく微細加工をもって接続
孔を形成することができる。(1). According to the semiconductor integrated circuit device and the method of manufacturing the same of the present invention, when forming a connection hole in an insulating film containing silicon oxide, a silicon nitride film functioning as an etching stopper film is disposed below the insulating film. As a result, the alignment accuracy between the photolithography technology and the selective etching technology is increased, and even if the connection hole overlaps with the field insulating film made of the silicon oxide film and the sidewall insulating film made of the silicon oxide film, the connection is made. Since the field insulating film made of a silicon oxide film and the sidewall insulating film made of a silicon oxide film can be prevented from being etched and destroyed by the etching at the time of forming the holes, any misalignment between them can be prevented. The connection hole can be formed by fine processing without taking into account the above.
【００８９】また、接続孔を形成する際のエッチングに
よって、酸化シリコン膜からなるフィールド絶縁膜およ
び酸化シリコン膜からなる側壁絶縁膜がエッチングされ
て破壊されることが防止できるので、高信頼度の接続孔
を有する半導体集積回路装置を高製造歩留りをもって製
造することができる。In addition, since the field insulating film made of a silicon oxide film and the side wall insulating film made of a silicon oxide film can be prevented from being broken by the etching at the time of forming the connection hole, a highly reliable connection can be achieved. A semiconductor integrated circuit device having holes can be manufactured with a high manufacturing yield.
【００９０】また、酸化シリコンを含有する絶縁膜にフ
ォトリソグラフィ技術と選択エッチング技術とを使用し
て、接続孔を形成する際に、その接続孔を形成する領域
にキャパシタの誘電体となる窒化シリコン膜を形成する
製造工程を使用してエッチングストッパ膜としての窒化
シリコン膜を配置していることによって、エッチングス
トッパ膜としての窒化シリコン膜を形成する製造工程と
して、キャパシタの誘電体となる窒化シリコン膜を形成
する製造工程と同一工程を使用しているので、製造工程
数を増加することなく、エッチングストッパ膜としての
窒化シリコン膜を容易に形成することができる。When a connection hole is formed by using photolithography technology and selective etching technology on an insulating film containing silicon oxide, a silicon nitride serving as a dielectric of a capacitor is formed in a region where the connection hole is formed. By arranging the silicon nitride film as an etching stopper film using the manufacturing process of forming a film, a silicon nitride film serving as a dielectric of a capacitor is formed as a manufacturing process of forming the silicon nitride film as an etching stopper film. Since the same process as that for forming the silicon nitride film is used, a silicon nitride film as an etching stopper film can be easily formed without increasing the number of manufacturing processes.
【００９１】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、キャパシタを形成する領域の
ゲート電極に連結しているキャパシタの下部電極を窒化
チタン膜によって形成し、しかも、例えばプラズマアン
モニアまたはプラズマ窒素などの窒素を含む雰囲気ガス
に窒化チタン膜の表面をさらす処理を行っていることに
よって、窒化チタン膜の表面が分子量的に過剰なチタン
と窒素の反応が行えるので、安定した表面状態の窒化チ
タン膜とすることができる。また、その後、半導体基板
の全面にキャパシタの誘電体となる窒化シリコン膜を高
温加熱方式の熱ＣＶＤ装置を使用して形成している。(2). According to the semiconductor integrated circuit device and the method of manufacturing the same of the present invention, the lower electrode of the capacitor connected to the gate electrode in the region where the capacitor is formed is formed of a titanium nitride film, and furthermore, for example, plasma ammonia or plasma nitrogen is used. By performing the treatment of exposing the surface of the titanium nitride film to an atmosphere gas containing nitrogen, the surface of the titanium nitride film can react with nitrogen having an excessive molecular weight and nitrogen. can do. Thereafter, a silicon nitride film serving as a dielectric of the capacitor is formed on the entire surface of the semiconductor substrate by using a high-temperature heating type thermal CVD apparatus.
【００９２】したがって、窒化シリコン膜に水分などの
不要な物質を疎外でき、耐熱性のよい高信頼度でしかも
高性能な窒化シリコン膜とすることができる。また、窒
化シリコン膜の下の下部電極としての窒化チタン膜との
化学反応が防止できることによって、高信頼度でしかも
高性能な窒化シリコン膜とすることができる。Therefore, unnecessary substances such as moisture can be eliminated from the silicon nitride film, and a highly reliable and high-performance silicon nitride film having good heat resistance can be obtained. Further, since a chemical reaction with a titanium nitride film as a lower electrode below the silicon nitride film can be prevented, a highly reliable and high-performance silicon nitride film can be obtained.
【００９３】さらに、キャパシタを形成した後の製造工
程において、例えば酸化シリコンを含有する絶縁膜の形
成時に、キャパシタの領域が７００℃〜９００℃の高温
にさらされる場合があるが、前述した窒素を含む雰囲気
ガスに窒化チタン膜（キャパシタの下部電極）の表面を
さらす処理を行っているので、キャパシタの下部電極と
しての窒化チタン膜とその上の窒化シリコン膜とは非反
応性効果があって、それらの密着度が高く、それらの密
着性を低減することはない。その結果、キャパシタの容
量の変化および不良などを防止できるので、高信頼度で
高性能なキャパシタを有する半導体集積回路装置を製造
することができる。Further, in the manufacturing process after the formation of the capacitor, the region of the capacitor may be exposed to a high temperature of 700 ° C. to 900 ° C., for example, when an insulating film containing silicon oxide is formed. Since the process of exposing the surface of the titanium nitride film (the lower electrode of the capacitor) to an atmosphere gas containing the titanium nitride film as the lower electrode of the capacitor and the silicon nitride film thereon have a non-reactive effect, The degree of their adhesion is high, and their adhesion is not reduced. As a result, a change in capacitance of the capacitor, a defect, and the like can be prevented, so that a semiconductor integrated circuit device having a highly reliable and high performance capacitor can be manufactured.
【００９４】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、キャパシタを形成する領域
は、ＭＯＳＦＥＴが形成されている領域の間のフィール
ド絶縁膜の上に配置しており、ＭＯＳＦＥＴに影響され
なくて、フィールド絶縁膜の上に広い範囲のキャパシタ
を設計仕様に応じて形成できるので、設計仕様に応じて
大容量のキャパシタを配置することができる。その結
果、本発明のＳＲＡＭを有する半導体集積回路装置にお
けるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄
積ノード容量を増やすことができるので、メモリセルサ
イズの微細化や動作電源電圧の低下に伴うα線ソフトエ
ラー耐性の低下を防ぐことができる。(3). According to the semiconductor integrated circuit device and the method of manufacturing the same of the present invention, the region where the capacitor is formed is disposed on the field insulating film between the region where the MOSFET is formed, and is not affected by the MOSFET. Since a wide range of capacitors can be formed on the field insulating film according to the design specifications, large-capacity capacitors can be arranged according to the design specifications. As a result, the STC type memory cell of the SRAM in the semiconductor integrated circuit device having the SRAM according to the present invention can increase the storage node capacity of the memory cell. A decrease in line soft error resistance can be prevented.
【００９５】（４）．本発明の半導体集積回路装置およ
びその製造方法によれば、トレンチアイソレーション構
造の酸化シリコン膜からなるフィールド絶縁膜を有し、
そのフィールド絶縁膜を有する半導体基板の表面は平坦
化されている。すなわち、フィールド絶縁膜の表面と素
子活性領域である半導体基板の表面とが同一の平面状態
となっており、それらがＣＭＰ法を使用して平坦化され
ている。また、半導体基板の上に酸化シリコン膜を堆積
した後、ＣＭＰ法を使用してゲート領域の窒化シリコン
膜の表面までの不要な酸化シリコン膜を取り除くと共に
酸化シリコン膜の平坦化を行っている。(4). According to the semiconductor integrated circuit device and the method of manufacturing the same of the present invention, the semiconductor integrated circuit device has a field insulating film made of a silicon oxide film having a trench isolation structure,
The surface of the semiconductor substrate having the field insulating film is flattened. That is, the surface of the field insulating film and the surface of the semiconductor substrate which is an element active region are in the same plane state, and they are flattened by using the CMP method. After a silicon oxide film is deposited on a semiconductor substrate, an unnecessary silicon oxide film up to the surface of the silicon nitride film in the gate region is removed by using a CMP method, and the silicon oxide film is planarized.
【００９６】したがって、本発明のキャパシタは、平坦
化されたフィールド絶縁膜および平坦化された酸化シリ
コン膜の上に形成していることにより、ＬＯＣＯＳ構造
のフィールド絶縁膜の上に形成されたキャパシタよりも
平坦化されたキャパシタの構造とすることができる。Therefore, since the capacitor of the present invention is formed on the flattened field insulating film and the flattened silicon oxide film, the capacitor of the present invention is smaller than the capacitor formed on the LOCOS structure field insulating film. Can also be a planarized capacitor structure.
【００９７】その結果、本発明の半導体集積回路装置お
よびその製造方法によれば、平坦化されたキャパシタを
形成することができることによって、ＬＯＣＯＳ構造の
フィールド絶縁膜の上に形成されたキャパシタよりも大
容量のキャパシタを狭い範囲に配置することができる。
その結果、本発明のＳＲＡＭを有する半導体集積回路装
置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセ
ルの蓄積ノード容量を増やすことができるので、メモリ
セルサイズの微細化や動作電源電圧の低下に伴うα線ソ
フトエラー耐性の低下を防ぐことができる。As a result, according to the semiconductor integrated circuit device and the method of manufacturing the same of the present invention, since a flattened capacitor can be formed, the size of the capacitor is larger than that of the capacitor formed on the field insulating film having the LOCOS structure. Capacitors of capacitance can be arranged in a narrow range.
As a result, the STC type memory cell of the SRAM in the semiconductor integrated circuit device having the SRAM according to the present invention can increase the storage node capacity of the memory cell. A decrease in line soft error resistance can be prevented.
【図１】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリ
セルを示す回路図である。FIG. 1 is a circuit diagram showing an STC type memory cell of an SRAM in a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention;
【図２】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置およびその製造方法を説明するため
の図１に示すＳＲＡＭのＳＴＣ型メモリセルを模式的に
示す平面図である。2 is a plan view schematically showing an STC type memory cell of the SRAM shown in FIG. 1 for describing a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention and a method of manufacturing the same.
【図３】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 3 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention;
【図４】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention;
【図５】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 5 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention;
【図６】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 6 is a sectional view illustrating the method of manufacturing the semiconductor integrated circuit device having the SRAM according to the embodiment of the present invention;
【図７】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing a method of manufacturing a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention.
【図８】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 8 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to an embodiment of the present invention.
【図９】本発明の一実施の形態であるＳＲＡＭを有する
半導体集積回路装置の製造方法を示す断面図である。FIG. 9 is a sectional view illustrating the method of manufacturing the semiconductor integrated circuit device having the SRAM according to the embodiment of the present invention;
【図１０】本発明の一実施の形態であるＳＲＡＭを有す
る半導体集積回路装置の製造方法を示す断面図である。FIG. 10 is a sectional view illustrating the method of manufacturing the semiconductor integrated circuit device having the SRAM according to one embodiment of the present invention;
【図１１】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 11 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１２】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 12 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１３】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 13 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１４】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 14 is a cross-sectional view showing a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１５】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 15 is a cross-sectional view showing a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１６】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 16 is a cross-sectional view showing a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１７】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 17 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
【図１８】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造方法を示す断面図であ
る。FIG. 18 is a sectional view illustrating a method of manufacturing a semiconductor integrated circuit device having an SRAM according to another embodiment of the present invention.
１ 半導体基板 ２ ウエル ３ ウエル ４ フィールド絶縁膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 半導体領域 ８ 側壁絶縁膜（サイドウォールスペーサ） ９ キャパシタの下部電極 １０ 窒化シリコン膜 １１ 接続孔 １２ キャパシタの上部電極 １３ 酸化シリコンを含有する絶縁膜 １４ レジスト膜 １５ 接続孔 １６ 接続孔 １７ プラグ １８ プラグ １９ 配線層 ２０ 配線層 ２１ 窒化シリコン膜 ２２ 酸化シリコン膜 ２３ 接続孔 ２４ 接続孔 ２５ 溝 Ｃ キャパシタ ＤＬ，／ＤＬ データ線 Ｇ1 ゲート電極 Ｇ2 ゲート電極 Ｇ3 ゲート電極 Ｈ1a〜Ｈ6a 接続孔 Ｈ1b〜Ｈ5b 接続孔 Ｌ1 ，Ｌ2 局所配線 Ｑ1 ，Ｑ3 負荷用ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥ
Ｔ） Ｑ2 ，Ｑ4 駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｑ5 ，Ｑ6 転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｖcc 電源電圧 Ｖss 基準電圧 ＷＬ ワード線Reference Signs List 1 semiconductor substrate 2 well 3 well 4 field insulating film 5 gate insulating film 6 gate electrode 7 semiconductor region 8 sidewall insulating film (sidewall spacer) 9 lower electrode of capacitor 10 silicon nitride film 11 connection hole 12 upper electrode of capacitor 13 silicon oxide Insulating film containing 14 resist film 15 connection hole 16 connection hole 17 plug 18 plug 19 wiring layer 20 wiring layer 21 silicon nitride film 22 silicon oxide film 23 connection hole 24 connection hole 25 groove C capacitor DL, / DL data line G 1 The gate electrode G 2 gate electrode G 3 gate electrode H 1a to H 6a connecting holes H 1b to H 5b connection hole L 1, L 2 local interconnection Q 1, Q 3 load MOSFET (P-channel MOSFE
T) MOSFET for driving Q 2 and Q 4 (N-channel MOSFET
T) Q 5 , Q 6 transfer MOSFET (N-channel MOSFET
T) Vcc power supply voltage Vss Reference voltage WL Word line
Claims (9)
ン膜と同一の製造工程によって形成されている窒化シリ
コン膜がＭＯＳＦＥＴのソースおよびドレインの上に設
けられている接続孔の側面の絶縁膜の下部に配置されて
いることを特徴とする半導体集積回路装置。A silicon nitride film formed by the same manufacturing process as a silicon nitride film as a dielectric of a capacitor is formed under the insulating film on the side surface of a connection hole provided on a source and a drain of a MOSFET. A semiconductor integrated circuit device which is arranged.
って、前記キャパシタは、複数のＭＯＳＦＥＴ間を分離
するフィールド絶縁膜の上に配置されていることを特徴
とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein said capacitor is disposed on a field insulating film separating a plurality of MOSFETs.
装置であって、前記キャパシタの下部電極および上部電
極またはその一方が窒化チタン膜を用いて形成されてい
ることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the lower electrode and / or the upper electrode of the capacitor is formed using a titanium nitride film. apparatus.
導体集積回路装置であって、前記キャパシタが形成され
ている領域の下のフィールド絶縁膜は、ＬＯＣＯＳ構造
またはトレンチアイソレーション構造のフィールド絶縁
膜であることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the field insulating film below a region where the capacitor is formed has a LOCOS structure or a trench isolation structure. A semiconductor integrated circuit device comprising a field insulating film.
導体集積回路装置であって、前記キャパシタは、ＳＲＡ
ＭまたはＤＲＡＭのＳＴＣ型メモリセルの構成要素であ
ることを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein said capacitor is an SRA.
A semiconductor integrated circuit device, which is a constituent element of an M or DRAM STC type memory cell.
て、ＬＯＣＯＳ構造の酸化シリコン膜からなるフィール
ド絶縁膜を形成する工程と、その後、前記基板の素子形
成領域にＭＯＳＦＥＴを複数個形成すると共に前記フィ
ールド絶縁膜の上に前記ＭＯＳＦＥＴの少なくとも１個
以上のＭＯＳＦＥＴにおけるゲート電極と連結している
配線層を前記ゲート電極と同一の製造工程によって２列
形成する工程と、 前記フィールド絶縁膜の上に、キャパシタの下部電極を
前記２列の配線層の一方の配線層の表面と連結した状態
で形成する工程と、その後、前記基板の全面に、キャパ
シタの誘電体としての窒化シリコン膜を形成する工程
と、その後、前記フィールド絶縁膜の上に、キャパシタ
の上部電極を前記２列の配線層の他方の配線層の表面と
連結した状態で形成する工程と、 前記基板の上に、酸化シリコンを含有する絶縁膜を形成
する工程と、 前記ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の前記絶縁膜に接続孔をフォトリソグラフィ
技術と選択エッチング技術とを使用して、前記窒化シリ
コン膜をエッチングストッパ膜として形成する工程と、
その後、前記接続孔の下部の前記窒化シリコン膜をエッ
チングによって取り除く工程とを有することを特徴とす
る半導体集積回路装置の製造方法。6. A step of thermally oxidizing a selective region on the surface of the substrate to form a field insulating film made of a silicon oxide film having a LOCOS structure, and thereafter, forming a plurality of MOSFETs in an element forming region of the substrate. And forming two rows of wiring layers connected to the gate electrodes of at least one of the MOSFETs on the field insulating film by the same manufacturing process as the gate electrodes. Forming a lower electrode of the capacitor in a state of being connected to the surface of one of the wiring layers of the two rows, and thereafter forming a silicon nitride film as a dielectric of the capacitor on the entire surface of the substrate And thereafter, connecting the upper electrode of the capacitor to the surface of the other wiring layer of the two rows of wiring layers on the field insulating film. Forming an insulating film containing silicon oxide on the substrate; forming a connection hole in the insulating film on a semiconductor region as a source and a drain of the MOSFET by photolithography. Forming the silicon nitride film as an etching stopper film using and selective etching technology;
Removing the silicon nitride film below the connection hole by etching.
し、その溝にトレンチアイソレーション構造の酸化シリ
コン膜からなるフィールド絶縁膜を形成する工程と、そ
の後、前記基板の素子形成領域に、ゲート電極の表面に
窒化シリコン膜を有するＭＯＳＦＥＴを複数個形成する
と共に前記フィールド絶縁膜の上に前記ＭＯＳＦＥＴの
少なくとも１個以上のＭＯＳＦＥＴにおけるゲート電極
と連結している配線層を前記ゲート電極およびその表面
に形成されている窒化シリコン膜と同一の製造工程によ
って２列形成する工程と、 前記基板の上に酸化シリコン膜を含有する絶縁膜を形成
した後、前記ゲート電極の表面の前記窒化シリコン膜を
エッチングストッパ膜として使用して、ＣＭＰ法を使用
して、前記酸化シリコンを含有する絶縁膜の表面を平坦
化する工程と、 前記フィールド絶縁膜の上の前記２列の配線層の表面の
窒化シリコン膜を取り除いた後、前記フィールド絶縁膜
の上に、キャパシタの下部電極を前記２列の配線層の一
方の配線層の表面と連結した状態で形成する工程と、そ
の後、前記基板の全面に、キャパシタの誘電体としての
窒化シリコン膜を形成する工程と、その後、前記フィー
ルド絶縁膜の上に、キャパシタの上部電極を前記２列の
配線層の他方の配線層の表面と連結した状態で形成する
工程と、 前記基板の上に、酸化シリコンを含有する絶縁膜を形成
する工程と、 前記ＭＯＳＦＥＴのソースおよびドレインとしての半導
体領域の上の絶縁膜に接続孔をフォトリソグラフィ技術
と選択エッチング技術とを使用して、前記窒化シリコン
膜をエッチングストッパ膜として形成する工程と、その
後、前記接続孔の下部の前記窒化シリコン膜をエッチン
グによって取り除く工程と、その後、前記接続孔におけ
る前記窒化シリコン膜の下にあった酸化シリコンを含有
する絶縁膜をエッチングによって取り除く工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。7. A step of forming a groove in a selective region on a surface of a substrate, forming a field insulating film made of a silicon oxide film having a trench isolation structure in the groove, and thereafter, forming a field insulating film in an element forming region of the substrate. Forming a plurality of MOSFETs each having a silicon nitride film on the surface of the gate electrode, and forming a wiring layer connected to a gate electrode of at least one of the MOSFETs on the field insulating film on the field insulating film; Forming two rows by the same manufacturing process as the silicon nitride film formed on the surface; and forming an insulating film containing a silicon oxide film on the substrate, and then forming the silicon nitride film on the surface of the gate electrode. Is used as an etching stopper film, and the surface of the insulating film containing silicon oxide is After the step of planarizing and removing the silicon nitride film on the surface of the two rows of wiring layers on the field insulating film, a lower electrode of a capacitor is formed on the two rows of wiring layers on the field insulating film. Forming a silicon nitride film as a dielectric of a capacitor on the entire surface of the substrate; and forming a capacitor on the field insulating film over the entire surface of the substrate. Forming an upper electrode in a state of being connected to the surface of the other wiring layer of the two rows of wiring layers; forming an insulating film containing silicon oxide on the substrate; Using a photolithography technique and a selective etching technique to form a connection hole in the insulating film above the semiconductor region as a drain and the silicon nitride film as an etching stopper film Forming, and then, removing the silicon nitride film under the connection hole by etching. Thereafter, etching the insulating film containing silicon oxide that was under the silicon nitride film in the connection hole. A method of manufacturing a semiconductor integrated circuit device.
装置の製造方法であって、前記キャパシタの下部電極を
窒化チタン膜を用いて形成し、次いで窒素を含む雰囲気
ガスに前記窒化チタン膜の表面をさらす処理を行い、そ
の後、基板の全面にキャパシタの誘電体となる窒化シリ
コンを高温加熱方式の熱ＣＶＤ装置を使用して形成する
ことを特徴とする半導体集積回路装置の製造方法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 6, wherein the lower electrode of the capacitor is formed using a titanium nitride film, and then the lower electrode is formed in an atmosphere gas containing nitrogen. A method of manufacturing a semiconductor integrated circuit device, comprising: performing a process of exposing a surface; and thereafter, forming silicon nitride serving as a dielectric of a capacitor on the entire surface of the substrate by using a high-temperature heating type thermal CVD apparatus.
導体集積回路装置の製造方法であって、前記基板に形成
されている複数個のＭＯＳＦＥＴには、複数個のＣＭＯ
ＳＦＥＴが含まれており、しかもそれがＳＲＡＭのＳＴ
Ｃ型メモリセルの構成要素となっていることを特徴とす
る半導体集積回路装置の製造方法。9. The method of manufacturing a semiconductor integrated circuit device according to claim 6, wherein said plurality of MOSFETs formed on said substrate include a plurality of MOSFETs.
SFET is included, and it is ST of SRAM
A method for manufacturing a semiconductor integrated circuit device, which is a component of a C-type memory cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33735296A JP3597334B2 (en) | 1996-12-17 | 1996-12-17 | Method for manufacturing semiconductor integrated circuit device |
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|---|---|---|---|
| JP33735296A JP3597334B2 (en) | 1996-12-17 | 1996-12-17 | Method for manufacturing semiconductor integrated circuit device |
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| JPH10178109A true JPH10178109A (en) | 1998-06-30 |
| JP3597334B2 JP3597334B2 (en) | 2004-12-08 |
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| JP33735296A Expired - Fee Related JP3597334B2 (en) | 1996-12-17 | 1996-12-17 | Method for manufacturing semiconductor integrated circuit device |
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|---|---|
| JP (1) | JP3597334B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869620B1 (en) * | 2001-06-18 | 2008-11-21 | 가부시키가이샤 히타치세이사쿠쇼 | A semiconductor integrated circuit device and a method of manufacturing the same |
| JP2011155312A (en) * | 2003-09-26 | 2011-08-11 | Tokyo Electron Ltd | Semiconductor device, method of manufacturing semiconductor device, and device for the manufacturing semiconductor |
| US8178404B2 (en) | 2001-10-09 | 2012-05-15 | Nxp B.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
| JP2017525137A (en) * | 2014-05-28 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | Heated capacitor and method of forming a heated capacitor |
-
1996
- 1996-12-17 JP JP33735296A patent/JP3597334B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100869620B1 (en) * | 2001-06-18 | 2008-11-21 | 가부시키가이샤 히타치세이사쿠쇼 | A semiconductor integrated circuit device and a method of manufacturing the same |
| US8178404B2 (en) | 2001-10-09 | 2012-05-15 | Nxp B.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
| JP2011155312A (en) * | 2003-09-26 | 2011-08-11 | Tokyo Electron Ltd | Semiconductor device, method of manufacturing semiconductor device, and device for the manufacturing semiconductor |
| JP2017525137A (en) * | 2014-05-28 | 2017-08-31 | 日本テキサス・インスツルメンツ株式会社 | Heated capacitor and method of forming a heated capacitor |
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