JPH10161852A - 乗算器 - Google Patents
乗算器Info
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- JPH10161852A JPH10161852A JP8319124A JP31912496A JPH10161852A JP H10161852 A JPH10161852 A JP H10161852A JP 8319124 A JP8319124 A JP 8319124A JP 31912496 A JP31912496 A JP 31912496A JP H10161852 A JPH10161852 A JP H10161852A
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Abstract
(57)【要約】
【課題】 １ワードの乗算とハーフワードの乗算を行な
う乗算器において、乗数と被乗数のビット長が増加した
場合、ハーフワードの乗算を行なうための付加回路の増
加を削減する。 【解決手段】 ハーフワードの乗算を行なうための制御
信号100に応じて乗数の一部を無効化する制御ゲートを
有したデコーダ110,111と、制御信号100に応じて、前記
デコーダの出力と部分積を無効化させるための信号を選
択するデコーダ信号抑制器107,108と、XHとXLSとYHが入
力される第１ブロック101と、XLとYHが入力される第２
ブロック102と、XHとXLSとYLが入力される第３ブロック
103と、XLとYLが入力される第４ブロック104からなる部
分積生成部を備えたものである。
う乗算器において、乗数と被乗数のビット長が増加した
場合、ハーフワードの乗算を行なうための付加回路の増
加を削減する。 【解決手段】 ハーフワードの乗算を行なうための制御
信号100に応じて乗数の一部を無効化する制御ゲートを
有したデコーダ110,111と、制御信号100に応じて、前記
デコーダの出力と部分積を無効化させるための信号を選
択するデコーダ信号抑制器107,108と、XHとXLSとYHが入
力される第１ブロック101と、XLとYHが入力される第２
ブロック102と、XHとXLSとYLが入力される第３ブロック
103と、XLとYLが入力される第４ブロック104からなる部
分積生成部を備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は制御信号により１ワ
ードの乗算とハーフワードの乗算を実行する乗算器に関
する。
ードの乗算とハーフワードの乗算を実行する乗算器に関
する。
【０００２】
【従来の技術】近年、画像処理等において、単精度と倍
精度の演算を行うＦＰＵでは、高い演算性能が要求され
る。しかし、この要求に応じて演算器を実現していくと
ハードウェアが増加してしまう。そこでＦＰＵでは、単
精度の演算を２つ同時に実行することで、ハードウェア
の増加を抑えつつ、処理能力を向上させている。
精度の演算を行うＦＰＵでは、高い演算性能が要求され
る。しかし、この要求に応じて演算器を実現していくと
ハードウェアが増加してしまう。そこでＦＰＵでは、単
精度の演算を２つ同時に実行することで、ハードウェア
の増加を抑えつつ、処理能力を向上させている。
【０００３】１ワードの乗算及びハーフワードの乗算を
行なう従来の乗算器としては、ISSCC96 SESSION9/SRAM/
PAPER FA9.4（東芝）に開示されており、図７にその乗
算器の一例を示す。本乗算器は、前記乗算を行うための
制御信号(1100)と、デコーダ部(1110,1111)と、４つの
ブロック(1101〜1104)と、多入力加算器(1109)で構成さ
れる。
行なう従来の乗算器としては、ISSCC96 SESSION9/SRAM/
PAPER FA9.4（東芝）に開示されており、図７にその乗
算器の一例を示す。本乗算器は、前記乗算を行うための
制御信号(1100)と、デコーダ部(1110,1111)と、４つの
ブロック(1101〜1104)と、多入力加算器(1109)で構成さ
れる。
【０００４】第１ブロック(1101)と第４ブロック(1104)
は、部分積発生器(1120)だけで構成され、第２ブロック
(1102)と第３ブロック(1103)は、部分積発生器(1120)と
部分積抑制器(1130)で構成される。
は、部分積発生器(1120)だけで構成され、第２ブロック
(1102)と第３ブロック(1103)は、部分積発生器(1120)と
部分積抑制器(1130)で構成される。
【０００５】図７において、第１ブロック(1101)内の部
分積発生器には、X3及びXHとDEC_H(1110)の出力が入力
され、第２ブロック(1102)内の部分積発生器には、XLと
DEC_H(1110)の出力が入力される。第３ブロック(1103)
内の部分積発生器には、X3及びXHとDEC_L(1111)の出力
が入力され、第４ブロック(1104)内の部分積発生器に
は、XLとDEC_L(1111)の出力が入力される。４つのブロ
ックの出力は、多入力加算器(1109)へ入力される。
分積発生器には、X3及びXHとDEC_H(1110)の出力が入力
され、第２ブロック(1102)内の部分積発生器には、XLと
DEC_H(1110)の出力が入力される。第３ブロック(1103)
内の部分積発生器には、X3及びXHとDEC_L(1111)の出力
が入力され、第４ブロック(1104)内の部分積発生器に
は、XLとDEC_L(1111)の出力が入力される。４つのブロ
ックの出力は、多入力加算器(1109)へ入力される。
【０００６】以上の構成において、１ワードの乗算は以
下のように実行される。第１ブロック(1101)及び第２ブ
ロック(1102)と、第３ブロック(1103)及び第４ブロック
(1104)に、被乗数Xは、８ビットの２の補数表現の数値
として入力され、第１ブロック(1101)及び第３ブロック
(1103)と、第２ブロック(1102)及び第４ブロック(1104)
に、乗数Yは、８ビットの２の補数表現の数値としてデ
コードされた信号が入力されるため、第１〜４ブロック
内の部分積発生器はX・Yを求めるための部分積を出力す
る。第２ブロック(1102)と第３ブロック(1103)におい
て、部分積は部分積抑制器(1130)で０とされず、多入力
加算器(1109)ではキャリーが伝搬するので、X・Yの乗算
が実行できる。
下のように実行される。第１ブロック(1101)及び第２ブ
ロック(1102)と、第３ブロック(1103)及び第４ブロック
(1104)に、被乗数Xは、８ビットの２の補数表現の数値
として入力され、第１ブロック(1101)及び第３ブロック
(1103)と、第２ブロック(1102)及び第４ブロック(1104)
に、乗数Yは、８ビットの２の補数表現の数値としてデ
コードされた信号が入力されるため、第１〜４ブロック
内の部分積発生器はX・Yを求めるための部分積を出力す
る。第２ブロック(1102)と第３ブロック(1103)におい
て、部分積は部分積抑制器(1130)で０とされず、多入力
加算器(1109)ではキャリーが伝搬するので、X・Yの乗算
が実行できる。
【０００７】ハーフワードの乗算は以下のように実行さ
れる。第１ブロック(1101)では、YHを４ビットの２の補
数表現の数値としてデコードされた信号とXHにより、部
分積発生器はXH・YHを求めるための部分積を出力する。
れる。第１ブロック(1101)では、YHを４ビットの２の補
数表現の数値としてデコードされた信号とXHにより、部
分積発生器はXH・YHを求めるための部分積を出力する。
【０００８】第４ブロック(1104)では、YLを４ビットの
２の補数表現の数値としてデコードされた信号とXLによ
り、部分積発生器はXL・YLを求めるための部分積を出力
する。
２の補数表現の数値としてデコードされた信号とXLによ
り、部分積発生器はXL・YLを求めるための部分積を出力
する。
【０００９】第２ブロック(1102)と第３ブロック(1103)
では、部分積発生器の出力が部分積抑制器で０とされ
る。多入力加算器(1109)で８ビットの桁から９ビットの
桁へのキャリーが０となるので、XH・YHとXL・YLの乗算
が実行できる。
では、部分積発生器の出力が部分積抑制器で０とされ
る。多入力加算器(1109)で８ビットの桁から９ビットの
桁へのキャリーが０となるので、XH・YHとXL・YLの乗算
が実行できる。
【００１０】
【発明が解決しようとする課題】この乗算器において、
第２ブロック及び第３ブロック内の部分積発生器には、
ハーフワードの乗算を行なうための部分積抑制器が付加
されている。部分積発生器は、乗数と被乗数のビット長
の積に比例するので、乗数と被乗数のビット長が増加し
た場合、ハーフワードの乗算を行なうための部分積抑制
器も乗数と被乗数のビット長の積に比例して増加してし
まうという問題がある。
第２ブロック及び第３ブロック内の部分積発生器には、
ハーフワードの乗算を行なうための部分積抑制器が付加
されている。部分積発生器は、乗数と被乗数のビット長
の積に比例するので、乗数と被乗数のビット長が増加し
た場合、ハーフワードの乗算を行なうための部分積抑制
器も乗数と被乗数のビット長の積に比例して増加してし
まうという問題がある。
【００１１】乗数、被乗数がNビットの場合の部分積抑
制器のゲート数は第３ブロックで(N/2+1)・(N/4)、第２
ブロックで(N/2)・(N/4)となる。
制器のゲート数は第３ブロックで(N/2+1)・(N/4)、第２
ブロックで(N/2)・(N/4)となる。
【００１２】本発明は、乗数と被乗数のビット長が増加
した場合、ハーフワードの乗算を行なうための付加回路
の増加を削減することを目的とする。
した場合、ハーフワードの乗算を行なうための付加回路
の増加を削減することを目的とする。
【００１３】
【課題を解決するための手段】この課題を解決するため
に本発明は、ハーフワードの乗算を行なうための制御信
号に応じて乗数の一部を無効化する制御ゲートを有した
デコーダと、前記制御信号に応じて、前記デコーダの出
力と部分積を無効化させるための信号を選択するデコー
ダ信号抑制器と、XHとXLSとYHが入力される第１ブロッ
クと、XLとYHが入力される第２ブロックと、XHとXLSとY
Lが入力される第３ブロックと、XLとYLが入力される第
４ブロックからなる部分積生成部を備えたものである。
に本発明は、ハーフワードの乗算を行なうための制御信
号に応じて乗数の一部を無効化する制御ゲートを有した
デコーダと、前記制御信号に応じて、前記デコーダの出
力と部分積を無効化させるための信号を選択するデコー
ダ信号抑制器と、XHとXLSとYHが入力される第１ブロッ
クと、XLとYHが入力される第２ブロックと、XHとXLSとY
Lが入力される第３ブロックと、XLとYLが入力される第
４ブロックからなる部分積生成部を備えたものである。
【００１４】前記制御信号に応じて、前記デコーダは乗
数の一部を無効化にした後デコードし、前記デコーダ信
号抑制器はデコード信号を無効化したものを前記部分積
生成部へ入力し、第３ブロックの一部が第４ブロックの
符号拡張として動作することにより、XH・YH、XL・YLの
乗算を行なう。
数の一部を無効化にした後デコードし、前記デコーダ信
号抑制器はデコード信号を無効化したものを前記部分積
生成部へ入力し、第３ブロックの一部が第４ブロックの
符号拡張として動作することにより、XH・YH、XL・YLの
乗算を行なう。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図６を用いて説明する。
て、図１〜図６を用いて説明する。
【００１６】図１は本発明の一実施の形態に係る乗算器
の概略構成を示したものである。本演算器は、４つのブ
ロック(101,102,103,104)、セレクタ部(105)、デコーダ
部(110,111)、デコード信号抑制器(107,108)、多入力加
算器(109)を具備し、１ワードの乗算、ハーフワードの
２つの乗算を実行するように構成される。
の概略構成を示したものである。本演算器は、４つのブ
ロック(101,102,103,104)、セレクタ部(105)、デコーダ
部(110,111)、デコード信号抑制器(107,108)、多入力加
算器(109)を具備し、１ワードの乗算、ハーフワードの
２つの乗算を実行するように構成される。
【００１７】以上のように構成された乗算器について、
以下、その詳細な構成を述べる。図１において、多入力
加算器(109)は、図３に示すようにツリー加算器(503)と
桁上げ伝搬加算器(504)及びアンドゲート(501,502)から
構成される。制御信号(100)が１の場合は、８ビットの
桁から９ビットの桁へのキャリーを伝搬させ、制御信号
(100)が０の場合は、８ビットの桁から９ビットの桁へ
のキャリーをアンドゲート(501,502)により０にする。
以下、その詳細な構成を述べる。図１において、多入力
加算器(109)は、図３に示すようにツリー加算器(503)と
桁上げ伝搬加算器(504)及びアンドゲート(501,502)から
構成される。制御信号(100)が１の場合は、８ビットの
桁から９ビットの桁へのキャリーを伝搬させ、制御信号
(100)が０の場合は、８ビットの桁から９ビットの桁へ
のキャリーをアンドゲート(501,502)により０にする。
【００１８】セレクタ部(105)は、XHとXLSの選択を行な
い、出力信号は第３ブロックへ入力される。第１ブロッ
ク(101)には、XH、XLS、DEC_H(110)で出力されたデコー
ド信号が入力され、第２ブロック(102)には、XLとデコ
ード信号抑制器(108)の出力信号が入力される。第３ブ
ロック(103)内の第１サブブロック(1031)には、セレク
タ部(105)の出力、デコード信号抑制器(107)の出力信号
が入力され、第３ブロック内の第２サブブロック(1032)
には、セレクタ部(105)の出力、DEC_L(111)で出力され
たデコード信号が入力される。第４ブロック(104)に
は、XL、DEC_L(111)で出力されたデコード信号が入力さ
れる。
い、出力信号は第３ブロックへ入力される。第１ブロッ
ク(101)には、XH、XLS、DEC_H(110)で出力されたデコー
ド信号が入力され、第２ブロック(102)には、XLとデコ
ード信号抑制器(108)の出力信号が入力される。第３ブ
ロック(103)内の第１サブブロック(1031)には、セレク
タ部(105)の出力、デコード信号抑制器(107)の出力信号
が入力され、第３ブロック内の第２サブブロック(1032)
には、セレクタ部(105)の出力、DEC_L(111)で出力され
たデコード信号が入力される。第４ブロック(104)に
は、XL、DEC_L(111)で出力されたデコード信号が入力さ
れる。
【００１９】図２は、図１の詳細な構成を示す。説明の
便宜上、被乗数X(X0〜X7)、乗数Y(Y0〜Y7)は８ビット、
ブースのデコーダは２次とする。また、１ワードの乗算
時は制御信号(100)を１、ハーフワードの乗算時は制御
信号を０とする。
便宜上、被乗数X(X0〜X7)、乗数Y(Y0〜Y7)は８ビット、
ブースのデコーダは２次とする。また、１ワードの乗算
時は制御信号(100)を１、ハーフワードの乗算時は制御
信号を０とする。
【００２０】同図において、部分積発生器4010〜4019
は、図１の第１ブロック(101)、部分積発生器4020〜402
7は、図１の第２ブロック(102)に相当する。部分積発生
器4110〜4113は、図１の第３ブロックの第１サブブロッ
ク(1031)に相当し、部分積発生器4120〜4125は、図１の
第３ブロックの第２サブブロック(1032)に相当する。部
分積発生器4040〜4047は、図１の第４ブロック(104)に
相当する。406〜409はデコード部からの出力信号であ
る。410〜413はデコーダ信号抑制器(40〜43)の出力信号
であり、制御信号(100)が０の場合は０となる。
は、図１の第１ブロック(101)、部分積発生器4020〜402
7は、図１の第２ブロック(102)に相当する。部分積発生
器4110〜4113は、図１の第３ブロックの第１サブブロッ
ク(1031)に相当し、部分積発生器4120〜4125は、図１の
第３ブロックの第２サブブロック(1032)に相当する。部
分積発生器4040〜4047は、図１の第４ブロック(104)に
相当する。406〜409はデコード部からの出力信号であ
る。410〜413はデコーダ信号抑制器(40〜43)の出力信号
であり、制御信号(100)が０の場合は０となる。
【００２１】セレクタ部(105)は、制御信号(100)が１の
時、X3〜X6とX4〜X7を第３ブロック内の部分積発生器へ
出力し、制御信号(100)が０の時は、X3と０を第３ブロ
ック内の部分積発生器へ出力する。
時、X3〜X6とX4〜X7を第３ブロック内の部分積発生器へ
出力し、制御信号(100)が０の時は、X3と０を第３ブロ
ック内の部分積発生器へ出力する。
【００２２】各ブロック内の部分積発生器は図４に真理
値表に基づくものであり、60〜62の信号が全て０の場
合、出力は０となる。部分積発生器で出力された部分積
は多入力加算器(109)へ入力される。
値表に基づくものであり、60〜62の信号が全て０の場
合、出力は０となる。部分積発生器で出力された部分積
は多入力加算器(109)へ入力される。
【００２３】１ワードの乗算を行なう場合の計算過程を
図５に示す。セレクタ部(105)はX3〜X6、X4〜X7を出力
するので、第３ブロック内の第２サブブロック(412)で
は、デコードの出力信号(406,407)により部分積発生器
(4120〜4125)はX・Yを求めるための部分積を出力する。
第３ブロック内の第１サブブロック(411)では、デコー
ダの出力信号(406,407)がデコーダ信号抑制器(40,41)に
より０とされないので、部分積発生器(4110〜4113)はX
・Yを求めるための部分積を出力する。
図５に示す。セレクタ部(105)はX3〜X6、X4〜X7を出力
するので、第３ブロック内の第２サブブロック(412)で
は、デコードの出力信号(406,407)により部分積発生器
(4120〜4125)はX・Yを求めるための部分積を出力する。
第３ブロック内の第１サブブロック(411)では、デコー
ダの出力信号(406,407)がデコーダ信号抑制器(40,41)に
より０とされないので、部分積発生器(4110〜4113)はX
・Yを求めるための部分積を出力する。
【００２４】第１ブロック(101)及び第４ブロック(104)
は、従来例で示した図７の第１ブロック(1101)及び第４
ブロック(1104)と同じ働きをし、部分積発生器(4010〜4
019,4040〜4047)はX・Yを求めるための部分積を出力す
る。
は、従来例で示した図７の第１ブロック(1101)及び第４
ブロック(1104)と同じ働きをし、部分積発生器(4010〜4
019,4040〜4047)はX・Yを求めるための部分積を出力す
る。
【００２５】第２ブロック(102)では、デコーダの出力
信号(408,409)がデコーダ信号抑制器(42,43)により０と
されないので、部分積発生器(4020〜4027)はX・Yを求め
るための部分積を出力する。
信号(408,409)がデコーダ信号抑制器(42,43)により０と
されないので、部分積発生器(4020〜4027)はX・Yを求め
るための部分積を出力する。
【００２６】部分積発生器の出力を多入力加算器にて加
算を行なう際、キャリーは伝搬するのでX・Yの乗算が可
能となる。
算を行なう際、キャリーは伝搬するのでX・Yの乗算が可
能となる。
【００２７】ハーフワードの乗算を行なう場合の計算過
程を図６に示す。第３ブロック内の第２サブブロック(4
12)では、セレクタ部(105)の出力はX3と０になるので、
デコーダの出力信号(406,407)により部分積発生器(4120
〜4125)はXL・YLを求めるための符号拡張を出力する。
第３ブロック内の第１サブブロック(411)では、デコー
ダ信号抑制器(40,41)の出力信号が０となるので部分積
発生器(4110〜4113)は０を出力する。
程を図６に示す。第３ブロック内の第２サブブロック(4
12)では、セレクタ部(105)の出力はX3と０になるので、
デコーダの出力信号(406,407)により部分積発生器(4120
〜4125)はXL・YLを求めるための符号拡張を出力する。
第３ブロック内の第１サブブロック(411)では、デコー
ダ信号抑制器(40,41)の出力信号が０となるので部分積
発生器(4110〜4113)は０を出力する。
【００２８】第１ブロック(101)及び第４ブロック(104)
は、従来例で示した図７の第１ブロック(1101)及び第４
ブロック(1104)と同じ働きをし、第１ブロック内の部分
積発生器(4010〜4019)はXH・YH、第４ブロック内の部分
積発生器(4040〜4047)はXL・YLを求めるための部分積を
出力する。
は、従来例で示した図７の第１ブロック(1101)及び第４
ブロック(1104)と同じ働きをし、第１ブロック内の部分
積発生器(4010〜4019)はXH・YH、第４ブロック内の部分
積発生器(4040〜4047)はXL・YLを求めるための部分積を
出力する。
【００２９】第２ブロック(102)では、デコーダ信号抑
制器(42,43)の出力信号が０となるので部分積発生器(40
20〜4027)は０を出力する。部分積発生器の出力を多入
力加算器にて加算を行なう際、８ビット目から９ビット
目へのキャリーが０となるので、XH・YH、XL・YLの乗算
が実行される。
制器(42,43)の出力信号が０となるので部分積発生器(40
20〜4027)は０を出力する。部分積発生器の出力を多入
力加算器にて加算を行なう際、８ビット目から９ビット
目へのキャリーが０となるので、XH・YH、XL・YLの乗算
が実行される。
【００３０】
【発明の効果】以上のような説明から明らかなように、
ハーフワードの乗算を行なうための付加回路は、被乗数
のビット長の増加に対しては前記セレクタ部の増加、乗
数のビット長の増加に対しては前記デコーダ信号抑制器
の増加となる。
ハーフワードの乗算を行なうための付加回路は、被乗数
のビット長の増加に対しては前記セレクタ部の増加、乗
数のビット長の増加に対しては前記デコーダ信号抑制器
の増加となる。
【００３１】乗数、被乗数をNビットとした場合、セレ
クタ部のゲート数はN、デコーダのゲート数は3N/2とな
り、乗数と被乗数のビット長の和に比例するという有利
な効果が得られる。
クタ部のゲート数はN、デコーダのゲート数は3N/2とな
り、乗数と被乗数のビット長の和に比例するという有利
な効果が得られる。
【図１】本発明の一実施の形態に係る乗算器の概略構成
図
図
【図２】同実施の形態に係る乗算器の詳細な構成図
【図３】同実施の形態に係る多入力加算器でのキャリー
を無効化する手段を示した図
を無効化する手段を示した図
【図４】同実施の形態に係る部分積発生器の動作図
【図５】同実施の形態に係る１ワードの乗算を行なう場
合の動作説明図
合の動作説明図
【図６】同実施の形態に係るハーフワードの乗算を行な
う場合の動作説明図
う場合の動作説明図
【図７】従来の乗算器の概略構成図
１００ 制御信号 １０１ 第１ブロック １０２ 第２ブロック １０３ 第３ブロック １０４ 第４ブロック １０３１ 第１サブブロック １０３２ 第２サブブロック １０５ セレクタ部 １１０，１１１ デコーダ部 １０７，１０８ デコーダ信号抑制器 １０９ 多入力加算器
Claims (1)
- 【請求項１】 １ワードの被乗数と１ワードの乗数との
積を求める演算器であって、 ハーフワードの乗算を行なうための制御信号に応じて乗
数の一部を無効化する制御ゲートを有したデコーダと、 前記制御信号に応じて、前記デコーダの出力と部分積を
無効化させるための信号を選択するデコーダ信号抑制器
と、 被乗数の上位ハーフワード（以下XH）と下位ハーフワー
ド（以下XL）の最上位ビット（以下XLS）と乗数の上位
ハーフワード（以下YH）が入力される第１ブロックと、 前記XLと前記YHが入力される第２ブロックと、 前記XHとXLSと乗数の下位ハーフワード（以下YL）が入
力される第３ブロックと、 前記XLと前記YLが入力される第４ブロックからなる部分
積生成部とを具備し、 前記制御信号に応じて、前記デコーダは乗数の一部を無
効化にした後デコードし、前記デコーダ信号抑制器はデ
コード信号を無効化したものを前記部分積生成部へ入力
し、第３ブロックの一部が第４ブロックの符号拡張とし
て動作することにより、XH・YH、XL・YLの乗算を行なう
ことを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31912496A JP3186612B2 (ja) | 1996-11-29 | 1996-11-29 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31912496A JP3186612B2 (ja) | 1996-11-29 | 1996-11-29 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10161852A true JPH10161852A (ja) | 1998-06-19 |
| JP3186612B2 JP3186612B2 (ja) | 2001-07-11 |
Family
ID=18106739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31912496A Expired - Fee Related JP3186612B2 (ja) | 1996-11-29 | 1996-11-29 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186612B2 (ja) |
-
1996
- 1996-11-29 JP JP31912496A patent/JP3186612B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186612B2 (ja) | 2001-07-11 |
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