JPH10154099A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】各々のプロセッサの実行能力を著しく低下させ
ることなく、複数のプロセッサ間でデータの共有化を行
えるようにすること。 【解決手段】プロセッサ部１と、２ポートアクセスが可
能なメインキャッシュメモリ部２と、２ポートアクセス
が可能なリンクキャッシュメモリ部３と、バス調停部４
と、外部メモリ部５と、他のリンク通信制御部との通信
を行うリンク通信制御部６とを有する処理システムを複
数個備え、バス調停部４は、リンク通信制御部６からの
リードアクセスと外部メモリ部５からのリード・ライト
アクセスの調停を行い、メインキャッシュメモリ部２
は、プロセッサ部１からリード・ライトが可能であり、
バス調停部４からもリード・ライトが可能であり、リン
クキャッシュメモリ部３は、プロセッサ部１からリード
が可能であり、リンク通信制御部６からはライトが可能
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
を用いて、各々のプロセッサに役割を分担させ、かつ、
各々が連携することにより、全体で高速なデジタル信号
処理を実現させる情報処理装置に関する。

【０００２】

【従来の技術】近年、画像、音声、ＣＧ（コンピュータ
グラフィックス）等の高速なデジタル信号処理能力を必
要とするアプリケーションを用いたマルチメディアサー
ビスが実現されつつある。実現方法の１つに、デジタル
信号処理専用のプロセッサであるＤＳＰ（Digital Sign
al Processor）を用いる方法がある。

【０００３】この方法の利点は、プログラムにより動作
するため、同一のＤＳＰにおいてプログラムの変更によ
り、色々なアプリケーションを動作させることができ
る。反面、ＤＳＰは汎用性を持っているために、ある１
つのアプリケーション向けに専用ＬＳＩ（大規模集積回
路）を設計した場合に比較して、実行処理能力が低くな
らざるを得ない。そこで複数のＤＳＰを用いて、各々の
ＤＳＰに役割分担させ、かつ、各々が連携することによ
り、全体で高速なデジタル信号処理を実現させる手法が
試みられている。

【０００４】図１０は従来例の複数のＤＳＰを用いた情
報処理装置の説明図（１）である。図１０において、情
報処理装置には、デジタル信号処理専用のプロセッサで
あるＤＳＰ１１ａ、１１ｂ、アクセス競合の調停をする
バス調停回路１４ａ、１４ｂ、外部記憶部である外部メ
モリ１５ａ、１５ｂ、他のＤＳＰ側との通信の制御を行
うリンク通信制御部１６ａ、１６ｂが設けてある。

【０００５】複数ＤＳＰを用いた場合に問題になるの
が、データの共有によるアクセス競合である。図１０の
ようにＤＳＰと外部メモリが接続されている場合を考え
る。ＤＳＰ１１ａとＤＳＰ１１ｂから同時に外部メモリ
１５ａに対してアクセスが発生した場合、ＤＳＰ１１ｂ
の要求はリンク通信制御部１６ｂ、１６ａを通してバス
調停回路１４ａに伝わる。ここで、ＤＳＰ１１ａとＤＳ
Ｐ１１ｂのアクセス競合が起こり、どちらかのアクセス
を待たせる必要がある。

【０００６】バス調停回路１４ａは、このアクセスの競
合を調停する回路で、各ＤＳＰはバス調停回路１４ａに
対してバス要求を出し、バスの権利を取得してから初め
て外部メモリ１５ａに対してアクセスを開始する。従っ
て、メモリアクセスが頻繁に行われるアプリケーション
の場合、ＤＳＰがメモリアクセス競合により待たされる
ことになり、ＤＳＰを２個用いたからといって、２倍の
能力を持つ情報処理装置にはならなかった。

【０００７】また、ＤＳＰの能力を高めるために、外部
メモリとの間に高速なアクセスが可能なメモリであるキ
ャッシュメモリを配置する構成が考えられる。この手法
により、図１０の情報処理装置よりはＤＳＰ自体の能力
は向上するが、アクセス競合の問題は依然残ったままで
あると共に、複数のキャッシュメモリを利用する際に問
題となる、データのコンシステンシ（一貫性）を保つた
めの通信オーバヘッドが発生する。簡単にこの問題を図
１１で述べる。

【０００８】図１１は従来例の複数のＤＳＰを用いた情
報処理装置の説明図（２）である。図１１において、情
報処理装置には、デジタル信号処理専用のプロセッサで
あるＤＳＰ１１ａ、１１ｂ、高速なアクセスが可能なメ
モリであるキャッシュメモリ１２ａ、１２ｂ、アクセス
競合の調停をするバス調停回路１４ａ、１４ｂ、外部記
憶部である外部メモリ１５ａ、１５ｂ、他のＤＳＰ側と
の通信の制御を行うリンク通信制御部１６ａ、１６ｂが
設けてある。

【０００９】図１１のキャッシュメモリ１２ａとキャッ
シュメモリ１２ｂに同じアドレスのデータが存在してい
る場合、ＤＳＰ１１ａがそのデータを書き換えると、Ｄ
ＳＰにとって同じアドレスのデータであるにもかかわら
ず、データの内容がＤＳＰ１１ａ側とＤＳＰ１１ｂ側と
では異なってしまう。

【００１０】このような状態を回避するために、キャッ
シュメモリ間において何らかの通信をする必要が生じ
る。通信をすることで、キャッシュメモリ１２ａの変更
データをキャッシュメモリ１２ｂへ送信するか、あるい
はキャッシュメモリ１２ｂにある古いデータを消去する
ような要求を送信することにより、データのコンシステ
ンシは保たれる。

【００１１】しかし、データの書き換えが発生する度に
このような通信を行わねばならず、また、キャッシュメ
モリにおいて、通信処理とＤＳＰからの要求とを全く独
立に動作させることができないため、通信処理によりＤ
ＳＰの要求が待たされる可能性があり、ＤＳＰの実行能
力を低下させることになってしまっていた。

【００１２】

【発明が解決しようとする課題】しかしながら、前記従
来の技術に従っていると、次のような課題があった。 （１）メモリアクセスが頻繁に行われるアプリケーショ
ンの場合、ＤＳＰがメモリアクセス競合により待たされ
ることになり、ＤＳＰを２個用いたからといって、２倍
の能力を持つ情報処理装置にはならなかった。

【００１３】（２）キャッシュメモリを配置する場合、
１つのキャッシュメモリと別のキャッシュメモリに同じ
アドレスのデータが存在している場合、１つのキャッシ
ュメモリのデータの書き換えが発生する度に通信を行わ
ねばならず、また、キャッシュメモリにおいて、通信処
理とＤＳＰからの要求とを全く独立に動作させることが
できないため、通信処理によりＤＳＰの要求が待たされ
る可能性があり、ＤＳＰの実行能力を低下させることに
なってしまっていた。

【００１４】本発明は、このような従来の課題を解決
し、複数のプロセッサを用いて、各々のプロセッサに役
割分担させ、かつ、各々が連携することにより、全体で
高速なデジタル信号処理を実現させる情報処理装置にお
いて、各々のプロセッサの実行能力を著しく低下させる
ことなく、複数のプロセッサ間でデータの共有化を行え
るようにすることを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理説明
図である。図１中、１はプロセッサ部、２はメインキャ
ッシュメモリ部、３はリンクキャッシュメモリ部、４は
バス調停部、５は外部メモリ部、６はリンク通信制御部
である。

【００１６】本発明は前記従来の課題を解決するため次
のように構成した。 （１）：デジタル処理を行うプロセッサ部１と、２ポー
トアクセスが可能なキャッシュメモリを有するメインキ
ャッシュメモリ部２と、２ポートアクセスが可能なキャ
ッシュメモリを有するリンクキャッシュメモリ部３と、
アクセス競合の調停を行うバス調停部４と、情報を記憶
する外部メモリ部５と、他のリンク通信制御部との通信
の制御を行うリンク通信制御部６とを有する処理システ
ムを複数個備え、前記バス調停部４は、前記リンク通信
制御部６からのリードアクセスと前記外部メモリ部５か
らのリード・ライトアクセスの調停を行い、前記メイン
キャッシュメモリ部２は、前記プロセッサ部１からリー
ド・ライトが可能であり、前記バス調停部４からもリー
ド・ライトが可能であり、前記リンクキャッシュメモリ
部３は、前記プロセッサ部１からリードが可能であり、
前記リンク通信制御部６からはライトが可能とする。

【００１７】（２）：前記（１）の情報処理装置におい
て、前記メインキャッシュメモリ部２は、前記リンク通
信制御部６からのリード要求に対して、前記キャッシュ
メモリ内にデータが存在する場合は、即座にその要求に
答え、前記キャッシュメモリ内にデータが存在しない場
合は、前記外部メモリ部５へデータを要求し、要求デー
タが前記バス調停部４を経て前記キャッシュメモリ内に
格納された後、前記リンク通信制御部６からの前記要求
に答える。

【００１８】（３）：前記（１）の情報処理装置におい
て、前記メインキャッシュメモリ部２は、前記リンク通
信制御部６からのリード要求に対して、前記キャッシュ
メモリ内にデータが存在する場合は、即座にその要求に
答え、前記キャッシュメモリ内にデータが存在しない場
合は、前記外部メモリ部５に存在するデータを、前記キ
ャッシュメモリに格納せずに前記バス調停部４にて前記
リンク通信制御部６へ直接引き渡す。

【００１９】（４）：前記（１）の情報処理装置におい
て、前記メインキャッシュメモリ部２に、前記外部メモ
リ部５のアドレス領域にマッピングされないデータ転送
領域を設ける。

【００２０】（５）：前記（１）の情報処理装置におい
て、前記メインキャッシュメモリ部２及び前記リンクキ
ャッシュメモリ部３は、前記プロセッサ部１からのデー
タプリフェッチによる要求データをそれぞれのキャッシ
ュメモリへ格納するのを待たずに、前記プロセッサ部１
を動作させる。

【００２１】（６）：前記（１）の情報処理装置におい
て、前記メインキャッシュメモリ部２に、データのライ
ト時にキャッシュメモリ内に要求するアドレスのデータ
が存在しなくても、前記外部メモリ部５からデータを読
み出さなくする機能を有する。

【００２２】（７）：前記（１）の情報処理装置におい
て、前記メインキャッシュメモリ部２及び前記リンクキ
ャッシュメモリ部３は、データのアクセス時に要求する
アドレスのデータが存在していた場合、前記キャッシュ
メモリ内から該当データを無効化する機能を有する。

【００２３】（作用）前記構成に基づく作用を説明す
る。バス調停部４で、リンク通信制御部６からのリード
アクセスと外部メモリ部５からのリード・ライトアクセ
スの調停を行い、メインキャッシュメモリ部２では、直
接接続されている外部メモリ部５のアドレス領域を対象
とし、プロセッサ部１からリード・ライトが可能であ
り、バス調停部４からもリード・ライトが可能であり、
リンクキャッシュメモリ部３では、他の処理システムに
ある外部メモリ部のアドレス領域を対象として、プロセ
ッサ部１からリードが可能であり、リンク通信制御部６
からはライトが可能である。このため、各々のプロセッ
サに役割分担させ、かつ、各々が連携することにより、
各々のプロセッサの実行能力を著しく低下させることな
く、複数のプロセッサ間でデータの共有化を行える。

【００２４】また、メインキャッシュメモリ部２で、リ
ンク通信制御部６からのリード要求に対して、キャッシ
ュメモリ内にデータが存在する場合は、即座にその要求
に答え、キャッシュメモリ内にデータが存在しない場合
は、外部メモリ部５へデータを要求し、要求データがバ
ス調停部４を経てキャッシュメモリ内に格納された後、
リンク通信制御部６からの前記要求に答える。このた
め、同じデータのアクセスに対してキャッシュメモリか
ら高速で応答が可能となる。

【００２５】さらに、メインキャッシュメモリ部２で、
リンク通信制御部６からのリード要求に対して、キャッ
シュメモリ内にデータが存在する場合は、即座にその要
求に答え、キャッシュメモリ内にデータが存在しない場
合は、外部メモリ部５に存在するデータを、キャッシュ
メモリに格納せずにバス調停部４にてリンク通信制御部
６へ直接引き渡す。このため、他の処理システムが１度
しか使用しないようなデータ等はキャッシュメモリを使
用せず、キャッシュメモリの効率的な使用が可能とな
る。

【００２６】また、メインキャッシュメモリ部２に、外
部メモリ部５のアドレス領域にマッピングされないデー
タ転送領域を設ける。このため、主に他の処理システム
とのデータ通信用のデータ等の再利用されないものは外
部メモリ部５とのアクセスを省くことができ、プロセッ
サの処理能力を向上することができる。

【００２７】さらに、メインキャッシュメモリ部２及び
リンクキャッシュメモリ部３は、プロセッサ部１からの
データプリフェッチによる要求データをそれぞれのキャ
ッシュメモリへ格納するのを待たずに、プロセッサ部１
を動作させる。このため、キャッシュメモリ内にあるデ
ータへのアクセスか、プリフェッチ要求を出したキャッ
シュメモリ部以外へのアクセスでプロセッサが動作して
いれば、キャッシュメモリの２ポートを利用して、プロ
セッサの実行能力を低下させることなく動作させること
ができる。

【００２８】また、メインキャッシュメモリ部２に、デ
ータのライト時にキャッシュメモリ内に要求するアドレ
スのデータが存在しなくても、外部メモリ部５からデー
タを読み出さなくする。このため、画像データ等の明ら
かに書き換えられるデータの読み出しを省くことがで
き、プロセッサの処理能力を向上することができる。

【００２９】さらに、メインキャッシュメモリ部２及び
リンクキャッシュメモリ部３は、データのアクセス時に
要求するアドレスのデータが存在していた場合、キャッ
シュメモリ内から該当データを無効化する。このため、
他の処理システムの新しいデータが必要なときにリンク
通信制御部６からアクセスすることができる。

【００３０】

【発明の実施の形態】図２〜図９は本発明の実施の形態
を示した図である。以下、図面に基づいて本発明の実施
の形態を説明する。 （１）：情報処理装置の説明 図２は装置構成図、図３は２つのキャッシュの説明図、
図４はメインキャッシュメモリの説明図、図５はリンク
キャッシュメモリの説明図である。以下、図２〜図５に
基づいて情報処理装置の説明をする。

【００３１】：装置構成の説明 図２において、情報処理装置には、ＤＳＰ１１ａ、１１
ｂ、メインキャッシュメモリ１２ａ、１２ｂ、リンクキ
ャッシュメモリ１３ａ、１３ｂ、バス調停部１４ａ、１
４ｂ、外部メモリ１５ａ、１５ｂ、他のＤＳＰとの通信
の制御を行うリンク通信制御部１６ａ、１６ｂが設けて
ある。

【００３２】ＤＳＰ１１ａ、１１ｂは、デジタル信号処
理専用のプロセッサである。メインキャッシュメモリ１
２ａ、１２ｂは、２ポートアクセスが可能なキャッシュ
メモリである。リンクキャッシュメモリ１３ａ、１３ｂ
は、２ポートアクセスが可能なキャッシュメモリであ
る。バス調停部１４ａ、１４ｂは、アクセス競合の調停
をするものである。外部メモリ１５ａ、１５ｂは、外部
記憶部である。リンク通信制御部１６ａ、１６ｂは、他
のＤＳＰ側との通信の制御を行うものである。

【００３３】：２つのキャッシュメモリの説明 本発明では１つのＤＳＰに対して、用途別に２つのキャ
ッシュメモリであるメインキャッシュメモリとリンクキ
ャッシュメモリを用いる。図２を例に各々のキャッシュ
メモリの用途を説明する。

【００３４】メインキャッシュメモリ１２ａは、直下に
ある外部メモリ１５ａのアドレス領域を対象として、プ
ロセッサ側であるＤＳＰ１１ａ部側からはリード・ライ
ト可能なように、バス調停部１４ａ側からもリード・ラ
イト可能なように、２ポートアクセスが可能なキャッシ
ュメモリとして構成する。

【００３５】リンクキャッシュメモリ１３ａは、他のデ
ータ処理システム（他のＤＳＰ側）にある外部メモリ部
のアドレス領域を対象とし、プロセッサ側であるＤＳＰ
１１ａ部側からはリード可能（ライト不可能）なよう
に、リンク通信制御部１６ａからはライト可能（リード
不可能）なように、２ポートアクセスが可能なキャッシ
ュメモリとして構成する。

【００３６】図３は２つのキャッシュメモリの説明図で
あり、メインキャッシュメモリとリンクキャッシュメモ
リの違いを示している。図３において、ＤＳＰ部からの
アクセスは、メインキャッシュメモリに対してリード・
ライト可能であり、リンクキャッシュメモリに対してリ
ードのみ可能である。

【００３７】リンク通信制御部からのアクセスは、メイ
ンキャッシュメモリに対してバス調停部を経由してリー
ドのみが可能であり、リンクキャッシュメモリに対して
ライトのみ可能である。

【００３８】リンク通信制御部へのアクセスは、メイン
キャッシュメモリからはなしであり、リンクキャッシュ
メモリからはリード要求である。外部メモリ部からのア
クセスは、メインキャッシュメモリに対してバス調停部
を経由してリード・ライトが可能であり、リンクキャッ
シュメモリに対してはなしである。

【００３９】外部メモリ部へのアクセスは、メインキャ
ッシュメモリからはリード・ライト要求が可能であり、
リンクキャッシュメモリからはなしである。扱うデータ
の領域は、メインキャッシュメモリは直下にある外部メ
モリ内のデータであり、リンクキャッシュメモリは他の
ＤＳＰ側の外部メモリ内のデータである。

【００４０】このように、キャッシュメモリを２ポート
化することで、メインキャッシュメモリ、リンクキャッ
シュメモリ部ともに、プロセッサ（ＤＳＰ）部とリンク
通信制御部からのアクセスを独立に行えるようになる。

【００４１】また、データのコンシステンシを保つため
の通信制御を全く行わないことで、リンク通信制御部間
の通信トラフィックを軽減し、本来の目的であるデータ
通信のみを行うことができる。

【００４２】：データのコンシステンシを保つための
通信制御の説明 データのコンシステンシを保つための通信制御とは、各
々のキャッシュメモリに同一のアドレスのデータが存在
し、片側のキャッシュメモリ内のデータを変更した場
合、もう一方のキャッシュメモリ内のデータも同じよう
に変更したり、無効化するための、通信制御のことであ
る。この機能は、汎用プロセッサを用いたマルチプロセ
ッサシステムにおいて必須のものとされている。

【００４３】しかし、信号処理に特化して考えてみる
と、必ずしも即座に古いデータを新しいデータで書き換
えてしまってはならないタイミングが存在しうる。例え
ば、図２のＤＳＰ１１ａの処理結果をＤＳＰ１１ｂで利
用する場合、ＤＳＰ１１ａよりＤＳＰ１１ｂが少し処理
が遅い場合、ＤＳＰ１１ｂの処理が終了する以前にＤＳ
Ｐ１１ａの次の処理結果で前の処理結果が上書きされる
と、ＤＳＰ１１ｂで正常な処理結果が出力されなくなっ
てしまう。

【００４４】従って、ＤＳＰ１１ａの処理結果をＤＳＰ
１１ｂで利用する場合でＤＳＰ１１ａよりＤＳＰ１１ｂ
の処理が遅い場合、ＤＳＰ１１ｂが必要とするデータの
アドレスが存在していれば、ＤＳＰ１１ａは、ＤＳＰ１
１ｂがメインキャッシュメモリ１２ａ内のそのデータを
リードしてくれるまで待ち、その後、ＤＳＰ１１ａの次
の処理結果をメインキャッシュメモリ１２ａ内に書き込
むようにする。

【００４５】：ＤＳＰ１１ａの新しい処理結果をＤＳ
Ｐ１１ｂで利用する場合の説明 ＤＳＰ１１ｂがＤＳＰ１１ａの新しい処理結果が欲しい
場合は、ＤＳＰ１１ｂがリンクキャッシュメモリ１３ｂ
内にある古いデータを無効化する機能を持たせ、新たに
データのリード要求をＤＳＰ１１ａ側に出すことで実現
できる。

【００４６】即ち、データ転送タイミングはアプリケー
ション特有のものであるため、ＤＳＰ側にデータ転送タ
イミングの制御を委ね、ＤＳＰ側でキャッシュ制御がで
きるインタフェースをキャッシュメモリ側に備えるよう
にする。

【００４７】：アドレス空間に外部メモリにマッピン
グしないデータ転送空間を備える場合の説明 複数のブロックからなる信号処理アプリケーションの場
合、ブロック間のデータ転送用にＦＩＦＯ（First In F
irst Out）メモリや、２バンク構成のバッファを用い
る。このデータ転送用のデータは、最終的な処理結果に
用いないデータであるため、主記憶等のメモリに記憶し
ておく必要のないデータである。

【００４８】このような場合、図２のような本発明に適
用すると、メインキャッシュメモリにライトし、他のＤ
ＳＰがリンクキャッシュメモリを介してこのライトした
データを読みだすことになる。これでも実現可能である
が、通常のキャッシュ動作を考えるとキャッシュメモリ
内のデータはいずれ外部メモリに書き戻されることにな
る。しかし、書き戻しても再利用しないため、書き戻し
のためのメモリアクセスは無駄になり、このメモリアク
セス最中、他のメモリアクセスは待たされることにな
る。このため、ＤＳＰの処理能力を低下させてしまう可
能性がある。

【００４９】そこで、メインキャッシュメモリ部に書き
戻し不要のデータを扱う構成を付加する。この書き戻し
不要ということは、外部メモリにマッピングしていても
無駄であるため、アドレス空間に外部メモリにマッピン
グしないデータ転送空間（データ転送領域）を備える。
そして、キャッシュがミスした場合の外部メモリ部から
のデータ読み出しも省くようにする。

【００５０】また、データ転送空間のデータに対して、
他のＤＳＰからリード要求があった場合、そのデータを
他のＤＳＰに引き渡したのち、メインキャッシュメモリ
部において、そのデータを自ら無効化することとする。
また、ＤＳＰは、データ転送空間にデータを書き込むと
き、データ転送空間にデータかないこと（無効化）を確
認して書き込むことにする。これによりＦＩＦＯメモリ
的な動作が可能となる。なお、この無効化（クリア）
は、データ転送空間にデータがあると新たにライトでき
ないためであり、これは後述するアドレスタグ比較部２
４が行う。

【００５１】例えば、ＤＳＰ１１ａとＤＳＰ１１ｂに処
理速度差があり、ＤＳＰ１１ａの処理結果をＤＳＰ１１
ｂが処理するようなプログラム構成で、ＤＳＰ１１ｂの
処理が早い場合、このデータ転送領域を利用してデータ
の受け渡しを行えば、ＤＳＰ１１ｂからのデータリード
要求に対して、ＤＳＰ１１ａ側のメインキャッシュメモ
リ１２ａには所望のデータが存在しない場合が生じる。
しかし、データ転送領域は外部メモリにマッピングされ
ていないため、外部メモリから読み出すことができず、
ＤＳＰ１１ａの処理が終了し出力結果をメインキャッシ
ュメモリ１２ａ（データ転送領域）にライトしてくれる
のを待つことになる。これにより、自然と速度調整が行
われ、ＤＳＰ１１ａとＤＳＰ１１ｂの間で、セマフォの
ような特別な通信を行う必要はない。

【００５２】：データのプリフェッチ機能の説明 信号処理用途向けの機能として、データのプリフェッチ
機能を付加することができる。これは、ＤＳＰにおいて
実際にデータを利用する以前に、キャッシュメモリに対
してデータリード要求を出し、前もって外部メモリから
データを読み出しておく機能である。この要求は、直下
にある外部メモリ以外もサポートするものである。

【００５３】：外部メモリから古いデータを読み出さ
ない機能の説明 信号処理用途向けの機能として、ＤＳＰは、新たに処理
した出力データで古いデータを全て書き換えてしまうア
ドレス領域が存在した場合に、そのアドレスへのライト
アクセス時に、キャッシュメモリ内にそのアドレスのデ
ータが存在しなくても、外部メモリから古いデータを読
み出さない機能をサポートする。即ち、キャッシュメモ
リに直接書き込むようにする。

【００５４】これは明らかに書き換えられてしまうデー
タでも、キャッシュメモリ内にそのアドレスのデータが
存在しなければ、通常のキャッシュ制御であれば、外部
メモリからデータを読み出してしまうためである。

【００５５】：キャッシュメモリ内にデータを格納し
ない場合の説明 例えば、リンク通信制御部１６ａからのリード要求に対
して、メインキャッシュメモリ１２ａ内にデータが存在
しない場合は、外部メモリ部１５ａに存在するデータ
を、メインキャッシュメモリ１２ａに格納せずにバス調
停部１４ａにてリンク通信制御部１６ａへ直接引き渡す
ようにすることができる。

【００５６】これにより、他のＤＳＰ側（処理システ
ム）が１度しか使用しないようなデータ等はメインキャ
ッシュメモリ１２ａを使用しないようにすることで、Ｄ
ＳＰ１１ａが必要とするメインキャッシュメモリ１２ａ
内のデータの追い出しを防止でき、キャッシュメモリの
効率的な使用が可能となる。

【００５７】（２）：キャッシュメモリの説明 図４はメインキャッシュメモリの説明図、図５はリンク
キャッシュメモリの説明図である。以下、図４、図５に
基づいてメインキャッシュメモリとリンクキャッシュメ
モリの説明をする。

【００５８】：メインキャッシュメモリの説明 図４において、メインキャッシュメモリには、２ポート
メモリ（タグ用）２１、２ポートメモリ（データ用）２
２、アドレスタグ比較・制御部（Ａポート）２３、アド
レスタグ比較部（Ｂポート）２４が設けてある。

【００５９】２ポートメモリ（タグ用）２１は、タグ、
即ちアドレスを記憶した２ポート（ＡポートとＢポー
ト）アクセスが可能なメモリである。２ポートメモリ
（データ用）２２は、データを記憶した２ポートアクセ
スが可能なメモリである。アドレスタグ比較・制御部
（Ａポート）２３は、２ポートメモリ（タグ用）２１内
に格納されているアドレスのタグと、ＤＳＰ１１部から
のアドレスを比較するものである。アドレスタグ比較部
（Ｂポート）２４は、２ポートメモリ（タグ用）２１内
に格納されているアドレスのタグと、バス調停部１４か
らのアドレスを比較するものである。

【００６０】メインキャッシュメモリはＤＳＰ１１部か
らのアクセスに対して、アドレスタグ比較・制御部２３
にて、２ポートメモリ（タグ用）２１内にメモリされて
いる、即ちキャッシュに格納されているアドレスのタグ
と、ＤＳＰ１１部からのアドレスを比較する。

【００６１】この比較で一致していれば、ＤＳＰ１１に
対してウェイトせずに、リードアクセス時であれば２ポ
ートメモリ（データ用）２２のＡポートからデータをリ
ードし、ライトアクセス時であれば２ポートメモリ（デ
ータ用）２２にＡポートからデータを書き込む。

【００６２】前記比較で一致していない場合、ＤＳＰ１
１部に対してウェイト信号をセットし、ミス信号とミス
アドレスをバス調停部１４を経由して外部メモリ部へ通
知する。外部メモリ部は、ミスしたアドレスのデータを
読み出し、バス調停部１４を経由して２ポートメモリ
（データ用）２２にＢポートからデータを書き込み、書
き込み終了をアドレスタグ比較部（Ｂポート）２４へ通
知する。アドレスタグ比較部（Ｂポート）２４では、そ
の通知を受け取った時点で、新しいアドレスタグを２ポ
ートメモリ（データ用）２２にＢポートから書き込む。
これにより、アドレスタグ比較・制御部（Ａポート）２
３では、タグが一致し、ＤＳＰ１１部へのウェイト信号
を解除し、リードアクセス・ライトアクセスを完了させ
る。リンク通信制御部からのアクセスも、バス調停部１
４を経て同様に行われる。

【００６３】：リンクキャッシュメモリの説明 図５において、リンクキャッシュメモリには、２ポート
メモリ（タグ用）３１、２ポートメモリ（データ用）３
２、アドレスタグ比較部（Ａポート）３３、アドレスタ
グ制御部（Ｂポート）３４が設けてある。

【００６４】２ポートメモリ（タグ用）３１は、タグ
（アドレス）を記憶した２ポートアクセスが可能なメモ
リである。２ポートメモリ（データ用）３２は、データ
を記憶した２ポートアクセスが可能なメモリである。ア
ドレスタグ比較部（Ａポート）３３は、２ポートメモリ
（タグ用）３１内に格納されているアドレスのタグと、
ＤＳＰ１１部からのアドレスを比較するものである。ア
ドレスタグ制御部（Ｂポート）３４は、２ポートメモリ
（タグ用）３１内に格納されているアドレスのタグと、
リンク通信制御部１６からのアドレスを比較するもので
ある。

【００６５】リンクキャッシュメモリはＤＳＰ１１部か
らのリードアクセスに対して、メインキャッシュメモリ
と同様に動作し、アドレスタグ比較部３３にて、２ポー
トメモリ（タグ用）３１内にメモリされているアドレス
のタグと、ＤＳＰ１１部からのアドレスを比較する。

【００６６】この比較で一致していれば、ＤＳＰ１１に
対してウェイトせずに、２ポートメモリ（データ用）３
２のＡポートからデータをリードする。前記比較で一致
していない場合、ＤＳＰ１１部に対してウェイト信号を
セットし、リンク通信制御部１６にミス信号とミスアド
レスを通知する。リンク通信制御部１６は他のリンク通
信制御部へリード要求を通知する。

【００６７】このリード要求に対する回答としてリンク
通信制御部１６のアクセスが行われる。このアクセスは
ライトアクセスのみであり、データを２ポートメモリ
（データ用）３２に、新しいアドレスタグを２ポートメ
モリ（タグ用）３１に書き込む。ＤＳＰ１１側のアドレ
スタグ比較部３３では、リンク通信制御部１６からのデ
ータの書き込みにより、アドレスタグ比較が一致し、Ｄ
ＳＰ１１部へのウェイト信号を解除し、該当データのア
クセスを完了させる。

【００６８】：データプリフェッチ機能の説明 データプリフェッチ機能は、要求するアドレスのデータ
がキャッシュメモリ内に存在しなくても、通常のアクセ
スのようにデータがキャッシュメモリに格納されるまで
ＤＳＰを待たせることはせず、ＤＳＰからのアクセス自
体は正常終了（ウェイト信号をセットしない）させる。

【００６９】プリフェッチが完了する以前に、プリフェ
ッチ要求を出したキャッシュシステムに要求したデータ
がそのキャッシュメモリ内に存在しなかった時、初めて
ＤＳＰにウェイト信号がセットされる。すなわち、キャ
ッシュメモリ内にあるデータへのアクセスか、プリフェ
ッチ要求を出したキャッシュメモリ以外へのアクセスで
ＤＳＰが動作していれば、ＤＳＰの実行能力を低下させ
ることなく、外部メモリからデータを読み出せる。

【００７０】（３）：ＤＳＰを２つ接続した場合のデー
タアクセスの説明 図６はＤＳＰ１１ａが外部メモリ１５ａのアドレス領域
をリード／ライトアクセスした場合の処理フローチャー
ト、図７はＤＳＰ１１ａが外部メモリ１５ｂのアドレス
領域をリードアクセスした場合の処理フローチャート、
図８はＤＳＰ１１ａがデータ転送領域にライトアクセス
した場合の処理フローチャート、図９はＤＳＰ１１ａが
ＤＳＰ１１ｂのデータ転送領域をリードアクセスした場
合の処理フローチャートである。以下、図６〜図９に基
づいて、キャッシュ動作を考慮して、ＤＳＰを２つ接続
した場合のデータアクセス処理を説明する。

【００７１】：ＤＳＰ１１ａが外部メモリ１５ａのア
ドレス領域をリード／ライトアクセスした場合の説明 ＤＳＰ１１ａが外部メモリ１５ａのアドレス領域をリー
ド／ライトアクセスした場合の処理を図６の処理Ｓ１〜
Ｓ１１に従って説明する。

【００７２】Ｓ１：ＤＳＰ１１ａは、外部メモリ１５ａ
領域のリード／ライトアクセス要求をメインキャッシュ
メモリ１２ａに行い処理Ｓ２に移る。 Ｓ２：メインキャッシュメモリ１２ａは、ＤＳＰ１１ａ
からアクセス要求のあったデータがキャッシュ内にある
かどうか判断する。この判断でデータがキャッシュ内に
ある場合は処理Ｓ３に移り、もしない場合は処理Ｓ６に
移る。

【００７３】Ｓ３：メインキャッシュメモリ１２ａは、
ＤＳＰ１１ａからアクセス要求がリードかライトかを判
断する。この判断でリード要求の場合は処理Ｓ４に移
り、もしライト要求の場合は処理Ｓ５に移る。

【００７４】Ｓ４：メインキャッシュメモリ１２ａは、
ＤＳＰ１１ａにデータを出力しこの処理を終了する。 Ｓ５：前記処理Ｓ３の判断でライト要求の場合は、メイ
ンキャッシュメモリ１２ａにデータを書き込みこの処理
を終了する。

【００７５】Ｓ６：前記処理Ｓ２の判断でアクセス要求
のあったデータがキャッシュ内にない場合、メインキャ
ッシュメモリ１２ａは、ＤＳＰ１１ａからアクセス要求
がリードかライトかを判断する。この判断でリード要求
の場合は処理Ｓ７に移り、もしライト要求の場合は処理
Ｓ９に移る。

【００７６】Ｓ７：メインキャッシュメモリ１２ａは、
バス調停部１４ａを経て外部メモリ１５ａにデータリー
ド要求を行い、バス調停部１４ａを経て外部メモリ１５
ａからメインキャッシュメモリ１２ａ内にデータを格納
し処理Ｓ８に移る。

【００７７】Ｓ８：メインキャッシュメモリ１２ａは、
ＤＳＰ１１ａにデータを出力しこの処理を終了する。 Ｓ９：前記処理Ｓ６の判断でライト要求の場合は、メイ
ンキャッシュメモリ１２ａは、外部メモリ１５ａからの
データリードを行う指示（ＤＳＰ１１ａから）があるか
どうか判断する。この判断でデータリードを行う場合は
処理Ｓ１０に移り、もしデータリードを行わない場合は
処理Ｓ１１に移る。

【００７８】Ｓ１０：メインキャッシュメモリ１２ａ
は、バス調停部１４ａを経て外部メモリ１５ａにデータ
リード要求を行い、バス調停部１４ａを経て外部メモリ
１５ａからメインキャッシュメモリ１２ａ内にデータを
格納し処理Ｓ１１に移る。

【００７９】Ｓ１１：メインキャッシュメモリ１２ａに
データを書き込みこの処理を終了する。 ：ＤＳＰ１１ａが外部メモリ１５ｂのアドレス領域を
リードアクセスした場合の説明 ＤＳＰ１１ａが外部メモリ１５ｂのアドレス領域をリー
ドアクセスした場合の処理を図７の処理Ｓ２１〜Ｓ３３
に従って説明する。

【００８０】Ｓ２１：ＤＳＰ１１ａは、外部メモリ１５
ｂ領域のデータのリード要求をリンクキャッシュメモリ
１３ａに行い処理Ｓ２２に移る。 Ｓ２２：リンクキャッシュメモリ１３ａは、ＤＳＰ１１
ａからリード要求のあったデータがキャッシュ内にある
かどうか判断する。この判断でデータがキャッシュ内に
ある場合は処理Ｓ２３に移り、もしない場合は処理Ｓ２
４に移る。

【００８１】Ｓ２３：リンクキャッシュメモリ１３ａ
は、ＤＳＰ１１ａにデータを出力しこの処理を終了す
る。 Ｓ２４：前記処理Ｓ２２の判断でキャッシュ内にデータ
がない場合、リンクキャッシュメモリ１３ａは、ＤＳＰ
１１ａに対してウェイト信号をセットすると共に、リン
ク通信制御部１６ａへデータリード要求を行い処理Ｓ２
５に移る。

【００８２】Ｓ２５：リンク通信制御部１６ａは、リン
ク通信制御部１６ｂへデータリード要求を行い処理Ｓ２
６に移る。 Ｓ２６：リンク通信制御部１６ｂは、メインキャッシュ
メモリ１２ｂへバス調停部１４ｂを経由してデータリー
ド要求を行い処理Ｓ２７に移る。

【００８３】Ｓ２７：メインキャッシュメモリ１２ｂ
は、リンク通信制御部１６ｂからリード要求のあったデ
ータがキャッシュ内にあるかどうか判断する。この判断
でデータがキャッシュ内にある場合は処理Ｓ３０に移
り、もしない場合は処理Ｓ２８に移る。

【００８４】Ｓ２８：メインキャッシュメモリ１２ｂ
は、バス調停部１４ｂを経由して外部メモリ１５ｂにデ
ータを要求し処理Ｓ２９に移る。 Ｓ２９：外部メモリ１５ｂは、バス調停部１４ｂを経由
してメインキャッシュメモリ１２ｂにデータを格納し処
理Ｓ３０に移る。

【００８５】Ｓ３０：メインキャッシュメモリ１２ｂ
は、バス調停部１４ｂを経由してリンク通信制御部１６
ｂへデータを出力し処理Ｓ３１に移る。 Ｓ３１：リンク通信制御部１６ｂは、データをリンク通
信制御部１６ａに転送し処理Ｓ３２に移る。

【００８６】Ｓ３２：リンク通信制御部１６ａは、リン
クキャッシュメモリ１３ａへデータライトを行い処理Ｓ
３３に移る。 Ｓ３３：リンクキャッシュメモリ１３ａは、ＤＳＰ１１
ａへのウェイト信号を解除し、ＤＳＰ１１ａへデータを
出力しこの処理を終了する。

【００８７】：ＤＳＰ１１ａがデータ転送領域にライ
トアクセスした場合の説明 ＤＳＰ１１ａがデータ転送領域にライトアクセスした場
合の処理を図８の処理Ｓ４１、Ｓ４２に従って説明す
る。

【００８８】Ｓ４１：ＤＳＰ１１ａは、メインキャッシ
ュメモリ１２ａのデータ転送領域にライト要求を行い処
理Ｓ４２に移る。 Ｓ４２：メインキャッシュメモリ１２ａは、ＤＳＰ１１
ａからライト要求のあったデータをデータ転送領域に書
き込みこの処理を終了する。

【００８９】：ＤＳＰ１１ａがＤＳＰ１１ｂのデータ
転送領域をリードアクセスした場合の説明 ＤＳＰ１１ａがＤＳＰ１１ｂのデータ転送領域をリード
アクセスした場合の処理を図９の処理Ｓ５１〜Ｓ６２に
従って説明する。

【００９０】Ｓ５１：ＤＳＰ１１ａは、ＤＳＰ１１ｂの
データ転送領域のデータのリード要求をリンクキャッシ
ュメモリ１３ａに行い処理Ｓ５２に移る。 Ｓ５２：リンクキャッシュメモリ１３ａは、ＤＳＰ１１
ａからリード要求のあったデータがキャッシュ内にある
かどうか判断する。この判断でデータがキャッシュ内に
ある場合は処理Ｓ５３に移り、もしない場合は処理Ｓ５
４に移る。

【００９１】Ｓ５３：リンクキャッシュメモリ１３ａ
は、ＤＳＰ１１ａにデータを出力しこの処理を終了す
る。 Ｓ５４：前記処理Ｓ５２の判断でキャッシュ内にデータ
がない場合、リンクキャッシュメモリ１３ａは、ＤＳＰ
１１ａに対してウェイト信号をセットすると共に、リン
ク通信制御部１６ａへデータリード要求を行い処理Ｓ５
５に移る。

【００９２】Ｓ５５：リンク通信制御部１６ａは、リン
ク通信制御部１６ｂへデータリード要求を行い処理Ｓ５
６に移る。 Ｓ５６：リンク通信制御部１６ｂは、バス調停部１４ｂ
を経由してメインキャッシュメモリ１２ｂへデータリー
ド要求を行い処理Ｓ５７に移る。

【００９３】Ｓ５７：メインキャッシュメモリ１２ｂ
は、リンク通信制御部１６ｂからリード要求のあったデ
ータがキャッシュ内にあるかどうか判断する。この判断
でデータがキャッシュ内にある場合は処理Ｓ５９に移
り、もしない場合は処理Ｓ５８に移る。

【００９４】Ｓ５８：メインキャッシュメモリ１２ｂ
は、ＤＳＰ１１ｂからデータが書き込まれるまでデータ
出力をウェイトし処理Ｓ５９に移る。 Ｓ５９：メインキャッシュメモリ１２ｂは、バス調停部
１４ｂを経由してリンク通信制御部１６ｂへデータを出
力し処理Ｓ６０に移る。なお、このデータの出力後メイ
ンキャッシュメモリ１２ｂのデータ転送領域のクリアを
アドレスタグ比較部２４が行う。

【００９５】Ｓ６０：リンク通信制御部１６ｂは、デー
タをリンク通信制御部１６ａに転送し処理Ｓ６１に移
る。 Ｓ６１：リンク通信制御部１６ａは、リンクキャッシュ
メモリ１３ａへデータライトを行い処理Ｓ６２に移る。

【００９６】Ｓ６２：リンクキャッシュメモリ１３ａ
は、ＤＳＰ１１ａへのウェイト信号を解除し、ＤＳＰ１
１ａへデータを出力しこの処理を終了する。このよう
に、キャッシュシステムを信号処理用途向けの構成とす
ることで、複数のＤＳＰを用いて、各々のＤＳＰに役割
分担させ、かつ、各々が連携することにより、全体で高
速なデジタル信号処理を実現させることができる。

【００９７】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）：バス調停部で、リンク通信制御部からのリード
アクセスと外部メモリ部からのリード・ライトアクセス
の調停を行い、メインキャッシュメモリ部では、直接接
続されている外部メモリ部のアドレス領域を対象とし、
プロセッサ部からリード・ライトが可能であり、バス調
停部からもリード・ライトが可能であり、リンクキャッ
シュメモリ部では、他の処理システムにある外部メモリ
部のアドレス領域を対象として、プロセッサ部からリー
ドが可能であり、リンク通信制御部からはライトが可能
であるため、各々のプロセッサに役割分担させ、かつ、
各々が連携して、各々のプロセッサの実行能力を著しく
低下させることなく、複数のプロセッサ間でデータの共
有化を行える。

【００９８】（２）：メインキャッシュメモリ部で、リ
ンク通信制御部からのリード要求に対して、キャッシュ
メモリ内にデータが存在する場合は即座にその要求に答
え、キャッシュメモリ内にデータが存在しない場合は外
部メモリ部へデータを要求し、要求データがバス調停部
を経てキャッシュメモリ内に格納された後、リンク通信
制御部からの前記要求に答えるため、同じデータのアク
セスに対してキャッシュメモリから高速で応答が可能と
なる。

【００９９】（３）：メインキャッシュメモリ部で、リ
ンク通信制御部からのリード要求に対して、キャッシュ
メモリ内にデータが存在する場合は即座にその要求に答
え、キャッシュメモリ内にデータが存在しない場合は外
部メモリ部に存在するデータを、キャッシュメモリに格
納せずにバス調停部にてリンク通信制御部へ直接引き渡
すため、他の処理システムが１度しか使用しないような
データ等はキャッシュメモリを使用せず、キャッシュメ
モリの効率的な使用が可能となる。

【０１００】（４）：メインキャッシュメモリ部に、外
部メモリ部５のアドレス領域にマッピングされないデー
タ転送領域を設けるため、主に他の処理システムとのデ
ータ通信用のデータ等の再利用されないものは外部メモ
リ部とのアクセスを省くことができ、プロセッサの処理
能力を向上することができる。

【０１０１】（５）：メインキャッシュメモリ部及びリ
ンクキャッシュメモリ部は、プロセッサ部からのデータ
プリフェッチによる要求データをそれぞれのキャッシュ
メモリへ格納するのを待たずに、プロセッサ部を動作さ
せるため、キャッシュメモリ内にあるデータへのアクセ
スか、プリフェッチ要求を出したキャッシュメモリ部以
外へのアクセスでプロセッサが動作していれば、プロセ
ッサの実行能力を低下させることなく動作させることが
できる。

【０１０２】（６）：メインキャッシュメモリ部に、デ
ータのライト時にキャッシュメモリ内に要求するアドレ
スのデータが存在しなくても、外部メモリ部からデータ
を読み出さなくするため、画像データ等の明らかに書き
換えられるデータの読み出しを省くことができ、プロセ
ッサの処理能力を向上することができる。

【０１０３】（７）：メインキャッシュメモリ部及びリ
ンクキャッシュメモリ部は、データのアクセス時に要求
するアドレスのデータが存在していた場合、キャッシュ
メモリ内から該当データを無効化するため、他の処理シ
ステムの新しいデータが必要なときにリンク通信制御部
からアクセスすることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施の形態における装置構成図である。

【図３】実施の形態における２つのキャッシュの説明図
である。

【図４】実施の形態におけるメインキャッシュメモリの
説明図である。

【図５】実施の形態におけるリンクキャッシュメモリの
説明図である。

【図６】実施の形態におけるＤＳＰ１１ａが外部メモリ
１５ａのアドレス領域をリード／ライトアクセスした場
合の処理フローチャートである。

【図７】実施の形態におけるＤＳＰ１１ａが外部メモリ
１５ｂのアドレス領域をリードアクセスした場合の処理
フローチャートである。

【図８】実施の形態におけるＤＳＰ１１ａがデータ転送
領域にライトアクセスした場合の処理フローチャートで
ある。

【図９】実施の形態におけるＤＳＰ１１ａがＤＳＰ１１
ｂのデータ転送領域をリードアクセスした場合の処理フ
ローチャートである。

【図１０】従来例の複数のＤＳＰを用いた情報処理装置
の説明図（１）である。

【図１１】従来例の複数のＤＳＰを用いた情報処理装置
の説明図（２）である。

【符号の説明】

１ プロセッサ部 ２ メインキャッシュメモリ部 ３ リンクキャッシュメモリ部 ４ バス調停部 ５ 外部メモリ部 ６ リンク通信制御部

Claims (7)

【特許請求の範囲】
1. 【請求項１】デジタル処理を行うプロセッサ部と、 ２ポートアクセスが可能なキャッシュメモリを有するメ
   インキャッシュメモリ部と、 ２ポートアクセスが可能なキャッシュメモリを有するリ
   ンクキャッシュメモリ部と、 アクセス競合の調停を行うバス調停部と、 情報を記憶する外部メモリ部と、 他のリンク通信制御部との通信の制御を行うリンク通信
   制御部とを有する処理システムを複数個備え、 前記バス調停部は、前記リンク通信制御部からのリード
   アクセスと前記外部メモリ部からのリード・ライトアク
   セスの調停を行い、 前記メインキャッシュメモリ部は、前記プロセッサ部か
   らリード・ライトが可能であり、前記バス調停部からも
   リード・ライトが可能であり、 前記リンクキャッシュメモリ部は、前記プロセッサ部か
   らリードが可能であり、前記リンク通信制御部からはラ
   イトが可能であることを特徴とした情報処理装置。
2. 【請求項２】前記メインキャッシュメモリ部は、前記リ
   ンク通信制御部からのリード要求に対して、前記キャッ
   シュメモリ内にデータが存在する場合は、即座にその要
   求に答え、前記キャッシュメモリ内にデータが存在しな
   い場合は、前記外部メモリ部へデータを要求し、要求デ
   ータが前記バス調停部を経て前記キャッシュメモリ内に
   格納された後、前記リンク通信制御部からの前記要求に
   答えることを特徴とした請求項１記載の情報処理装置。
3. 【請求項３】前記メインキャッシュメモリ部は、前記リ
   ンク通信制御部からのリード要求に対して、前記キャッ
   シュメモリ内にデータが存在する場合は、即座にその要
   求に答え、前記キャッシュメモリ内にデータが存在しな
   い場合は、前記外部メモリ部に存在するデータを、前記
   キャッシュメモリに格納せずに前記バス調停部にて前記
   リンク通信制御部へ直接引き渡すことを特徴とした請求
   項１記載の情報処理装置。
4. 【請求項４】前記メインキャッシュメモリ部に、前記外
   部メモリ部のアドレス領域にマッピングされないデータ
   転送領域を設けることを特徴とした請求項１記載の情報
   処理装置。
5. 【請求項５】前記メインキャッシュメモリ部及び前記リ
   ンクキャッシュメモリ部は、前記プロセッサ部からのデ
   ータプリフェッチによる要求データをそれぞれのキャッ
   シュメモリへ格納するのを待たずに、前記プロセッサ部
   を動作させることを特徴とした請求項１記載の情報処理
   装置。
6. 【請求項６】前記メインキャッシュメモリ部において、
   データのライト時にキャッシュメモリ内に要求するアド
   レスのデータが存在しなくても、前記外部メモリ部から
   データを読み出さない機能を有することを特徴とした請
   求項１記載の情報処理装置。
7. 【請求項７】前記メインキャッシュメモリ部及び前記リ
   ンクキャッシュメモリ部において、データのアクセス時
   に要求するアドレスのデータが存在していた場合、前記
   キャッシュメモリ内から該当データを無効化する機能を
   有することを特徴とした請求項１記載の情報処理装置。